KR100599051B1 - 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법 - Google Patents

향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법 Download PDF

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Abstract

향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법이 개시된다. 기판에 형성된 콘택 영역에 접촉되는 패드를 형성한다. 기판 상에 상이한 식각 선택비를 가지는 2 이상의 몰드막들을 형성하고, 몰드막들을 식각하여 패드의 상면을 전체적으로 노출시키며, 경사진 피라미드형 단면 구조를 가지는 제1 콘택홀을 형성한다. 패드 및 제1 콘택홀 상에 제1 도전막을 형성하고, 제1 콘택홀을 채우면서 제1 도전막 상에 희생막을 형성한 후, 희생막 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 이용하여 희생막을 식각함으로써 제1 도전막을 부분적으로 노출시키는 제2 콘택홀을 형성한다. 제2 콘택홀을 채우면서 희생막 상에 제2 도전막을 형성한다. 제2 도전막, 희생막 및 제1 도전막을 부분적으로 제거하여 패드에 접촉되는 제1 도전성 패턴 및 이를 복수 개의 영역들로 분할하는 제2 도전성 패턴을 구비하며, 경사진 피라미드형 단면 구조를 가지는 스토리지 전극을 형성한다. 스토리지 전극 상에 유전막 및 플레이트 전극을 형성한다. 포토 공정의 레티클 디자인을 변경하는 간단한 과정을 통하여 도전성 패턴들이 매트릭스의 형태 또는 다중 실린더의 형태로 배열된 구조를 갖는 스토리지 전극을 형성할 수 있으므로, 스토리지 전극의 표면적을 확장을 통한 캐패시턴스의 향상을 달성할 수 있다.

Description

향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법{CAPACITOR HAVING IMPROVED CAPACITANCE AND METHOD OF MANUFACTURING THE SAME}
도 1a 내지 도 1e는 종래의 이중 실린더형 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 캐패시터의 단면도이다.
도 3a 내지 도 3g는 도 2에 도시한 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5e는 본 발명의 또 다른 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 캐패시터의 단면도이다.
도 7a 내지 도 7d는 도 6에 도시한 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100：반도체 기판 105：소자 분리막
110：게이트 산화막 패턴 115：게이트 도전막 패턴
120：게이트 마스크 125：게이트 스페이서
130：게이트 구조물 135, 140：제1 및 제2 콘택 영역
145：제1 층간 절연막 150, 155： 제1 및 제2 패드
160, 165：제2 및 제3 층간 절연막 170：제4 패드
175, 250, 350, 420：제4 층간 절연막
180, 255, 355, 425：식각 저지막 185, 260, 430：몰드막
190：스토리지 노드 마스크층 195：포토레지스트막
200, 265, 370, 435：제6 포토레지스트 패턴
205, 270, 375, 440：스토리지 노드 마스크
210, 275, 380, 443：제4 콘택홀 215, 280, 385, 445：제5 도전막
220, 285, 390：희생막 225, 320, 395, 450：스토리지 전극
230, 325, 455：희생막 패턴 235, 330, 400, 460：유전막
240, 335, 405, 465：플레이트 전극
245, 340, 410, 470：캐패시터 290：제7 포토레지스트 패턴
300：제5 콘택홀 305：제6 도전막
315, 320：제5 및 제6 도전막 패턴 360, 365：제1 및 제2 몰드막
본 발명은 캐패시터 및 제조 방법에 관한 것으로서, 보다 상세하게는 매트릭 스(matrix)형 또는 다중 실린더(multiple cylinder)형 구조를 구현하여 크게 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법에 관한 것이다.
일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
근래 들어, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 기가급 이상의 용량을 갖는 DRAM 장치에 따라 캐패시터의 정전 용량을 향상시키기 위하여, 캐패시터의 높이를 향상시키는 한편, 이중 또는 다중 실린더형 구조를 갖는 캐패시터가 개발되고 있다. 이러한 이중 또는 다중 실린더 구조의 캐패시터는 미국특허 제 5,923,973호 및 미국 공개 특허 제2002-56867호에 제시되어 있다.
도 1a 내지 도 1e는 상기 미국특허 제 5,923,973호에 개시된 이중 실린더형 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1a를 참조하면, 기판(5) 상에 소자 분리막(10)을 형성하여, 기판(5)을 액 티브 영역과 필드 영역이 구분한다. 상기 액티브 영역에 게이트 산화막(25) 및 게이트 전극(30)을 형성한 다음, 게이트 전극(30) 사이의 기판(5)에 소오스/드레인 영역(15, 20)을 형성한다.
상기 필드 영역에 워드 라인(35)을 형성한 후, 기판(5)의 전면에 산화물을 사용하여 기저막(40)을 형성한다. 기저막(40) 상에는 제1 절연막(45) 및 제2 절연막(50)이 순차적으로 적층된다. 이 때, 제1 절연막(45)은 산화물로 구성되며, 제2 절연막(50)은 질화물로 이루어진다.
도 1b를 참조하면, 제2 절연막(50) 상에 산화물을 사용하여 제3 절연막(55)을 형성한 후, 제3 절연막(55)을 부분적으로 식각하여 제3 절연막(55)에 제2 절연막(50)을 노출시키는 캐패시터 홀을 형성한다. 여기서, 상기 캐패시터 홀의 아래에는 드레인 영역(15)이 위치한다.
상기 캐패시터 홀의 저면과 내벽 및 제3 절연막(55) 상에는 폴리실리콘으로 이루어지는 제1 도전막(60)이 형성된다.
도 1c를 참조하면, 제1 도전막(60) 상에 상기 캐패시터 홀을 매립하는 제4 절연막(65)을 형성한 후, 제4 절연막(65), 제1 도전막(60), 제2 절연막(50), 제1 절연막(45) 및 기저막(40)을 차례로 식각하여 드레인 영역(15)을 노출시키는 콘택홀을 형성한다.
상기 콘택홀을 매립하면서 제4 절연막(65) 및 제1 도전막(60) 상에 제2 도전막(75)을 형성한다. 이 때, 상기 콘택홀 내에는 드레인 영역(15)에 접촉되는 플러그(70)가 형성된다. 여기서, 제4 절연막(65)은 산화물을 사용하여 형성되며, 제2 도전막(75)은 폴리실리콘으로 구성된다.
도 1d를 참조하면, 제3 절연막(55)이 노출될 때까지 제2 도전막(75) 및 제1 도전막(60)을 연마하여 플러그(70)에 의해 대체로 이중 실린더형 구조를 갖는 스토리지 전극을 형성한다. 이 경우, 상기 스토리지 전극의 내부는 제4 절연막(65)으로 채워져 있다.
도 1e를 참조하면, 제4 절연막(65) 및 제3 절연막(55)을 제거하여 제1 도전막(60) 및 플러그(70)를 구비하는 스토리지 전극을 완성한 후, 상기 스토리지 전극 및 제2 절연막(50) 상에 유전막(80) 및 상부 전극(85)을 순차적으로 형성하여 대체적으로 이중 실린더 구조를 갖는 캐패시터를 형성한다.
그러나, 전술한 이중 실린더형 캐패시터의 제조 방법에 있어서, 절연막에 개구를 형성한 후, 적어도 2회의 도전막 형성 공정을 통하여 기판의 콘택 영역에 접촉되는 플러그와 도전성 패턴을 동시에 형성하기 때문에, 공정이 복잡해지는 문제뿐만 아니라, 플러그가 상대적으로 높은 높이로 형성되기 때문에 플러그가 콘택 영역에 정확하게 접촉되는 못하는 접촉 불량이 발생할 가능성이 높다. 플러그의 접촉 불량이 발생하게 되면, 캐패시터의 스토리지 전극의 콘택 영역에 전기적으로 연결되지 못하며, 결국 반도체 장치의 불량을 가져온다.
또한, 종래의 캐패시터의 스토리지 전극은 실린더형 도전막을 관통하여 형성되는 플러그를 구비하기 때문에, 기본적으로 스토리지 전극의 면적을 확장시키는 데 제한이 따르게 된다. 이러한 스토리지 전극을 포함하는 캐패시터도 일정한 한도 이상으로 증가된 캐패시턴스를 가지기는 어려운 문제가 야기된다.
본 발명의 제1 목적은 매트릭스 구조 또는 다중 실린더 구조를 구현하여 크게 향상된 캐패시턴스를 갖는 캐패시터를 제공하는 것이다.
본 발명의 제2 목적은 매트릭스 구조 또는 다중 실린더 구조를 구현하여 크게 향상된 캐패시턴스를 갖는 캐패시터에 특히 적합한 캐패시터의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 캐패시터는, 콘택 영역이 형성된 기판, 상기 콘택 영역에 접촉되는 패드, 상기 패드의 상면 전체에 접촉되는 실린더형 제1 도전성 패턴 및 상기 실린더형 제1 도전성 패턴을 복수 개의 영역들로 분할하는 제2 도전성 패턴을 구비하며, 경사진 피라미드형 단면 구조를 가지는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다. 여기서, 상기 스토리지 전극은 상기 패드 상에 매트릭스의 형상 또는 다중 실린더의 형상으로 배열된다.
전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 캐패시터의 제조 방법에 있어서, 기판 상에 콘택 영역을 형성한 후, 상기 콘택 영역에 접촉되는 패드를 형성한다. 상기 패드가 형성된 기판 상에 서로 상이한 식각 선택비를 가지는 2 이상의 몰드막들을 형성한 다음, 상기 몰드막들을 식각하여 상기 패드의 상면을 전체적으로 노출시키며, 경사진 피라미드형 단면 구조를 가지는 제1 콘택홀을 형성한다. 상기 패드의 상면 및 상기 제1 콘택홀의 내벽 상에 제1 도전막을 형성한 후, 상기 제1 콘택홀을 채우면서 상기 제1 도전막 상에 희생막을 형성한다. 상기 희생막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 이용하여 상기 희생막을 부분적으로 식각함으로써 상기 제1 콘택홀 내에 상기 제1 도전막을 부분적으로 노출시키는 제2 콘택홀을 형성한다. 상기 제2 콘택홀을 채우면서 상기 희생막 상에 제2 도전막을 형성한다. 상기 제2 도전막, 상기 희생막 및 상기 제1 도전막을 부분적으로 제거하여 상기 패드의 상면 전체에 접촉되는 제1 도전성 패턴 및 상기 제1 도전성 패턴을 복수 개의 영역들로 분할하는 제2 도전성 패턴을 구비하며, 경사진 피라미드형 단면 구조를 가지는 스토리지 전극을 형성한다. 상기 스토리지 전극 상에 유전막을 형성한 후, 상기 유전막 상에 플레이트 전극을 형성한다.
본 발명에 따르면, 포토 공정의 레티클(reticle) 디자인을 변경하는 간단한 과정을 통하여 실린더형 제1 도전성 패턴 및 제2 도전성 패턴이 매트릭스의 형상 또는 다중 실린더의 형상으로 배열된 구조를 가지는 스토리지 전극을 형성할 수 있다. 이에 따라, 간단하면서도 저렴한 공정을 이용하여 스토리지 전극의 표면적을 확장할 수 있으므로, 캐패시터의 표면적 증가를 통한 캐패시턴스의 향상을 달성할 수 있다. 또한, 도전성 패드의 각 부분에 각기 접촉되는 실린더형 제1 도전성 패턴및 제2 도전성 패턴을 구비하는 캐패시터를 형성하기 때문에 상기 도전성 패턴들 가운데 일부에 단락이 발생하더라도 나머지 부분에 의하여 캐패시터의 불량을 방지할 수 있다.
삭제
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 향상된 캐패시턴스를 갖는 캐패시터 및 그 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 매트릭스형 또는 다중 실린더형 캐패시터의 단면도이다.
도 2를 참조하면, 본 실시예에 따른 캐패시터(245)는 하부 도전성 구조물이 마련된 반도체 기판(100) 상에 형성되며, 복수 개의 실린더형 도전성 패턴들을 포함하는 스토리지 전극(225), 스토리지 전극(225) 상에 형성된 유전막(235), 그리고 유전막(235) 상에 형성된 플레이트 전극(240)을 구비한다.
스토리지 전극(225)은 적어도 2개의 실린더형 도전성 패턴을 구비하며, 상기 도전성 패턴들은 스토리지 노드 콘택 패드인 제4 패드(170)의 각 부분에 각기 접촉된다. 상기 실린더형 도전성 패턴들은 하나의 제4 패드(170)에 대하여 매트릭스 형 태로 배열된다. 또한, 상기 실린더형 도전성 패턴들은 하나의 제4 패드(170) 상에 하나의 도전성 패턴이 다른 도전성 패턴을 둘러싸는 다중 실린더형 구조로 형성될 수 있다.
상기 도전성 구조물은 게이트 구조물, 비트라인, 제1 패드(150) 및 제2 패드(155)등을 포함한다. 예를 들면, 게이트 구조물(130)은 반도체 기판(100) 상에 형성된 게이트 산화막 패턴(110), 게이트 도전막 패턴(115), 게이트 마스크(120) 및 게이트 스페이서(125) 등을 구비한다. 각 게이트 구조물들(130) 사이의 반도체 기판(100)에는 캐패시터 콘택 영역인 제1 콘택 영역(135)과 비트 라인 콘택 영역인 제2 콘택 영역(140)이 형성된다.
제1 및 제2 콘택 영역(135, 140)에 각기 접촉되는 제1 및 제2 패드(150, 155)는 게이트 구조물들(130)이 형성된 반도체 기판(100)을 덮는 제1 층간 절연막(145)에 매립된다.
제1 층간 절연막(145) 상에는 제2 층간 절연막(160)이 형성되며, 상기 비트 라인은 제2 층간 절연막(160) 상에 위치한다. 제2 층간 절연막(160) 상에는 상기 비트 라인을 덮으면서 제3 층간 절연막(165)이 형성되며, 제3 및 제2 층간 절연막(165, 160)을 관통하여 제1 패드(150)에 접촉되는 제4 패드(170)가 형성된다. 도시되지 않은 제3 패드는 상기 비트 라인과 제2 패드(155) 사이에 형성되어, 상기 비트 라인을 제2 콘택 영역(140)에 전기적으로 연결한다.
제4 패드(170) 및 제3 층간 절연막(165) 상에는 순차적으로 제4 층간 절연막(175) 및 식각 저지막(180)이 형성된다. 스토리지 전극(225)의 실린더형 도 전성 패턴들은 각기 식각 저지막(180) 및 제4 층간 절연막(175)을 관통하여 제4 패드(170)에 접촉된다. 따라서, 복수개의 도전성 패턴들을 포함하는 스토리지 전극(225)은 제4 및 제1 패드(170, 150)를 통하여 제1 콘택 영역(135)에 전기적으로 연결된다.
도 3a 내지 도 3g는 도 2에 도시한 매트릭스형 또는 다중 실린더형 캐패시터의 제조 방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 3g에 있어서, 도 2와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 3a를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(105)을 형성함으로써, 반도체 기판(100)에 액티브 영역 및 필드 영역을 정의한다.
열 산화법이나 화학 기상 증착(CVD) 공정으로 소자 분리막(105)이 형성된 반도체 기판(100) 상에 얇은 두께의 게이트 산화막을 형성한다. 여기서, 상기 게이트 산화막은 소자 분리막(105)에 의해 정의되는 상기 액티브 영역에만 형성된다.
상기 게이트 산화막 상에 제1 도전막 및 게이트 마스크층을 차례로 형성한다. 여기서, 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전막 패턴(115)으로 패터닝된다. 본 발명의 다른 실시예에 따르면, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 상기 제1 마스크층은 후에 게이트 마스크(120)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(145)에 대하여 식각 선택비를 갖는 물질을 사 용하여 형성된다. 예를 들면, 제1 층간 절연막(145)이 산화물로 이루어질 경우, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 구성된다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 식각함으로써, 반도체 기판(100) 상에 게이트 산화막 패턴(110), 게이트 도전막 패턴(115) 및 게이트 마스크(120)를 형성한다. 즉, 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 연속적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 산화막 패턴(110), 게이트 도전막 패턴(115) 및 게이트 마스크(120)를 형성한다. 본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크(120)를 먼저 형성한다. 이어서, 게이트 마스크(120) 상의 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(120)를 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막을 차례로 패터닝하여, 게이트 산화막 패턴(110) 및 게이트 도전막 패턴(115)을 형성할 수 있다.
게이트 마스크(120)를 덮으면서 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(도시되지 않음)을 형성한 다음, 상기 제1 절연막을 이방성 식각하여 게이트 산화막 패턴(110), 게이트 도전막 패턴(115) 및 게이트 마스크(120)의 측벽 상에 게이트 스페이서(125)를 형성한다. 이에 따라, 반도체 기판(100) 상에 각기 게이트 산화막 패턴(110), 게이트 도전막 패턴(115), 게이트 마 스크(120) 및 게이트 스페이서(125)를 포함하는 도전성 구조물인 게이트 구조물(130)이 형성된다.
게이트 구조물들(130)을 이온 주입 마스크로 이용하여 게이트 구조물들(130) 사이에 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소오스/드레인 영역들인 제1 콘택 영역(135) 및 제2 콘택 영역(140)을 형성한다. 여기서, 소오스/드레인 영역들인 제1 및 제2 콘택 영역들(135, 140)은 후속하여 형성되는 캐패시터를 위한 제1 패드(150)와 비트 라인을 위한 제2 패드(155)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소오스/드레인 영역들 가운데 제1 콘택 영역(135)은 제1 패드(150)가 접촉되는 캐패시터 콘택 영역에 해당되며, 제2 콘택 영역(140)은 제2 패드(155)가 접촉되는 비트 라인 콘택 영역에 해당된다.
다시 도 3a를 참조하면, 게이트 구조물들(130)을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(145)을 형성한다. 제1 층간 절연막(130)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성한다.
화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 게이트 구조물들(130)의 상면이 노출될 때까지 제1 층간 절연막(145)의 상부를 식각함으로써, 제1 층간 절연막(145)의 상면을 평탄화시킨다.
평탄화된 제1 층간 절연막(145) 상에 제2 포토레지스트 패턴(도시되지 않음) 을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(145)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(145)에 제1 및 제2 콘택 영역(135, 140)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 여기서, 산화물로 이루어진 제1 층간 절연막(145)을 식각할 때, 질화물로 이루어진 게이트 마스크(125)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(145)을 식각한다. 이에 따라, 상기 제1 콘택홀들이 게이트 구조물들(130)에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 콘택 영역(135, 140)을 노출시킨다. 이 경우, 상기 제1 콘택홀들 가운데 일부는 캐패시터 콘택 영역인 제1 콘택 영역(135)을 노출시키며, 제1 콘택홀들 중 나머지는 비트 라인 콘택 영역인 제2 콘택 영역(140)을 노출시킨다.
상기 제2 포토레지스트 패턴을 제거한 다음, 상기 제1 콘택홀들을 채우면서 제1 층간 절연막(145) 상에 제2 도전막(도시되지 않음)을 형성한다. 여기서, 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐, 구리, 알루미늄 또는 탄탈륨 등과 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(145)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 각기 상기 제1 콘택홀들을 매립하는 자기 정렬된 콘택 패드인 제1 패드(150) 및 제2 패드(155)를 형성한다. 여기서, 제1 스토리지 노드 콘택 패드에 해당되는 제1 패드(150)는 제1 콘택 영역(135)에 접촉되며, 제1 비트 라인 콘택 패드에 해당되는 제2 패드(155)는 제2 콘택 영역(140)에 접촉된다.
제1 및 제2 패드(150, 155)가 형성된 제1 층간 절연막(145) 상에 제2 층간 절연막(160)을 형성한다. 제2 층간 절연막(160)은 후속하여 형성되는 비트 라인(도시 되지 않음)과 제1 패드(150)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(160)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 이 경우, 제1 및 제2 층간 절연막(145, 160)은 상술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있으며, 서로 상이한 물질을 사용하여 형성할 수도 있다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(160)을 식각함으로써, 제2 층간 절연막(160)의 상면을 평탄화시킬 수 있다.
제2 층간 절연막(160) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(160)을 부분적으로 식각함으로써, 제2 층간 절연막(160)에 제2 패드(155)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 패드(155)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다. 본 발명의 다른 실시예에 따르면, 제2 층간 절연막(160)과 상기 제3 포토레지스트 패턴 사이에 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 제1 반사 방지막(ARL)을 추가적으로 형성한 후, 사진 식각 공정을 진행하여 상기 제2 콘택홀을 형성할 수 있다.
상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(160) 상에 제3 도전막(도시되지 않음) 및 비트 라인 마스크층(도시되지 않음)을 차례로 형성한다. 상기 제3 도전막 및 비트 라인 마스크층은 후에 각기 비트 라인 도전막 패턴(도시되지 않음) 및 비트 라인 마스크(도시되지 않음)로 패터닝된다.
상기 비트 라인 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 비트 라인 마스크층 및 제3 도전막을 순차적으로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에 제2 층간 절연막(160) 상에 비트 라인 도전막 패턴 및 비트 라인 마스크를 포함하는 비트 라인을 형성한다. 여기서, 상기 제3 패드는 비트 라인과 제2 패드(155)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다. 상기 비트 라인 도전막 패턴은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 이루어진다. 이 때, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 상기 비트 라인 마스크는 후속하는 스토리지 노드 콘택홀(210)(도 3d 참조)을 형성하기 위한 식각 공정 동안 상기 비트 라인 도전막 패턴을 보호하는 역할을 한다. 상기 비트 라인 마스크는 산화물로 구성된 제4 층간 절연막(175) 및 몰드막(185)(도 3d 참조)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 상기 비트 라인 마스크는 실리콘 질화물과 같은 질화물로 이루어진다. 본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 비트 라인 마스크층을 패터닝함으로써, 상기 제3 도전막 상에 비트 라인 마스크를 먼저 형성한다. 상기 제4 포토레지스트 패턴을 제거한 후, 상기 비트 라인 마스크를 식각 마스크로 이용하여 상기 제3 도전막을 식각함으로써, 제2 층간 절연막(160) 상에 상기 비트 라인 도전막 패턴을 형성할 수 있다. 여기서, 제2 층간 절연막(160)에 형성된 상기 제2 콘택홀을 매립하여 상기 비트 라인 도전막 패턴과 제2 패드(155)를 전기적으로 연결하는 상기 제3 패드가 동시에 형성된다. 또한, 본 발명의 또 다른 실시예에 따르면, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(160) 상에 추가적인 도전막을 형성한 후, 제2 층간 절연막(160)의 상면이 노출될 때까지 상기 도전막을 식각하여 제2 패드(155)에 접촉되는 상기 제3 패드를 먼저 형성한다. 다음에, 상기 제3 패드가 형성된 제2 층간 절연막(160) 상에 상기 제3 도전막 및 비트 라인 마스크층을 형성한 후, 상기 제3 도전막 및 비트 라인 마스크층을 패터닝하여 상기 비트 라인을 형성할 수 있다.
상기 비트 라인 및 제2 층간 절연막(160) 상에 제2 절연막(도시되지 않음)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인의 측벽에 비트 라인 스페이서(도시되지 않음)를 형성한다. 상기 비트 라인 스페이서는 제2 스토리지 노드 콘택 패드인 제4 패드(170)를 형성하는 동안 상기 비트 라인을 보호하기 위하여 산화물로 이루어진 제2 층간 절연막(160) 및 후속하여 형성되는 제3 층간 절연막(175)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 상기 비트 라인 스페이서는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
다시 도 3a를 참조하면, 측벽에 비트 라인 스페이서가 형성된 상기 비트 라인을 덮으면서 제2 층간 절연막(160) 상에 제3 층간 절연막(165)을 형성한다. 제3 층간 절연막(165)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산 화물로 형성된다. 전술한 바와 같이, 제3 층간 절연막(165)은 제2 층간 절연막(160)과 동일한 물질을 사용하여 형성할 수 있으며, 제2 층간 절연막(160)과 상이한 물질을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 상기 비트 라인들 사이의 갭(gap)을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(165)을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 상기 비트 라인의 상면이 노출될 때까지 제3 층간 절연막(165)을 식각하여 제3 층간 절연막(165)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 상기 비트 라인을 노출시키지 않고 제3 층간 절연막(165)이 비트 라인의 상면을 기준으로 소정의 두께를 가지도록 제3 층간 절연막(165)을 평탄화시킬 수도 있다. 본 발명의 또 다른 실시예에 따르면, 인접하는 비트 라인들 사이에 위치하는 제3 층간 절연막(165) 내에 보이드가 발생하는 현상을 방지하기 위하여, 상기 비트 라인 및 제2 층간 절연막(160) 상에 약 50 내지 약 200Å 정도의 두께를 갖는 질화물로 이루어진 추가적인 절연막을 형성한 다음, 이러한 추가적인 절연막 상에 제3 층간 절연막(165)을 형성할 수도 있다.
제3 층간 절연막(165) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(165) 및 제2 층간 절연막(160)을 부분적으로 식각함으로써, 제1 패드들(150)을 노출시키는 제3 콘택홀들(도시되지 않음)을 형성한다. 상기 제3 콘택홀들은 제1 스토리지 노드 콘택홀들에 해당된다. 여기서, 상기 제3 콘택홀들은 상기 비트 라인 스페이서 에 대하여 자기 정렬 방식으로 형성된다. 본 발명의 다른 실시예에 따르면, 후속하는 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(165) 상에 제2 반사 방지막(ARL)을 추가적으로 형성한 후, 사진 식각 공정을 진행할 수 있다. 본 발명의 또 다른 실시예에 따르면, 상기 제3 콘택홀들을 형성한 다음, 추가적인 세정 공정을 수행하여 상기 제3 콘택홀들을 통해 노출되는 제1 패드들(150)의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.
상기 제3 콘택홀들을 채우면서 제3 층간 절연막(165) 상에 제4 도전막을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(165) 및 상기 비트 라인의 상면이 노출될 때까지 상기 제4 도전막을 식각하여 상기 제3 콘택홀들 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(170)를 형성한다. 제4 패드(170)는 대체로 불순물로 도핑된 폴리실리콘 또는 텅스텐, 구리, 알루미늄 또는 탄탈륨 등과 같은 금속으로 이루어진다. 제4 패드(170)는 제1 패드(150)와 후속하여 형성되는 스토리지 전극(225)(도 3f 참조)을 서로 전기적으로 연결시킨다. 이에 따라, 스토리지 전극(225)은 제4 패드(170) 및 제1 패드(150)를 통하여 캐패시터 콘택 영역인 제1 콘택 영역(135)에 전기적으로 연결된다.
도 3b를 참조하면, 상기 비트 라인, 제4 패드(170) 및 제3 층간 절연막(165) 상에 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물 등을 사용하여 제4 층간 절연막(175)을 형성한다. 제4 층간 절연막(175)은 상기 비트 라인과 후속하여 형성되는 스토리지 전극(225)을 전기적으로 절연시키는 역할을 한다. 전술한 바와 마찬가 지로, 제4 층간 절연막(175)은 제3 층간 절연막(165) 및/또는 제2 층간 절연막(160)과 동일한 물질을 사용하여 형성할 수 있으며, 제3 층간 절연막(165) 및/또는 제2 층간 절연막(160)과 상이한 물질을 사용하여 형성할 수도 있다.
제4 층간 절연막(175) 상에 식각 저지막(180)을 형성한다. 식각 저지막(180)은 제4 층간 절연막(175) 및 몰드막(185)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(175)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(175)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(175) 상에 식각 저지막(180)을 형성할 수 있다.
식각 저지막(185) 상에 스토리지 전극(225)을 형성하기 위한 몰드막(185)을 형성한다. 몰드막(185)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 바람직하게는, 몰드막(185)은 TEOS를 사용하여 형성한다. 여기서, 몰드막(185)은 식각 저지막(180)의 상면을 기준으로 약 5,000 내지 약 50,000Å 정도의 두께를 갖도록 형성된다. 본 발명에 있어서, 몰드막(185)의 두께는 캐패시터(245)(도 2 및 도 3g 참조)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 캐패시터(245)의 높이는 몰드막(185)의 두께에 의하여 주로 결정되므로, 요구되는 캐패시턴스를 갖는 캐패시터(245)를 형성하기 위하여 몰드막(185)의 두께를 적절하게 조절할 수 있다.
다시 도 3b를 참조하면, 몰드막(185) 상에 몰드막(185)에 대하여 상이한 식 각 선택비를 갖는 물질을 사용하여 스토리지 노드 마스크층(190)을 형성한다. 예를 들면, 스토리지 노드 마스크층(190)은 폴리실리콘이나 질화물 등을 사용하여 형성된다.
스토리지 노드 마스크층(190) 상에 몰드막(185)에 스토리지 전극(225)이 형성될 영역을 정의하기 위한 포토레지스트막(195)을 형성한다. 본 발명의 다른 실시예에 따르면, 스토리지 노드 마스크층(190)을 형성하지 않고 몰드막(185) 상에 직접 스토리지 노드 콘택홀인 제4 콘택홀(210)을 형성하기에 충분한 두께를 갖는 포토레지스트막(195)을 형성할 수 있다.
도 3c를 참조하면, 포토레지스트막(195)을 패터닝하여 스토리지 노드 마스크층(190) 상에 제6 포토레지스트 패턴(200)을 형성한다. 본 발명의 다른 실시예에 따르면, 사진 식각 공정의 공정 마진을 확보할 수 있도록 스토리지 노드 마스크층(190) 상에 제3 반사 방지막(ARL)(도시되지 않음)을 형성한 다음, 상기 제3 반사 방지막 상에 제6 포토레지스트 패턴(200)을 형성할 수 있다.
제6 포토레지스트 패턴(200)을 식각 마스크로 이용하여 스토리지 노드 마스크층(190)을 식각하여 몰드막(185) 상에 스토리지 전극(225)이 형성될 영역을 정의하는 스토리지 노드 마스크(205)를 형성한다. 제6 포토레지스트 패턴(200)은 후술하는 바와 같이 제4 콘택홀(210)을 형성하기 위한 식각 공정 동안 소모된다. 본 발명의 다른 실시예에 따르면, 애싱 및 스트립 공정을 통하여 제6 포토레지스트 패턴(200)을 제거한 다음 후속 공정을 진행할 수 있다.
도 3d를 참조하면, 스토리지 노드 마스크(205)를 식각 마스크로 이용하여 몰 드막(185), 식각 저지막(180) 및 제4 층간 절연막(175)을 부분적으로 식각하여 제4 패드(170)를 노출시키는 스토리지 노드 콘택홀인 제4 콘택홀들(210)을 형성한다. 여기서, 제4 콘택홀들(210)은 각기 대응하는 제4 패드(170)의 각 부분을 부분적으로 노출시킨다. 하나의 제4 패드(170)에 대하여 적어도 2개 이상의 제4 콘택홀들(210)이 형성된다. 예를 들면, 하나의 제4 패드(170)에 대하여 제6 포토레지스트 패턴(200) 및 스토리지 노드 마스크(205)의 구조에 따라 2개, 4개, 6개, 9개, 12개, 15개, 20개, 25개 또는 그 이상의 제4 콘택홀들(210)이 형성된다.
도 3e를 참조하면, 노출된 제4 패드(170)의 상면, 제4 콘택홀들(210)의 내벽 및 스토리지 노드 마스크(205) 상에 제5 도전막(215)을 형성한다. 제5 도전막(215)은 도핑된 폴리실리콘이나 금속을 사용하여 형성한다. 이 경우, 하나의 제4 패드(170)에 대하여 적어도 2개 이상의 제4 콘택홀(210)이 형성되어 있으므로, 하나의 제4 패드(170)는 적어도 2이상의 부분이 제5 도전막(215)에 접촉된다.
제4 콘택홀들(210)을 채우면서 제5 도전막(215) 상에 희생막(220)을 형성한다. 희생막(220)은 USG 또는 SOG 등과 같이 몰드막(185)과 상이한 식각 선택비를 갖는 물질을 사용하여 형성한다. 희생막(220)은 후속하는 식각 공정 동안 스토리지 전극(225)을 보호한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 희생막(220)의 상부를 평탄화시킬 수 있다.
도 3f를 참조하면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 몰드막(185)이 노출될 때까지, 희생막(220)의 상부, 제5 도전막(215)의 일부 및 스토리지 노드 마스크(205)를 제거한다. 이에 따라, 하나의 제4 패드(170)에 각기 접촉되는 실린더형 도전막 패턴들을 구비하는 스토리지 전극(225)이 형성된다. 여기서, 각 스토리지 전극(225)의 도전막 패턴들은 희생막 패턴(230)으로 덮여진다.
도 3g를 참조하면, 몰드막(185) 및 희생막 패턴(230)을 식각하여 스토리지 전극(225)을 완성한 다음, 스토리지 전극(225) 상에 유전막(235) 및 플레이트 전극(240)을 순차적으로 형성하여 캐패시터(245)를 형성한다. 전술한 바와 같이, 본 실시예에 따른 캐패시터(245)는 하나의 제4 패드(170)에 접촉되는 적어도 2개 이상의 실린더형 도전막 패턴들을 구비하여 매트릭스형 또는 다중 실린더형 구조를 갖는 스토리지 전극(225)을 포함하기 때문에, 종래의 캐패시터에 비하여 크게 향상된 캐패시턴스를 가진다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 매트릭스형 또는 다중 실린더형 캐패시터의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 있어서, 반도체 기판 상에 제4 패드(170)를 형성하기까지의 공정은 도 3a를 참조로 설명한 바와 동일하므로 이에 대한 설명은 생략한다. 도 4a 내지 도 4f에 있어서, 도 3a와동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 4a를 참조하면, 제4 패드(170) 및 제3 층간 절연막(165) 상에 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물 등을 사용하여 제4 층간 절연막(250)을 형성한다. 상술한 바와 마찬가지로, 제4 층간 절연막(250)은 제3 층간 절연막(165) 및/또는 제2 층간 절연막(160)과 동일한 물질을 사용하여 형성할 수 있으며, 제3 층간 절연막(165) 및/또는 제2 층간 절연막(160)과 상이한 물질을 사용하여 형성할 수도 있다.
제4 층간 절연막(250) 상에 식각 저지막(255)을 형성한다. 식각 저지막(255)은 제4 층간 절연막(250) 및 후속하여 형성되는 몰드막(260)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(255)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다.
식각 저지막(255) 상에 스토리지 전극(320)(도 4e 참조)을 형성하기 위한 몰드막(260)을 형성한다. 몰드막(260)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 여기서, 몰드막(260)은 식각 저지막(255)의 상면을 기준으로 약 5,000 내지 약 50,000Å 정도의 두께를 갖도록 형성된다. 이러한 몰드막(260)의 두께는 캐패시터(340)(도 4f 참조)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 즉, 캐패시터(340)의 높이는 몰드막(260)의 두께에 의하여 주로 결정되므로, 요구되는 캐패시턴스를 갖는 캐패시터(340)를 형성하기 위하여 몰드막(260)의 두께를 적절하게 조절할 수 있다.
몰드막(260) 상에 몰드막(260)에 대하여 상이한 식각 선택비를 갖는 물질을 사용하여 스토리지 노드 마스크층을 형성한다. 예를 들면, 상기 스토리지 노드 마스크층은 폴리실리콘이나 질화물 등을 사용하여 형성된다.
상기 스토리지 노드 마스크층 상에 포토레지스트막을 형성한 다음, 상기 포토레지스트막을 패터닝하여 몰드막(260)에 스토리지 전극(320)이 형성될 영역을 정의하기 위한 제6 포토레지스트 패턴(265)을 형성한다. 이 경우, 상기 스토리지 노 드 마스크층 상에 제3 반사 방지막(도시되지 않음)을 형성한 다음, 상기 제3 반사 방지막 상에 제6 포토레지스트 패턴(265)을 형성할 수 있다.
제6 포토레지스트 패턴(265)을 식각 마스크로 이용하여 상기 스토리지 노드 마스크층을 식각하여 몰드막(260) 상에 스토리지 전극(320)이 형성될 영역을 정의하는 스토리지 노드 마스크(270)를 형성한다. 제6 포토레지스트 패턴(265)은 후술하는 바와 같이 제4 콘택홀(275)을 형성하기 위한 식각 공정 동안 소모되지만, 애싱 및 스트립 공정을 통하여 제6 포토레지스트 패턴(265)을 제거한 다음 후속 공정을 진행할 수 있다.
도 4b를 참조하면, 스토리지 노드 마스크(270)를 식각 마스크로 이용하여 몰드막(260), 식각 저지막(255) 및 제4 층간 절연막(250)을 부분적으로 식각하여 제4 패드(170)를 노출시키는 제1 스토리지 노드 콘택홀인 제4 콘택홀(275)을 형성한다. 여기서, 하나의 제4 콘택홀(275)은 하나의 제4 패드(170)를 노출시킨다. 즉, 하나의 제4 패드(170)에 대하여 하나의 제1 직경을 갖는 제4 콘택홀(275)이 형성된다.
노출된 제4 패드(170)의 상면, 제4 콘택홀(275)의 내벽 및 스토리지 노드 마스크(270) 상에 도핑된 폴리실리콘이나 금속을 사용하여 제5 도전막(280)을 형성한다.
도 4c를 참조하면, 제4 콘택홀(275)을 채우면서 제5 도전막(215) 상에 희생막(285)을 형성한다. 희생막(285)은 USG 또는 SOG 등과 같이 몰드막(260)과 상이한 식각 선택비를 갖는 물질을 사용하여 형성한다. 희생막(285)은 후속하는 식각 공정 동안 스토리지 전극(320)을 보호한다. 이 경우, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 희생막(285)의 상부를 평탄화시킬 수 있다.
희생막(285) 상에 제7 포토레지스트 패턴(290)을 형성한 후, 제7 포토레지스트 패턴(290)을 식각 마스크로 이용하여 희생막(285)을 식각함으로써, 제4 패드(170) 상에 형성된 제5 도전막(280)의 일부를 노출시키는 제2 스토리지 노드 콘택홀인 제5 콘택홀(300)을 형성한다. 여기서, 제5 콘택홀(300)은 제4 콘택홀(275)의 제1 직경에 비하여 훨씬 작은 직경을 제2 직경을 가지기 때문에, 제5 콘택홀(300)을 통하여 제4 패드(170) 상에 형성된 제5 도전막(280)의 일부만이 노출된다.
도 4d를 참조하면, 제5 콘택홀(300)을 채우면서 노출된 제5 도전막(280) 및 제7 포토레지스트 패턴(290) 상에 제6 도전막(305)을 형성한다. 제6 도전막(305)은 제5 도전막(280)과 같이 도핑된 폴리실리콘이나 금속을 사용하여 형성한다. 이에 따라, 제6 도전막(305)은 제5 도전막(280)을 통하여 제4 패드(170)에 전기적으로 연결된다. 본 실시예에 따르면, 제5 도전막(280)이 제1 직경을 갖는 제4 콘택홀(275) 내에 형성되고, 제6 도전막(305)이 제2 직경을 갖는 제5 콘택홀(300) 내에 형성되어, 결과적으로 매트릭스 또는 다중 실린더 구조를 갖는 스토리지 전극(320)이 형성된다.
도 4e를 참조하면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 몰드막(260)이 노출될 때까지, 제6 도전막(305)의 일부, 제7 포토레지스트 패턴(290), 희생막(285)의 상부, 제5 도전막(280)의 일부 및 스토리지 노드 마스크(270)를 제거한다. 이에 따라, 제4 패드(170)에 접촉되는 제5 도전막 패턴(315) 및 제5 도전막 패턴(315) 내에 위치하는 제6 도전막 패턴(310)으로 이루어진 스토리지 전극(320)이 형성된다. 이러한 스토리지 전극(320)은 하나의 실린더형 제5 도전막 패턴(315)이 제6 도전막 패턴(310)에 의해 복수 개의 실린더들로 분할되는 다중 실린더형 또는 매트릭스형 구조를 가지게 된다. 여기서, 희생막 패턴(325)은 제5 도전막 패턴(315)과 제6 도전막 패턴(310) 사이를 매립하면서 잔류하게 된다.
도 4f를 참조하면, 몰드막(260) 및 희생막 패턴(325)을 제거하여 스토리지 전극(320)을 완성한 다음, 스토리지 전극(320) 상에 유전막(330) 및 플레이트 전극(335)을 순차적으로 형성하여 캐패시터(340)를 형성한다. 상술한 바와 같이, 본 실시예에 따른 캐패시터(340)는 실린더형 제5 도전막 패턴(310) 및 제5 도전막 패턴(315)을 복수 개의 영역으로 분할하는 제6 도전막 패턴(315)으로 이루어진 스토리지 전극(320)을 갖기 때문에, 종래의 캐패시터에 비하여 크게 향상된 캐패시턴스를 가진다.
본 발명에 따르면, 캐패시터의 캐패시턴스를 증가시키기 위하여 캐패시터를 구성하는 스토리지 전극의 표면적을 확대한다. 대체로 캐패시터의 높이가 증가할 경우에는 캐패시터가 쓰러질 가능성 또한 높아지기 때문에, 캐패시터의 캐패시턴스를 증가시키기 위해서는 캐패시터의 높이를 증가시키는 것에 비하여 스토리지 전극의 임계 치수(Critical Dimension: CD)를 감소시키는 것이 보다 유리하다. 현재, 포토레지스트 패턴을 형성하기 위한 포토 공정에서 불화 크립튼(KrF)또는 불화 아 르곤(ArF) 레이저를 이용할 경우 약 50nm 이하의 임계 치수(CD)를 갖는 스토리지 전극을 형성할 수 있다. 본 발명에 따라, 도 2 및 도 4f에 도시한 스토리지 전극의 임계 치수(CD)의 증가에 따른 캐패시터의 표면적이 증가되는 비율과 스토리지 전극의 높이 증가에 따라 캐패시터의 표면적이 증가되는 비율을 다음 표에 나타낸다.
스토리지 전극의 임계 치수(nm) 도 2의 경우 캐패시터의 표면적 증가율(%) 스토리지 전극의 높이(nm) 도 4f의 경우 캐패시터의 표면적 증가율(%) 스토리지 전극의 높이(nm)
60 13.0 22,650 0 20,000
50 14.9 23,050 2.2 20,440
40 16.9 23,460 4.4 20,880
30 19.0 23,870 6.6 21,320
상기 표에 나타낸 바와 같이, 스토리지 전극의 임계 치수가 약 50nm 정도로 감소할 경우, 캐패시터의 표면적이 증가되는 비율은 도 2에 도시한 본 발명의 일 실시예에 따르면 약 14.9% 정도이며, 도 4f에 도시한 본 발명의 다른 실시예에 따르면 약 2.2% 정도이다. 이와 동일한 캐패시터의 표면적 증가 효과를 얻으려면 캐패시터의 높이는 도 2에 도시한 구조로는 약 1,050nm 이상 증가되어야 하며, 도 4f에 도시한 구조로는 약 440nm 이상 증가되어야 한다. 한편, 도 2에 도시한 본 발명의 일 실시예에 따른 캐패시터는 현재의 약 60nm 정도의 임계 치수에서도 약 13.0% 정도의 표면적 증가 효과를 가져올 수 있다.
또한, 스토리지 전극의 임계 치수가 약 40nm 및 약 30nm 정도로 감소할 경우, 캐패시터의 표면적 증가율은 도 2에 도시한 본 발명의 일 실시예에 따르면 약 16.9% 및 약 19.0% 정도이며, 도 4f에 도시한 본 발명의 다른 실시예에 따르면 약 4.4% 및 약 6.6% 정도이다. 이에 비하여, 캐패시터의 높이를 증가시켜 동일한 캐패시터의 표면적 증가 효과를 수득하려면 도 2에 도시한 구조로는 캐패시터의 높이를 약 1,460nm 및 약 1,870nm 정도 증가시켜야 하며, 도 4f에 도시한 구조로는 캐패시터의 높이를 약 각기 약 880nm 및 약 1,320nm 정도 증가시켜야 한다. 따라서, 캐패시터의 높이를 증가시키기보다는 스토리지 전극의 표면적 확장을 통하여 캐패시터의 캐패시턴스의 향상을 도모하는 것이 보다 유리함을 알 수 있다.
도 5a 내지 도 5e는 본 발명의 또 다른 실시예에 따른 매트릭스형 또는 다중 실린더형 캐패시터의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 있어서, 반도체 기판 상에 제4 패드를 형성하기까지의 공정은 도 3a를 참조로 설명한 바와 동일하므로 이에 대한 설명은 생략한다. 도 5a 내지 도 5e에 있어서, 도 3a와동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 5a를 참조하면, 제4 패드(170) 및 제3 층간 절연막(165) 상에 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물 등을 사용하여 제4 층간 절연막(350)을 형성한다. 여기서, 제4 층간 절연막(350)은 제3 층간 절연막(165) 및/또는 제2 층간 절연막(160)과 동일한 물질이나 상이한 물질을 사용하여 형성할 수 있다.
제4 층간 절연막(350) 상에 식각 저지막(355)을 형성한다. 식각 저지막(355)은 제4 층간 절연막(350) 및 후속하여 형성되는 제1 및 제2 몰드막(360, 365)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(355)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다.
식각 저지막(355) 상에 스토리지 전극(395)(도 5d 참조)을 형성하기 위하여 제1 및 제2 몰드막(360, 365)을 차례로 형성한다. 여기서, 제1 및 제2 몰드막(360, 365)의 전체적인 두께는 식각 저지막(355)의 상면을 기준으로 약 5,000∼50,000Å 정도가 된다. 바람직하게는, 제1 및 제2 몰드막(360, 365)은 실질적으로 동일한 두께를 가지도록 형성된다. 본 실시예에 있어서, 제1 몰드막(360)은 불순물이 제1 농도로 도핑된 산화물을 사용하여 형성하며, 제2 몰드막(365)은 불순물이 도핑되지 않은 산화물이나 불순물이 제2 농도로 도핑된 산화물을 사용하여 형성한다. 예를 들면, 제1 몰드막(360)은 붕소(B) 또는 인(P) 등의 불순물이 제1 농도로 도핑된 BPSG 또는 PSG 등을 사용하여 형성한다. 한편, 제2 몰드막(365)은 불순물이 도핑되지 않은 USG 또는 TEOS를 사용하여 형성하거나, 붕소 또는 인이 제2 농도로 도핑된 BPSG 또는 PSG 등을 사용하여 형성한다. 여기서, 제2 몰드막(365)은 제1 몰드막(360)의 불순물 농도에 비하여 높은 불순물 농도를 가진다. 이에 따라, 후속하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액을 사용하여 식각 공정을 수행할 때, 제1 몰드막(360)이 제2 몰드막(365)에 비하여 빠른 속도로 식각된다. 본 발명의 다른 실시예에 따르면, 불화수소 가스 및 수증기를 함유하는 제1 식각 가스와 사불화탄소 및 산소를 함유하는 제2 식각 가스를 순차적으로 사용하는 건식 식각 공정을 통하여 제1 몰드막(360)을 제2 몰드막(365)에 비하여 빠른 속도로 식각할 수 있다. 본 실시예에 따르면, 불순물 농도에 따라 제1 몰드막(360)이 제2 몰드막(365) 보다 빠르게 식각되기 때문에, 후술하는 바와 같이 피라미드형 단면을 갖는 스토리지 노드 콘택 콘택홀인 제4 콘택홀(380)(도 5b 참조)이 형성된다.
다시 도 5a를 참조하면, 제2 몰드막(365) 상에 스토리지 노드 마스크 및 포토레지스트막을 차례로 형성한 다음, 상기 포토레지스트막을 패터닝하여 상기 스토리지 노드 마스크 상에 제6 포토레지스트 패턴(370)을 형성한다. 이 경우, 상기 스토리지 노드 마스크층과 포토레지스트막 사이에 추가적인 반사 방지막을 형성할 수 있다.
제6 포토레지스트 패턴(370)을 식각 마스크로 이용하여 상기 스토리지 노드 마스크층을 식각함으로써, 제1 및 제2 몰드막(360, 365)에 스토리지 전극(395)이 형성될 영역을 정의하는 스토리지 노드 마스크(375)를 형성한다.
도 5b를 참조하면, 스토리지 노드 마스크(375)를 식각 마스크로 이용하여 제2 몰드막(365) 및 제1 몰드막(360)을 순차적으로 식각하여 제4 패드(170)를 노출시키는 제4 콘택홀들(380)을 형성한다. 이 경우, 하나의 제4 패드(170)에 대하여 제4 패드(170)를 부분적으로 노출시키는 적어도 2개 이상의 제4 콘택홀(380)들이 형성된다. 즉, 전술한 바와 마찬가지로, 하나의 제4 패드(170)에 대하여 스토리지 노드 마스크(375)의 구조에 따라 2개, 4개, 6개, 9개, 12개, 15개, 20개, 25개 또는 그 이상의 제4 콘택홀들(380)이 형성된다. 또한, 제4 콘택홀들(380)의 형성 시, 제1 몰드막(360)이 제2 몰드막(365)에 비하여 빠르게 식각되기 때문에, 스토리지 노드 콘택홀들인 제4 콘택홀들(380)이 완전히 형성되지 못하여 유발되는 콘택 낫 오픈(not open) 현상을 방지할 수 있다. 즉, 제4 패드(170)를 노출시키는 스토리지 노드 콘택홀들(380)의 형성 시, 제1 몰드막(360)이 제2 몰드막(365)에 비하여 빠르게 식각됨으로써, 제2 몰드막(360)의 식각량이 점차 줄어들어 결국 제4 패드(170) 가 노출되지 못하는 현상을 방지할 수 있다. 이와 같이, 상이한 식각 선택비를 갖는 제1 및 제2 몰드막(360, 365)의 식각 공정을 통하여 형성되는 제4 콘택홀들(380)은 약간 경사진 피라미드 형태의 단면 구조를 가진다.
도 5c를 참조하면, 노출된 제4 패드(170)의 상면, 제4 콘택홀들(380)의 내벽 및 스토리지 노드 마스크(375) 상에 도핑된 폴리실리콘이나 금속을 사용하여 제5 도전막(385)을 형성한다. 이 경우, 하나의 제4 패드(170)에 대하여 적어도 2개 이상의 제4 콘택홀들(380)이 형성되어 있으므로, 하나의 제4 패드(170)는 적어도 2이상의 부분이 제5 도전막(385)에 접촉된다.
제4 콘택홀들(380)을 채우면서 제1 및 제2 몰드막(360, 365)과 상이한 식각 선택비를 갖는 물질을 사용하여 제5 도전막(385) 상에 희생막(390)을 형성한다. 즉, 희생막(390)은 불순물이 제3 농도로 도핑된 PSG 또는 BPSG나 USG 또는 SOG를 사용하여 형성한다.
도 5d 참조하면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 몰드막(365)이 노출될 때까지, 희생막(390)의 상부, 제5 도전막(385)의 일부 및 스토리지 노드 마스크(375)를 제거한다. 이에 따라, 하나의 제4 패드(170)에 각기 접촉되는 도전막 패턴들을 포함하는 스토리지 전극(395)을 형성한다. 본 실시예에 있어서, 스토리지 전극(395)은 경사진 피라미드형 단면을 갖는 제4 콘택홀(380)의 형상에 따라 역시 경사진 피라미드형 구조로 형성된다, 이 경우, 희생막 패턴(도시되지 않음)은 스토리지 전극(395)의 내부를 채우며 잔류하게 된다.
상기 희생막 패턴, 제2 몰드막(365) 및 제1 몰드막(360)을 연속적으로 제거하여 제4 패드(170)에 접촉되는 복수 개의 도전성 패턴으로 이루어진 스토리지 전극(395)을 완성한다.
도 5e를 참조하면, 스토리지 전극(395) 상에 유전막(400) 및 플레이트 전극(405)을 순차적으로 형성하여 캐패시터(410)를 형성한다. 전술한 바와 같이, 본 실시예에 따른 캐패시터(410)는 하나의 제4 패드(170)에 적어도 2개 이상의 경사진 피라미드형 스토리지 전극(395)이 접촉되는 매트릭스형 구조 또는 다중 실린더형 구조를 가지기 때문에, 종래의 캐패시터에 비하여 크게 향상된 캐패시턴스를 가진다.
도 6은 본 발명의 또 다른 실시예에 따른 매트릭스형 캐패시터의 단면도이다. 본 실시예에 있어서, 반도체 기판 상에 형성된 게이트 구조물, 비트 라인, 제1 패드 및 제2 패드 등을 포함하는 하부 도전성 구조물은 도 2를 참조하여 상술한 바와 동일하므로 이에 대한 설명은 생략한다.
도 6을 참조하면, 본 실시예에 따른 캐패시터(470)는, 하부 도전성 구조물이 마련된 반도체 기판(100) 상에 형성되며, 복수 개의 실린더형 도전성 패턴들을 포함하는 스토리지 전극(450), 스토리지 전극(450) 상에 형성된 유전막(460), 그리고 유전막(450) 상에 형성된 플레이트 전극(465)을 구비한다.
스토리지 전극(450)은 복수 개의 실린더형 도전성 패턴들이 반도체 기판(100)의 상부에 매트릭스 형태 또는 다중 실린더의 형태로 배열된 구조를 가진 다. 이 경우, 상기 실린더형 도전성 패턴들은 스토리지 노드 콘택 패드인 제4 패드(170)의 대응하는 각 부분에 각기 접촉된다. 이에 따라, 복수 개의 실린더형 도전성 패턴들을 포함하는 스토리지 전극(450)은 제4 및 제1 패드(170, 150)를 통하여 반도체 기판의 콘택 영역에 전기적으로 연결된다.
도 7a 내지 도 7d는 도 6에 도시한 매트릭스형 캐패시터의 제조 방법을 설명하기 위한 단면도들이다. 도 7a 내지 도 7d에 있어서, 도 6과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다. 또한, 반도체 기판 상에 제4 패드를 형성하기까지의 공정은 도3a를 참조하여 설명한 바와 동일하므로 이에 대한 설명은 생략한다.
도 7a를 참조하면, 제4 패드(170) 및 제3 층간 절연막(165) 상에 산화물로 이루어진 제4 층간 절연막(420) 및 질화물로 구성된 식각 저지막(425)을 차례로 형성한다.
식각 저지막(425) 상에 스토리지 전극(450)(도 7c 참조)을 형성하기 위하여 산화물로 이루어진 몰드막(430)을 형성한다. 몰드막(430) 상에 몰드막(430)에 대하여 상이한 식각 선택비를 갖는 물질로 구성된 스토리지 노드 마스크층 및 포토레지스트막을 순차적으로 형성한다.
상기 포토레지스트막을 패터닝하여 상기 스토리지 노드 마스크층 상에 제6 포토레지스트 패턴(435)을 형성한다. 제6 포토레지스트 패턴(435)을 식각 마스크로 이용하여 상기 스토리지 노드 마스크층을 식각함으로써, 몰드막(430) 상에 스토리지 전극(450)이 형성될 영역을 정의하는 스토리지 노드 마스크(440)를 형성한다.
도 7b를 참조하면, 스토리지 노드 마스크(440)를 식각 마스크로 이용하여 몰드막(430), 식각 저지막(425) 및 제4 층간 절연막(420)을 부분적으로 식각하여 제4 패드(170)를 노출시키는 스토리지 노드 콘택홀인 제4 콘택홀들(443)을 형성한다. 이 경우, 복수 개의 제4 콘택홀들(443)이 각기 제4 패드(170)를 부분적으로 노출시키게 된다. 복수 개의 제4 콘택홀들(443)이 하나의 제4 패드(170)의 각 부분을 각기 노출시킨다.
노출된 제4 패드(170)의 상면, 제4 콘택홀들(443)의 내벽 및 스토리지 노드 마스크(440) 상에 도핑된 폴리실리콘이나 금속을 사용하여 제5 도전막(445)을 형성한다. 본 실시예에 있어서, 하나의 제4 패드(170)에 대하여 복수 개의 제4 콘택홀(443)이 형성되므로, 제5 도전막(445)의 각 부분들은 대응하는 제4 패드(170)의 각 부분에 접촉된다.
도 7c를 참조하면, 제4 콘택홀들(443)을 채우면서 제5 도전막(445) 상에 몰드막(430)과 다른 식각 선택비를 갖는 물질을 사용하여 희생막을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 몰드막(430)이 노출될 때까지, 상기 희생막의 상부, 제5 도전막(445)의 일부 및 스토리지 노드 마스크(440)를 제거한다. 따라서, 하나의 제4 패드(170)에 각기 접촉되는 복수 개의 실린더형 도전막 패턴들을 구비하는 스토리지 전극(450)을 형성한다. 여기서, 스토리지 전극(450)의 각 도전막 패턴들은 희생막 패턴(455)으로 덮여진다.
도 7d를 참조하면, 몰드막(430) 및 희생막 패턴(455)을 식각하여 스토리지 전극(450)을 완성한 다음, 스토리지 전극(450) 상에 유전막(460) 및 플레이트 전극(465)을 순차적으로 형성하여 캐패시터(470)를 형성한다. 상술한 바와 같이, 본 실시예에 따른 캐패시터(470)는 하나의 제4 패드(170)에 접촉되는 복수 개의 도전막 패턴들로 이루어진 스토리지 전극(450)을 구비하기 때문에 크게 향상된 캐패시턴스를 가진다. 이 경우, 복수 개의 도전막 패턴들은 매트릭스 형태 또는 다중 실린더의 형태로 배치된다.
전술한 바와 같이 본 발명에 따르면, 사진 공정의 레티클(reticle) 디자인을 변경하는 간단한 과정을 통하여 실린더형 제1 도전성 패턴 및 제2 도전성 패턴이 매트릭스의 형태 또는 다중 실린더의 형태로 배열된 구조를 갖는 스토리지 전극을 형성할 수 있다. 이에 따라, 간단하면서도 저렴한 공정을 이용하여 스토리지 전극의 표면적을 확장할 수 있으므로, 캐패시터의 표면적 증가를 통한 캐패시턴스의 향상을 달성할 수 있다.
또한, 도전성 패드의 각 부분에 각기 접촉되는 도전성 패턴들을 구비하는 캐패시터를 형성하기 때문에 도전성 패턴 가운데 일부에 단락이 발생하더라도 나머지 부분에 의하여 캐패시터의 불량을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 콘택 영역이 형성된 기판;
    상기 콘택 영역에 접촉되는 패드;
    상기 패드의 상면 전체에 접촉되는 실린더형 제1 도전성 패턴 및 상기 실린더형 제1 도전성 패턴을 복수 개의 영역들로 분할하는 제2 도전성 패턴을 구비하며, 경사진 피라미드형 단면 구조를 가지는 스토리지 전극;
    상기 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 캐패시터.
  2. 제1항에 있어서, 상기 실린더형 제1 도전성 패턴 및 상기 제2 도전성 패턴은 상기 패드 상에 매트릭스의 형상 또는 다중 실린더의 형상으로 배열되는 것을 특징으로 하는 캐패시터.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 스토리지 전극은 50nm 이하의 임계 치수를 갖는 것을 특징으로 하는 캐패시터.
  6. 삭제
  7. 기판 상에 콘택 영역을 형성하는 단계;
    상기 콘택 영역에 접촉되는 패드를 형성하는 단계;
    상기 패드가 형성된 기판 상에 서로 상이한 식각 선택비를 가지는 2 이상의 몰드막들을 형성하는 단계;
    상기 몰드막들을 식각하여 상기 패드의 상면을 전체적으로 노출시키며, 경사진 피라미드형 단면 구조를 가지는 제1 콘택홀을 형성하는 단계;
    상기 패드의 상면 및 상기 제1 콘택홀의 내벽 상에 제1 도전막을 형성하는 단계;
    상기 제1 콘택홀을 채우면서 상기 제1 도전막 상에 희생막을 형성하는 단계;
    상기 희생막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 희생막을 부분적으로 식각함으로써 상기 제1 콘택홀 내에 상기 제1 도전막을 부분적으로 노출시키는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀을 채우면서 상기 희생막 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막, 상기 희생막 및 상기 제1 도전막을 부분적으로 제거하여 상기 패드의 상면 전체에 접촉되는 제1 도전성 패턴 및 상기 제1 도전성 패턴을 복수 개의 영역들로 분할하는 제2 도전성 패턴을 구비하며, 경사진 피라미드형 단면 구조를 가지는 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  8. 삭제
  9. 제7항에 있어서, 상기 제1 콘택홀을 형성하는 단계는,
    상기 몰드막들 상에 상기 몰드막들과 상이한 식각 선택비를 가지는 마스크층을 형성하는 단계;
    상기 마스크층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 마스크층을 식각함으로써 상기 몰드막들에 상기 제1 콘택홀이 형성되는 영역을 정의하는 마스크를 형성하는 단계; 및
    상기 마스크를 이용하여 상기 몰드막들을 식각하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제9항에 있어서, 상기 몰드막들을 형성하는 단계는,
    상기 패드가 형성된 기판 상에 제1 몰드막을 형성하는 단계; 및
    상기 제1 몰드막 상에, 상기 제1 몰드막 및 상기 마스크층과 상이한 식각 선택비를 가지는 제2 몰드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 삭제
  12. 제7항에 있어서, 상기 제1 및 제2 콘택홀들은 상기 패드에 대하여 매트릭스의 형상 또는 다중 실린더의 형상으로 배열되는 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제7항에 있어서, 상기 제2 콘택홀은 실린더 형상의 구조를 가지는 것을 특징으로 하는 캐패시터의 제조 방법.
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