JP2000349258A - メモリセル並びにその制御方法及び製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタからのリーク電流を低減し、リフ
レッシュ動作同士の間隔、即ちリフレッシュポーズ時間
が長いＤＲＡＭのメモリセルを提供する。 【解決手段】 セルトランジスタとして機能するトラン
ジスタ９１ａのソース／ドレイン領域６ａが、パッド１
０ａ及びストレージノード１１ａを介してキャパシタ１
８ａの下部電極１５に接続されている。ポーズ時におい
て下部電極１５は空乏化しない一方、パッド１０ａ及び
ストレージノード１１ａの少なくともいずれか一方が空
乏化することにより、そこでの電圧降下を増大させる。
かかる電圧降下により、トランジスタ９１ａのゲート端
電界が緩和され、ＴＡＴによるリーク電流が低減され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＤＲＡＭ（Dyna
mic Random Access Memory）のメモリセルに関し、特に
キャパシタとこれに接続されるトランジスタとが基板に
対して積層されている構造のメモリセルに関する。

【０００２】

【従来の技術】ＤＲＡＭは、多数の記憶情報を蓄積する
ための記憶領域となるメモリセルアレイと、このメモリ
セルアレイに対して所定の入出力動作を行わせるための
周辺回路部とから形成される。更にメモリセルアレイ
は、最小記憶単位に相当するメモリセルが複数個配列さ
れて構成されている。メモリセルは基本的には一つのキ
ャパシタと、これに接続される一つのＭＯＳ（Metal Ox
ide Semiconductor）トランジスタ（セルトランジス
タ）とから構成される。そしてキャパシタに所定の電荷
が蓄積されているか否かがデータ”０”、”１”（ある
いはその逆）に対応し、記憶情報の処理に供される。

【０００３】図５０は典型的なＤＲＡＭのメモリセル２
００Ａの等価回路を示す回路図である。メモリセル２０
０Ａはキャパシタ２０１とセルトランジスタ２０２とで
構成されている。キャパシタ２０１は、その一端に固定
電位、例えば接地電位が供給され、その他端はセルトラ
ンジスタ２０２を介してビット線２０３に接続される。
また、セルトランジスタ２０２のゲート電極はワード線
２０４に接続され、ビット線２０３が接続されるセンス
アンプ２０５も併記されている。セルトランジスタ２０
２のビット線２０３とキャパシタ２０１とを接続する一
対の電極は、情報の読み出しもしくは書き込みによっ
て、キャリアの供給源となったり（ソース）、あるいは
キャリアを外に取り出したり（ドレイン）する機能を有
するので、以下ではソース／ドレインという表現を採用
する。

【０００４】かかるメモリセル２００Ａにおいて、トラ
ンジスタ２０２が形成される基板と、キャパシタ２０１
との間にリーク電流が流れる。かかるリーク電流はキャ
パシタ２０１の電荷を変動させ、記憶情報の誤りを招来
する。かかる電荷の変動を補償するため、ＤＲＡＭのメ
モリセルではリフレッシュ動作が行われる。

【０００５】リフレッシュ動作に際しては、センスアン
プ２０５がキャパシタ２０１に書き込まれている情報を
読み出す。そしてキャパシタ２０１中に電荷が注入され
ていると判断した場合は新たに電荷を補充し、電荷が注
入されていないと判断した場合はキャパシタ２０１中の
電荷が無くなるような書き込み動作が行われる。

【０００６】

【発明が解決しようとする課題】しかしながら、このリ
フレッシュ動作はメモリセルの数が増えるにつれて、チ
ップの消費電力を増大させる。またキャパシタからのリ
ーク電流が大きいとリフレッシュ動作を頻繁に行う必要
があり、例えば従来のＤＲＡＭでは、上記のリフレッシ
ュ動作を１ｍｓｅｃ〜数百ｍｓｅｃ程度の比較的短い周
期で、全てのメモリセル中に蓄えられた情報に対して行
わなければならない。

【０００７】リフレッシュ動作を行っている間ではメモ
リセルに蓄えられた情報を読み出すことができないこと
に鑑みれば、頻繁なリフレッシュ動作は動作時間に対す
るメモリに蓄積された情報の使用効率を低下させる。

【０００８】本発明は以上の問題点を鑑みてなされたも
ので、キャパシタからのリーク電流を低減し、リフレッ
シュ動作同士の間隔、即ちリフレッシュポーズ時間が長
いＤＲＡＭのメモリセルを提供することを目的としてい
る。

【０００９】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、一対のソース／ドレイン領域とゲート
電極とを有するセルトランジスタと、一の前記ソース／
ドレイン領域上に設けられ、第１の不純物濃度を有する
第１半導体層と、前記第１半導体層上に設けられ、第２
の不純物濃度を有する第２半導体層と、前記第２半導体
層上に設けられた誘電体層と、前記誘電体層及び前記前
記第２半導体層と共にキャパシタを構成し、前記第２半
導体層を対向電極とする電極とを備えるメモリセルであ
って、前記第１の不純物濃度は約５×１０¹⁷／ｃｍ³以
上約１×１０²⁰／ｃｍ³以下に、前記第２の不純物濃度
は約４×１０²⁰／ｃｍ³以上に、それぞれ設定される。

【００１０】この発明のうち請求項２にかかるものは、
請求項１記載のメモリセルであって、前記キャパシタと
前記セルトランジスタとを隔絶する層間絶縁膜を更に備
え、前記第１半導体層は、前記層間絶縁膜中を貫通する
ストレージノードと、前記ストレージノードと前記一の
ソース／ドレイン領域との間に介在するパッドとを有す
る。

【００１１】この発明のうち請求項３にかかるものは、
請求項１又は２記載のメモリセルであって、前記第１半
導体層は、前記キャパシタがリフレッシュされることな
く電荷を保持するポーズ期間において空乏化する。

【００１２】この発明のうち請求項４にかかるものは、
一対のソース／ドレイン領域とゲート電極とを有するセ
ルトランジスタと、一の前記ソース／ドレイン領域上に
設けられ、内部に空洞を有する導電体と、前記導電体上
に形成されたキャパシタとを備えるメモリセルである。

【００１３】この発明のうち請求項５にかかるものは、
一対のソース／ドレイン領域とゲート電極とを有するセ
ルトランジスタと、前記セルトランジスタ上に形成され
た第１層間絶縁膜と、前記第１層間絶縁膜を貫通し、一
の前記ソース／ドレイン領域上に設けられた第１導電体
と、前記第１層間絶縁膜によって前記セルトランジスタ
と隔絶された第２層間絶縁膜と、前記第２層間絶縁膜を
貫通し、前記第１導電体上に形成された第２導電体と、
前記第２導電体を介して前記第１導電体に接続されたキ
ャパシタとを備えるメモリセルである。

【００１４】この発明のうち請求項６にかかるものは、
半導体基板の上面において設けられた一対のソース／ド
レイン領域と、前記半導体基板に対して第１絶縁膜を介
して対峙するゲート電極とを有する第１トランジスタ
と、前記第１トランジスタに対して層間絶縁膜を介して
前記半導体基板の厚さ方向において対峙し、前記第１ト
ランジスタの一の前記ソース／ドレイン領域に接続され
たキャパシタと、前記層間絶縁膜中において、前記第１
トランジスタの前記一のソース／ドレイン領域と前記キ
ャパシタとの間に介在し、前記半導体基板の厚さ方向に
おいて積層された一対のソース／ドレイン領域を有する
第２トランジスタとを備えるメモリセルである。

【００１５】この発明のうち請求項７にかかるものは、
請求項６記載のメモリセルであって、前記第１トランジ
スタと前記第２トランジスタとは同一導電型であり、前
記第１トランジスタの前記ゲート電極は第２絶縁膜によ
りその側壁を覆われ、前記第２トランジスタの前記一対
のソース／ドレイン領域は前記第２絶縁膜を介してそれ
ぞれ前記第１トランジスタの前記ゲート電極に隣接す
る。

【００１６】この発明のうち請求項８にかかるものは、
請求項６記載のメモリセルであって、前記第２トランジ
スタは、前記第１トランジスタの上方に設けられたゲー
ト電極と、前記ゲート電極の側壁を覆う第２絶縁膜とを
更に有し、前記第２トランジスタの前記一対のソース／
ドレイン領域は、前記第２絶縁膜を介してそれぞれ前記
第２トランジスタの前記ゲート電極に隣接する。

【００１７】この発明のうち請求項９にかかるものは、
請求項８記載のメモリセルの制御方法であって、前記第
１トランジスタの導通に先立って前記第２トランジスタ
を導通させる。

【００１８】この発明のうち請求項１０にかかるもの
は、請求項６記載のメモリセルであって、前記第２トラ
ンジスタの一の前記ソース／ドレイン領域と前記キャパ
シタとを接続する半導体層を更に備え、前記第２トラン
ジスタは前記一対のソース／ドレイン領域のそれぞれに
隣接する第２絶縁膜を更に有し、前記第２絶縁膜と接す
る前記半導体層の表面は、窒素及び水素の少なくともい
ずれか一方が導入されている。

【００１９】この発明のうち請求項１１にかかるもの
は、請求項７又は１０記載のメモリセルであって、前記
第２トランジスタの前記一対のソース／ドレイン領域と
接する前記第２絶縁膜の表面は酸素が導入されている。

【００２０】この発明のうち請求項１２にかかるもの
は、（ａ）半導体基板の上面に一対のソース／ドレイン
領域を有するセルトランジスタを形成する工程と、
（ｂ）一の前記ソース／ドレイン領域を露出するトレン
チを有する層間絶縁膜を形成する工程と、（ｃ）前記ト
レンチの内壁に酸化半導体膜を形成する工程と、（ｄ）
前記酸化半導体膜を介して前記トレンチを埋め込む埋め
込み体を形成する工程と、（ｅ）前記埋め込み体を介し
て前記一のソース／ドレイン領域に接続されるキャパシ
タを形成する工程とを備えるメモリセルの製造方法であ
る。

【００２１】この発明のうち請求項１３にかかるもの
は、請求項１２記載のメモリセルの製造方法であって、
前記工程（ｃ）は（ｃ−１）前記トレンチに対して半導
体膜を形成する工程と、（ｃ−２）前記半導体膜を酸化
して前記酸化半導体膜を得る工程と、（ｃ−３）前記酸
化半導体膜を選択的に除去して、前記一のソース／ドレ
イン領域を露出させ、前記トレンチの内壁に前記酸化半
導体膜を残置する工程とを有する。

【００２２】この発明のうち請求項１４にかかるもの
は、請求項１３記載のメモリセルの製造方法であって、
前記工程（ｄ）は（ｄ−１）前記一のソース／ドレイン
領域上に、縦型トランジスタを構成する複数の半導体層
を積層する工程と、（ｄ−２）前記縦型トランジスタと
前記キャパシタとを接続し、前記縦型トランジスタと共
に前記埋め込み体を構成する接続体を形成する工程とを
有する。

【００２３】この発明のうち請求項１５にかかるもの
は、請求項１４記載のメモリセルの製造方法であって、
前記工程（ｄ−２）は、（ｄ−２−１）前記縦型トラン
ジスタの上方において前記トレンチを半導体材料で埋め
る工程と、（ｄ−２−２）前記半導体材料に窒素及び水
素の少なくともいずれか一方を導入して前記接続体を得
る工程とを含む。

【００２４】この発明のうち請求項１６にかかるもの
は、（ａ）半導体基板の上面に一対のソース／ドレイン
領域と、前記半導体基板に対峙するゲート電極を有する
第１トランジスタを形成する工程と、（ｂ）前記ゲート
電極の側壁を覆う絶縁膜を形成する工程と、（ｃ）一の
前記ソース／ドレイン領域上にそれぞれが前記絶縁膜に
接触し、前記半導体基板の厚さ方向において積層された
一対のソース／ドレイン領域を有する第２トランジスタ
を形成する工程と、（ｄ）前記第２トランジスタを介し
て前記第１トランジスタの前記一のソース／ドレイン領
域に接続されたキャパシタを形成する工程と、を備える
メモリセルの製造方法。

【００２５】この発明のうち請求項１７にかかるもの
は、請求項１６記載のメモリセルの製造方法であって、
前記工程（ｃ）は（ｃ−１）一の前記ソース／ドレイン
領域上に前記絶縁膜に接触する半導体層を形成する工程
と、（ｃ−２）前記半導体層にイオンを注入して、前記
第２トランジスタの前記一対のソース／ドレインに挟ま
れたチャネル領域を形成する工程とを有する。

【００２６】この発明のうち請求項１８にかかるもの
は、請求項１６記載のメモリセルの製造方法であって、
前記工程（ｃ）は（ｃ−１）一の前記ソース／ドレイン
領域上に、導入される不純物ガスを切り替えるＣＶＤに
よって、前記第２トランジスタの一対のソース／ドレイ
ン領域及びこれに挟まれるチャネル領域を形成する工程
を有する。

【００２７】この発明のうち請求項１９にかかるもの
は、請求項１８記載のメモリセルの製造方法であって、
前記第１トランジスタは隣接して一対設けられ、一対の
前記第１トランジスタはそれぞれの他の前記ソース／ド
レイン領域が共有され、またそれぞれの前記ゲート電極
は並んで配置され、前記工程（ｃ）は（ｃ−２）前記工
程（ｃ−１）に先立ち、前記他のソース／ドレイン領域
上で前記一対の第１トランジスタのそれぞれの前記ゲー
ト電極同士の間を充填物で充填する工程と、（ｃ−３）
前記工程（ｃ−１）の後に、前記充填物を除去する工程
とを更に有する。

【００２８】

【発明の実施の形態】Ａ．本発明が適用されるメモリセ
ルの形態：本発明の実施の形態について詳細に述べる前
に、本発明が適用されるメモリセルの形態の一例につい
て説明する。

【００２９】図５１は一対のメモリセルの構成の断面を
示す模式図である。ここで示される一対のメモリセルは
同一のビット線１３に共通に接続され、ビット線１３は
断面から紙面奥側に位置するので破線で示されている。

【００３０】少なくとも表面がｐ型の半導体基板１の主
面内において、メモリセルの各々に対応して設けられる
ｎ型のＭＯＳトランジスタ９１ａ，９１ｂと、これを周
囲と電気的に分離絶縁するＳＴＩ（Shallow Trench Iso
lation）を形成している素子分離絶縁膜２とが形成され
ている。

【００３１】ＭＯＳトランジスタ９１ａは、ゲート絶縁
膜３と、その上に設けられ図５０におけるワード線２０
４の機能を果たすゲート電極４０１ａとを有している。
同様にしてＭＯＳトランジスタ９１ｂは、ゲート絶縁膜
３とゲート電極４０１ｂとを有している。ＭＯＳトラン
ジスタ９１ａは一対のソース／ドレイン領域５，６ａを
有しており、ＭＯＳトランジスタ９１ｂは一対のソース
／ドレイン領域５，６ｂを有している。つまり同一のビ
ット線１３に接続されるＭＯＳトランジスタ９１ａ，９
１ｂは、ソース／ドレイン領域５を共有している。

【００３２】図中、ゲート電極４０１ａ，４０１ｂ以外
にも、素子分離絶縁膜２上には図示されないメモリセル
のワード線たるゲート電極４０２ａ，４０２ｂが敷設さ
れている。ゲート電極４０２ａ，４０２ｂ，４０１ａ，
４０１ｂは、それぞれ絶縁膜７０２ａ，７０２ｂ，７０
１ａ，７０１ｂで側壁を含めて覆われている。絶縁膜７
０１ａ，７０１ｂ，７０２ａ，７０２ｂと半導体基板１
（ソース／ドレイン領域５，６ａ，６ｂ及び素子分離絶
縁膜２を含む）の間にはいずれも絶縁膜８が設けられて
いる。

【００３３】絶縁膜７０２ａ，７０１ａの間にはパッド
１０ａが、絶縁膜７０２ｂ，７０１ｂの間にはパッド１
０ｂが、絶縁膜７０１ａ，７０１ｂの間にはパッド１０
ｃが、それぞれ設けられている。パッド１０ａ，１０
ｂ，１０ｃは、それぞれソース／ドレイン領域６ａ，６
ｂ，５に接触している。パッド１０ａ〜１０ｃは、燐や
砒素等のｎ型不純物を含むポリシリコンで形成され、そ
の抵抗を下げるために、通常５×１０²⁰／ｃｍ³以上の
濃度の燐や砒素がドープされている。

【００３４】半導体基板１、絶縁膜７０１ａ，７０１
ｂ，７０２ａ，７０２ｂ、パッド１０ａ〜１０ｃは層間
絶縁膜１２によって、更にその上をシリコン窒化膜１４
で覆われており、層間絶縁膜１２、シリコン窒化膜１４
にはパッド１０ａ，１０ｂにそれぞれ到達するトレンチ
９ａ，９ｂが貫通して開けられている。そしてトレンチ
９ａ，９ｂ内にはそれぞれパッド１０ａ、１０ｂに接触
し、かつシリコン窒化膜１４から露出するストレージノ
ード１１ａ，１１ｂが形成されている。また、断面には
現れないが、ビット線１３が層間絶縁膜１２中に敷設さ
れ、パッド１０ｃと接続されている。ストレージノード
１１ａ，１１ｂは、燐や砒素等のｎ型不純物を含むポリ
シリコンで形成され、その抵抗を下げるために、通常１
×１０²⁰／ｃｍ³以上の濃度の燐や砒素がドープされて
いる。

【００３５】シリコン窒化膜１４上には凹型の下部電極
１５ａ，１５ｂがそれぞれストレージノード１１ａ，１
１ｂに接触して設けられている。下部電極１５ａ，１５
ｂはポリシリコンで形成され、空乏化しないように通常
は４×１０²⁰／ｃｍ³以上の濃度の燐がドープされてい
る。更に、表面積を大きくするために粗面化ポリシリコ
ン２０によって凹凸が形成される。

【００３６】シリコン窒化膜１４、下部電極１５ａ，１
５ｂはキャパシタ誘電体膜１６で覆われており、キャパ
シタ誘電体膜１６は更にセルプレート１７で覆われてい
る。下部電極１５ａ、キャパシタ誘電体膜１６、セルプ
レート１７はキャパシタ１８ａを、下部電極１５ｂ、キ
ャパシタ誘電体膜１６、セルプレート１７はキャパシタ
１８ｂを、それぞれ形成している。セルプレート１７は
ｎ型不純物を含むポリシリコンやアモルファスシリコン
で形成され、キャパシタ１８ａ，１８ｂの上部電極とし
て機能する。キャパシタ１８ａ，１８ｂは層間絶縁膜１
９によって覆われている。

【００３７】以上のように、図示された一対のメモリセ
ルは、ビット線１３とソース／ドレイン領域５とが接続
される位置、即ち図中の仮想線ＱＱに対して、ほぼ左右
対称に形成される。従って、以下の説明では簡単のため
に、主として図面上仮想線ＱＱの左側の構成について説
明を行う。但し、仮想線ＱＱの右側の構成についても同
様の説明が当てはまる。更に符号の末尾のａ，ｂを省略
して説明を行う場合がある。つまり末尾にａ，ｂのない
符号を用いてなされた説明は、同一符号の末尾にａ，ｂ
を付加した符号が存在する場合、その符号についても当
てはまる。

【００３８】記憶情報としてキャパシタ１８に蓄積され
た電荷は、ソース／ドレイン領域領域５，６と半導体基
板１との間のｎｐ接合部分、あるいはキャパシタ誘電体
膜１６などにおけるリーク電流などにより、次第に放電
してしまう。そこでＤＲＡＭで記憶を保持し続けるため
に適時キャパシタ１８へ電荷を注入する、リフレッシュ
動作が必要となる。

【００３９】例えば半導体基板１の電位が−１Ｖに設定
されており、ポーズ時にはゲート電極４０１の電位が０
Ｖに設定される。キャパシタ１８に正孔が蓄積されてい
る状態ではキャパシタ１８の下部電極１５の電位は２Ｖ
で、ビット線１３の電位が１Ｖである。しかしキャパシ
タ１８に蓄えられた正孔がリーク電流として半導体基板
１へ流れるにつれてキャパシタ１８の支える電圧は下が
り、言い換えれば電子電流がリーク電流として半導体基
板１からキャパシタ１８へ流れることにより、キャパシ
タ１８の電圧が下がり情報が消失する。

【００４０】かかる情報の消失を回避するため、ゲート
電極４０１を選択し、ソース／ドレイン領域５の電位を
上昇させ、キャパシタ１８に蓄えられた情報の読み出し
及び書き込みを行うというリフレッシュ動作が行われ
る。例えば書き込み時には、半導体基板１の電位が−１
Ｖに設定されたままでゲート電極４０１を電源電位２Ｖ
から昇圧して４Ｖに、ビット線１３の電位を２Ｖに、そ
れぞれ設定する。かかる状態では電子がキャパシタ１８
から半導体基板１へ抜かれることで、下部電極１５の電
位は電源電位２Ｖになる。言い換えれば、キャパシタ１
８には正孔が蓄えられる。

【００４１】そして、以下の実施の形態では、かかるリ
フレッシュ動作を頻繁に行わなくてすむように、半導体
基板１とキャパシタ１８との間のリーク電流を抑制する
構成を示す。

【００４２】Ｂ．キャパシタ１８とソース／ドレイン領
域６との間の高抵抗化：本節で述べられる実施の形態
は、その幾何学的配置は図５１に示された構成と同様で
あるが、キャパシタ１８とソース／ドレイン領域６との
間の抵抗を制御して望ましい効果を得る態様を示す。

【００４３】（ｂ−１）基本的な考え方：図１は本発明
にかかるメモリセル２００Ｂの等価回路を示す回路図で
ある。図５０に示されたメモリセル２００Ａと比較する
と、キャパシタ２０１とトランジスタ２０２との間に抵
抗Ｒ１，Ｒ２，Ｒ３（以下、これらのそれぞれの抵抗値
もＲ１，Ｒ２，Ｒ３とする）が直列に接続されている点
で異なっている。図５１と比較すれば、抵抗Ｒ１，Ｒ
２，Ｒ３はそれぞれパッド１０、ストレージノード１
１、下部電極１５における抵抗を示している。また接続
点Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６はそれぞれキャ
パシタ誘電体膜１６と下部電極１５との接続箇所、パッ
ド１０とソース／ドレイン領域６との接続箇所、ゲート
電極４０１、ビット線１３、ストレージノード１１とパ
ッド１０との接続箇所、下部電極１５とストレージノー
ド１１との接続箇所に対応している。

【００４４】ポーズ時にはゲート電極４０１の電位（接
続点Ｎ３の電位）が０Ｖに設定され、ビット線１３の電
位（接続点Ｎ４の電位）がＶｄｄ／２に設定される。キ
ャパシタ１８の支える電圧（接続点Ｎ１の、接地電位に
対する電圧）はＶｄｄであり、リーク電流Ｉ（以下、そ
の大きさをもＩで示す）が流れることにより、接続点Ｎ
２，Ｎ５，Ｎ６の電位はそれぞれＶｄｄ−Ｉ（Ｒ１＋Ｒ
２＋Ｒ３），Ｖｄｄ−Ｉ（Ｒ２＋Ｒ３），Ｖｄｄ−ＩＲ
３となる。

【００４５】ところでトランジスタ９１（セルトランジ
スタ２０２）のリーク電流の要因としては、その空乏層
中のＳＲＨ（Shockley-Read-Hall）過程による生成電流
や、界面準位や半導体基板中の準位を介して生成するト
ンネル電流(ＴＡＴ：Trap Assisted Tunneling)による
リーク電流がある。そして特に電界強度が高いゲート端
の領域では後者のトンネル電流によるリーク電流が支配
的である。そこで、接続点Ｎ２，Ｎ３間の電位差を小さ
くしてリーク電流Ｉを小さくすることができる。

【００４６】しかし、下部電極１５は空乏化を避けるた
めにその不純物濃度を下げることは望ましくない。従っ
て抵抗値Ｒ３の値を下げることは困難である。そこで本
節では抵抗値Ｒ２，Ｒ１の少なくともいずれか一方を増
大させたメモリセルが提案される。

【００４７】（ｂ−２）実施の形態１．本実施の形態で
は、下部電極１５の抵抗値Ｒ３を低くしつつ、パッド１
０の抵抗値Ｒ１を高くすることで、図１の接続点Ｎ２の
電位の低下を抑制する。

【００４８】図２はパッド１０の有する不純物濃度と、
１２０℃におけるリフレッシュポーズ時間との関係をシ
ミュレーションしたグラフである。下部電極１５の不純
物濃度は空乏化を避けるために４×１０²⁰／ｃｍ³以上
に、例えば８×１０²⁰／ｃｍ³に設定される。同様にし
てストレージノード１１の燐濃度は例えば４×１０²⁰／
ｃｍ³に設定される。

【００４９】一方、パッド１０の不純物濃度が低く、５
×１０¹⁷／ｃｍ³程度以下では、メモリセルの読み出し
動作やリフレッシュ動作における電位の伝達を迅速に行
えず、リフレッシュポーズ時間は却って短くなる。その
一方、パッド１０の不純物濃度を高めると、抵抗値Ｒ１
が小さくなるのでポーズ時におけるリーク電流が増大
し、１×１０²⁰／ｃｍ³以上にするとリフレッシュポー
ズ時間が低下する傾向が著しい。よってパッド１０の不
純物濃度は、５×１０¹⁷〜１×１０²⁰／ｃｍ³程度に設
定することが望ましい。なかでも、１×１０¹⁸〜５×１
０¹⁹／ｃｍ³の範囲は最もリフレッシュポーズ時間が長
くなって望ましい。特にポーズ時にパッド１０が空乏化
することがリーク電流を低下させる点で望ましい。例え
ばパッド１０の燐濃度は１×１０¹⁹／ｃｍ³に設定され
る。

【００５０】このように抵抗Ｒ１を高めることにより、
Ｒ１＋Ｒ２＋Ｒ３の値を従来よりも高めることができ
る。しかもパッド１０の少なくとも一部が空乏化するこ
とにより、パッド１０を挟んで隣接するゲート電極４０
１，４０２の間の寄生容量が減少することとなり、ワー
ド線として機能するこれらでの信号の遅延を短くすると
いう効果もある。

【００５１】逆に、ストレージノード１１の有する燐濃
度を小さくして、例えば８×１０¹⁹〜１×１０²⁰／ｃｍ
³に設定して、抵抗値Ｒ２を高めても良い。この場合に
もストレージノード１１の一部が空乏化することが、抵
抗値Ｒ２を高めてリーク電流を低下させる点で望まし
い。そしてこの場合にはビット線１３とストレージノー
ド１１との間の寄生容量が減少することとなり、ビット
線１３での信号の遅延を短くするという効果もある。も
ちろん、抵抗値Ｒ２，Ｒ１の双方を高めても良い。

【００５２】なお、例えば特開平9-298278号公報では、
図５１に即して言えば、キャパシタ１８の下部電極１５
とストレージノード１１の内部とを一体とし、ストレー
ジノード１１の層間絶縁膜１２に近い側を数十ｎｍ程度
の厚さにわたって不純物濃度を低めた構成が示されてい
る。更にこの不純物濃度が低いアモルファスシリコンは
パッド１０を介することなく直接にソース／ドレイン６
に接触する構成が示されている。

【００５３】しかし、ストレージノード１１において不
純物濃度に差を設けず、本実施の形態のように下部電極
１５とストレージノード１１との不純物濃度に差を設け
る方が望ましい。下部電極１５を形成した後に行われる
ＣＶＤ（Chemical Vapor Deposition）法の実行、熱処
理（後述する）によって下部電極１５からストレージノ
ード１１へと不純物濃度が拡散しても、通常はストレー
ジノード１１の長さが長いので、抵抗値Ｒ２，Ｒ１に及
ぶ影響は小さいからである。

【００５４】図３乃至図８は本実施の形態にかかるメモ
リセルの製造方法を工程順に示す断面図である。例えば
シリコンを主成分とするｐ型の半導体基板１を準備し、
その主表面に素子分離絶縁膜２を、例えばシリコン酸化
膜で形成し、外部から電気的に分離される活性領域を取
り囲む。そして、半導体基板１の主表面内にウエル不純
物層、チャネルカット不純物層、チャネル不純物層を形
成する。但し図面ではこれらの不純物層の表示は省略し
ている。

【００５５】次に全面にゲート絶縁膜３を約５０〜８０
ｎｍの膜厚で形成後、膜厚２００ｎｍのゲート電極材料
を堆積させ、更に膜厚１００ｎｍの絶縁膜２２０を堆積
させる。これらの膜はＣＶＤ装置で堆積する。ゲート電
極材料としては例えば燐ドープトポリシリコン、燐ドー
プトアモルファスシリコン、ＷＳｉ_x／燐ドープトポリ
シリコンの２層構造（ｘ＝２〜３）、ＷＳｉ_x／燐ドー
プトアモルファスシリコンの２層構造のいずれをも採用
することができる。また金属、例えば銅やタングステン
を採用することができる。燐をドープするには、ＣＶＤ
装置の反応室内でＳｉＨ₄ガスと一緒にＰＨ₃ガスを流せ
ば良い。

【００５６】そして絶縁膜２２０の上にレジストを塗布
し、転写工程を経てパターニングを施す。絶縁膜２２０
は転写工程の露光時のハレーションによるレジストの細
りを防止する働きがある。そしてパターニングされたレ
ジストをマスクにして、反応性イオンエッチングにより
ゲート電極材料と絶縁膜２２０をパターニングし、ワー
ド線として機能するゲート電極４０２ａ，４０１ａ，４
０１ｂ，４０２ｂを、半導体基板１の厚さに垂直な方向
にこの順に配置する。反応性イオンエッチングの際にオ
ーバーエッチングとすることにより、絶縁膜２２０上の
レジストは除去される。

【００５７】次にゲート電極４０１，４０２をマスクと
して自己整合的に、例えば、燐イオンを注入してソース
／ドレイン領域５，６を形成し、図３に示される構造が
得られる。なおこれらの形成はｎ型不純物をｐ型の半導
体基板１へ導入すれば足り、他の方法、例えばプラズマ
ドーピング法やクラスタイオンビーム法を採用すること
ができる。絶縁膜２２０は反応性イオンエッチングにお
けるゲート電極材料の損傷、イオン注入時におけるゲー
ト電極４０１，４０２の損傷を抑制する働きがある。

【００５８】次に、例えば窒素雰囲気下、９００℃での
３０秒間のＲＴＡ（Rapid ThermalAnneal）を施し、半
導体基板１中に注入された不純物を電気的に活性化させ
る。このときゲート電極４０１，４０２の側壁及び頂面
が窒化される。更にドライ酸素雰囲気下、１０００℃で
の２０秒間のＲＴＡを施す。これにより、主として半導
体基板１の表面が酸化される。この際、ゲート電極４０
１，４０２の側壁の表面は既に窒化されているため、ほ
とんど酸化されない。

【００５９】以上の処理で得られた構成の全面に、絶縁
膜として、例えばシリコン窒化膜を堆積し、反応性イオ
ンエッチングを施して当該シリコン窒化膜と半導体基板
１の表面に形成された酸化膜とを除去する。これにより
図４に示されるように、ゲート電極４０２ａ，４０１
ａ，４０１ｂ，４０２ｂのそれぞれに対して絶縁膜７０
２ａ，７０１ａ，７０１ｂ，７０２ｂが、更にこれらと
半導体基板１との間に絶縁膜８が形成される。上述の例
では、絶縁膜７０１，７０２が窒化シリコンを、絶縁膜
８が酸化シリコンを、それぞれ材料としている。

【００６０】絶縁膜７０１，７０２と半導体基板１との
間に絶縁膜８を介在させるのは、以下の理由による。即
ち、窒化シリコンである絶縁膜７０１，７０２がｐ型シ
リコンを主成分とする半導体基板１に直接に接触する
と、両者の作る界面での準位の密度が高くなる。この界
面準位密度が高くなると、トランジスタ９１のホットキ
ャリア耐性が低下し、信頼性が劣化する問題が生じる。
シリコンとの界面準位密度が低い材料である酸化シリコ
ンを絶縁膜７０１，７０２に採用することは、後述され
る理由により望ましくない。従ってシリコンとの界面準
位密度が低い材料、例えば酸化シリコンからなる絶縁膜
８を半導体基板１の上に設けてから絶縁膜７０１，７０
２を窒化シリコンで形成する必要がある。

【００６１】次に、例えばシリコン酸化膜を全面に堆積
し、更にレジストを塗布し、素子分離絶縁膜２の上方が
被覆されるようにレジストをパターニングする。パター
ニングされたレジストをマスクに用いたウエットエッチ
ングで、ソース／ドレイン領域５，６上にあるシリコン
酸化膜のみを除去し、ソース／ドレイン領域５，６の表
面を露出させる。これにより図５に示されるように、活
性領域から見て絶縁膜７０２ａ，７０２ｂよりも外側に
シリコン酸化膜１２ｄとして残置することができる。そ
してこの処理を行う際に絶縁膜７０１，７０２が損なわ
れないようにするためには、絶縁膜７０１，７０２に酸
化シリコンを採用することは望ましくない。

【００６２】次に、燐をドープしたドープトアモルファ
スシリコンをＣＶＤ装置で堆積する。ドープされる燐の
濃度は既に説明した通りである。次にシリコン酸化膜１
２ｄと、絶縁膜７０１，７０２のうち、ゲート電極４０
１，４０２の上部に堆積された部分をストッパとしたＣ
ＭＰ（Chemical Mechanical Polish）処理を施して、パ
ッド１０ａ，１０ｂ，１０ｃを形成する。これにより図
５に示された構造が得られる。パッド１０ａ，１０ｂ，
１０ｃの高さ（厚さ）は少なくとも１５０ｎｍ以上あ
る。

【００６３】次に、例えば、ＣＶＤ装置の反応室中で１
×１０^-6Ｔｏｒｒ程度に排気して、５５０〜６００℃程
度で熱処理を行うと、半導体基板１を種結晶としてパッ
ド１０ａ，１０ｂ，１０ｃは固相成長し、その結晶性が
高まる。このとき絶縁膜７０１，７０２に存在する複数
の結晶核から成長した結晶と、半導体基板１の結晶核か
ら成長した結晶とがぶつかり、一旦グレインバウンダリ
を形成してドープトポリシリコンが形成される。しかし
更に数時間熱処理することにより、グレインバウンダリ
がほとんどない、ほぼ完全結晶に近いドープトシリコン
を得ることができる。

【００６４】アモルファスシリコンを結晶化するために
は、この他に窒素雰囲気中で５５０〜７００℃の温度下
での数時間の熱処理を採用することができる。また、Ｃ
ＶＤ条件を制御することにより、一旦アモルファスシリ
コンを形成することなく、選択エピタキシャル成長によ
ってドープトポリシリコンを形成してパッド１０ａ，１
０ｂ，１０ｃを得ることもできる。

【００６５】パッド１０ａ，１０ｂ，１０ｃは既述のよ
うに不純物濃度が低く設定されるので、半導体基板１と
パッド１０ａ，１０ｂ，１０ｃの界面との間に存在する
コンタクト抵抗が高くなる。このコンタクト抵抗を下げ
るために、例えば、図４に示す構造で自己整合的に半導
体基板１の表面に燐をイオン注入しても良い。

【００６６】次に図５に示された構造上に、例えばシリ
コン酸化膜１２ｅを堆積し、その後、ビット線１３を例
えばタングステンと窒化チタンの２層で構成し、更にシ
リコン酸化膜１２ｆとシリコン窒化膜１４とを堆積す
る。シリコン酸化膜１２ｄ，１２ｅ，１２ｆは層間絶縁
膜１２を構成する。

【００６７】次に、シリコン窒化膜１４上にレジストを
塗布後、転写工程を経て、パターニングを行う。パター
ニングされたレジストをマスクに用いて反応性イオンエ
ッチングを行うことにより、シリコン窒化膜１４及び層
間絶縁膜１２にトレンチ９を形成する。シリコン酸化膜
である層間絶縁膜１２と、シリコンであるパッド１０と
の間のエッチングの選択比は大きいので、パッド１０上
でエッチングは停止する。

【００６８】マスクとして用いられたレジストを除去
し、ＣＶＤ装置を用いてトレンチ９をドープトアモルフ
ァスシリコンで埋め込む。次に、ＣＭＰ処理によりシリ
コン窒化膜１４をストッパにしてドープトアモルファス
シリコンの上面を平坦化してストレージノード１１を形
成する。これにより図６に示された構造を得ることがで
きる。

【００６９】なお、パッド１０とストレージノード１１
との間に存在するコンタクト抵抗を低減するために、ト
レンチ９を通して、例えば燐をパッド１０の上面にイオ
ン注入しても良い。

【００７０】また、シリコン酸化膜１２ｄ，１２ｅ，１
２ｆはＴＥＯＳ（tetraethylorthosilicate）や、ＢＰ
ＴＥＯＳ（boro-phospho tetraethylorthosilicate）を
用いて形成することができ、弗素や窒素や水素を含んで
いても良い。

【００７１】次に図６に示された構造上にたとえばＴＥ
ＯＳを用いて形成された絶縁膜２１を堆積後、パターニ
ングされたレジストを形成し、これをマスクとした反応
性イオンエッチングを行って、少なくともストレージノ
ード１１上の絶縁膜２１を除去し、ストレージノード１
１上に凹部を形成する。その後、ドープトポリシリコン
を堆積し、その表面に粗面化ポリシリコン２０を堆積す
る。次に、絶縁膜２１をストッパとしたＣＭＰ処理を行
うことにより、凹部にのみドープトポリシリコンを残置
して、粗面化ポリシリコン２０付きの下部電極１５を形
成する。これにより図７に示された構造を得ることがで
きる。粗面化ポリシリコン２０を付加することにより、
下部電極１５の表面積を実質的に増大させキャパシタ１
８の容量を約２倍に増大させることができる。

【００７２】粗面化ポリシリコン２０の形成は、例えば
次にのようにして行われる。まず、５５０〜５７０℃の
温度、０．１〜０．５ｍＴｏｒｒの圧力に保たれたＣＶ
Ｄ装置の反応室内で、下部電極１５の表面にＳｉＨ₄ガ
スを照射する。この過程で下部電極１５の表面にシリコ
ンの核が形成される。次に、ＳｉＨ₄を排気して反応室
内を１×１０^-7Ｔｏｒｒ程度まで減圧する。温度を５５
０〜５７０℃程度に保ち、３０分〜１時間程度び熱処理
を施すと、下部電極１５の表面に粗面化ポリシリコン２
０が形成される。粗面化ポリシリコン２０も下部電極１
５と同様にドープされている。

【００７３】次に絶縁膜２１をエッチングにて除去し、
その後キャパシタ誘電体膜１６を堆積して図８に示され
た構造を得る。誘電体膜の材料として、シリコン窒化
膜、窒化シリコン酸化膜、シリコン酸化膜、Ａｌ₂Ｏ
₃膜、ＴｉＮ／Ｔａ₂Ｏ₅／ＴｉＮ三層膜、ＢＳＴ（Ｂａ
ＳｒＴｉＯ₃）を採用することができる。

【００７４】その後、燐をドープしたポリシリコン、あ
るいは、燐をドープしたアモルファスシリコンを堆積し
てセルプレート１７を形成し、図５１に示された構造を
得ることができる。

【００７５】なお、パッド１０ａ，１０ｂ，１０ｃやス
トレージノード１１や下部電極１５中の不純物を電気的
に活性化させるために、上述の工程において随時にＲＴ
Ａ等の熱処理が施される。特に下部電極１５はその中の
不純物が充分に活性化されないと空乏化が起こり、キャ
パシタ１８の容量が充分に確保できない問題があるの
で、活性化のための熱処理は必須である。

【００７６】（ｂ−３）実施の形態２．本実施の形態で
は不純物濃度を制御するのではなく、幾何学的形状を制
御してストレージノード１１の抵抗値Ｒ２を低くするこ
とで、図１の接続点Ｎ２の電位の低下を抑制する。

【００７７】図９は本実施の形態にかかるメモリセルの
構造を示す断面図である。図５１の構造において、スト
レージノード１１に空洞２２を形成した点で特徴的に異
なっている。燐をドープしたアモルファスシリコンでト
レンチ９を埋め込む際に、ＣＶＤ装置の反応室中のＳｉ
Ｈ₄ガスの流量、温度、ガスの分圧、堆積時間等を調節
することにより空洞２２を形成することができる。空洞
２２ができるメカニズムは、ＣＶＤ装置でアモルファス
シリコンを堆積する過程で、トレンチ９の内側がアモル
ファスシリコンで埋め込まれる前にトレンチ９の開口部
分が堆積されたアモルファスシリコンで覆われるためで
ある。

【００７８】その後にトレンチ９に設けられたアモルフ
ァスシリコンの結晶性を高める処理は実施の形態１で示
された方法を採用することができる。

【００７９】ストレージノード１１において、電流を流
さない空洞２２が存在するために、ストレージノード１
１の抵抗値Ｒ２を増大させることができる。よってリフ
レッシュポーズ時にリーク電流に起因する電圧降下を大
きくすることができ、（ｂ−１）で述べた理由により、
リフレッシュポーズ時間が長いＤＲＡＭセルを実現する
ことができる。

【００８０】（ｂ−４）実施の形態３．本実施の形態で
は不純物濃度を制御するのではなく、幾何学的形状を制
御してパッド１０の抵抗値Ｒ１を低くすることで、図１
の接続点Ｎ２の電位の低下を抑制する。

【００８１】図１０は本実施の形態にかかるメモリセル
の構造を示す断面図である。図５１の構造において、パ
ッド１０ａ，１０ｃに空洞２３を形成した点で特徴的に
異なっている。燐をドープしたアモルファスシリコンで
絶縁膜７０１ａ，７０２ａの間、絶縁膜７０１ｂ，７０
２ｂの間を埋め込む際に、ＣＶＤ条件を調節することに
より空洞２３を形成することができる。パッド１０ｃに
おいても空洞２３を形成しても良い。空洞２３ができる
メカニズムは、空洞２２ができるメカニズムと同様であ
る。

【００８２】パッド１０ａ，１０ｂにおいて、電流を流
さない空洞２３が存在するために、パッド１０の抵抗値
Ｒ１を増大させることができる。よって実施の形態２と
同様にしてリフレッシュポーズ時間が長いＤＲＡＭセル
を実現することができる。

【００８３】（ｂ−５）実施の形態４．本実施の形態で
も幾何学的形状を制御してパッド１０の抵抗値Ｒ１を低
くすることで、図１の接続点Ｎ２の電位の低下を抑制す
る。

【００８４】図１１は本実施の形態にかかるメモリセル
の構造を示す断面図である。図５１の構造と比較する
と、ストレージノード１１を含め、これよりも半導体基
板１から遠い構成部分は同一であるが、パッド１０ａ，
１０ｂ，１０ｃの構造が異なっている。

【００８５】より具体的に言えば、絶縁膜７０１，７０
２及び半導体基板１は層間絶縁膜１１２及びその上の絶
縁膜１１４で覆われており、絶縁膜７０１ａ，７０２ａ
の間においてパッド１０ａが、絶縁膜７０１ｂ，７０２
ｂの間においてパッド１０ｂが、絶縁膜７０１ａ，７０
１ｂの間においてパッド１０ｃが、それぞれ層間絶縁膜
１１２及び絶縁膜１１４を貫通して設けられている。か
かる構成の上を層間絶縁膜２１２及びその上の絶縁膜２
１４が覆っており、それぞれパッド１０ａ，１０ｂに接
触するストレージノード１１ａ，１１ｂが層間絶縁膜２
１２及び絶縁膜２１４を貫通して設けられている。層間
絶縁膜１１２，２１２及び絶縁膜１１４，２１４は例え
ばそれぞれ酸化シリコン、窒化シリコンで形成される。

【００８６】即ち、パッド１０ａ，１０ｂの高さを絶縁
膜７０１，７０２の高さよりも大きくし、これらの有す
る抵抗値Ｒ１を大きくすることにより、実施の形態３と
同様にしてリフレッシュポーズ時間が長いＤＲＡＭセル
を実現することができる。

【００８７】図１２及び図１３は図１１に示された構成
の製造方法を工程順に示す断面図である。実施の形態１
において示された工程によって図４に示された構造を得
た後、全面に、例えばＴＥＯＳを用いてシリコン酸化膜
を形成し、更にその上にシリコン窒化膜を堆積させる。
その上にパターニングされたレジストを形成し、これを
マスクとして反応性イオンエッチングを施して絶縁膜７
０１ａ，７０２ａの間、絶縁膜７０１ｂ，７０２ｂの
間、絶縁膜７０１ａ，７０１ｂの間にトレンチを掘り層
間絶縁膜１１２及び絶縁膜１１４を残置し、ソース／ド
レイン領域５，６を露出させる。そしてこれらのトレン
チを、燐をドープしたアモルファスシリコンで充填し、
絶縁膜１１４をストッパとするＣＭＰ処理を行ってパッ
ド１０ａ，１０ｂ，１０ｃを形成する（図１２）。な
お、本実施の形態においてにおいてパッド１０ｃは断面
図に現れない態様が図示されているが、実施の形態１乃
至３のように断面に現れる態様としても良い。

【００８８】その後、実施の形態１と同様にして層間絶
縁膜２１２、絶縁膜２１４、ストレージノード１１、ビ
ット線１３を形成する。更にたとえばＴＥＯＳを用いて
形成された絶縁膜３１２を堆積後、パターニングされた
レジストを形成し、これをマスクとした反応性イオンエ
ッチングを行って、少なくともストレージノード１１上
の絶縁膜３１２を除去し、ストレージノード１１上に凹
部を形成する。その後、ドープトポリシリコンを堆積
し、その表面に粗面化ポリシリコン２０を堆積し、絶縁
膜３１２をストッパとしたＣＭＰ処理を行うことによ
り、凹部にのみドープトポリシリコンを残置して、粗面
化ポリシリコン２０付きの下部電極１５を形成する。こ
れにより図１３に示された構造を得ることができる。そ
の後、実施の形態１と同様の工程を行って図１１に示さ
れた構造を得ることができる。

【００８９】なお、粗面化ポリシリコン２０は、下部電
極１５の内側のみならず、外側にも形成することができ
る。図１４は図１１に示された構成において、粗面化ポ
リシリコン２０を下部電極１５の外側にも形成した場合
の態様を示す断面図である。このような構成では、下部
電極１５の実質的な表面積をより増大させることにな
り、キャパシタ１８の容量値をより増大させることがで
きる。

【００９０】図１５乃至図１７は図１４に示された構造
を得る工程を順に示す断面図である。図６に示された構
造を得た後、たとえばＴＥＯＳを用いて形成された絶縁
膜３１２を堆積後、パターニングされたレジストを形成
し、これをマスクとした反応性イオンエッチングを行っ
て、少なくともストレージノード１１上の絶縁膜３１２
を除去し、ストレージノード１１上に凹部を形成する。
その後、ドープトポリシリコンを堆積し、絶縁膜３１２
をストッパとしたＣＭＰ処理を行うことにより、凹部に
のみドープトポリシリコンを残置して下部電極１５を得
ることができる（図１５）。

【００９１】その後、エッチングにて絶縁膜３１２を全
て除去して図１６に示される構造を得てから、実施の形
態１で示された粗面化の処理を施すことにより、図１７
に示されるように下部電極１５の内面及び外面に粗面化
ポリシリコン２０を得ることができる。

【００９２】このように粗面化ポリシリコン２０を下部
電極１５の外側にも形成することは、実施の形態１乃至
実施の形態３において適用できることはもちろんのこ
と、次節Ｃで説明される実施の形態においても適用でき
る。

【００９３】（ｂ−６）その他の変形．上記実施の形態
では、パッド１０及びストレージノード１１の抵抗を増
加させる態様について示した。しかし、パッド１０とソ
ース／ドレイン領域６との間、パッド１０とストレージ
ノード１１との間、ストレージノード１１と下部電極１
５との間に存在するコンタクト抵抗を意図的に高く設定
することにより、上記実施の形態の効果を得ることが可
能である。

【００９４】Ｃ．キャパシタ１８とソース／ドレイン領
域６との間への新たなトランジスタの介挿：本節で述べ
られる実施の形態は、パッド１０ａ，１０ｂの代わりに
トランジスタを設け、ポーズ時にはこれをオフすること
によってリーク電流を抑制する態様を示す。

【００９５】（ｃ−１）実施の形態５．図１８は本発明
の実施の形態５にかかるメモリセルの、一対分の構成を
示す断面図である。図５１に示された構成と比較して、
パッド１０ａ，１０ｂをそれぞれ縦型ＭＩＳトランジス
タ９２ａ，９２ｂに置換した構成を有している。

【００９６】図１９は、図１８においてＭＩＳトランジ
スタ９２ａの近傍の領域Ｓを拡大して示す断面図であ
る。ＭＩＳトランジスタ９２ａは、絶縁膜７０１ａ，７
０２ａの間に半導体基板１に近い側からｎ型ソース／ド
レイン領域２６、ｐ型チャネル領域２５、ｎ型ソース／
ドレイン領域２４の積層構成を備えている。そしてソー
ス／ドレイン領域２４にはストレージノード１１ａが接
触し、ｎ型ソース／ドレイン領域２６にはソース／ドレ
イン領域６ａが接触している。

【００９７】絶縁膜７０１ａはトランジスタ９２ａのゲ
ート絶縁膜としても機能し、トランジスタ９２ａはゲー
ト電極４０１ａに印加される電位によってオン／オフが
制御される。

【００９８】図２０は上記の構成の１つのメモリセル２
００Ｃの等価回路を示す回路図である。トランジスタ２
０２，３１０及びキャパシタ２０１は、それぞれ図１９
のトランジスタ９１ａ，９２ａ及びキャパシタ１８ａに
相当する。また接続点Ｎ１，Ｎ２，Ｎ３，Ｎ４はそれぞ
れ下部電極１５ａ、ソース／ドレイン領域６ａ、ゲート
電極４０１ａ、ソース／ドレイン領域５に相当する。但
しストレージノード１１ａ及びパッド１０ｃの抵抗は無
視している。

【００９９】電源電位Ｖｄｄを例えば２Ｖとする。トラ
ンジスタ９１ａとキャパシタ１８ａから構成されるメモ
リセルに情報が書き込まれる場合、例えばトランジスタ
９１ａのソース／ドレイン領域６ａの電位が０Ｖに、ビ
ット線１３の電位が２Ｖに、ゲート電極４０１ａの電位
が４Ｖに、それぞれ設定される。この条件下では、トラ
ンジスタ９１ａのチャネル領域２８とトランジスタ９２
ａのチャネル領域２５が、それぞれ、ゲート絶縁膜３と
絶縁膜４０１ａに沿って反転層を形成する。よって電子
は下部電極１５ａからストレージノード１１ａ、トラン
ジスタ９２ａを介して半導体基板１へ流れるため、下部
電極１５ａの電位は２Ｖになり、キャパシタ１８ａへ情
報が書き込まれる。

【０１００】一方、メモリセルがポーズ状態の場合、例
えば半導体基板１の電位が−１Ｖに維持されたまま、ゲ
ート電極４０１ａの電位（図２０の接続点Ｎ３の電位）
が０Ｖ、ビット線１３の電位（図２０の接続点Ｎ４の電
位）が１Ｖ（＝Ｖｄｄ／２）に、それぞれ設定される。
この場合下部電極１５ａの電位（図２０の接続点Ｎ１の
電位）は２Ｖ（＝Ｖｄｄ）である。図２０の接続点Ｎ２
の電位はトランジスタ３１０（図１９のトランジスタ９
２ａ）の飽和電圧をΔＶとして、Ｖｄｄ−ΔＶで与えら
れる。

【０１０１】既述のようにトランジスタ９１ａは、その
空乏層中のＳＲＨ過程による生成電流や、ＴＡＴによる
リーク電流が流れる可能性がある。しかし、本実施の形
態の構成では、トランジスタ９１ａとキャパシタ１８ａ
との間にはトランジスタ９２ａが介在しているので、両
方がオフすることにより図５１に示された構成よりもリ
ーク電流が少ない。そのため、リフレッシュポーズ時間
が長くなり、消費電力が少なく、またメモリに蓄積され
た情報の使用効率を高める半導体装置を実現できる。

【０１０２】なお、上記の動作において、トランジスタ
９１ａを構成要素とするメモリセルが、絶縁膜７２ａを
介したゲート電極４０２ａからの電界によって誤動作し
ないよう、ゲート電極４０２ａに対応するワード線は活
性化せず、例えばその電位が０Ｖに設定されることが望
ましい。また、当該メモリセルについてのワード線が選
択されない場合には、ゲート電極４０１ａ，４０２ａに
−０．８〜−０．１Ｖの負電位を印加すれば、トランジ
スタ９２ａのリーク電流を更に減少させることができて
望ましい。

【０１０３】図２１は本実施の形態にかかるメモリセル
の構造を得る第１の製造方法を示す断面図である。実施
の形態１で示された工程により、図５に示された構造を
得た後、レジストを塗布し、転写工程を経て、これをパ
ターニングしてマスク２９を形成する。マスク２９はパ
ッド１０ａ，１０ｂのみを露出させる。次に、マスク２
９を介して硼素、あるいは、ＢＦ₂のイオン３０をパッ
ド１０ａ，１０ｂへ注入し、ｐ型のチャネル領域２５を
形成する。これにより、パッド１０ａ，１０ｂはチャネ
ル領域２５よりも半導体基板１に近い側にソース／ドレ
イン領域２６を、遠い側にソース／ドレイン領域２４
を、それぞれ有するトランジスタ９２ａ，９２ｂとな
る。

【０１０４】トランジスタ９２のソース／ドレイン領域
領域２４，２６は、パッド１０ａ，１０ｂ，１０ｃを形
成する工程において、燐を例えば１×１０²⁰／ｃｍ³の
ほぼ一定の濃度でドープしたアモルファスシリコンを堆
積したものをそのまま使用する。あるいは図２１におい
て、更に燐をイオン注入し、ソース／ドレイン領域領域
２４の不純物濃度をソース／ドレイン領域２６の不純物
濃度よりも高めても良い。

【０１０５】その後、マスク２９を除去し、実施の形態
１で示された工程によって実施の形態５にかかるメモリ
セルの構造を得ることができる。

【０１０６】図２２は本実施の形態にかかるメモリセル
の構造を得る第２の製造方法を示す断面図である。パッ
ド１０ａ，１０ｂ，１０ｃを形成するためのアモルファ
スシリコンをＣＶＤによって堆積する工程において、Ｓ
ｉＨ₄と一緒に流すガスを例えば、ＰＨ₃、Ｂ₂Ｈ₆、ＰＨ
₃の順にすれば、燐、硼素、燐の順に不純物がドープさ
れ、トランジスタ９２のソース／ドレイン領域２６、チ
ャネル領域２５、ソース／ドレイン領域２４が順次に形
成される。ドーパントの濃度は、各ドーパントガスのＳ
ｉＨ₄に対する流量比で決定される。

【０１０７】この第２の製造方法によれば、ストレージ
ノード１１ａ，１１ｂに接触するパッド１０ａ，１０ｂ
のみならず、ビット線１３に接触するパッド１０ｃも縦
型トランジスタに取って代わられる。この例のようにビ
ット線１３に縦型トランジスタを形成しても良い。レジ
ストをパターニングする必要がなく、工程が簡略化され
る利点がある。

【０１０８】図２３は本実施の形態にかかるメモリセル
の構造を得る第３の製造方法を示す断面図である。実施
の形態１で示された工程により、図５に示された構造を
得た後、シリコン酸化膜を堆積する。ビット線１３を形
成後、再度シリコン酸化膜を堆積して、層間絶縁膜１２
を得る。その上に更にシリコン窒化膜１４を堆積して、
パターニングしたレジストをマスクとして用いて反応性
イオンエッチングを施し、シリコン窒化膜１４及び層間
絶縁膜１２をパッド１０ａ，１０ｂの上方において選択
的に除去し、トレンチ９ａ，９ｂを形成する。反応性イ
オンエッチングは、ほぼパッド１０ａ，１０ｂの上面で
止まり、オーバーエッチすることにより、シリコン窒化
膜１４上のレジストマスクも完全に除去できる。

【０１０９】次に、トレンチ９を通して、硼素、あるい
は、ＢＦ₂のイオン３０をパッド１０ａ，１０ｂへ注入
し、ｐ型のチャネル領域２５を形成する。これにより本
実施の形態の第１の製造方法と同様にしてトランジスタ
９２を形成することができる。第１の製造方法と同様に
してソース／ドレイン領域領域２４，２６は、パッド１
０ａ，１０ｂ，１０ｃを形成する工程において、燐を例
えば１×１０²⁰／ｃｍ ³のほぼ一定の濃度でドープした
アモルファスシリコンを堆積したものをそのまま使用す
る。あるいは図２３において、更に燐をイオン注入し、
ソース／ドレイン領域領域２４の不純物濃度をソース／
ドレイン領域２６の不純物濃度よりも高めても良い。

【０１１０】この後、実施の形態１で示された工程によ
って実施の形態５にかかるメモリセルの構造を得ること
ができる。

【０１１１】図２４乃至図２７は本実施の形態にかかる
メモリセルの構造を得る第４の製造方法を示す断面図で
ある。実施の形態１で示された工程により、図４に示さ
れた構造を得た後、全面に、例えばＴＥＯＳを用いてシ
リコン酸化膜を形成し、その上にパターニングされたレ
ジストを形成し、これをマスクとしてウエットエッチン
グを施して、絶縁膜７０１ａ，７０２ａの間、絶縁膜７
０１ｂ，７０２ｂの間にトレンチを掘りシリコン酸化膜
１２ｄを残置し、ソース／ドレイン領域５，６を露出さ
せる。

【０１１２】次に、ＣＶＤ装置を用いてＳｉＨ₄と一緒
に流すガスを例えば、ＰＨ₃、Ｂ₂Ｈ₆、ＰＨ₃の順にすれ
ば、燐、硼素、燐の順に不純物がドープされ、トランジ
スタ９２のソース／ドレイン領域２６、チャネル領域２
５、ソース／ドレイン領域２４が順次に形成される。こ
の際、絶縁膜７０１ａ，７０１ｂの間に残置されたシリ
コン酸化膜１２ｄである、シリコン酸化膜３３の上方に
は硼素を含むアモルファスシリコン層１２５が形成され
る（図２４）。

【０１１３】ドーパントの濃度は、各ドーパントガスの
ＳｉＨ₄に対する流量比で決定される。例えば、ソース
／ドレイン領域２６では燐の濃度が１×１０¹⁹／ｃｍ³
に、チャネル領域２５では硼素の濃度が５×１０¹⁸／ｃ
ｍ³に、ソース／ドレイン領域２４は燐の濃度が２×１
０¹⁹／ｃｍ³に設定される。トランジスタ９２のしきい
値電圧は絶縁膜７０１の厚さとチャネル領域２５の膜厚
及び硼素の濃度に依存する。

【０１１４】次に、絶縁膜７０１，７０２の上部をスト
ッパとしてＣＭＰ処理を行い、シリコン酸化膜１２ｄと
ソース／ドレイン領域２４を平坦化する。この際、アモ
ルファスシリコン層１２５も除去される。更にシリコン
酸化膜３３を除去して図２５に示される構造を得る。

【０１１５】次に、再度、ＣＶＤ装置で燐を５×１０²⁰
／ｃｍ³の濃度でドープしたアモルファスシリコン５４
を堆積する（図２６）。この工程で絶縁膜７０１ａ，７
０１ｂの間がドープトアモルファスシリコンで充填され
る。

【０１１６】再度、ＣＭＰ絶縁膜７０１，７０２の上部
をストッパとしてＣＭＰ処理を行い、シリコン酸化膜１
２ｄ、ソース／ドレイン領域２４を平坦化する。これに
より絶縁膜７０１ａ，７０１ｂの間にパッド１０ｃが、
絶縁膜７０１ａ，７０２ａの間に縦型トランジスタ９２
ａが、絶縁膜７０１ｂ，７０２ｂの間に縦型トランジス
タ９２ｂが、それぞれ形成されて図２７に示された構造
が得られる。この後、実施の形態１と同様にして図１８
に示された構造を得ることができる。

【０１１７】なお、上で述べた工程では、縦型トランジ
スタ９２のチャネル領域２５やソース／ドレイン領域２
４，２６を構成するアモルファスシリコン膜を形成する
際、ＳｉＨ₄を使用する場合を例に採って説明したが、
ジシラン、トリシラン、ジクロロシラン等を使用しても
良い。また、燐の代わりに、アルシン、ボラン、ジボラ
ン、トリボラン等を使用して、砒素、硼素を不純物とし
て採用することもできる。

【０１１８】また、実施の形態４で示されたように粗面
化ポリシリコン２０を下部電極１５の内側及び外側に形
成しても良い。

【０１１９】なお、本実施の形態において、縦型トラン
ジスタ９２はＬＤＤ構造、埋め込みチャネルを有する縦
型トランジスタに置換しても良い。

【０１２０】図２８及び図２９はいずれも図２３の領域
Ｓに対応する箇所を拡大して示す断面図である。図２８
ではトランジスタ９２ａをＬＤＤ構造を有するトランジ
スタ１９２ａに、図２９ではトランジスタ９２ａを埋め
込みチャネルを有する縦型トランジスタ２９２ａに、そ
れぞれ置換した構成を示している。

【０１２１】図２８において、トランジスタ１９２ａは
ソース／ドレイン領域６ａに近い側から順に、ｎ⁺型の
ソース／ドレイン領域３４、ｎ^-型のソース／ドレイン
領域３５、ｐ型のチャネル領域３６，ｎ^-型のソース／
ドレイン領域３７、ｎ⁺型のソース／ドレイン領域３８
が積層されて構成されている。

【０１２２】ストレージノード１１ａとソース／ドレイ
ン領域６ａとの間に介在する縦型トランジスタにホット
キャリアが発生すると、絶縁膜７０１ａ，７０２ａに電
子が注入され、これらの中にトラップが、これらと縦型
トランジスタとの界面に界面準位が、それぞれ形成され
る。かかる現象は縦型トランジスタのしきい値やドレイ
ン電流、リーク電流を変動させる。特に、ホットキャリ
ア劣化に起因して、リーク電流が増えるとリフレッシュ
ポーズ時間が短くなる問題点が生じる。

【０１２３】しかし、図２８に示されるようにＬＤＤ構
造を有するトランジスタ１９２ａを採用することによ
り、トランジスタ９２ａと比較してｎｐ接合付近の電界
が緩和されるので、ホットキャリアの発生が抑制され
る。よってリフレッシュポーズ時間を長くし、消費電力
の抑制、メモリに蓄積された情報の使用効率の向上に資
することができる。

【０１２４】図２９において、トランジスタ２９２ａは
ソース／ドレイン領域６ａに近い側から順に、ｎ⁺型の
ソース／ドレイン領域３９、ｎ^-型のチャネル領域４
０、ｎ^-型のソース／ドレイン領域４１が積層されて構
成されている。トランジスタ２９２ａはトランジスタ９
２ａと比較してしきい値電圧を小さくできるので、書き
込み／読み込みがより高速に行える点で有利である。

【０１２５】なおトランジスタ１９２ａ，２９２ａの製
造方法には、基本的に第１乃至第３の製造方法が採用で
き、ドーパントの種類や濃度の設定を制御すれば良い。
また、以上でトランジスタ９１，９２，１９２，２９２
はｎチャネル型の場合について説明したが、これらがｐ
チャネル型であってもよい。

【０１２６】（ｃ−２）実施の形態６．実施の形態５で
採用された縦型トランジスタ９２は、従来のパッド１０
に置換して設けられた。本実施の形態では、従来のパッ
ド１０はそのまま用い、その上層に縦型トランジスタを
設けた態様を示す。

【０１２７】図３０は本発明の実施の形態６にかかるメ
モリセルの、一対分の構成を示す断面図である。図５１
に示された構造と同様にして、半導体基板１、素子分離
絶縁膜２、ＭＯＳトランジスタ９１、ゲート電極４０
１，４０２、パッド１０ａ，１０ｂ，１０ｃが設けられ
ている。そして図５１に示されたストレージノード１
１、層間絶縁膜１２、シリコン窒化膜１４に対応して、
それぞれ下部ストレージノード１１１、層間絶縁膜１１
２、シリコン窒化膜１１４が設けられている。但し、層
間絶縁膜１１２は層間絶縁膜１２とは異なり、ビット線
１３が半導体基板１と平行に敷設されてはおらず、パッ
ド１０ｂが後述するビット線１３と破線で示された貫通
孔を介して接続されている。

【０１２８】そしてシリコン窒化膜１１４上には、図１
８に示されたゲート電極４０１，４０２、絶縁膜７０
１，７０２、ストレージノード１１、層間絶縁膜１２、
縦型トランジスタ９２、シリコン窒化膜１４に対応し
て、それぞれゲート電極４０３，４０４、絶縁膜７０
３，７０４、上部ストレージノード２１１、層間絶縁膜
２１２、縦型トランジスタ９３、シリコン窒化膜２１４
が設けられている。また、シリコン窒化膜２１４上に
は、図１８に示された構造と同様にしてキャパシタ１８
が形成されている。但し、本実施の形態では層間絶縁膜
２１２にはビット線１３が半導体基板１と平行に敷設さ
れてはおらず、層間絶縁膜１９においてビット線１３が
半導体基板１と平行に敷設されており、破線で示された
貫通孔を介してビット線１３がパッド１０ｃに接続され
ている。また絶縁膜７０３，７０４の下には、図１８に
示されたゲート絶縁膜３及び絶縁膜８が設けられていな
い。これらがトランジスタ９３以外のトランジスタを構
成する半導体と、直接には接触しないからである。

【０１２９】図３１は上記の構成の１つのメモリセル２
００Ｄの等価回路を示す回路図である。トランジスタ２
０２，３１０及びキャパシタ２０１、ワード線２０４、
第２ワード線４１０は、それぞれ図３０のトランジスタ
９１ａ，９３ａ、キャパシタ１８ａ、ゲート電極４０１
ａ、ゲート電極４０３ａに相当する。また接続点Ｎ１，
Ｎ２，Ｎ３，Ｎ４はそれぞれ下部電極１５ａ、ソース／
ドレイン領域６ａ、ゲート電極４０１ａ、ソース／ドレ
イン領域５に相当する。そして抵抗ＲＳは上部ストレー
ジノード１１１ａ及び下部ストレージノード２１１ａの
抵抗の合成抵抗に相当し、パッド１０ｃの抵抗は無視し
ている。抵抗ＲＳを無視すれば、トランジスタ３１０の
ゲートが接続される相手がワード線２０４ではなく、第
２ワード線４１０であるという点で、図２０に示された
メモリセル２００Ｃとの差異がある。

【０１３０】図３２はメモリセル２００Ｄの種々の動作
を説明するための回路図である。ビット線２０３はセン
スアンプ２０５に接続される一方、ビット線選択スイッ
チΦＹを介して入出力線２０６に接続されている。ま
た、プリチャージスイッチΦＰを介してプリチャージ線
２０７に接続されている。プリチャージ線２０７の電位
は通常、電源電位をＶｄｄとして、Ｖｄｄ／２に設定さ
れる。

【０１３１】プリチャージ動作は、ビット線選択スイッ
チΦＹがオフの状態でプリチャージスイッチΦＰをオン
することにより行われ、ビット線２０３は電位Ｖｄｄ／
２に設定される。この電位はビット線２０３の浮遊容量
２０８によって保持される。

【０１３２】図３３は読み出し動作を示すタイミングチ
ャートである。ワード線２０４の電位（即ち接続点Ｎ３
の電位）、第２ワード線４１０（トランジスタ３１０の
電位）、ビット線２０３の電位（即ち接続点Ｎ４の電
位）、接続点Ｎ１の電位を、それぞれＷＬ，ＳＷＬ，
Ｄ，Ｇとして示している。

【０１３３】時刻ｔ１０以前には電位Ｇはキャパシタ２
０１によって電位Ｖｄｄが保持されていたとする（実
線）。そして時刻ｔ１０においてトランジスタ２０２，
３１０をオンさせるべく、電位ＷＬ，ＳＷＬをそれぞれ
Ｖｄｄ＋Ｖｔｈ１，Ｖｄｄ＋Ｖｔｈ２に設定する。ここ
でＶｔｈ１，Ｖｔｈ２はそれぞれトランジスタ２０２，
３１０のしきい値電圧である。電位ＷＬ，ＳＷＬをそれ
ぞれＶｄｄ＋Ｖｔｈ１，Ｖｄｄ＋Ｖｔｈ２以上にしても
良い。例えばいずれも共通した電位Ｖｄｄ＋Ｖｔｈ１＋
Ｖｔｈ２にすれば、昇圧回路を削減することができる。

【０１３４】時刻ｔ１０においてトランジスタ２０２，
３１０がオンするので、合成抵抗ＲＳに依存した時定数
でキャパシタ２０１の容量Ｃｓと浮遊容量２０８の容量
Ｃｄとの間において電荷の配分が生じ、時刻ｔ１１にお
いて平衡状態に到る。そして電位Ｄ，Ｇは等しくＶｄｄ
／２＋Ｖｓとなる。ここでＶｓ＝（Ｖｄｄ／２）Ｃｓ／
（Ｃｓ＋Ｃｄ）である。センスアンプ２０５はそれまで
にビット線２０３から与えられていたプリチャージ電位
Ｖｄｄ／２と電位Ｄとを比較する。そしてＤ＞Ｖｄｄ／
２であるので、センスアンプの出力の電位はＶｄｄにな
る。時刻ｔ１１の後に時刻ｔ１２においてセンスアンプ
スイッチΦＳがオンし、ビット線２０３の電位Ｄが電位
Ｖｄｄにまで上昇すると、センスアンプスイッチΦＳが
オフする。

【０１３５】その後、ビット線選択スイッチΦＹがオン
して入出力線２０６へ電位Ｖｄｄが印加され、その後ビ
ット線選択スイッチΦＹがオフする。その後、時刻ｔ１
３においてトランジスタ２０２，３１０をオフさせるべ
く、電位ＷＬ，ＳＷＬをいずれも零にし、その後に時刻
ｔ１４においてプリチャージスイッチΦＰをオンする。
電位ＤがＶｄｄ／２に到った後に、プリチャージスイッ
チΦＰがオフする。

【０１３６】時刻ｔ１０以前には電位Ｇは０であったな
らば（破線）、時刻ｔ１１において電位Ｄ，Ｇは等しく
Ｖｄｄ／２−Ｖｓとなり、センスアンプの出力の電位は
０となる。

【０１３７】図３４は書き込み動作を示すタイミングチ
ャートである。時刻ｔ２０以前には電位Ｇはキャパシタ
２０１によって電位Ｖｄｄが保持されていたとする（実
線）。そして時刻ｔ２０においてトランジスタ２０２，
３１０をオンさせるべく、電位ＷＬ，ＳＷＬをそれぞれ
Ｖｄｄ＋Ｖｔｈ１，Ｖｄｄ＋Ｖｔｈ２に設定する。これ
により、時刻ｔ２１において電位Ｄ，Ｇは等しくＶｄｄ
／２＋Ｖｓとなり、センスアンプの出力の電位はＶｄｄ
になる。その後、時刻ｔ２２においてセンスアンプスイ
ッチΦＳがオンし、一旦読み出しの動作を行う。これに
より、ワード線２０４に接続されるが書き込み動作の対
象ではない他のメモリセルの情報が、書き込み動作によ
って破壊されることが回避される。つまり選択されてい
ないメモリセルのビット線にはそのメモリセルの情報に
対応した電位が与えられる。

【０１３８】次に、キャパシタ２０１の電位Ｇを零に変
える書き込み動作を行う場合を例示すると、時刻ｔ２３
においてビット線選択スイッチΦＹがオンして入出力線
２０６から零の電位がビット線２０３へ与えられる。こ
の時にもトランジスタ２０２，３１０はオンしているの
で、キャパシタ２０１の電位Ｄは合成抵抗ＲＳに依存し
た時定数で零となる（時刻ｔ２４）。その後、ビット線
選択スイッチΦＹがオフする。その後、読み出し動作と
同様に、時刻ｔ２５においてトランジスタ２０２，３１
０をオフさせるべく、電位ＷＬ，ＳＷＬの電位をいずれ
も零にし、時刻ｔ２６においてプリチャージスイッチΦ
Ｐをオンし、電位ＤがＶｄｄ／２に到った後に、プリチ
ャージスイッチΦＰがオフする。

【０１３９】リフレッシュ動作は読み出し動作と同一で
あり、ワード線２０４に接続された全てのメモリセルが
一括して同時にリフレッシュされる。

【０１４０】電位ＳＷＬを電位ＷＬに対してある位相差
τ０だけ進んで変化することにより、抵抗ＲＳに依存し
た時定数による電位Ｄ，Ｇの変化の遅延を軽減すること
ができる。図３５及び図３６はそれぞれ読み出し時、書
き込み時のメモリセル２００Ｄの動作を示すタイミング
チャートである。

【０１４１】読み出し動作においては、時刻ｔ１１０以
前には電位Ｇはキャパシタ２０１によって電位Ｖｄｄが
保持されていたとする（実線：時刻ｔ１１０以前に電位
Ｇが零であった場合の動作は破線で示されている）。そ
して時刻ｔ１１０においてトランジスタ３１０をオンさ
せるべく、電位ＳＷＬをＶｄｄ＋Ｖｔｈ２以上に設定す
る。その後、時刻ｔ２１０（＝ｔ１１０＋τ０）におい
てトランジスタ２０２をオンさせるべく、電位ＷＬをＶ
ｄｄ＋Ｖｔｈ１以上に設定する。これにより電位Ｄ，Ｇ
は電位Ｖｄｄ／２へ向かって遷移する。

【０１４２】その後、図３３で示された動作が引き続
き、トランジスタ３１０，２０２をこの順にオフさせる
べく、電位ＳＷＬ，ＷＬを、それぞれ時刻ｔ１１３，ｔ
２１３においていずれも零にし、その後に時刻ｔ１４に
おいてプリチャージスイッチΦＰをオンし、電位ＤがＶ
ｄｄ／２に到った後に、プリチャージスイッチΦＰがオ
フする。

【０１４３】書き込み動作についても同様であり、時刻
ｔ１２０以前には電位Ｇはキャパシタ２０１によって電
位Ｖｄｄが保持されており、これが零へと書き換えられ
る場合を零にとって説明する（実線：時刻ｔ１２０以前
に電位Ｇが零であって電位Ｖｄｄへと書き換えられる場
合の動作は破線で示されている）。そして時刻ｔ１２０
においてトランジスタ３１０をオンさせるべく、電位Ｓ
ＷＬをＶｄｄ＋Ｖｔｈ２以上に設定する。その後、時刻
ｔ２２０（＝ｔ１２０＋τ０）においてトランジスタ２
０２をオンさせるべく、電位ＷＬをＶｄｄ＋Ｖｔｈ１以
上に設定する。これにより電位Ｄ，Ｇは電位Ｖｄｄ／２
へ向かって遷移する。

【０１４４】その後、図３４で示された動作が引き続
き、トランジスタ３１０，２０２をこの順にオフさせる
べく、電位ＳＷＬ，ＷＬを、それぞれ時刻ｔ１２５，ｔ
２２５においていずれも零にし、その後に時刻ｔ２６に
おいてプリチャージスイッチΦＰをオンし、電位ＤがＶ
ｄｄ／２に到った後に、プリチャージスイッチΦＰがオ
フする。

【０１４５】以上のようにして読み出し動作（リフレッ
シュ動作も含む）、書き込み動作において、トランジス
タ２０２のオンに先立って予めトランジスタ３１０がオ
ンしているので、抵抗ＲＳに依存する時定数が小さくな
り、電位Ｄ，Ｇの遷移する速度は大きくなる。読み出し
動作、書き込み動作動作を迅速に行うことができる。ま
た、当該メモリセル２００Ｄが選択されない場合におい
て電位ＳＷＬ，ＷＬを０Ｖでなく、−０．８〜−０．１
Ｖの負電位に設定すれば、トランジスタ３１０（図３０
のトランジスタ９３）の、ポーズ時におけるリーク電流
を更に減少させることができて望ましい。

【０１４６】また、実施の形態５とは異なり、縦型トラ
ンジスタ９３はセルトランジスタたるトランジスタ９１
と異なる導電型であっても良く、その場合には上記τ０
を無視すれば電位ＳＷＬと電位ＷＬとはほぼ相補的な関
係で遷移することになる。

【０１４７】図３７〜図４０は図３０に示された構造を
得る製造方法を工程順に示す断面図である。図３７に示
された構造は、実施の形態１に示された図６に到る工程
で得ることができる。但し、ストレージノード１１ａ，
１１ｂ、層間絶縁膜１２、シリコン窒化膜１４、トレン
チ９ａ，９ｂは、それぞれ下部ストレージノード１１１
ａ，１１１ｂ、層間絶縁膜１１２、シリコン窒化膜１１
４、トレンチ１０９ａ，１０９ｂと読み替えられる。ま
た、層間絶縁膜１１２中にビット線１３を敷設する工程
は省略されるものの、パッド１０ｃに到る貫通孔１０９
ｃが、トレンチ１０９ａ，１０９ｂの形成時と同一工程
で穿たれ、下部ストレージノード１１１ａ，１１１ｂの
形成時と同一工程で導電体で充填される。貫通孔１０９
ｃは図３７で示される断面には現れず、破線で示されて
いる。

【０１４８】次に、ゲート電極材料としてＴｉＮ／Ｗ／
ＴｉＮの３層膜を堆積後、更にその上に反射防止膜を堆
積し、その上にレジストを塗布する。レジストをパター
ニングし、これをマスクとして反応性イオンエッチング
を施すことによりゲート電極４０３，４０４が形成され
る。次に、シリコン窒化膜を堆積し、更に、反応性イオ
ンエッチングすることによりゲート電極４０３，４０４
を覆う絶縁膜７０３，７０４が形成される。そして、例
えばＴＥＯＳを用いたＣＶＤ法によって形成されるシリ
コン酸化膜で、絶縁膜７０３，７０４の間が充填される
まで堆積する。その上にレジストを塗布し、これをパタ
ーニングしたものをマスクとしてエッチングを施し、絶
縁膜７０３，７０４の上方部を露出させることにより、
絶縁膜７０３ａに対して絶縁膜７０４ａよりも外側の領
域、絶縁膜７０３ｂに対して絶縁膜７０４ｂよりも外側
の領域にシリコン酸化膜２１２ｄを残置することができ
る。

【０１４９】その後、燐をドープしたアモルファスシリ
コンを、絶縁膜７０３ａ，７０４ａで挟まれた領域、絶
縁膜７０３ｂ，７０４ｂで挟まれた領域のいずれをも埋
め込むまで堆積する。そしてシリコン酸化膜２１２ｄと
絶縁膜７０３，７０４の上方部をストッパにして、ＣＭ
Ｐ処理を行い、絶縁膜７０３ａ，７０４ａで挟まれた領
域、絶縁膜７０３ｂ，７０４ｂで挟まれた領域にそれぞ
れアモルファスシリコン７０ａ，７０ｂを残置する。こ
れにより図３８に示された構造が得られる。

【０１５０】更に、例えばＴＥＯＳを用いたＣＶＤ法に
よって形成されるシリコン酸化膜を堆積し、シリコン酸
化膜２１２ｄと相俟って層間絶縁膜２１２を形成する。
そしてシリコン窒化膜２１４を更に堆積後、レジストを
塗布し、これをパターニングしたものをマスクとして反
応性イオンエッチングを施す。これによりアモルファス
シリコン７０ａ，７０ｂをそれぞれ露出させるトレンチ
２０９ａ，２０９ｂ、及び貫通孔１０９ｃに連通する貫
通孔２０９ｃを形成する。

【０１５１】そしてアモルファスシリコン７０に硼素イ
オン４７を注入することにより、縦型トランジスタ９３
のＰ型チャネル領域２５が得られる。アモルファスシリ
コン７０は、Ｐ型チャネル領域２５よりも半導体基板１
に近い側にｎ型ソース／ドレイン領域２６、遠い側にｎ
型ソース／ドレイン領域２４として残置される。これに
より図３９に示された構造が得られる。もちろん、必要
に応じて、燐あるいは砒素をイオン注入することによ
り、ｎ型ソース／ドレイン領域２４，２６の不純物濃度
を高めても良い。また、貫通孔２０９ｃにおいても縦型
トランジスタを形成しても良い。

【０１５２】次に、燐をドープしたアモルファスシリコ
ンをＣＶＤ法で堆積し、トレンチ２０９ａ，２０９ｂ，
２０９ｃを埋め込む。そしてシリコン窒化膜２１４をス
トッパにしたＣＭＰ処理を施すことにより、シリコン窒
化膜２１４よりも上方のアモルファスシリコンが除去さ
れて上部ストレージノード２１１ａ，２１１ｂが形成さ
れ、トレンチ２０９ｃにもパッド１０ｃと導通する導電
体が形成される。これにより図４０に示された構造が得
られる。その後、実施の形態１で説明した工程により、
キャパシタ１８及び層間絶縁膜１９を形成し、層間絶縁
膜１９内にビット線１３を敷設する。

【０１５３】また、トランジスタ９３も、実施の形態５
において示されたトランジスタ９２と同様に、ＬＤＤ構
造、埋め込みチャネルを有する縦型トランジスタに置換
しても良い。

【０１５４】図４１及び図４２はいずれも図３０の領域
Ｔに対応する箇所を拡大して示す断面図である。図４１
ではトランジスタ９３ａをＬＤＤ構造を有するトランジ
スタ１９３ａに、図４２ではトランジスタ９３ａを埋め
込みチャネルを有する縦型トランジスタ２９３ａに、そ
れぞれ置換した構成を示している。

【０１５５】図４１において、トランジスタ１９３ａは
シリコン窒化膜２１４に近い側から順に、ｎ⁺型のソー
ス／ドレイン領域３４、ｎ^-型のソース／ドレイン領域
３５、ｐ型のチャネル領域３６，ｎ^-型のソース／ドレ
イン領域３７、ｎ⁺型のソース／ドレイン領域３８が積
層されて構成されている。このようにＬＤＤ構造を有す
るトランジスタ１９３ａを採用することにより、トラン
ジスタ９３ａと比較してｎｐ接合付近の電界が緩和され
るので、ホットキャリアの発生が抑制される。よってリ
フレッシュポーズ時間を長くし、消費電力の抑制、メモ
リに蓄積された情報の使用効率の向上に資することがで
きる。

【０１５６】図４２において、トランジスタ２９３ａは
シリコン窒化膜２１４に近い側から順に、ｎ⁺型のソー
ス／ドレイン領域３９、ｎ^-型のチャネル領域４０、ｎ^-
型のソース／ドレイン領域４１が積層されて構成されて
いる。トランジスタ２９３ａはトランジスタ９３ａと比
較してしきい値電圧を小さくできるので、書き込み／読
み込みがより高速に行える点で有利である。

【０１５７】なおトランジスタ１９３ａ，２９３ａの製
造方法には、基本的に第１乃至第３の製造方法が採用で
き、ドーパントの種類や濃度の設定を制御すれば良い。

【０１５８】（ｃ−３）実施の形態７．図１４に示され
た構成において、パッド１０ａ，１０ｂを縦型トランジ
スタに置換することもできる。本実施の形態では、その
ような置換を行う技術と、絶縁膜７０１，７０２をシリ
コン窒化膜で形成した場合において、これらをゲート絶
縁膜として動作する縦型トランジスタにおける問題を解
決する技術とを提供する。後者の技術は、実施の形態
５，６において適用することもできる。

【０１５９】実施の形態１においても既に述べたが、絶
縁膜７０１，７０２にはシリコン窒化膜を採用すること
が望ましい。図４３は、図１４に示された構造のうち、
ソース／ドレイン領域６ａ近傍に対応する部分の構成を
示す断面図であり、絶縁膜７０１ａ，７０２ａをシリコ
ン酸化膜で形成した場合を示している。絶縁膜８は設け
られていないが、絶縁膜７０１ａ，７０２ａをシリコン
酸化膜で形成しているので、これと半導体基板１（ソー
ス／ドレイン領域６ａを含む）との間の界面準位密度は
低い。

【０１６０】しかし、トレンチ９ａを層間絶縁膜１１２
中に異方性エッチングで形成する際、層間絶縁膜１１２
との間の選択比が１に近いため、絶縁膜７０１ａ，７０
２ａの一部が除去される可能性がある。かかる事態が生
じれば、その後にトレンチ９ａをドープトシリコンで充
填してパッド１０ａを形成することにより、パッド１０
ａとゲート電極４０１ａ，４０２ａとがショートする問
題が生じる（図４３ではパッド１０ａとゲート電極４０
１ａとがショートした場合を示している）。

【０１６１】図４４は、図１４に示された構造のうち、
ソース／ドレイン領域６ａ近傍に対応する部分の構成を
示す断面図であり、絶縁膜７０１ａをシリコン窒化膜で
形成した場合を示している。この場合、図４４のように
絶縁膜８を設けなければ、絶縁膜７０１ａはソース／ド
レイン領域６ａとの間、パッド１０ａとの間の界面準位
密度を高め、模式的に示されたトラップ５５が存在す
る。

【０１６２】界面準位密度が高いと、実施の形態１で既
述のようにトランジスタ９１ａのホットキャリア耐性が
低下するのみならず、パッド１０ａを縦型トランジスタ
に置換した場合には界面準位を介したトンネル電流の増
加や、縦型トランジスタのしきい値電圧の変動に起因す
るリーク電流の増大のため、リフレッシュポーズ時間が
短くなる問題がある。またバーンイン時のリフレッシュ
動作による劣化を早める原因ともなる。

【０１６３】そこで本実施の形態では絶縁膜７０１，７
０２にシリコン窒化膜を用いた場合でも、バーンイン時
のリフレッシュ劣化が起こらず、かつパッド１０ａ，１
０ｂの代わりにトランジスタを設けたメモリセル及びそ
の製造方法を示す。

【０１６４】図４５乃至図４９は本実施の形態にかかる
メモリセルの製造方法を工程順に示す断面図である。ま
ず実施の形態１において示された工程によって、図４に
示された構造を得る。絶縁膜７０１，７０２をシリコン
窒化膜で形成するので、図４３に示されるような絶縁膜
７０１，７０２の損傷は起きない。その後、全面に、例
えばＴＥＯＳを用いてシリコン酸化膜を形成し、更にそ
の上にシリコン窒化膜を堆積させる。その上にパターニ
ングされたレジストを形成し、これをマスクとして反応
性イオンエッチングを施して、絶縁膜７０１ａ，７０２
ａの間、絶縁膜７０１ｂ，７０２ｂの間、絶縁膜７０１
ａ，７０１ｂの間にそれぞれトレンチ９ａ，９ｂ，９ｃ
を掘り、層間絶縁膜１１２及び絶縁膜１１４を残置し、
ソース／ドレイン領域５，６を露出させる。これにより
図４５に示された構造が得られる。例として、トレンチ
９ｃは図４５に示される断面において位置しない場合が
示されており、トレンチ９ｃは破線で示されている。

【０１６５】次に、トレンチ９ａ，９ｂ，９ｃの内壁に
沿って、一旦シリコン膜を堆積し、その後に窒化酸化を
施してシリコン窒化酸化膜５８を形成する。一旦形成さ
れるシリコン膜は、アモルファスシリコンでもポリシリ
コンでも良い。ゲート電極４０１，４０２は既に窒化シ
リコンを材料とする絶縁膜１１４により被覆されている
のでほとんど酸化されず、トレンチ９ａ，９ｂ，９ｃの
内壁に堆積されたシリコン膜のみ窒化酸化され、図４６
に示された構造が得られる。

【０１６６】このときの窒化酸化条件は、ＮＯ酸化、Ｎ
Ｏ／Ｏ₂酸化、Ｎ₂Ｏ酸化のいずれでも良い。また、シリ
コン窒化酸化膜５８の代わりにシリコン酸化膜を形成し
ても良い。このときの酸化条件は、ウエット酸化、ドラ
イ酸化、パイロジェニック酸化、いずれを用いても良
い。

【０１６７】次にトレンチ９ａ，９ｂ，９ｃの底部のシ
リコン窒化酸化膜５８をソース／ドレイン領域５，６が
露出するまで異方性エッチングで除去する。その後、高
濃度の燐を含むドープトアモルファスシリコン５９をＣ
ＶＤ法を用いて堆積し、トレンチ１０ａ，１０ｂ，１０
ｃを充填する。このとき、ＳｉＨ₄ガスとともに、ＰＨ₃
ガスの流量を調節して、ｎ⁺型のソース／ドレイン領域
６２，６４と、ｎ^-型のチャネル領域６３とを形成し、
縦型トランジスタ９５を形成する。シリコン窒化酸化膜
５８は絶縁膜７０１，７０２と共に、縦型トランジスタ
９５のゲート絶縁膜の一部として働く。その後、絶縁膜
１１４をストッパにしてＣＭＰ処理を施すことにより、
絶縁膜１１４上のドープトアモルファスシリコン５９の
上面を平坦化し、図４７に示された構造を得る。

【０１６８】その後、窒素イオン６１をドープトアモル
ファスシリコン５９に注入することがより望ましい（図
４７）。注入された窒素は、この後の工程での熱処理で
熱拡散し、シリコン窒化酸化膜５８とドープトアモルフ
ァスシリコン５９との界面付近に存在するシリコン原子
のダングリングボンド（不飽和結合手）を窒素原子で終
端するので、界面準位密度を低減するのにより効果的だ
からである。

【０１６９】次に、例えば５５０℃で熱処理をすること
により、半導体基板１を種結晶としてドープトアモルフ
ァスシリコン５９は結晶化し、グレインバウンダリーの
ほとんどないシリコン結晶が形成される。その後に水素
を用いたシンタリング（水素シンター）を行うことが望
ましい。水素シンターを行うことにより、シリコン窒化
酸化膜５８とドープトアモルファスシリコン５９との界
面付近に存在するシリコン原子のダングリングボンドを
水素原子で終端し、界面準位密度を低減するのにより効
果的だからである。

【０１７０】更に実施の形態４と同様にして、層間絶縁
膜２１２、絶縁膜２１４、ストレージノード１１を形成
して図４８に示された構造を得る。その後、実施の形態
１と同様にしてキャパシタ１８と層間絶縁膜１９を形成
して図４９に示されるメモリセルの構造を得ることがで
きる。

【０１７１】上記の工程においてアモルファスシリコン
中の燐が電気的に活性化するようにＲＴＡ等の熱処理を
することは当然であるが、その実行時期は、図４５から
図４９で示された工程のいずれにも設定して良い。

【０１７２】図４７に示された構造を得た後、更に燐イ
オンを注入することにより、ストレージノード１１やビ
ット線１３とのコンタクト抵抗を下げても良い。また図
４８に示された構造を得た後、更に燐イオンを注入する
ことにより、ストレージノード１１と下部電極１５との
コンタクト抵抗を下げても良い。

【０１７３】また、水素シンターや、窒素イオン６１の
注入を行わなくても良く、あるいはシリコン窒化酸化膜
５８の形成を省略し、水素シンターや、窒素イオンの注
入を行っても類似の効果が得られる。即ち、水素シンタ
ー、窒素イオン６１の注入、シリコン窒化酸化膜５８
（あるいはシリコン酸化膜）の形成はいずれか少なくと
も一つを行えば、トランジスタ９５の界面準位を低減す
る効果がある。

【０１７４】以上で説明したメモリセル構造はＤＲＡ
Ｍ、および、ＤＲＡＭが組み込まれたシステムＬＳＩに
適用でき、消費電力が少なく、使用効率も高い半導体装
置を実現することができる。

【０１７５】

【発明の効果】この発明のうち請求項１にかかるメモリ
セルによれば、第２の不純物濃度は第２半導体層におけ
る空乏化を阻み、第１の不純物濃度は第１半導体層の抵
抗値を増大させる。第１半導体層の抵抗値の増大は、第
１半導体層における電圧降下を増大させるので、ゲート
電極とソース／ドレイン領域との間の電圧を弱める。従
って第２半導体層の電極としての機能を損なうことな
く、セルトランジスタのゲート端電界に依存したＴＡＴ
電流を低減し、キャパシタからのリーク電流を抑制す
る。これにより、リフレッシュポーズ時間を長くするこ
とができ、消費電力の低減、動作効率の向上を招来する
ことができる。

【０１７６】この発明のうち請求項２にかかるメモリセ
ルによれば、ストレージノードは層間絶縁膜中を貫通す
る形状を有しているので、第２の不純物濃度が高い第２
半導体層から不純物が拡散しても、第１半導体層の抵抗
値が増大して請求項１の効果を阻む、ということが抑制
される。

【０１７７】この発明のうち請求項３にかかるメモリセ
ルによれば、第１半導体層自身からの電荷の漏れ、ある
いは当該半導体装置が隣接して一対設けられた場合にお
いて隣接する第１半導体層が形成する寄生容量を低減す
ることができる。

【０１７８】この発明のうち請求項４にかかるメモリセ
ルによれば、空洞は導電体の抵抗値を増大させ、導電体
における電圧降下を増大させるので、ゲート電極とソー
ス／ドレイン領域との間の電圧を弱める。従ってセルト
ランジスタのゲート端電界に依存したＴＡＴ電流を低減
し、キャパシタからのリーク電流を抑制する。これによ
り、リフレッシュポーズ時間を長くすることができ、消
費電力の低減、動作効率の向上を招来することができ
る。

【０１７９】この発明のうち請求項５にかかるメモリセ
ルによれば、第１層間絶縁膜を貫通する第１導電体の厚
さ（高さ）を高く設定することができ、以てその抵抗値
を高めることができるので、ゲート電極とソース／ドレ
イン領域との間の電圧を弱める。従ってキャパシタの電
極たる第２半導体層の機能を損なうことなく、セルトラ
ンジスタのゲート端電界に依存したＴＡＴ電流を低減
し、キャパシタからのリーク電流を抑制する。これによ
り、リフレッシュポーズ時間を長くすることができ、消
費電力の低減、動作効率の向上を招来することができ
る。

【０１８０】この発明のうち請求項６にかかるメモリセ
ルによれば、第２トランジスタがセルトランジスタたる
第１トランジスタのソース／ドレイン領域とキャパシタ
との間に介在するので、第１トランジスタがオフする際
に第２トランジスタもオフすることにより、リーク電流
を抑制することができる。

【０１８１】この発明のうち請求項７にかかるメモリセ
ルによれば、第１トランジスタと第２トランジスタの導
電型が同一であり、ゲート電極も共用されるので、セル
トランジスタたる第１トランジスタがオフする際に第２
トランジスタもオフすることにより、リーク電流を抑制
することができる。

【０１８２】この発明のうち請求項８にかかるメモリセ
ルによれば、セルトランジスタたる第１トランジスタと
別個に第２トランジスタを制御することにより、制御自
由度を高くしてリーク電流を抑制することができる。

【０１８３】この発明のうち請求項９にかかるメモリセ
ルの制御方法によれば、第２トランジスタの導通によ
り、第２トランジスタと第１トランジスタとの間に存在
する抵抗成分による信号遅延時間を、第１トランジスタ
が導通する前から開始させるので、読み出し、書き込み
動作を迅速に行うことができる。

【０１８４】この発明のうち請求項１０にかかるメモリ
セルによれば、窒素及び水素の少なくともいずれか一方
が導入されているので、第２絶縁膜と半導体層との間の
界面付近に存在する半導体原子のダングリングボンドが
終端され、界面準位密度を低減することができる。

【０１８５】この発明のうち請求項１１にかかるメモリ
セルによれば、第２トランジスタと第２絶縁膜との間の
界面準位を低減し、リーク電流を抑制することができ
る。

【０１８６】この発明のうち請求項１２にかかるメモリ
セルの製造方法によれば、酸化半導体膜がトレンチと埋
め込み体との間に介在するので、界面準位密度が抑制さ
れ、リーク電流が軽減される。

【０１８７】この発明のうち請求項１３にかかるメモリ
セルの製造方法によれば、一のソース／ドレイン領域を
露出させつつトレンチの内壁を覆う酸化半導体膜を形成
することができる。

【０１８８】この発明のうち請求項１４にかかるメモリ
セルの製造方法によれば、セルトランジスタと別個に縦
型トランジスタを形成することにより、制御自由度を高
くしてリーク電流を抑制することができる。

【０１８９】この発明のうち請求項１５にかかるメモリ
セルの製造方法によれば、窒素及び水素の少なくともい
ずれか一方が導入されているので、酸化半導体膜と半導
体材料との間の界面付近に存在する半導体原子のダング
リングボンドが終端され、界面準位密度を低減すること
ができる。

【０１９０】この発明のうち請求項１６乃至１９にかか
るメモリセルの製造方法によれば、請求項７記載のメモ
リセルを製造することができる。

【図面の簡単な説明】

【図１】 本発明にかかる基本的な考え方を示す回路図
である。

【図２】 本発明の実施の形態１についてのシミュレー
ション結果を示すグラフである。

【図３】 本発明の実施の形態１にかかるメモリセルの
製造方法を工程順に示す断面図である。

【図４】 本発明の実施の形態１にかかるメモリセルの
製造方法を工程順に示す断面図である。

【図５】 本発明の実施の形態１にかかるメモリセルの
製造方法を工程順に示す断面図である。

【図６】 本発明の実施の形態１にかかるメモリセルの
製造方法を工程順に示す断面図である。

【図７】 本発明の実施の形態１にかかるメモリセルの
製造方法を工程順に示す断面図である。

【図８】 本発明の実施の形態１にかかるメモリセルの
製造方法を工程順に示す断面図である。

【図９】 本発明の実施の形態２にかかるメモリセルの
構造を示す断面図である。

【図１０】 本発明の実施の形態３にかかるメモリセル
の構造を示す断面図である。

【図１１】 本発明の実施の形態４にかかるメモリセル
の構造を示す断面図である。

【図１２】 本発明の実施の形態４にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図１３】 本発明の実施の形態４にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図１４】 本発明の実施の形態４にかかるメモリセル
の変形を示す断面図である。

【図１５】 本発明の実施の形態４にかかるメモリセル
の変形の製造方法を工程順に示す断面図である。

【図１６】 本発明の実施の形態４にかかるメモリセル
の変形の製造方法を工程順に示す断面図である。

【図１７】 本発明の実施の形態４にかかるメモリセル
の変形の製造方法を工程順に示す断面図である。

【図１８】 本発明の実施の形態５にかかるメモリセル
の変形を示す断面図である。

【図１９】 本発明の実施の形態５にかかるメモリセル
の変形を示す断面図である。

【図２０】 本発明の実施の形態５にかかるメモリセル
の等価回路を示す回路図である。

【図２１】 本発明の実施の形態５にかかるメモリセル
の第１の製造方法を示す断面図である。

【図２２】 本発明の実施の形態５にかかるメモリセル
の第２の製造方法を示す断面図である。

【図２３】 本発明の実施の形態５にかかるメモリセル
の第３の製造方法を示す断面図である。

【図２４】 本発明の実施の形態５にかかるメモリセル
の第４の製造方法を工程順に示す断面図である。

【図２５】 本発明の実施の形態５にかかるメモリセル
の第４の製造方法を工程順に示す断面図である。

【図２６】 本発明の実施の形態５にかかるメモリセル
の第４の製造方法を工程順に示す断面図である。

【図２７】 本発明の実施の形態５にかかるメモリセル
の第４の製造方法を工程順に示す断面図である。

【図２８】 本発明の実施の形態５にかかるメモリセル
の変形を示す断面図である。

【図２９】 本発明の実施の形態５にかかるメモリセル
の変形を示す断面図である。

【図３０】 本発明の実施の形態６にかかるメモリセル
の構造を示す断面図である。

【図３１】 本発明の実施の形態６にかかるメモリセル
の等価回路を示す回路図である。

【図３２】 本発明の実施の形態６にかかるメモリセル
の動作を説明するための回路図である。

【図３３】 本発明の実施の形態６にかかるメモリセル
の動作を示すタイミングチャートである。

【図３４】 本発明の実施の形態６にかかるメモリセル
の動作を示すタイミングチャートである。

【図３５】 本発明の実施の形態６にかかるメモリセル
の動作を示すタイミングチャートである。

【図３６】 本発明の実施の形態６にかかるメモリセル
の動作を示すタイミングチャートである。

【図３７】 本発明の実施の形態６にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図３８】 本発明の実施の形態６にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図３９】 本発明の実施の形態６にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図４０】 本発明の実施の形態６にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図４１】 本発明の実施の形態６にかかるメモリセル
の変形を示す断面図である。

【図４２】 本発明の実施の形態６にかかるメモリセル
の変形を示す断面図である。

【図４３】 本発明の実施の形態７の背景を示す断面図
である。

【図４４】 本発明の実施の形態７にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図４５】 本発明の実施の形態７にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図４６】 本発明の実施の形態７にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図４７】 本発明の実施の形態７にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図４８】 本発明の実施の形態７にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図４９】 本発明の実施の形態７にかかるメモリセル
の製造方法を工程順に示す断面図である。

【図５０】 従来の技術を示す断面図である。

【図５１】 本発明が適用されるメモリセルの形態を例
示する断面図である。

【符号の説明】

１ 半導体基板、３ ゲート絶縁膜、５，６ａ，６ｂ
ソース／ドレイン領域、９ａ，９ｂ トレンチ、１０ａ
〜１０ｃ パッド、１１ａ，１１ｂ ストレージノー
ド、１２，１１２，２１２ 層間絶縁膜、１５ａ，１５
ｂ 下部電極、１６ キャパシタ誘電体膜、１７ セル
プレート、１８ａ，１８ｂ キャパシタ、２２，２３
空洞、２４，２６ ｎ型ソース／ドレイン領域、２５，
３６ ｐ型チャネル領域、３０ 硼素イオン、３３ レ
ジスト、３４，３８，３９，４１，６２，６４ ｎ⁺型
ソース／ドレイン領域、３５，３７ ｎ^-型ソース／ド
レイン領域、４０，６３ ｎ^-型チャネル領域、５８
シリコン窒化酸化膜、５９ ドープトアモルファスシリ
コン、９１ａ，９１ｂ トランジスタ、９２ａ，９２
ｂ，９３ａ，９３ｂ，９５ａ，９５ｂ，１９２ａ，２９
２ａ 縦型トランジスタ、４０１ａ，４０１ｂ，４０３
ａ，４０３ｂ ゲート電極、７０１ａ，７０１ｂ，７０
３ａ，７０３ｂ 絶縁膜。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC05 AC09 AC15 AC16 CD18 DF05 5F083 AD01 AD03 AD10 AD24 AD48 AD62 AD69 GA03 GA05 JA02 JA03 JA05 JA06 JA14 JA19 JA32 JA33 JA35 JA37 JA39 JA40 JA53 JA56 MA06 MA17 NA01 PR03 PR06 PR15 PR18 PR21 PR25 PR29 PR33 PR34 PR36 PR40

Claims (19)

【特許請求の範囲】
1. 【請求項１】 一対のソース／ドレイン領域とゲート電
   極とを有するセルトランジスタと、 一の前記ソース／ドレイン領域上に設けられ、約５×１
   ０¹⁷／ｃｍ³以上約１×１０²⁰／ｃｍ³以下の第１の不純
   物濃度を有する第１半導体層と、 前記第１半導体層上に設けられ、約４×１０²⁰／ｃｍ³
   以上の第２の不純物濃度を有する第２半導体層と、 前記第２半導体層上に設けられた誘電体層と、 前記誘電体層及び前記前記第２半導体層と共にキャパシ
   タを構成し、前記第２半導体層を対向電極とする電極と
   を備えるメモリセル。
2. 【請求項２】 前記キャパシタと前記セルトランジスタ
   とを隔絶する層間絶縁膜を更に備え、 前記第１半導体層は、前記層間絶縁膜中を貫通するスト
   レージノードと、前記ストレージノードと前記一のソー
   ス／ドレイン領域との間に介在するパッドとを有する、
   請求項１記載のメモリセル。
3. 【請求項３】 前記第１半導体層は、前記キャパシタが
   リフレッシュされることなく電荷を保持するポーズ期間
   において空乏化する、請求項１又は２記載のメモリセ
   ル。
4. 【請求項４】 一対のソース／ドレイン領域とゲート電
   極とを有するセルトランジスタと、 一の前記ソース／ドレイン領域上に設けられ、内部に空
   洞を有する導電体と、 前記導電体上に形成されたキャパシタとを備えるメモリ
   セル。
5. 【請求項５】 一対のソース／ドレイン領域とゲート電
   極とを有するセルトランジスタと、 前記セルトランジスタ上に形成された第１層間絶縁膜
   と、 前記第１層間絶縁膜を貫通し、一の前記ソース／ドレイ
   ン領域上に設けられた第１導電体と、 前記第１層間絶縁膜によって前記セルトランジスタと隔
   絶された第２層間絶縁膜と、 前記第２層間絶縁膜を貫通し、前記第１導電体上に形成
   された第２導電体と、 前記第２導電体を介して前記第１導電体に接続されたキ
   ャパシタとを備えるメモリセル。
6. 【請求項６】 半導体基板の上面において設けられた一
   対のソース／ドレイン領域と、前記半導体基板に対して
   第１絶縁膜を介して対峙するゲート電極とを有する第１
   トランジスタと、 前記第１トランジスタに対して層間絶縁膜を介して前記
   半導体基板の厚さ方向において対峙し、前記第１トラン
   ジスタの一の前記ソース／ドレイン領域に接続されたキ
   ャパシタと、 前記層間絶縁膜中において、前記第１トランジスタの前
   記一のソース／ドレイン領域と前記キャパシタとの間に
   介在し、前記半導体基板の厚さ方向において積層された
   一対のソース／ドレイン領域を有する第２トランジスタ
   とを備えるメモリセル。
7. 【請求項７】 前記第１トランジスタと前記第２トラン
   ジスタとは同一導電型であり、 前記第１トランジスタの前記ゲート電極は第２絶縁膜に
   よりその側壁を覆われ、前記第２トランジスタの前記一
   対のソース／ドレイン領域は前記第２絶縁膜を介してそ
   れぞれ前記第１トランジスタの前記ゲート電極に隣接す
   る、請求項６記載のメモリセル。
8. 【請求項８】 前記第２トランジスタは、前記第１トラ
   ンジスタの上方に設けられたゲート電極と、前記ゲート
   電極の側壁を覆う第２絶縁膜とを更に有し、 前記第２トランジスタの前記一対のソース／ドレイン領
   域は、前記第２絶縁膜を介してそれぞれ前記第２トラン
   ジスタの前記ゲート電極に隣接する、請求項６記載のメ
   モリセル。
9. 【請求項９】 請求項８記載のメモリセルの制御方法で
   あって、 前記第１トランジスタの導通に先立って前記第２トラン
   ジスタを導通させる、メモリセルの制御方法。
10. 【請求項１０】 前記第２トランジスタの一の前記ソー
    ス／ドレイン領域と前記キャパシタとを接続する半導体
    層を更に備え、 前記第２トランジスタは前記一対のソース／ドレイン領
    域のそれぞれに隣接する第２絶縁膜を更に有し、 前記第２絶縁膜と接する前記半導体層の表面は、窒素及
    び水素の少なくともいずれか一方が導入されている、請
    求項６記載のメモリセル。
11. 【請求項１１】 前記第２トランジスタの前記一対のソ
    ース／ドレイン領域と接する前記第２絶縁膜の表面は酸
    素が導入されている、請求項７又は１０記載のメモリセ
    ル。
12. 【請求項１２】 （ａ）半導体基板の上面に一対のソー
    ス／ドレイン領域を有するセルトランジスタを形成する
    工程と、 （ｂ）一の前記ソース／ドレイン領域を露出するトレン
    チを有する層間絶縁膜を形成する工程と、 （ｃ）前記トレンチの内壁に酸化半導体膜を形成する工
    程と、 （ｄ）前記酸化半導体膜を介して前記トレンチを埋め込
    む埋め込み体を形成する工程と、 （ｅ）前記埋め込み体を介して前記一のソース／ドレイ
    ン領域に接続されるキャパシタを形成する工程と、を備
    える、メモリセルの製造方法。
13. 【請求項１３】 前記工程（ｃ）は（ｃ−１）前記トレ
    ンチに対して半導体膜を形成する工程と、 （ｃ−２）前記半導体膜を酸化して前記酸化半導体膜を
    得る工程と、 （ｃ−３）前記酸化半導体膜を選択的に除去して、前記
    一のソース／ドレイン領域を露出させ、前記トレンチの
    内壁に前記酸化半導体膜を残置する工程とを有する、請
    求項１２記載のメモリセルの製造方法。
14. 【請求項１４】 前記工程（ｄ）は（ｄ−１）前記一の
    ソース／ドレイン領域上に、縦型トランジスタを構成す
    る複数の半導体層を積層する工程と、 （ｄ−２）前記縦型トランジスタと前記キャパシタとを
    接続し、前記縦型トランジスタと共に前記埋め込み体を
    構成する接続体を形成する工程とを有する、請求項１３
    記載のメモリセルの製造方法。
15. 【請求項１５】 前記工程（ｄ−２）は、 （ｄ−２−１）前記縦型トランジスタの上方において前
    記トレンチを半導体材料で埋める工程と、 （ｄ−２−２）前記半導体材料に窒素及び水素の少なく
    ともいずれか一方を導入して前記接続体を得る工程とを
    含む、請求項１４記載のメモリセルの製造方法。
16. 【請求項１６】 （ａ）半導体基板の上面に一対のソー
    ス／ドレイン領域と、前記半導体基板に対峙するゲート
    電極を有する第１トランジスタを形成する工程と、 （ｂ）前記ゲート電極の側壁を覆う絶縁膜を形成する工
    程と、 （ｃ）一の前記ソース／ドレイン領域上にそれぞれが前
    記絶縁膜に接触し、前記半導体基板の厚さ方向において
    積層された一対のソース／ドレイン領域を有する第２ト
    ランジスタを形成する工程と、 （ｄ）前記第２トランジスタを介して前記第１トランジ
    スタの前記一のソース／ドレイン領域に接続されたキャ
    パシタを形成する工程と、を備えるメモリセルの製造方
    法。
17. 【請求項１７】 前記工程（ｃ）は（ｃ−１）一の前記
    ソース／ドレイン領域上に前記絶縁膜に接触する半導体
    層を形成する工程と、 （ｃ−２）前記半導体層にイオンを注入して、前記第２
    トランジスタの前記一対のソース／ドレインに挟まれた
    チャネル領域を形成する工程とを有する、請求項１６記
    載のメモリセルの製造方法。
18. 【請求項１８】 前記工程（ｃ）は（ｃ−１）一の前記
    ソース／ドレイン領域上に、導入される不純物ガスを切
    り替えるＣＶＤによって、前記第２トランジスタの一対
    のソース／ドレイン領域及びこれに挟まれるチャネル領
    域を形成する工程を有する、請求項１６記載のメモリセ
    ルの製造方法。
19. 【請求項１９】 前記第１トランジスタは隣接して一対
    設けられ、 一対の前記第１トランジスタはそれぞれの他の前記ソー
    ス／ドレイン領域が共有され、またそれぞれの前記ゲー
    ト電極は並んで配置され、 前記工程（ｃ）は（ｃ−２）前記工程（ｃ−１）に先立
    ち、前記他のソース／ドレイン領域上で前記一対の第１
    トランジスタのそれぞれの前記ゲート電極同士の間を充
    填物で充填する工程と、 （ｃ−３）前記工程（ｃ−１）の後に、前記充填物を除
    去する工程とを更に有する、請求項１８記載のメモリセ
    ルの製造方法。