KR20010006649A - 메모리 셀 및 그 제어 방법 및 제조 방법 - Google Patents

메모리 셀 및 그 제어 방법 및 제조 방법 Download PDF

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Abstract

캐패시터에서부터의 누설 전류를 저감하고 리프레시 동작 간의 간격 즉, 리프레시 포즈 시간이 긴 DRAM의 메모리 셀을 제공한다.
셀 트랜지스터로서 기능하는 트랜지스터(91a)의 소스/드레인 영역(6a)이 패드(10a) 및 스토리지 노드(11a)를 통하여 커패시터(18a)의 하부 전극(15)에 접속되어 있다. 포즈 시에 하부 전극(15)은 공핍화하지 않는 한편, 패드(10a) 및 스토리지 노드(11a) 중 적어도 한쪽이 공핍화함으로써 전압 강하를 증대시킨다. 이러한 전압 강하에 의해 트랜지스터(91a)의 게이트단 전계가 완화되며 TAT에 의한 누설 전류가 저감된다.

Description

메모리 셀 및 그 제어 방법 및 제조 방법{MEMORY CELL, METHOD OF CONTROLLING SAME AND METHOD OF MANUFACTURING SAME}
본 발명은 DRAM(Dynamic Random Access Memory)의 메모리 셀에 관한 것으로서, 특히 커패시터와 이에 접속되는 트랜지스터가 기판에 대하여 적층되어 있는 구조의 메모리 셀에 관한 것이다.
DRAM은 다수의 기억 정보를 축적하기 위한 기억 영역이 되는 메모리 셀 어레이와, 이 메모리 셀 어레이에 대하여 소정의 입출력 동작을 행하게 하기 위한 주변 회로부로 형성된다. 또한 메모리 셀 어레이는 최소 기억 단위에 상당하는 메모리 셀이 여러개 배열되어 구성되고 있다. 메모리 셀은 기본적으로는 하나의 커패시터와, 이에 접속되는 하나의 MOS(Metal Oxide Semiconductor) 트랜지스터(셀 트렌지스터)로 구성된다. 그리고 커패시터에 소정의 전하가 축적되어 있는지의 여부가 데이터 "0", "1"(혹은 그 반대)에 대응하여 기억 정보의 처리에 제공된다.
도 50은 전형적인 DRAM의 메모리 셀(200A)의 등가 회로를 나타내는 회로도이다. 메모리 셀(200A)은 커패시터(201)와 셀 트랜지스터(202)로 구성되어 있다. 커패시터(201)는 그 한단에 고정 전위 예를 들면, 접지 전위가 공급되며, 그 타단은 셀 트랜지스터(202)를 통하여 비트선(203)에 접속된다. 또한, 셀 트랜지스터(202)의 게이트 전극은 워드선(204)에 접속되며, 비트선(203)이 접속되는 감지 증폭기(205)도 병기되어 있다. 셀 트랜지스터(202)의 비트선(203)과 커패시터(201)를 접속하는 한쌍의 전극은 정보의 판독 혹은 기록에 의해서, 캐리어의 공급원이 되거나(소스) 혹은 캐리어를 밖으로 추출하거나(드레인)하는 기능을 가지므로, 이하에서는 소스/드레인이라는 표현을 채용한다.
이러한 메모리 셀(200A)에서 트랜지스터(202)가 형성되는 기판과, 커패시터(201) 간에 누설 전류가 흐른다. 이러한 누설 전류는 커패시터(201)의 전하를 변동시켜서 기억 정보의 오류를 초래한다. 이러한 전하의 변동을 보상하기 위해서 DRAM의 메모리 셀에서는 리프레시 동작이 행해진다.
리프레시 동작에 있어서는 감지 증폭기(205)가 커패시터(201)에 기록되어 있는 정보를 판독한다. 그리고 커패시터(201) 중에 전하가 주입되어 있다고 판단한 경우는 새롭게 전하를 보충하고, 전하가 주입되어 있지 않다고 판단한 경우는 커패시터(201) 중의 전하가 없어지도록 기록 동작이 행해진다.
그러나, 이 리프레시 동작은 메모리 셀의 수가 증가함에 따라서, 칩의 소비 전력을 증대시킨다. 또한 커패시터로부터의 누설 전류가 크면 리프레시 동작을 빈번하게 행할 필요가 있어 예를 들면 종래의 DRAM에서는 상기한 리프레시 동작을 1msec ∼ 수백msec 정도의 비교적 짧은 주기로 모든 메모리 셀 중에 축적된 정보에 대하여 행해야만 한다.
리프레시 동작을 행하고 있는 동안에는 메모리 셀에 축적된 정보를 판독할 수 없는 것에 감안하면, 빈번한 리프레시 동작은 동작 시간에 대한 메모리에 축적된 정보의 사용 효율을 저하시킨다.
본 발명은 이상의 문제점을 감안하여 이루어진 것으로, 커패시터로부터의 누설 전류를 저감하고 리프레시 동작 간의 간격 즉, 리프레시 포즈 시간이 긴 DRAM의 메모리 셀을 제공하는 것을 목적으로 하고 있다.
본 발명에 기재된 바와 같이, 한쌍의 소스/드레인 영역과 게이트 전극을 가지는 셀 트랜지스터와, 하나의 상기 소스/드레인 영역 상에 설치되며, 제1 불순물 농도를 가지는 제1 반도체층과, 상기 제1 반도체층 상에 설치되며, 제2 불순물 농도를 가지는 제2 반도체층과, 상기 제2 반도체층 상에 설치된 유전체층과, 상기 유전체층 및 상기 제2 반도체층과 함께 커패시터를 구성하고, 상기 제2 반도체층을 대향 전극으로 하는 전극을 구비하는 메모리 셀로서, 상기 제1 불순물 농도는 약 5×1017/㎤ 이상 약 1×1020/㎤ 이하에 상기 제2 불순물 농도는 약 4×1020/㎤ 이상으로 각각 설정된다.
본 발명에 기재된 바와 같이, 메모리 셀에 있어서 상기 커패시터와 상기 셀 트랜지스터를 격리하는 층간 절연막을 더 구비하고, 상기 제1 반도체층은 상기 층간 절연막 중을 관통하는 스토리지 노드와, 상기 스토리지 노드와 상기 하나의 소스/드레인 영역 간에 개재하는 패드를 구비한다.
본 발명에 기재된 바와 같이, 메모리 셀에 있어서 상기 제1 반도체층은 상기 커패시터가 리프레시되지 않고 전하를 유지하는 포즈 기간에서 공핍화한다.
본 발명에 기재된 바와 같이, 한쌍의 소스/드레인 영역과 게이트 전극을 구비하는 셀 트랜지스터와, 하나의 상기 소스/드레인 영역 상에 설치되며, 내부에 공동을 구비하는 도전체와, 상기 도전체 상에 형성된 커패시터를 구비하는 메모리 셀이다.
본 발명에 기재된 바와 같이, 한쌍의 소스/드레인 영역과 게이트 전극을 구비하는 셀 트랜지스터와, 상기 셀 트랜지스터 상에 형성된 제1 층간 절연막과, 상기 제1 층간 절연막을 관통하고, 하나의 상기 소스/드레인 영역 상에 설치된 제1 도전체와, 상기 제1 층간 절연막에 의해서 상기 셀 트랜지스터와 격리된 제2 층간 절연막과, 상기 제2 층간 절연막을 관통하고, 상기 제1 도전체 상에 형성된 제2 도전체와, 상기 제2 도전체를 통하여 상기 제1 도전체에 접속된 커패시터를 구비하는 메모리 셀이다.
본 발명에 기재된 바와 같이, 반도체 기판의 상면에서 설치된 한쌍의 소스/드레인 영역과, 상기 반도체 기판에 대하여 제1 절연막을 통하여 대치하는 게이트 전극을 구비하는 제1 트랜지스터와, 상기 제1 트랜지스터에 대하여 층간 절연막을 통하여 상기 반도체 기판의 두께 방향으로 대치하고, 상기 제1 트랜지스터의 하나의 상기 소스/드레인 영역에 접속된 커패시터와, 상기 층간 절연막 중에서 상기 제1 트랜지스터의 상기 하나의 소스/드레인 영역과 상기 커패시터 간에 개재되고 상기 반도체 기판의 두께 방향으로 적층된 한쌍의 소스/드레인 영역을 구비하는 제2 트랜지스터를 구비하는 메모리 셀이다.
본 발명에 기재된 바와 같이, 메모리 셀에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터와는 동일 도전형으로, 상기 제1 트랜지스터의 상기 게이트 전극은 제2 절연막에 의해 그 측벽이 덮어지며, 상기 제2 트랜지스터의 상기 한쌍의 소스/드레인 영역은 상기 제2 절연막을 통하여 각각 상기 제1 트랜지스터의 상기 게이트 전극에 인접한다.
본 발명에 기재된 바와 같이, 메모리 셀에 있어서, 상기 제2 트랜지스터는 상기 제1 트랜지스터의 상측에 설치된 게이트 전극과, 상기 게이트 전극의 측벽을 덮는 제2 절연막을 더 구비하고, 상기 제2 트랜지스터의 상기 한쌍의 소스/드레인 영역은 상기 제2 절연막을 통하여 각각 상기 제2 트랜지스터의 상기 게이트 전극에 인접한다.
본 발명에 기재된 바와 같이, 메모리 셀의 제어 방법에 있어서, 상기 제1 트랜지스터의 도통에 앞서서 상기 제2 트랜지스터를 도통시킨다.
본 발명에 기재된 바와 같이, 메모리 셀에 있어서, 상기 제2 트랜지스터 중 하나의 상기 소스/드레인 영역과 상기 커패시터를 접속하는 반도체층을 더 구비하고, 상기 제2 트랜지스터는 상기 한쌍의 소스/드레인 영역의 각각에 인접하는 제2 절연막을 더 구비하고, 상기 제2 절연막과 접하는 상기 반도체층의 표면은 질소 및 수소 중 적어도 어느 한쪽이 도입되어 있다.
본 발명에 기재된 바와 같이, 메모리 셀에 있어서, 상기 제2 트랜지스터의 상기 한쌍의 소스/드레인 영역과 접하는 상기 제2 절연막의 표면은 산소가 도입되어 있다.
본 발명에 기재된 바와 같이, (a) 반도체 기판의 상면에 한쌍의 소스/드레인 영역을 가지는 셀 트랜지스터를 형성하는 공정과, (b) 하나의 상기 소스/드레인 영역을 노출하는 트렌치를 가지는 층간 절연막을 형성하는 공정과, (c) 상기 트렌치의 내벽에 산화 반도체막을 형성하는 공정과, (d) 상기 산화 반도체막을 통하여 상기 트렌치를 매립하는 매립체를 형성하는 공정과, (e) 상기 매립체를 통하여 상기 하나의 소스/드레인 영역에 접속되는 커패시터를 형성하는 공정을 구비하는 메모리 셀의 제조 방법이다.
본 발명에 기재된 바와 같이, 메모리 셀의 제조 방법에 있어서, 상기 공정 (c)는 (c-1) 상기 트렌치에 대하여 반도체막을 형성하는 공정과, (c-2) 상기 반도체막을 산화하여 상기 산화 반도체막을 얻는 공정과, (c-3) 상기 산화 반도체막을 선택적으로 제거하여 상기 하나의 소스/드레인 영역을 노출시켜서, 상기 트렌치의 내벽에 상기 산화 반도체막을 설치하는 공정을 포함한다.
본 발명에 기재된 바와 같이, 메모리 셀의 제조 방법에 있어서, 상기 공정 (d)는 (d-1) 상기 하나의 소스/드레인 영역 상에 종형 트랜지스터를 구성하는 복수의 반도체층을 적층하는 공정과, (d-2) 상기 종형 트랜지스터와 상기 커패시터를 접속하고, 상기 종형 트랜지스터와 함께 상기 매립체를 구성하는 접속체를 형성하는 공정을 포함한다.
본 발명에 기재된 바와 같이, 메모리 셀의 제조 방법에 있어서, 상기 공정 (d-2)는 (d-2-1) 상기 종형 트랜지스터의 상측에서 상기 트렌치를 반도체 재료로 매립하는 공정과, (d-2-2) 상기 반도체 재료에 질소 및 수소 중 적어도 어느 한쪽을 도입하여 상기 접속체를 얻는 공정을 포함한다.
본 발명에 기재된 바와 같이, (a) 반도체 기판의 상면에 한쌍의 소스/드레인 영역과, 상기 반도체 기판에 대치하는 게이트 전극을 가지는 제1 트랜지스터를 형성하는 공정과, (b) 상기 게이트 전극의 측벽을 덮는 절연막을 형성하는 공정과, (c) 하나의 상기 소스/드레인 영역 상에 각각이 상기 절연막에 접촉하고, 상기 반도체 기판의 두께 방향으로 적층된 한쌍의 소스/드레인 영역을 가지는 제2 트랜지스터를 형성하는 공정과, (d) 상기 제2 트랜지스터를 통하여 상기 제1 트랜지스터의 상기 하나의 소스/드레인 영역에 접속된 커패시터를 형성하는 공정을 구비하는 메모리 셀의 제조 방법.
본 발명에 기재된 바와 같이, 메모리 셀의 제조 방법에 있어서, 상기 공정 (c)는 (c-1) 하나의 상기 소스/드레인 영역 상에 상기 절연막에 접촉하는 반도체층을 형성하는 공정과, (c-2) 상기 반도체층에 이온을 주입하여 상기 제2 트랜지스터의 상기 한쌍의 소스/드레인에 끼워진 채널 영역을 형성하는 공정을 포함한다.
본 발명에 기재된 바와 같이, 메모리 셀의 제조 방법에 있어서, 상기 공정 (c)는 (c-1) 하나의 상기 소스/드레인 영역 상에 도입되는 불순물 가스를 전환하는 CVD에 의해서 상기 제2 트랜지스터의 한쌍의 소스/드레인 영역 및 이에 끼워지는 채널 영역을 형성하는 공정을 포함한다.
본 발명에 기재된 바와 같이, 메모리 셀의 제조 방법에 있어서, 상기 제1 트랜지스터는 인접하여 한쌍이 설치되며, 한쌍의 상기 제1 트랜지스터는 각각의 다른 상기 소스/드레인 영역이 공유되며 또한 각각의 상기 게이트 전극은 나란히 배치되며, 상기 공정 (c)는 (c-2) 상기 공정 (c-1)에 앞서서, 상기 다른 소스/드레인 영역 상에서 상기 한쌍의 제1 트랜지스터 각각의 상기 게이트 전극끼리의 사이를 충전물로 충전하는 공정과, (c-3) 상기 공정 (c-1) 후에 상기 충전물을 제거하는 공정을 더 포함한다.
도 1은 본 발명에 따른 기본적인 사고 방식을 나타내는 회로도.
도 2는 본 발명의 실시예 1에 대한 시뮬레이션 결과를 나타내는 그래프.
도 3은 본 발명의 실시예 1에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 4는 본 발명의 실시예 1에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 5는 본 발명의 실시예 1에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 6은 본 발명의 실시예 1에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 7은 본 발명의 실시예 1에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 8은 본 발명의 실시예 1에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 9는 본 발명의 실시예 2에 따른 메모리 셀의 구조를 나타내는 단면도.
도 10은 본 발명의 실시예 3에 따른 메모리 셀의 구조를 나타내는 단면도.
도 11은 본 발명의 실시예 4에 따른 메모리 셀의 구조를 나타내는 단면도.
도 12는 본 발명의 실시예 4에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 13은 본 발명의 실시예 4에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 14는 본 발명의 실시예 4에 따른 메모리 셀의 변형을 나타내는 단면도.
도 15는 본 발명의 실시예 4에 따른 메모리 셀의 변형의 제조 방법을 공정순으로 나타내는 단면도.
도 16은 본 발명의 실시예 4에 따른 메모리 셀의 변형의 제조 방법을 공정순으로 나타내는 단면도.
도 17은 본 발명의 실시예 4에 따른 메모리 셀의 변형의 제조 방법을 공정 순으로 나타내는 단면도.
도 18은 본 발명의 실시예 5에 따른 메모리 셀의 구조를 나타내는 단면도.
도 19는 본 발명의 실시예 5에 따른 메모리 셀의 구조를 나타내는 단면도.
도 20은 본 발명의 실시예 5에 따른 메모리 셀의 등가 회로를 나타내는 회로도.
도 21은 본 발명의 실시예 5에 따른 메모리 셀의 제1 제조 방법을 나타내는 단면도.
도 22는 본 발명의 실시예 5에 따른 메모리 셀의 제2 제조 방법을 나타내는 단면도.
도 23은 본 발명의 실시예 5에 따른 메모리 셀의 제3 제조 방법을 나타내는 단면도.
도 24는 본 발명의 실시예 5에 따른 메모리 셀의 제4 제조 방법을 공정순으로 나타내는 단면도.
도 25는 본 발명의 실시예 5에 따른 메모리 셀의 제4 제조 방법을 공정순으로 나타내는 단면도.
도 26은 본 발명의 실시예 5에 따른 메모리 셀의 제4 제조 방법을 공정순으로 나타내는 단면도.
도 27은 본 발명의 실시예 5에 따른 메모리 셀의 제4 제조 방법을 공정순으로 나타내는 단면도.
도 28은 본 발명의 실시예 5에 따른 메모리 셀의 변형을 나타내는 단면도.
도 29는 본 발명의 실시예 5에 따른 메모리 셀의 변형을 나타내는 단면도.
도 30은 본 발명의 실시예 6에 따른 메모리 셀의 구조를 나타내는 단면도.
도 31은 본 발명의 실시예 6에 따른 메모리 셀의 등가 회로를 나타내는 회로도.
도 32는 본 발명의 실시예 6에 따른 메모리 셀의 동작을 설명하기 위한 회로도.
도 33은 본 발명의 실시예 6에 따른 메모리 셀의 동작을 나타내는 타이밍차트.
도 34는 본 발명의 실시예 6에 따른 메모리 셀의 동작을 나타내는 타이밍차트.
도 35는 본 발명의 실시예 6에 따른 메모리 셀의 동작을 나타내는 타이밍차트.
도 36은 본 발명의 실시예 6에 따른 메모리 셀의 동작을 나타내는 타이밍차트.
도 37은 본 발명의 실시예 6에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 38은 본 발명의 실시예 6에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 39는 본 발명의 실시예 6에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 40은 본 발명의 실시예 6에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 41은 본 발명의 실시예 6에 따른 메모리 셀의 변형을 나타내는 단면도.
도 42는 본 발명의 실시예 6에 따른 메모리 셀의 변형을 나타내는 단면도.
도 43은 본 발명의 실시예 7의 배경을 나타내는 단면도.
도 44는 본 발명의 실시예 7의 배경을 나타내는 단면도.
도 45는 본 발명의 실시예 7에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 46은 본 발명의 실시예 7에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 47은 본 발명의 실시예 7에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 48은 본 발명의 실시예 7에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 49는 본 발명의 실시예 7에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도.
도 50은 종래의 기술을 나타내는 회로도.
도 51은 본 발명이 적용되는 메모리 셀의 형태를 예시하는 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
1 : 반도체 기판
3 : 게이트 절연막
5, 6a, 6b : 소스/드레인 영역
9a, 9b : 트렌치
10a ∼ 10c : 패드
11a, 11b : 스토리지 노드
12, 112, 212 : 층간 절연막
15a, 15b : 하부 전극
16 : 커패시터 유전체막
17 : 셀 플레이트
18a, 18b : 커패시터
22, 23 : 공동
24, 26 : n형 소스/드레인 영역
25, 36 : p형 채널 영역
30 : 붕소 이온
33 : 레지스트
34, 38, 39, 41, 62, 64 : n+형 소스/드레인 영역
35, 37 : n-형 소스/드레인 영역
40, 63 : n-형 채널 영역
58 : 실리콘 질화 산화막
59 : 도핑된 비정질 실리콘
91a, 91b : 트랜지스터
92a, 92b, 93a, 93b, 95a, 95b, 192a, 292a : 종형 트랜지스터
401a, 401b, 403a, 403b : 게이트 전극
701a, 701b, 703a, 703b : 절연막
A. 본 발명이 적용되는 메모리 셀의 형태:
본 발명의 실시예에 대하여 상세하게 진술하기 전에 본 발명이 적용되는 메모리 셀의 형태의 일례에 대하여 설명한다.
도 51은 한쌍의 메모리 셀의 구성의 단면을 나타내는 모식도이다. 여기서 나타내는 한쌍의 메모리 셀은 동일 비트선(13)에 공통으로 접속되며, 비트선(13)은 단면으로부터 지면 깊이측에 위치하므로 파선으로 나타내고 있다.
적어도 표면이 p형인 반도체 기판(1)의 주요면 내에서 메모리 셀의 각각에 대응하여 설치되는 n형의 MOS 트랜지스터(91a, 91b)와, 이것을 주위와 전기적으로 분리 절연하는 STI(Shallow Trench Isolation)를 형성하고 있는 소자 분리 절연막(2)이 형성되고 있다.
MOS 트랜지스터(91a)는 게이트 절연막(3)과, 그 위에 설치되며 도 50에서의 워드선(204)의 기능을 다하는 게이트 전극(401a)를 가지고 있다. 마찬가지로 하여 MOS 트랜지스터(91b)는 게이트 절연막(3)과 게이트 전극(401b)을 가지고 있다. MOS 트랜지스터(91a)는 한쌍의 소스/드레인 영역(5, 6a)을 가지고 있으며, MOS 트랜지스터(91b)는 한쌍의 소스/드레인 영역(5, 6b)을 가지고 있다. 즉 동일한 비트선(13)에 접속되는 MOS 트랜지스터(91a, 91b)는 소스/드레인 영역(5)을 공유하고 있다.
도면 중, 게이트 전극(401a, 401b) 이외에도 소자 분리 절연막(2) 상에는 나타나지 않은 메모리 셀의 워드선인 게이트 전극(402a, 402b)이 부설되어 있다. 게이트 전극(402a, 402b, 401a, 401b)은 각각 절연막(702a, 702b, 701a, 701b)에서 측벽을 포함하여 덮어져 있다. 절연막(701a, 701b, 702a, 702b)과 반도체 기판[1 ; 소스/드레인 영역(5, 6a, 6b) 및 소자 분리 절연막(2)을 포함한다] 간에는 모두 절연막(8)이 설치되고 있다.
절연막(702a, 701a) 간에는 패드(10a)가 절연막(702b, 701b) 간에는 패드(10b)가 절연막(701a, 701b) 간에는 패드(10c)가 각각 설치되고 있다. 패드(10a, 10b, 10c)는 각각 소스/드레인 영역(6a, 6b, 5)에 접촉하고 있다. 패드(10a ∼ 10c)는 인이나 비소 등의 n형 불순물을 포함하는 폴리실리콘으로 형성되며, 그 저항을 내리기 위하여 통상 5×1020/㎤ 이상의 농도의 인이나 비소가 도핑되어 있다.
반도체 기판(1), 절연막(701a, 701b, 702a, 702b), 패드(10a ∼ 10c)는 층간 절연막(12)에 의해서 더욱 그 위를 실리콘 질화막(14)으로 덮고 있으며, 층간 절연막(12), 실리콘 질화막(14)에는 패드(10a, 10b)에 각각 도달하는 트렌치(9a, 9b)가 관통하여 열려져 있다. 그리고 트렌치(9a, 9b) 내에는 각각 패드(10a, 10b)에 접촉하고 또한 실리콘 질화막(14)으로부터 노출하는 스토리지 노드(11a, 11b)가 형성되어 있다. 또한 단면에는 나타나지 않았지만, 비트선(13)이 층간 절연막(12) 중에 부설되며 패드(10c)와 접속되어 있다. 스토리지 노드(11a, 11b)는 인이나 비소 등의 n형 불순물을 포함하는 폴리실리콘으로 형성되며, 그 저항을 내리기 위하여 통상 1×1020/㎤ 이상의 농도의 인이나 비소가 도핑되어 있다.
실리콘 질화막(14) 상에는 오목형의 하부 전극(15a, 15b)이 각각 스토리지 노드(11a, 11b)에 접촉하여 설치되고 있다. 하부 전극(15a, 15b)은 폴리실리콘으로 형성되며 공핍화하지 않도록 통상은 4×1020/㎤ 이상의 농도의 인이 도핑되어 있다. 또한, 표면적을 크게 하기 위해서 조면화 폴리실리콘(20)에 의해서 요철이 형성된다.
실리콘 질화막(14), 하부 전극(15a, 15b)은 커패시터 유전체막(16)으로 덮어져 있으며 커패시터 유전체막(16)은 또한 셀 플레이트(17)로 덮어져 있다. 하부 전극(15a), 커패시터 유전체막(16), 셀 플레이트(17)는 커패시터(18a)를, 하부 전극(15b), 커패시터 유전체막(16), 셀 플레이트(17)는 커패시터(18b)를, 각각 형성하고 있다. 셀 플레이트(17)는 n형 불순물을 포함하는 폴리실리콘이나 비정질 실리콘으로 형성되며, 커패시터(18a, 18b)의 상부 전극으로서 기능한다. 커패시터(18a, 18b)는 층간 절연막(19)에 의해서 덮어져 있다.
이상과 같이, 도시된 한쌍의 메모리 셀은 비트선(13)과 소스/드레인 영역(5)이 접속되는 위치 즉 도면 중의 가상선 QQ에 대하여 거의 좌우대칭으로 형성된다. 따라서, 이하의 설명에서는 간단하게 하기 위해서 주로 도면 상 가상선 QQ의 좌측의 구성에 대하여 설명을 행한다. 단지, 가상선 QQ의 우측의 구성에 대해서도 마찬가지의 설명이 해당된다. 또한 부호의 말미의 a, b를 생략하여 설명을 행하는 경우가 있다. 즉 말미에 a, b가 없는 부호를 이용하여 이루어진 설명은 동일 부호의 말미에 a, b를 부가한 부호가 존재하는 경우, 그 부호에 대해서도 해당된다.
기억 정보로서 커패시터(18)에 축적된 전하는 소스/드레인 영역(5, 6)과 반도체 기판(1) 간의 np 접합 부분 혹은 커패시터 유전체막(16) 등에서의 누설 전류 등에 의해 점차로 방전하게 된다. 그래서 DRAM에서 기억을 계속 유지하기 위해서 적시 커패시터(18)로 전하를 주입하는 리프레시 동작이 필요해진다.
예를 들면 반도체 기판(1)의 전위가 -1V로 설정되어 있으며, 포즈 시에는 게이트 전극(401)의 전위가 0V로 설정된다. 커패시터(18)에 정공이 축적되어 있는 상태에서는 커패시터(18)의 하부 전극(15)의 전위는 2V에서, 비트선(13)의 전위가 1V이다. 그러나 커패시터(18)에 축적된 정공이 누설 전류로서 반도체 기판(1)으로 흐름에 따라서 커패시터(18)가 지지하는 전압은 내려가고, 즉 전자 전류가 누설 전류로서 반도체 기판(1)으로부터 커패시터(18)로 흐름으로써 커패시터(18)의 전압이 내려가서 정보가 소실된다.
이러한 정보의 소실을 회피하기 위해서, 게이트 전극(401)을 선택하고, 소스/드레인 영역(5)의 전위를 상승시켜서 커패시터(18)에 축적된 정보의 판독 및 기록을 행하는 리프레시 동작이 행해진다. 예를 들면 기록 시에는 반도체 기판(1)의 전위가 -1V로 설정된채로 게이트 전극(401)을 전원 전위 2V에서부터 승압하여 4V로, 비트선(13)의 전위를 2V로 각각 설정한다. 이러한 상태에서는 전자가 커패시터(18)에서부터 반도체 기판(1)으로 빠져나감으로서, 하부 전극(15)의 전위는 전원 전위 2V가 된다. 즉, 커패시터(18)에는 정공이 축적된다.
그리고, 이하의 실시예에서는 이러한 리프레시 동작을 빈번하게 행하지 않고 해결되도록 반도체 기판(1)과 커패시터(18) 간의 누설 전류를 억제하는 구성을 나타낸다.
B. 커패시터(18)와 소스/드레인 영역(6) 간의 고저항화:
본 절에서 진술되는 실시예는 그 기하학적 배치는 도 51에 도시된 구성과 마찬가지이지만, 커패시터(18)와 소스/드레인 영역(6) 간의 저항을 제어하여 바람직한 효과를 얻는 형태를 나타낸다.
(b-1) 기본적인 사고 방식:
도 1은 본 발명에 따른 메모리 셀(200B)의 등가 회로를 나타내는 회로도이다. 도 50에 도시된 메모리 셀(200A)과 비교하면, 커패시터(201)와 트랜지스터(202) 간에 저항 R1, R2, R3(이하, 이들의 각각의 저항치도 R1, R2, R3으로 한다)이 직렬로 접속되어 있는 점에서 다르다. 도 51과 비교하면, 저항 R1, R2, R3은 각각 패드(10), 스토리지 노드(11), 하부 전극(15)에서의 저항을 나타내고 있다. 또한 접속점 N1, N2, N3, N4, N5, N6은 각각 커패시터 유전체막(16)과 하부 전극(15)과의 접속 개소, 패드(10)와 소스/드레인 영역(6)과의 접속 개소, 게이트 전극(401), 비트선(13), 스토리지 노드(11)와 패드(10)와의 접속 개소, 하부 전극(15)과 스토리지 노드(11)와의 접속 개소에 대응하고 있다.
포즈 시에는 게이트 전극(401)의 전위(접속점 N3의 전위)가 0V로 설정되며, 비트선(13)의 전위(접속점 N4의 전위)가 Vdd/2로 설정된다. 커패시터(18)가 지지하는 전압(접속점 N1의 접지 전위에 대한 전압)은 Vdd이며, 누설 전류 I(이하, 그 크기를 I로 나타낸다)가 흐름으로써, 접속점 N2, N5, N6의 전위는 각각 Vdd-I(R1+R2+R3), Vdd-I(R2+R3), Vdd-IR3이 된다.
그런데 트랜지스터[91 ; 셀 트랜지스터(202)]의 누설 전류의 요인으로서는 그 공핍층 중 SRH(Shockley-Read-Hall) 과정에 의한 생성 전류나 계면 준위나 반도체 기판 중의 준위를 통하여 생성하는 터널 전류(TAT : Trap Assisted Tunneling)에 의한 누설 전류가 있다. 그리고 특히 전계 강도가 높은 게이트단의 영역에서는 후자의 터널 전류에 의한 누설 전류가 지배적이다. 그래서, 접속점 N2, N3 간의 전위차를 작게 하여 누설 전류 I를 작게 할 수 있다.
그러나, 하부 전극(15)은 공핍화를 피하기 위해서 그 불순물 농도를 내리는 것은 바람직하지 않다. 따라서 저항치 R3의 값을 내리는 것은 곤란하다. 그래서 본 절에서는 저항치 R2, R1 중 적어도 어느 한쪽을 증대시킨 메모리 셀이 제안된다.
(b-2) 실시예 1.
본 실시예에서는 하부 전극(15)의 저항치 R3을 낮게하면서, 패드(10)의 저항치 R1을 높게함으로서 도 1의 접속점 N2의 전위의 저하를 억제한다.
도 2는 패드(10)가 가지는 불순물 농도와, 120℃에서의 리프레시 포즈 시간과의 관계를 시뮬레이션한 그래프이다. 하부 전극(15)의 불순물 농도는 공핍화를 피하기 위해서 4×1020/㎤ 이상으로 예를 들면 8×1020/㎤으로 설정된다. 마찬가지로 하여 스토리지 노드(11)의 인 농도는 예를 들면 4×1020/㎤로 설정된다.
한편, 패드(10)의 불순물 농도가 낮으며 5×1017/㎤ 정도 이하에서는 메모리 셀의 판독 동작이나 리프레시 동작에서의 전위의 전달을 신속하게 행할 수 없으며 리프레시 포즈 시간은 오히려 짧아진다. 그 한편, 패드(10)의 불순물 농도를 높이면 저항치 R1이 작아지므로 포즈 시에의 누설 전류가 증대하고, 1×1020/㎤ 이상으로 하면 리프레시 포즈 시간이 저하하는 경향이 현저하다. 따라서 패드(10)의 불순물 농도는 5×1017∼ 1×1020/㎤ 정도로 설정하는 것이 바람직하다. 그 중에서도, 1×1018∼ 5×1019/㎤의 범위는 가장 리프레시 포즈 시간이 길어져서 바람직하다. 특히 포즈 시에 패드(10)가 공핍화하는 것이 누설 전류를 저하시키는 점에서 바람직하다. 예를 들면 패드(10)의 인 농도는 1×1019/㎤로 설정된다.
이와 같이 저항 R1을 높임으로써 R1+R2+R3의 값을 종래에서부터도 높일 수 있다. 더구나 패드(10) 중 적어도 일부가 공핍화함으로써, 패드(10)를 끼워서 인접하는 게이트 전극(401, 402) 간의 기생 용량이 감소하게 되며 워드선으로서 기능하는 이들에서의 신호의 지연을 짧게 한다는 효과도 있다.
반대로, 스토리지 노드(11)가 가지는 인 농도를 작게 하며, 예를 들면 8×1019∼ 1×1020/㎤로 설정하여 저항치 R2를 높여도 좋다. 이 경우에도 스토리지 노드(11)의 일부가 공핍화하는 것이 저항치 R2를 높여서 누설 전류를 저하시키는 점에서 바람직하다. 그리고 이 경우에는 비트선(13)과 스토리지 노드(11) 간의 기생 용량이 감소하게 되며 비트선(13)에서의 신호의 지연을 짧게 한다는 효과도 있다. 물론, 저항치 R2, R1의 양쪽을 높여도 좋다.
또, 예를 들면 특개평 9-298278호 공보에서는 도 51에 의거하여 말하면, 커패시터(18)의 하부 전극(15)과 스토리지 노드(11)의 내부를 일체로 하고, 스토리지 노드(11)의 층간 절연막(12)에 가까운 측을 수십 ㎚ 정도의 두께에 걸쳐서 불순물 농도를 낮춘 구성이 나타나고 있다. 또한 이 불순물 농도가 낮은 비정질 실리콘은 패드(10)를 통하지 않고 직접적으로 소스/드레인(6)에 접촉하는 구성이 나타나고 있다.
그러나, 스토리지 노드(11)에서 불순물 농도에 차를 두지 않고 본 실시예와 같이 하부 전극(15)과 스토리지 노드(11)와의 불순물 농도에 차를 두는 쪽이 바람직하다. 하부 전극(15)을 형성한 후에 행해지는 CVD(Chemical Vapor Deposition)법의 실행, 열처리(후술한다)에 의해서 하부 전극(15)으로부터 스토리지 노드(11)로 불순물 농도가 확산하여도 통상은 스토리지 노드(11)의 길이가 길기 때문에 저항치 R2, R1에 미치는 영향은 작다.
도 3 내지 도 8은 본 실시예에 따른 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도이다. 예를 들면 실리콘을 주성분으로 하는 p형의 반도체 기판(1)을 준비하고, 그 주표면에 소자 분리 절연막(2)을 예를 들면 실리콘 산화막으로 형성하고, 외부로부터 전기적으로 분리되는 활성 영역을 둘러싼다. 그리고, 반도체 기판(1)의 주표면 내에 웰 불순물층, 채널 컷트 불순물층, 채널 불순물층을 형성한다. 단지 도면에서는 이들의 불순물층의 표시는 생략하고 있다.
다음에 전면에 게이트 절연막(3)을 약 50 ∼ 80㎚의 막 두께로 형성 후, 막 두께 200㎚의 게이트 전극 재료를 퇴적시켜서, 또한 막 두께 100㎚의 절연막(220)을 퇴적시킨다. 이들의 막은 CVD 장치로 퇴적한다. 게이트 전극 재료로서는 예를 들면 인 도핑된 폴리실리콘, 인 도핑된 비정질 실리콘, WSix/ 인 도핑된 폴리실리콘의 2층 구조(x=2 ∼ 3), WSix/ 인 도핑된 비정질 실리콘의 2층 구조 중 어느 하나를 채용할 수 있다. 또한 금속 예를 들면 동이나 텅스텐을 채용할 수 있다. 인을 도핑하기 위해서는 CVD 장치의 반응실 내에서 SiH4가스와 함께 PH3가스를 흘리면 좋다.
그리고 절연막(220) 상에 레지스트를 도포하고, 전사 공정을 거쳐서 패터닝을 실시한다. 절연막(220)은 전사 공정의 노광 시의 헐레이션에 의한 레지스트가 가늘어지는 것을 방지하는 기능이 있다. 그리고 패터닝된 레지스트를 마스크로 하여, 반응성 이온 에칭에 의해 게이트 전극 재료와 절연막(220)을 패터닝하고, 워드선으로서 기능하는 게이트 전극(402a, 401a, 401b, 402b)을, 반도체 기판(1)의 두께에 수직인 방향으로 이 순서대로 배치한다. 반응성 이온 에칭 시에 오버에칭으로 함으로써 절연막(220) 상의 레지스트는 제거된다.
다음에 게이트 전극(401, 402)을 마스크로 하여 자기 정합적으로, 예를 들면 인이온을 주입하여 소스/드레인 영역(5, 6)을 형성하고, 도 3에 도시되는 구조가 얻어진다. 또 이들의 형성은 n형 불순물을 p형의 반도체 기판(1)으로 도입하면 만족되며, 다른 방법 예를 들면 플라즈마 도핑법이나 클러스터 이온빔법을 채용할 수 있다. 절연막(220)은 반응성 이온 에칭에서의 게이트 전극 재료의 손상, 이온 주입 시에서의 게이트 전극(401, 402)의 손상을 억제하는 기능이 있다.
다음에, 예를 들면 질소 분위기 하, 900℃에서의 30초 간의 RTA(Rapid Thermal Anneal)를 실시하고, 반도체 기판(1) 중에 주입된 불순물을 전기적으로 활성화시킨다. 이 때 게이트 전극(401, 402)의 측벽 및 정상면이 질화된다. 더 드라이 산소 분위기 하, 1000℃에서의 20초 간의 RTA를 실시한다. 이에 따라, 주로 반도체 기판(1)의 표면이 산화된다. 이 때, 게이트 전극(401, 402)의 측벽의 표면은 이미 질화되어 있기 때문에 거의 산화되지 않는다.
이상의 처리에서 얻어진 구성의 전면에, 절연막으로서 예를 들면 실리콘 질화막을 퇴적하고, 반응성 이온 에칭을 실시하여 해당 실리콘 질화막과 반도체 기판(1)의 표면에 형성된 산화막을 제거한다. 이에 따라, 도 4에 도시된 바와 같이, 게이트 전극(402a, 401a, 401b, 402b) 각각에 대하여 절연막(702a, 701a, 701b, 702b)이 또한 이들과 반도체 기판(1) 간에 절연막(8)이 형성된다. 전술한 예에서는 절연막(701, 702)이 질화 실리콘을 절연막(8)이 산화 실리콘을 각각 재료로 하고 있다.
절연막(701, 702)과 반도체 기판(1) 간에 절연막(8)을 개재시키는 것은 이하의 이유에 따른다. 즉, 질화 실리콘인 절연막(701, 702)이 p형 실리콘을 주성분으로 하는 반도체 기판(1)에 직접적으로 접촉하면, 양자가 만드는 계면에서의 준위의 밀도가 커진다. 이 계면 준위 밀도가 커지면 트랜지스터(91)의 핫캐리어 내성이 저하하고 신뢰성이 열화하는 문제가 생긴다. 실리콘과의 계면 준위 밀도가 낮은 재료인 산화 실리콘을 절연막(701, 702)에 채용하는 것은 후술되는 이유에 의해 바람직하지 않다. 따라서 실리콘과의 계면 준위 밀도가 낮은 재료, 예를 들면 산화 실리콘으로 이루어지는 절연막(8)을 반도체 기판(1) 상에 설치하고나서 절연막(701, 702)을 질화 실리콘으로 형성할 필요가 있다.
다음에, 예를 들면 실리콘 산화막을 전면에 퇴적하고 또한 레지스트를 도포하고, 소자 분리 절연막(2)의 상측이 피복되도록 레지스트를 패터닝한다. 패터닝된 레지스트를 마스크에 이용한 웨트 에칭으로 소스/드레인 영역(5, 6) 상에 있는 실리콘 산화막만을 제거하고 소스/드레인 영역(5, 6)의 표면을 노출시킨다. 이에 따라 도 5에 도시된 바와 같이, 활성 영역에서 보아서 절연막(702a, 702b)보다도 외측에 실리콘 산화막(12d)으로서 설치할 수 있다. 그리고 이 처리를 행할 때에 절연막(701, 702)이 손상되지 않도록 하기 위해서는 절연막(701, 702)에 산화 실리콘을 채용하는 것은 바람직하지 않다.
다음에, 인을 도핑한 도핑된 비정질 실리콘을 CVD 장치로 퇴적한다. 도핑되는 인의 농도는 이미 설명한 바와 같다. 다음에 실리콘 산화막(12d)과, 절연막(701, 702) 중 게이트 전극(401, 402)의 상부에 퇴적된 부분을 스토퍼로 한 CMP(Chemical Mechanical Polish) 처리를 실시하여 패드(10a, 10b, 10c)를 형성한다. 이에 따라 도 5에 도시된 구조가 얻어진다. 패드(10a, 10b, 10c)의 높이(두께)는 적어도 150㎚ 이상있다.
다음에, 예를 들면 CVD 장치의 반응실 중에서 1×10-6Torr 정도로 배기하여 550 ∼ 600℃ 정도로 열처리를 행하면, 반도체 기판(1)을 시드 결정으로서 패드(10a, 10b, 10c)는 고상 성장하고 그 결정성이 높아진다. 이 때 절연막(701, 702)에 존재하는 복수의 결정핵으로부터 성장한 결정과, 반도체 기판(1)의 결정핵으로부터 성장한 결정이 부딪쳐서 일단 그레인 경계를 형성하여 도핑된 폴리실리콘이 형성된다. 그러나 더 수시간 열처리함으로써, 그레인 경계가 거의 없는 거의 완전 결정에 가까운 도핑된 실리콘을 얻을 수 있다.
비정질 실리콘을 결정화하기 위해서는 그외에 질소 분위기 중에서 550 ∼ 700℃의 온도 하에서의 수시간의 열처리를 채용할 수 있다. 또한, CVD 조건을 제어함으로써 일단 비정질 실리콘을 형성하지 않고 선택 에피택셜 성장에 의해서 도핑된 폴리실리콘을 형성하여 패드(10a, 10b, 10c)를 얻을 수 있다.
패드(10a, 10b, 10c)는 이미 상술한 바와 같이 불순물 농도가 낮게 설정되므로, 반도체 기판(1)과 패드(10a, 10b, 10c)의 계면 간에 존재하는 컨택트 저항이 커진다. 이 컨택트 저항을 내리기 위해서 예를 들면 도 4에 도시하는 구조로 자기 정합적으로 반도체 기판(1)의 표면에 인을 이온 주입하여도 좋다.
다음에 도 5에 도시된 구조 상에 예를 들면 실리콘 산화막(12e)을 퇴적하고, 그 후, 비트선(13)을 예를 들면 텅스텐과 질화 티탄의 2층으로 구성하고, 또한 실리콘 산화막(12f)과 실리콘 질화막(14)을 퇴적한다. 실리콘 산화막(12d, 12e, 12f)은 층간 절연막(12)을 구성한다.
다음에, 실리콘 질화막(14) 상에 레지스트를 도포 후, 전사 공정을 거쳐서 패터닝을 행한다. 패터닝된 레지스트를 마스크에 이용하여 반응성 이온 에칭을 행함으로써, 실리콘 질화막(14) 및 층간 절연막(12)에 트렌치(9)를 형성한다. 실리콘 산화막인 층간 절연막(12)과, 실리콘인 패드(10) 간의 에칭의 선택비는 크므로 패드(10) 상에서 에칭은 정지한다.
마스크로 하여 이용된 레지스트를 제거하고, CVD 장치를 이용하여 트렌치(9)를 도핑된 비정질 실리콘으로 매립한다. 다음에, CMP 처리에 의해 실리콘 질화막(14)을 스토퍼로 하여 도핑된 비정질 실리콘의 상면을 평탄화하여 스토리지 노드(11)를 형성한다. 이에 따라 도 6에 도시된 구조를 얻을 수 있다.
또, 패드(10)와 스토리지 노드(11) 간에 존재하는 컨택트 저항을 저감하기 위해서 트렌치(9)를 통하여 예를 들면 인을 패드(10)의 상면에 이온 주입하여도 좋다.
또한, 실리콘 산화막(12d, 12e, 12f)은 TEOS(tetraethylorthosilicate)나 BPTEOS(boro-phospho tetraethylorthosilicate)를 이용하여 형성할 수 있으며 비소나 질소나 수소를 포함하고 있어도 좋다.
다음에 도 6에 도시된 구조 상에 예를 들면 TEOS를 이용하여 형성된 절연막(21)을 퇴적 후, 패터닝된 레지스트를 형성하고 이것을 마스크로 한 반응성 이온 에칭을 행하여 적어도 스토리지 노드(11) 상의 절연막(21)을 제거하고, 스토리지 노드(11) 상에 오목부를 형성한다. 그 후, 도핑된 폴리실리콘을 퇴적하고 그 표면에 조면화 폴리실리콘(20)을 퇴적한다. 다음에, 절연막(21)을 스토퍼로 한 CMP 처리를 행함으로써, 오목부에만 도핑된 폴리실리콘을 설치하여, 조면화 폴리실리콘(20)이 부착된 하부 전극(15)을 형성한다. 이에 따라 도 7에 도시된 구조를 얻을 수 있다. 조면화 폴리실리콘(20)을 부가함으로써, 하부 전극(15)의 표면적을 실질적으로 증대시켜서 커패시터(18)의 용량을 약 2배로 증대시킬 수 있다.
조면화 폴리실리콘(20)의 형성은 예를 들면 다음과 마찬가지로 하여 행해진다. 우선, 550 ∼ 570℃의 온도, 0.1 ∼ 0.5mTorr의 압력에 유지된 CVD 장치의 반응실 내에서 하부 전극(15)의 표면에 SiH4가스를 조사한다. 이 과정에서 하부 전극(15)의 표면에 실리콘의 핵이 형성된다. 다음에, SiH4를 배기하여 반응실 내를 1×10-7Torr 정도까지 감압한다. 온도를 550 ∼ 570℃ 정도로 유지하고, 30분 ∼ 1시간 정도 열처리를 실시하면, 하부 전극(15)의 표면에 조면화 폴리실리콘(20)이 형성된다. 조면화 폴리실리콘(20)도 하부 전극(15)과 마찬가지로 도핑되어 있다.
다음에 절연막(21)을 에칭으로써 제거하고, 그 후 커패시터 유전체막(16)을 퇴적하여 도 8에 도시된 구조를 얻는다. 유전체막의 재료로서 실리콘 질화막, 질화실리콘 산화막, 실리콘 산화막, Al2O3막, TiN/Ta2O5/TiN 3층막, BST(BaSrTiO3)를 채용할 수 있다.
그 후, 인을 도핑한 폴리실리콘 혹은 인을 도핑한 비정질 실리콘을 퇴적하여 셀 플레이트(17)를 형성하고 도 51에 도시된 구조를 얻을 수 있다.
또, 패드(10a, 10b, 10c)나 스토리지 노드(11)나 하부 전극(15) 중의 불순물을 전기적으로 활성화시키기 위해서, 전술한 공정에서 수시로 RTA 등의 열처리가 실시된다. 특히 하부 전극(15)은 그 중의 불순물이 충분하게 활성화되지 못으면 공핍화가 일어나서 커패시터(18)의 용량을 충분하게 확보할 수 없다는 문제가 있으므로 활성화를 위한 열처리는 필수이다.
(b-3) 실시예 2.
본 실시예에서는 불순물 농도를 제어하는 것은 아니고, 기하학적 형상을 제어하여 스토리지 노드(11)의 저항치 R2를 낮게 함으로서, 도 1의 접속점 N2의 전위의 저하를 억제한다.
도 9는 본 실시예에 따른 메모리 셀의 구조를 나타내는 단면도이다. 도 51의 구조에서, 스토리지 노드(11)에 공동(22)을 형성한 점에서 특징적으로 다르다. 인을 도핑한 비정질 실리콘으로 트렌치(9)를 매립할 때, CVD 장치의 반응실 중 SiH4가스의 유량, 온도, 가스의 분압, 퇴적 시간 등을 조절함으로써 공동(22)을 형성할 수 있다. 공동(22)이 생긴 메카니즘은 CVD 장치에서 비정질 실리콘을 퇴적하는 과정에서, 트렌치(9)의 내측이 비정질 실리콘으로 매립되기 전에 트렌치(9)의 개구 부분이 퇴적된 비정질 실리콘으로 덮어지기 때문이다.
그후에 트렌치(9)에 설치된 비정질 실리콘의 결정성을 높이는 처리는 실시예 1에서 나타낸 방법을 채용할 수 있다.
스토리지 노드(11)에서, 전류를 흘리지 않는 공동(22)이 존재하기 때문에, 스토리지 노드(11)의 저항치 R2를 증대시킬 수 있다. 따라서 리프레시 포즈 시에 누설 전류에 기인하는 전압 강하를 크게할 수 있으며, (b-1)에서 진술한 이유에 의해 리프레시 포즈 시간이 긴 DRAM 셀을 실현할 수 있다.
(b-4) 실시예 3.
본 실시예에서는 불순물 농도를 제어하지 않고 기하학적 형상을 제어하여 패드(10)의 저항치 R1을 낮게 함으로서 도 1의 접속점 N2의 전위의 저하를 억제한다.
도 10은 본 실시예에 따른 메모리 셀의 구조를 나타내는 단면도이다. 도 51의 구조에서 패드(10a, 10b)에 공동(23)을 형성한 점에서 특징적으로 다르다. 인을 도핑한 비정질 실리콘으로 절연막(701a, 702a) 간, 절연막(701b, 702b) 간을 매립할 때, CVD 조건을 조절함으로써 공동(23)을 형성할 수 있다. 패드(10c)에서도 공동(23)을 형성하여도 좋다. 공동(23)이 생긴 메카니즘은 공동(22)이 생긴 메카니즘과 마찬가지이다.
패드(10a, 10b)에서 전류를 흘리지 않은 공동(23)이 존재하기 때문에 패드(10)의 저항치 R1을 증대시킬 수 있다. 따라서 실시예 2와 마찬가지로 하여 리프레시 포즈 시간이 긴 DRAM 셀을 실현할 수 있다.
(b-5) 실시예 4.
본 실시예에서도 기하학적 형상을 제어하여 패드(10)의 저항치 R1을 낮게 함으로서 도 1의 접속점 N2의 전위의 저하를 억제한다.
도 11은 본 실시예에 따른 메모리 셀의 구조를 나타내는 단면도이다. 도 51의 구조와 비교하면, 스토리지 노드(11)를 포함시켜서 이보다도 반도체 기판(1)에서부터 먼 구성 부분은 동일하지만 패드(10a, 10b, 10c)의 구조가 다르다.
보다 구체적으로 말하면, 절연막(701, 702) 및 반도체 기판(1)은 층간 절연막(112) 및 그 위의 절연막(114)으로 덮어져 있으며 절연막(701a, 702a) 간에서 패드(10a)가 절연막(701b, 702b) 간에서 패드(10b)가 절연막(701a, 701b) 간에서 패드(10c)가 각각 층간 절연막(112) 및 절연막(114)을 관통하여 설치되고 있다. 이러한 구성 상을 층간 절연막(212) 및 그 위의 절연막(214)이 덮어져 있으며, 각각 패드(10a, 10b)에 접촉하는 스토리지 노드(11a, 11b)가 층간 절연막(212) 및 절연막(214)을 관통하여 설치되고 있다. 층간 절연막(112, 212) 및 절연막(114, 214)은 예를 들면 각각 산화 실리콘, 질화 실리콘으로 형성된다.
즉, 패드(10a, 10b)의 높이를 절연막(701, 702)의 높이보다도 크게 하여 이들을 가지는 저항치 R1을 크게함으로써 실시예 3과 마찬가지로 하여 리프레시 포즈 시간이 긴 DRAM 셀을 실현할 수 있다.
도 12 및 도 13은 도 11에 도시된 구성의 제조 방법을 공정순으로 나타내는 단면도이다. 실시예 1에서 도시된 공정에 의해서 도 4에 도시된 구조를 얻은 후, 전면에 예를 들면 TEOS를 이용하여 실리콘 산화막을 형성하고 또한 그 위에 실리콘 질화막을 퇴적시킨다. 그 위에 패터닝된 레지스트를 형성하고 이것을 마스크로 하여 반응성 이온 에칭을 실시하여 절연막(701a, 702a) 간, 절연막(701b, 702b) 간, 절연막(701a, 701b) 간에 트렌치를 파서 층간 절연막(112) 및 절연막(114)을 설치하고 소스/드레인 영역(5, 6)을 노출시킨다. 그리고 이들의 트렌치를 인을 도핑한 비정질 실리콘으로 충전하고 절연막(114)을 스토퍼로 하는 CMP 처리를 행하여 패드(10a, 10b, 10c)를 형성한다(도 12). 또, 본 실시예에서 패드(10c)는 단면도에 나타나지 않은 형태가 나타나고 있지만, 실시예 1 내지 3과 마찬가지로 단면에 나타나는 형태로 해도 좋다.
그 후, 실시예 1과 마찬가지로 하여 층간 절연막(212), 절연막(214), 스토리지 노드(11), 비트선(13)을 형성한다. 또한 예를 들면 TEOS를 이용하여 형성된 절연막(312)을 퇴적 후, 패터닝된 레지스트를 형성하고, 이것을 마스크로 한 반응성 이온 에칭을 행하여 적어도 스토리지 노드(11) 상의 절연막(312)을 제거하고, 스토리지 노드(11) 상에 오목부를 형성한다. 그 후, 도핑된 폴리실리콘을 퇴적하고, 그 표면에 조면화 폴리실리콘(20)을 퇴적하고, 절연막(312)을 스토퍼로 한 CMP 처리를 행함으로써 오목부에만 도핑된 폴리실리콘을 설치하여, 조면화 폴리실리콘(20) 부착된 하부 전극(15)을 형성한다. 이에 따라 도 13에 도시된 구조를 얻을 수 있다. 그 후, 실시예 1과 마찬가지의 공정을 행하여 도 11에 도시된 구조를 얻을 수 있다.
또, 조면화 폴리실리콘(20)은 하부 전극(15)의 내측뿐만아니라 외측에도 형성할 수 있다. 도 14는 도 11에 도시된 구성에서 조면화 폴리실리콘(20)을 하부 전극(15)의 외측에도 형성한 경우의 형태를 나타내는 단면도이다. 이러한 구성으로는 하부 전극(15)이 실질적인 표면적을 보다 증대시키게 되며 커패시터(18)의 용량치를 보다 증대시킬 수 있다.
도 15 내지 도 17은 도 14에 도시된 구조를 얻는 공정을 순서대로 나타내는 단면도이다. 도 6에 도시된 구조를 얻은 후, 예를 들면 TEOS를 이용하여 형성된 절연막(312)을 퇴적 후, 패터닝된 레지스트를 형성하고, 이것을 마스크로 한 반응성 이온 에칭을 행하여, 적어도 스토리지 노드(11) 상의 절연막(312)을 제거하여, 스토리지 노드(11) 상에 오목부를 형성한다. 그 후, 도핑된 폴리실리콘을 퇴적하여 절연막(312)을 스토퍼로 한 CMP 처리를 행함으로써, 오목부에만 도핑된 폴리실리콘을 설치하여 하부 전극(15)을 얻을 수 있다(도 15).
그 후, 에칭으로써 절연막(312)을 전부 제거하여 도 16에 도시되는 구조를 얻고나서, 실시예 1에서 나타낸 조면화의 처리를 실시함으로써, 도 17에 도시된 바와 같이 하부 전극(15)의 내면 및 외면에 조면화 폴리실리콘(20)을 얻을 수 있다.
이와 같이 조면화 폴리실리콘(20)을 하부 전극(15)의 외측에도 형성하는 것은 실시예 1 내지 실시예 3에서 적용할 수 있는 것은 물론이며, 다음 절 C에서 설명되는 실시예에서도 적용할 수 있다.
(b-6) 그 밖의 변형.
상기 실시예에서는 패드(10) 및 스토리지 노드(11)의 저항을 증가시키는 형태에 대하여 나타내었다. 그러나, 패드(10)와 소스/드레인 영역(6) 간, 패드(10)와 스토리지 노드(11) 간, 스토리지 노드(11)와 하부 전극(15) 간에 존재하는 컨택트 저항을 의도적으로 높게 설정함으로써 상기 실시예의 효과를 얻는 것이 가능하다.
C. 커패시터(18)와 소스/드레인 영역(6) 간으로의 새로운 트랜지스터의 개삽:
본 절에서 진술되는 실시예는 패드(10a, 10b) 대신에 트랜지스터를 설치하고 포즈 시에는 이것을 오프함으로써 누설 전류를 억제하는 형태를 나타낸다.
(c-1) 실시예 5.
도 18은 본 발명의 실시예 5에 따른 메모리 셀의 한쌍분의 구성을 나타내는 단면도이다. 도 51에 도시된 구성과 비교하여 패드(10a, 10b)를 각각 종형 MIS 트랜지스터(92a, 92b)에 치환한 구성을 포함하고 있다.
도 19는 도 18에서 MIS 트랜지스터(92a)의 근방의 영역 S를 확대하여 나타내는 단면도이다. MIS 트랜지스터(92a)는 절연막(701a, 702a) 간에 반도체 기판(1)에 가까운 측에서부터 n형 소스/드레인 영역(26), p형 채널 영역(25), n형 소스/드레인 영역(24)의 적층 구성을 포함하고 있다. 그리고 소스/드레인 영역(24)에는 스토리지 노드(11a)가 접촉하고 n형 소스/드레인 영역(26)에는 소스/드레인 영역(6a)이 접촉되고 있다.
절연막(701a)은 트랜지스터(92a)의 게이트 절연막으로서도 기능하고 트랜지스터(92a)는 게이트 전극(401a)에 인가되는 전위에 의해서 온/오프가 제어된다.
도 20은 상기한 구성의 1개의 메모리 셀(200C)의 등가 회로를 나타내는 회로도이다. 트랜지스터(202, 310) 및 커패시터(201)는 각각 도 19의 트랜지스터(91a, 92a) 및 커패시터(18a)에 상당한다. 또한 접속점 N1, N2, N3, N4는 각각 하부 전극(15a), 소스/드레인 영역(6a), 게이트 전극(401a), 소스/드레인 영역(5)에 상당한다. 단지 스토리지 노드(11a) 및 패드(10c)의 저항은 무시하고 있다.
전원 전위 Vdd를 예를 들면 2V로 한다. 트랜지스터(91a)와 커패시터(18a)로 구성되는 메모리 셀에 정보가 기록되는 경우, 예를 들면 트랜지스터(91a)의 소스/드레인 영역(6a)의 전위가 0V로, 비트선(13)의 전위가 2V로, 게이트 전극(401a)의 전위가 4V로 각각 설정된다. 이 조건 하에서는 트랜지스터(91a)의 채널 영역(28)과 트랜지스터(92a)의 채널 영역(25)이 각각 게이트 절연막(3)과 절연막(701a)에 따라서 반전층을 형성한다. 따라서, 전자는 하부 전극(15a)에서 스토리지 노드(11a), 트랜지스터(92a)를 통하여 반도체 기판(1)으로 흐르기 때문에 하부 전극(15a)의 전위는 2V가 되며 커패시터(18a)로 정보가 기록된다.
한편, 메모리 셀이 포즈 상태인 경우, 예를 들면 반도체 기판(1)의 전위가 -1V로 유지된채로 게이트 전극(401a)의 전위(도 20의 접속점 N3의 전위)가 0V, 비트선(13)의 전위(도 20의 접속점 N4의 전위)가 1V(=Vdd/2)로 각각 설정된다. 이 경우 하부 전극(15a)의 전위(도 20의 접속점 N1의 전위)는 2V(=Vdd)이다. 도 20의 접속점 N2의 전위는 트랜지스터[310 ; 도 19의 트랜지스터(92a)]의 포화 전압을 ΔV로서, Vdd-ΔV로서 부여된다.
이미 상술과 같이 트랜지스터(91a)는 그 공핍층 중의 SRH 과정에 의한 생성 전류나 TAT에 의한 누설 전류가 흐를 가능성이 있다. 그러나, 본 실시예의 구성으로는 트랜지스터(91a)와 커패시터(18a) 간에는 트랜지스터(92a)가 개재되어 있으므로, 양쪽이 오프함으로써 도 51에 도시된 구성보다도 누설 전류가 적다. 그 때문에, 리프레시 포즈 시간이 길어지며, 소비 전력이 적으며 또한 메모리에 축적된 정보의 사용 효율을 높이는 반도체 장치를 실현할 수 있다.
또, 상기한 동작에서 트랜지스터(91a)를 구성 요소로 하는 메모리 셀이 절연막(702a)을 통한 게이트 전극(402a)으로부터의 전계에 따라 오동작하지 않도록 게이트 전극(402a)에 대응하는 워드선은 활성화되지 않으며 예를 들면 그 전위가 0V로 설정되는 것이 바람직하다. 또한, 해당 메모리 셀에 대한 워드선이 선택되지 않은 경우에는 게이트 전극(401a, 402a)에 -0.8 ∼ -0.1V의 마이너스 전위를 인가하면, 트랜지스터(92a)의 누설 전류를 더 감소시킬 수 있어 바람직하다.
도 21은 본 실시예에 따른 메모리 셀의 구조를 얻는 제1 제조 방법을 나타내는 단면도이다. 실시예 1에서 나타낸 공정에 의해 도 5에 도시된 구조를 얻은 후, 레지스트를 도포하고 전사 공정을 거쳐서, 이것을 패터닝하여 마스크(29)를 형성한다. 마스크(29)는 패드(10a, 10b)만을 노출시킨다. 다음에, 마스크(29)를 통하여 붕소 혹은 BF2의 이온(30)을 패드(10a, 10b)로 주입하고, p형의 채널 영역(25)을 형성한다. 이에 따라, 패드(10a, 10b)는 채널 영역(25)보다도 반도체 기판(1)에 가까운 측에 소스/드레인 영역(26)을 먼측에 소스/드레인 영역(24)을 각각 가지는 트랜지스터(92a, 92b)가 된다.
트랜지스터(92)의 소스/드레인 영역(24, 26)은 패드(10a, 10b, 10c)를 형성하는 공정에서, 인을 예를 들면 1×1020/㎤의 거의 일정한 농도로 도핑한 비정질 실리콘을 퇴적한 것을 그대로 사용한다. 혹은 도 21에서 더 인을 이온 주입하고, 소스/드레인 영역(24)의 불순물 농도를 소스/드레인 영역(26)의 불순물 농도보다도 높아도 좋다.
그 후, 마스크(29)를 제거하고 실시예 1에서 나타낸 공정에 의해서 실시예 5에 따른 메모리 셀의 구조를 얻을 수 있다.
도 22는 본 실시예에 따른 메모리 셀의 구조를 얻는 제2 제조 방법을 나타내는 단면도이다. 패드(10a, 10b, 10c)를 형성하기 위한 비정질 실리콘을 CVD에 의해서 퇴적하는 공정에서 SiH4와 함께 흘리는 가스를 예를 들면, PH3, B2H6, PH3의 순서대로하면, 인, 붕소, 인의 순서대로 불순물이 도핑되며, 트랜지스터(92)의 소스/드레인 영역(26), 채널 영역(25), 소스/드레인 영역(24)이 순차적으로 형성된다. 도우펀트의 농도는 각 도우펀트 가스의 SiH4에 대한 유량비로 결정된다.
이 제2 제조 방법에 따르면, 스토리지 노드(11a, 11b)에 접촉하는 패드(10a, 10b)뿐만아니라 비트선(13)에 접촉하는 패드(10c)도 종형 트랜지스터에서 교대된다. 이 예와 같이, 비트선(13)에 관해서도 종형 트랜지스터를 형성하여도 좋다. 레지스트를 패터닝할 필요는 없으며 공정이 간략화되는 이점이 있다.
도 23은 본 실시예에 따른 메모리 셀의 구조를 얻는 제3 제조 방법을 나타내는 단면도이다. 실시예 1에서 나타낸 도시된 공정에 의해, 도 5에 도시된 구조를 얻은 후 실리콘 산화막을 퇴적한다. 비트선(13)을 형성 후, 재차 실리콘 산화막을 퇴적하고 층간 절연막(12)을 얻는다. 그 위에 더 실리콘 질화막(14)을 퇴적하고, 패터닝한 레지스트를 마스크로 하여 이용하여 반응성 이온 에칭을 실시하고, 실리콘 질화막(14) 및 층간 절연막(12)을 패드(10a, 10b)의 상측에서 선택적으로 제거하고 트렌치(9a, 9b)를 형성한다. 반응성 이온 에칭은 거의 패드(10a, 10b)의 상면에 그치며 오버 에치함으로써, 실리콘 질화막(14) 상의 레지스트 마스크도 완전하게 제거할 수 있다.
다음에, 트렌치(9)를 통하여 붕소 혹은 BF2의 이온(30)을 패드(10a, 10b)로 주입하고, p형의 채널 영역(25)을 형성한다. 이에 따라 본 실시예의 제1 제조 방법과 마찬가지로 하여 트랜지스터(92)를 형성할 수 있다. 제1 제조 방법과 마찬가지로 하여 소스/드레인 영역(24, 26)은 패드(10a, 10b, 10c)를 형성하는 공정에서 인을 예를 들면 1×1020/㎤의 거의 일정한 농도로 도핑한 비정질 실리콘을 퇴적한 것을 그대로 사용한다. 혹은 도 23에서 더 인을 이온 주입하고, 소스/드레인 영역(24)의 불순물 농도를 소스/드레인 영역(26)의 불순물 농도보다도 높아도 좋다.
이 후, 실시예 1에서 도시된 공정에 의해서 실시예 5에 따른 메모리 셀의 구조를 얻을 수 있다.
도 24 내지 도 27은 본 실시예에 따른 메모리 셀의 구조를 얻는 제4 제조 방법을 나타내는 단면도이다. 실시예 1에서 나타낸 공정에 의해, 도 4에 도시된 구조를 얻은 후, 전면에, 예를 들면 TEOS를 이용하여 실리콘 산화막을 형성하고, 그 위에 패터닝된 레지스트를 형성하고, 이것을 마스크로 하여 웨트 에칭을 실시하여, 절연막(701a, 702a) 간, 절연막(701b, 702b) 간에 트렌치를 파서 실리콘 산화막(12d)를 설치하여 소스/드레인 영역(5, 6)을 노출시킨다.
다음에, CVD 장치를 이용하여 SiH4와 함께 흘리는 가스를 예를 들면, PH3, B2H6, PH3의 순서대로하면, 인, 붕소, 인의 순서대로 불순물이 도핑되며, 트랜지스터(92)의 소스/드레인 영역(26), 채널 영역(25), 소스/드레인 영역(24)이 순차적으로 형성된다. 이 때, 절연막(701a, 701b) 간에 설치된 실리콘 산화막(12d)인 실리콘 산화막(33)의 상측에는 붕소를 포함하는 비정질 실리콘층(125)이 형성된다(도 24).
도우펀트의 농도는 각 도우펀트 가스의 SiH4에 대한 유량비로 결정된다. 예를 들면, 소스/드레인 영역(26)에서는 인의 농도가 1×1019/㎤에 채널 영역(25)에서는 붕소의 농도가 5×1018/㎤에, 소스/드레인 영역(24)은 인의 농도가 2×1019/㎤로 설정된다. 트랜지스터(92)의 임계치 전압은 절연막(701)의 두께와 채널 영역(25)의 막 두께 및 붕소의 농도에 의존한다.
다음에, 절연막(701, 702)의 상부를 스토퍼로서 CMP 처리를 행하고, 실리콘 산화막(12d)과 소스/드레인 영역(24)을 평탄화한다. 이 때, 비정질 실리콘층(125)도 제거된다. 또한 실리콘 산화막(33)을 제거하여 도 25에 도시되는 구조를 얻는다.
다음에, 재차 CVD 장치에서 인을 5×1020/㎤의 농도로 도핑한 비정질 실리콘(54)을 퇴적한다(도 26). 이 공정에서 절연막(701a, 701b) 간이 도핑된 비정질 실리콘으로 충전된다.
재차, CMP 절연막(701, 702)의 상부를 스토퍼로서 CMP 처리를 행하여, 실리콘 산화막(12d), 소스/드레인 영역(24)을 평탄화한다. 이에 따라 절연막(701a, 701b) 간에 패드(10c)가 절연막(701a, 702a) 간에 종형 트랜지스터(92a)가 절연막(701b, 702b) 간에 종형 트랜지스터(92b)가 각각 형성되어 도 27에 도시된 구조가 얻어진다. 이 후, 실시예 1과 마찬가지로 하여 도 18에 도시된 구조를 얻을 수 있다.
또, 위에서 진술한 공정에서는 종형 트랜지스터(92)의 채널 영역(25)이나 소스/드레인 영역(24, 26)을 구성하는 비정질 실리콘막을 형성할 때, SiH4를 사용하는 경우를 예로 들어 설명하였지만, 디실란, 트리실란, 디클로로실란 등을 사용하여도 좋다. 또한, 인 대신에 아루신, 보란, 디보란, 트리보란 등을 사용하여, 비소, 붕소를 불순물로서 예로 들 수 있다.
또한, 실시예 4에서 나타낸 바와 같이 조면화 폴리실리콘(20)을 하부 전극(15)의 내측 및 외측에 형성하여도 좋다.
또, 본 실시예에서 종형 트랜지스터(92)는 LDD 구조, 매립 채널을 가지는 종형 트랜지스터에 치환하여도 좋다.
도 28 및 도 29는 모두 도 23의 트랜지스터(92)의 근방에 대응하는 개소를 확대하여 나타내는 단면도이다. 도 28에서는 트랜지스터(92a)를 LDD 구조를 가진 트랜지스터(192a)에 도 29에서는 트래지스터(92a)를 매립 채널을 구비한 종형 트랜지스터(292a)에 각각 치환한 구성을 나타내고 있다.
도 28에서 트랜지스터(192a)는 소스/드레인 영역(6a)에 가까운측에서부터 순서대로 n+형 소스/드레인 영역(34), n-형 소스/드레인 영역(35), p형의 채널 영역(36), n-형 소스/드레인 영역(37), n+형 소스/드레인 영역(38)이 적층되어 구성되고 있다.
스토리지 노드(11a)와 소스/드레인 영역(6a) 간에 개재하는 종형 트랜지스터에 핫캐리어가 발생하면 절연막(701a, 702a)에 전자가 주입되며, 이들 중에 트랩이 이들과 종형 트랜지스터와의 계면에 계면 준위가 각각 형성된다. 이러한 현상은 종형 트랜지스터의 임계치나 드레인 전류, 누설 전류를 변동시킨다. 특히, 핫캐리어 열화에 기인하여, 누설 전류가 증가하면 리프레시 포즈 시간이 짧아지는 문제점이 생긴다.
그러나, 도 28에 도시된 바와 같이 LDD 구조를 가지는 트랜지스터(192a)를 채용함으로써, 트랜지스터(92a)와 비교하여 np 접합 부근의 전계가 완화되므로, 핫캐리어의 발생이 억제된다. 따라서 리프레시 포즈 시간을 길게 하고, 소비 전력의 억제, 메모리에 축적된 정보의 사용 효율의 향상에 이바지할 수 있다.
도 29에서 트랜지스터(292a)는 소스/드레인 영역(6a)에 가까운 측에서 순서대로, n+형의 소스/드레인 영역(39), n-형의 채널 영역(40), n-형의 소스/드레인 영역(41)이 적층되어 구성되고 있다. 트랜지스터(292a)는 트랜지스터(92a)와 비교하여 임계치 전압을 작게 할 수 있으므로, 기록/판독을 보다 고속으로 행할 수 있다는 점에서 유리하다.
또 트랜지스터(192a, 292a)의 제조 방법에는 기본적으로 제1 내지 제3 제조 방법을 채용할 수 있으며 도우펀트의 종류나 농도의 설정을 제어하면 좋다. 또한, 이상으로 트랜지스터(91, 92, 192, 292)는 n 채널형의 경우에 대하여 설명하였지만, 이들이 p 채널형만으로도 좋다.
(c-2) 실시예 6.
실시예 5에서 채용된 종형 트랜지스터(92)는 종래의 패드(10)에 치환하여 설치되었다. 본 실시예에서는 종래의 패드(10)는 그대로 이용하고, 그 상층에 종형 트랜지스터를 설치한 형태를 나타낸다.
도 30은 본 발명의 실시예 6에 따른 메모리 셀의 한쌍분의 구성을 나타내는 단면도이다. 도 51에 도시된 구조와 마찬가지로 하여, 반도체 기판(1), 소자 분리 절연막(2), MOS 트랜지스터(91), 게이트 전극(401, 402), 패드(10a, 10b, 10c)가 설치되어 있다. 그리고 도 51에 도시된 스토리지 노드(11), 층간 절연막(12), 실리콘 질화막(14)에 대응하여 각각 하부 스토리지 노드(111), 층간 절연막(112), 실리콘 질화막(114)이 설치된다. 단지, 층간 절연막(112)은 층간 절연막(12)과는 달리, 비트선(13)이 반도체 기판(1)과 평행하게 부설되어 있지 않고 패드(10c)가 후술하는 비트선(13)과 파선으로 나타낸 관통 공동을 통하여 접속되어 있다.
그리고 실리콘 질화막(114) 상에는 도 18에 도시된 게이트 전극(401, 402), 절연막(701, 702), 스토리지 노드(11), 층간 절연막(12), 종형 트랜지스터(92), 실리콘 질화막(14)에 대응하여 각각 게이트 전극(403, 404), 절연막(703, 704), 상부 스토리지 노드(211), 층간 절연막(212), 종형 트랜지스터(93), 실리콘 질화막(214)이 설치되어 있다. 또한, 실리콘 질화막(214) 상에는 도 18에 도시된 구조와 마찬가지로 하여 커패시터(18)가 형성되어 있다. 단지, 본 실시예에서는 층간 절연막(212)에는 비트선(13)이 반도체 기판(1)과 평행하게 부설되어 있지 않고 층간 절연막(19)에서 비트선(13)이 반도체 기판(1)과 평행하게 부설되어 있으며, 파선으로 나타낸 관통 공동을 통하여 비트선(13)이 패드(10c)에 접속되어 있다. 또한 절연막(703, 704) 하에서는 도 18에 도시된 게이트 절연막(3) 및 절연막(8)이 설치되지 않는다. 이들이 트랜지스터(93)이외의 트랜지스터를 구성하는 반도체와, 직접적으로는 접촉하지 않기 때문이다.
도 31은 상기한 구성 중 1개의 메모리 셀(200D)의 등가 회로를 나타내는 회로도이다. 트랜지스터(202, 310) 및 커패시터(201), 워드선(204), 제2 워드선(410)은 각각 도 30의 트랜지스터(91a, 93a), 커패시터(18a), 게이트 전극(401a), 게이트 전극(403a)에 상당한다. 또한 접속점 N1, N2, N3, N4는 각각 하부 전극(15a), 소스/드레인 영역(6a), 게이트 전극(401a), 소스/드레인 영역(5)에 상당한다. 그리고, 저항 RS는 하부 스토리지 노드(111a) 및 상부 스토리지 노드(211a)의 저항의 합성 저항에 상당하고 패드(10c)의 저항은 무시하고 있다. 저항 RS를 무시하면, 트랜지스터(310)의 게이트가 접속되는 상대가 워드선(204)이 아니라 제2 워드선(410)이라는 점에서 도 20에 도시된 메모리 셀(200C)과의 차이가 있다.
도 32는 메모리 셀(200D)의 여러가지의 동작을 설명하기 위한 회로도이다. 비트선(203)은 감지 증폭기(205)에 접속되는 한편, 비트선 선택 스위치 ΦY를 통하여 입출력선(206)에 접속되어 있다. 또한, 프리차지 스위치 ΦP를 통하여 프리차지선(207)에 접속되어 있다. 프리차지선(207)의 전위는 통상 전원 전위를 Vdd로 하여 Vdd/2로 설정된다.
프리차지 동작은 비트선 선택 스위치 ΦY가 오프 상태에서 프리차지 스위치 ΦP를 온함으로써 행해지며 비트선(203)은 전위 Vdd/2로 설정된다. 이 전위는 비트선(203)의 부유 용량(208)에 의해서 유지된다.
도 33은 판독 동작을 나타내는 타이밍차트이다. 워드선(204)의 전위(즉 접속점 N3의 전위), 제2 워드선[410 ; 트랜지스터(310)의 전위], 비트선(203)의 전위(즉 접속점 N 4의 전위), 접속점 N1의 전위를, 각각 WL, SWL, D, G로서 나타내고 있다.
시각 t10 이전에는 전위 G는 커패시터(201)에 의해서 전위 Vdd가 유지되고 있었다고 한다(실선). 그리고 시각 t10에서 트랜지스터(202, 310)를 온시키도록, 전위 WL, SWL을 각각 Vdd+Vth1, Vdd+Vth2로 설정한다. 여기서 Vth1, Vth2는 각각 트랜지스터(202, 310)의 임계치 전압이다. 전위 WL, SWL을 각각 Vdd+Vth1, Vdd+Vth2 이상으로 하여도 좋다. 예를 들면 모두 공통된 전위 Vdd+Vth1+Vth2로 하면 승압 회로를 삭감할 수 있다.
시각 t10에서 트랜지스터(202, 310)이 온하므로 합성 저항 RS에 의존한 시상수에서 커패시터(201)의 용량 Cs와 부유 용량(208)의 용량 Cd 간에서 전하의 배분이 생기며 시각 t11에서 평형 상태에 이른다. 그리고 전위 D, G는 같이 Vdd/2+Vs가 된다. 여기서 Vs=(Vdd/2)Cs/(Cs+Cd)이다. 감지 증폭기(205)는 지금까지 비트선(203)으로부터 부여되고 있는 프리차지 전위 Vdd/2와 전위 D를 비교한다. 그리고 D＞Vdd/2이므로 감지 증폭기의 출력의 전위는 Vdd가 된다. 시각 t11의 후에 시각 t12에서 감지 증폭기 스위치 ΦS가 온하고 비트선(203)의 전위 D가 전위Vdd에까지 상승하면, 감지 증폭기 스위치 ΦS가 오프한다.
그 후, 비트선 선택 스위치 ΦY가 온하여 입출력선(206)으로 전위 Vdd가 인가되며 그 후 비트선 선택 스위치 ΦY가 오프한다. 그 후, 시각 t13에서 트랜지스터(202, 310)를 오프시키도록 전위 WL, SWL을 모두 영으로 하고, 그 후에 시각 t14에서 프리차지 스위치 ΦP를 온한다. 전위 D가 Vdd/2에 이른 후에 프리차지 스위치 ΦP가 오프한다.
시각 t10이전에는 전위 G는 0이었으면(파선), 시각 t11에서 전위 D, G는 같이 Vdd/2-Vs가 되며 감지 증폭기의 출력의 전위는 0이 된다.
도 34는 기록 동작을 나타내는 타이밍차트이다. 시각 t20이전에는 전위 G는 커패시터(201)에 의해서 전위 Vdd가 유지되어 있었다고 한다(실선). 그리고 시각 t20에서 트랜지스터(202, 310)를 온시키도록, 전위 WL, SWL을 각각 Vdd+Vth1, Vdd+Vth2로 설정한다. 이에 따라, 시각 t21에서 전위 D, G는 같이 Vdd/2+Vs가 되며 감지 증폭기의 출력의 전위는 Vdd가 된다. 그 후, 시각 t22에서 감지 증폭기 스위치 ΦS가 온하고 일단 판독의 동작을 행한다. 이에 따라, 워드선(204)에 접속되지만 기록 동작의 대상이 아닌 다른 메모리 셀의 정보가 기록 동작에 의해서 파괴되는 것이 회피된다. 즉 선택되어 있지 않은 메모리 셀의 비트선에는 그 메모리 셀의 정보에 대응한 전위가 부여된다.
다음에, 커패시터(201)의 전위 G를 영으로 바꾸는 기록 동작을 행하는 경우를 예시하면, 시각 t23에서 비트선 선택 스위치 ΦY가 온하여 입출력선(206)으로부터 영의 전위가 비트선(203)으로 부여된다. 이 때에도 트랜지스터(202, 310)는 온하고 있으므로, 커패시터(201)의 전위 D는 합성 저항 RS에 의존한 시상수로 영이 된다(시각t24). 그 후, 비트선 선택 스위치 ΦY가 오프한다. 그 후, 판독 동작과 마찬가지로, 시각 t25에서 트랜지스터(202, 310)를 오프시키도록 전위 WL, SWL의 전위를 모두 영으로 하고, 시각 t26에서 프리차지 스위치(1P)를 온하고 전위 D가 Vdd/2에 도달한 후에 프리차지 스위치 ΦP가 오프된다.
리프레시 동작은 판독 동작과 동일하며 워드선(204)에 접속된 모든 메모리 셀이 일괄하여 동시에 리프레시된다.
전위 SWL을 전위 WL에 대하여 어느 위상차 τ0만큼 나아가서 변화함으로써, 저항 RS에 의존한 시상수에 의한 전위 D, G의 변화의 지연을 경감할 수 있다. 도 35 및 도 36은 판독 시, 기록 시의 메모리 셀(200D)의 동작을 나타내는 타이밍차트이다.
판독 동작에서는 시각 t110 이전에는 전위 G는 커패시터(201)에 의해서 전위Vdd가 유지되고 있었다고 한다(실선 : 시각 t110 이전에 전위 G가 영이던 경우의 동작은 파선으로 나타내고 있다). 그리고 시각 t110에서 트랜지스터(310)를 온시키도록 전위 SWL을 Vdd+Vth2 이상으로 설정한다. 그 후, 시각 t210(=t110+τ0)에서 트랜지스터(202)를 온시키도록 전위 WL을 Vdd+Vth1 이상으로 설정한다. 이에 따라 전위 D, G는 전위 Vdd/2로 향하여 천이한다.
그 후, 도 33에서 도시된 동작이 계속해서 트랜지스터(310, 202)를 이 순서대로 오프시키도록, 전위 SWL, WL을, 각각 시각 t113, t213에서 모두 영으로 하고, 그 후에 시각t14에서 프리차지 스위치 ΦP를 온하고, 전위 D가 Vdd/2에 도달한 후에 프리차지 스위치 ΦP가 오프한다.
기록 동작에 대해서도 마찬가지이며 시각 t120 이전에는 전위 G는 커패시터(201)에 의해서 전위 Vdd가 유지되고 있으며 이것이 영으로 재기록하는 경우를 영으로서 설명한다(실선 : 시각 t120 이전에 전위 G가 영으로서 전위 Vdd로 재기록되는 경우의 동작은 파선으로 나타내고 있다). 그리고 시각 t120에서 트랜지스터(310)를 온시키도록 전위 SWL을 Vdd+Vth2 이상으로 설정한다. 그 후, 시각 t220(=t120+τ0)에서 트랜지스터(202)를 온시키도록, 전위 WL을 Vdd+Vth1 이상으로 설정한다. 이에 따라 전위 D, G는 전위 Vdd/2로 향하여 천이한다.
그 후, 도 34에서 도시된 동작이 계속해서 트랜지스터(310, 202)를 이 순서대로 오프시키도록, 전위 SWL, WL을 각각 시각 t125, t225에서 모두 영으로 하고, 그 후에 시각 t26에서 프리차지 스위치 ΦP를 온하고 전위 D가 Vdd/2에 도달한 후에 프리차지 스위치 ΦP가 오프한다.
이상과 같이 하여 판독 동작(리프레시 동작도 포함한다), 기록 동작에서 트랜지스터(202)의 온에 앞서서 미리 트랜지스터(310)가 온하고 있으므로, 저항 RS에 의존하는 시상수가 작아지며 전위 D, G의 천이하는 속도는 커진다. 판독 동작, 기록 동작을 신속하게 행할 수 있다. 또한, 해당 메모리 셀(200D)이 선택되지 않은 경우에서 전위 SWL, WL을 0V가 아니며 -0.8 ∼ -0.1V의 마이너스 전위로 설정하면, 트랜지스터[310 ; 도 30의 트랜지스터(93)]의 포즈 시에서의 누설 전류를 더 감소시킬 수 있어 바람직하다.
또한, 실시예 5와는 달리, 종형 트랜지스터(93)는 셀 트랜지스터だる 트랜지스터(91)와 다른 도전형이라도 좋으며 그 경우에는 상기 τ0을 무시하면 전위 SWL과 전위 WL과는 거의 상보적인 관계로 천이하게 된다.
도 37 ∼ 도 40은 도 30에 도시된 구조를 얻는 제조 방법을 공정순으로 나타내는 단면도이다. 도 37에 도시된 구조는 실시예 1에 나타낸 도 6에 이르는 공정으로 얻을 수 있다. 단지, 스토리지 노드(11a, 11b), 층간 절연막(12), 실리콘 질화막(14), 트렌치(9a, 9b)는 각각 하부 스토리지 노드(111a, 111b), 층간 절연막(112), 실리콘 질화막(114), 트렌치(109a, 109b)로 재판독한다. 또한, 층간 절연막(112) 중에 비트선(13)을 부설하는 공정은 생략되지만, 패드(10c)에 이르는 관통 공동(109c)이 트렌치(109a, 109b)의 형성 시와 동일 공정에서 뚫려서 하부 스토리지 노드(111a, 111b)의 형성 시와 동일 공정에서 도전체로 충전된다. 관통 공동(109c)은 도 37에서 도시되는 단면에는 나타나지 않으며 파선으로 나타나고 있다.
다음에, 게이트 전극 재료로서 TiN/W/TiN의 3층막을 퇴적 후, 더 그 위에 반사 방지막을 퇴적하고 그 위에 레지스트를 도포한다. 레지스트를 패터닝하고, 이것을 마스크로 하여 반응성 이온 에칭을 함으로써 게이트 전극(403, 404)이 형성된다. 다음에, 실리콘 질화막을 퇴적하고 또한 반응성 이온 에칭함으로써 게이트 전극(403, 404)을 덮는 절연막(703, 704)이 형성된다. 그리고, 예를 들면 TEOS를 이용한 CVD법에 의해서 형성되는 실리콘 산화막으로 절연막(703, 704) 간이 충전되기까지 퇴적한다. 그 위에 레지스트를 도포하고 이것을 패터닝한 것을 마스크로 하여 에칭을 실시하고 절연막(703, 704)의 상측부를 노출시킴으로써, 절연막(703a)에 대하여 절연막(704a)보다도 외측의 영역, 절연막(703b)에 대하여 절연막(704b)보다도 외측의 영역에 실리콘 산화막(212d)를 설치할 수 있다.
그 후, 인을 도핑한 비정질 실리콘을 절연막(703a, 704a)에서 끼워진 영역, 절연막(703b, 704b)에서 끼워진 영역 중 어느 하나를 매립하기까지 퇴적한다. 그리고 실리콘 산화막(212d)과 절연막(703, 704)의 상측부를 스토퍼로 하여, CMP 처리를 행하고 절연막(703a, 704a)에서 끼워진 영역, 절연막(703b, 704b)에서 끼워진 영역에 각각 비정질 실리콘(70a, 70b)을 설치한다. 이에 따라 도 38에 도시된 구조가 얻어진다.
또한, 예를 들면 TEOS를 이용한 CVD법에 의해서 형성되는 실리콘 산화막을 퇴적하고 실리콘 산화막(212d)과 어울려서 층간 절연막(212)을 형성한다. 그리고 실리콘 질화막(214)을 더 퇴적 후, 레지스트를 도포하고 이것을 패터닝한 것을 마스크로 하여 반응성 이온 에칭을 실시한다. 이에 따라 비정질 실리콘(70a, 70b)을 각각 노출시키는 트렌치(209a, 209b) 및 관통 공동(109c)에 연통하는 관통 공동(209c)을 형성한다.
그리고 비정질 실리콘(70)에 붕소 이온(47)을 주입함으로써 종형 트랜지스터(93)의 P형 채널 영역(25)이 얻어진다. 비정질 실리콘(70)은 P형 채널 영역(25)보다도 반도체 기판(1)에 가까운 측에 n형 소스/드레인 영역(26), 먼 측에 n형 소스/드레인 영역(24)으로서 설치된다. 이에 따라 도 39에 도시된 구조가 얻어진다. 물론, 필요에 따라서 인 혹은 비소를 이온 주입함으로써, n형 소스/드레인 영역(24, 26)의 불순물 농도를 높여도 좋다. 또한, 관통 공동(209c)에서도 종형 트랜지스터를 형성하여도 좋다.
다음에, 인을 도핑한 비정질 실리콘을 CVD법으로 퇴적하고 트렌치(209a, 209b, 209c)를 매립한다. 그리고 실리콘 질화막(214)을 스토퍼로 한 CMP 처리를 실시함으로써, 실리콘 질화막(214)보다도 상측의 비정질 실리콘이 제거되어 상부 스토리지 노드(211a, 211b)가 형성되며 트렌치(209c)에도 패드(10c)와 도통하는 도전체가 형성된다. 이에 따라 도 40에 도시된 구조가 얻어진다. 그 후, 실시예 1에서 설명한 공정에 의해, 커패시터(18) 및 층간 절연막(19)을 형성하고, 층간 절연막(19) 내에 비트선(13)을 부설한다.
또한, 트랜지스터(93)도 실시예 5에서 나타낸 트랜지스터(92)와 마찬가지로, LDD 구조, 매립 채널을 가지는 종형 트랜지스터에 치환하여도 좋다.
도 41 및 도 42는 모두 도 30의 영역 T에 대응하는 개소를 확대하여 나타내는 단면도이다. 도 41에서는 트랜지스터(93a)를 LDD 구조를 가지는 트랜지스터(193a)에 도 42에서는 트랜지스터(93a)를 매립 채널을 가지는 종형 트랜지스터(293a)에 치환한 구성을 나타내고 있다.
도 41에서, 트랜지스터(193a)는 실리콘 질화막(214)에 가까운 측으로부터 순서대로, n+형의 소스/드레인 영역(34), n-형의 소스/드레인 영역(35), p형의 채널 영역(36), n-형의 소스/드레인 영역(37), n+형의 소스/드레인 영역(38)이 적층되어 구성되어 있다. 이와 같이 LDD 구조를 가지는 트랜지스터(193a)를 채용함으로써, 트랜지스터(93a)와 비교하여 np 접합 부근의 전계가 완화되므로, 핫캐리어의 발생이 억제된다. 따라서 리프레시 포즈 시간을 길게 하고, 소비 전력의 억제, 메모리에 축적된 정보의 사용 효율의 향상에 이바지할 수 있다.
도 42에서 트랜지스터(293a)는 실리콘 질화막(214)에 가까운 측에서부터 순서대로, n+형 소스/드레인 영역(39), n-형 채널 영역(40), n+형 소스/드레인 영역(41)이 적층되어 구성되어 있다. 트랜지스터(293a)는 트랜지스터(93a)와 비교하여 임계치 전압을 적게 할 수 있으므로, 기록/판독을 보다 고속으로 행할 수 있다는 점에서 유리하다.
또 트랜지스터(193a, 293a)의 제조 방법에는 기본적으로 제1 내지 제3 제조 방법을 채용할 수 있으며 도우펀트의 종류나 농도의 설정을 제어하면 좋다.
(c-3) 실시예 7.
도 14에 도시된 구성에서 패드(10a, 10b)를 종형 트랜지스터에 치환할 수 있다. 본 실시예에서는 그와 같은 치환을 행하는 기술과, 절연막(701, 702)을 실리콘 질화막으로 형성한 경우에서 이들을 게이트 절연막으로서 동작하는 종형 트랜지스터에서의 문제를 해결하는 기술을 제공한다. 후자의 기술은 실시예 5, 6에서 적용할 수 있다.
실시예 1에서도 이미 진술하였지만, 절연막(701, 702)에는 실리콘 질화막을 채용하는 것이 바람직하다. 도 43은 도 14에 도시된 구조 중 소스/드레인 영역(6a) 근방에 대응하는 부분의 구성을 나타내는 단면도이며, 절연막(701a, 702a)을 실리콘 산화막으로 형성한 경우를 나타내고 있다. 절연막(8)은 설치되어 있지 않지만, 절연막(701a, 702a)을 실리콘 산화막으로 형성하고 있으므로, 이것과 반도체 기판[1 ; 소스/드레인 영역(6a)를 포함한다] 간의 계면 준위 밀도는 낮다.
그러나, 트렌치(9a)를 층간 절연막(112) 중에 이방성 에칭으로 형성할 때 층간 절연막(112) 간의 선택비가 1에 가깝기 때문에, 절연막(701a, 702a)의 일부가 제거될 가능성이 있다. 이러한 사태가 생기면, 그 후에 트렌치(9a)를 도핑된 실리콘으로 충전하여 패드(10a)를 형성함으로써, 패드(10a)와 게이트 전극(401a, 402a)이 쇼트될 문제가 생긴다[도 43에서는 패드(10a)와 게이트 전극(401a)이 쇼트된 경우를 나타내고 있다).
도 44는 도 14에 도시된 구조 중, 소스/드레인 영역(6a) 근방에 대응하는 부분의 구성을 나타내는 단면도로, 절연막(701a)을 실리콘 질화막으로 형성한 경우를 나타내고 있다. 이 경우, 도 44와 같이 절연막(8)을 설치하지 않으면, 절연막(701a)은 소스/드레인 영역(6a) 간, 패드(10a) 간의 계면 준위 밀도를 높이고 모식적으로 나타낸 트랩(55)이 존재한다.
계면 준위 밀도가 높으면, 실시예 1에서 이미 상술된 바와 같이 트랜지스터(91a)의 핫캐리어 내성이 저하할뿐만아니라, 패드(10a)를 종형 트랜지스터로 치환한 경우에는 계면 준위를 통한 터널 전류의 증가나 종형 트랜지스터의 임계치 전압의 변동에 기인하는 누설 전류의 증대를 위해서, 리프레시 포즈 시간이 짧아지는 문제가 있다. 또한 번인 시의 리프레시 동작에 의한 열화를 빠르게 하는 원인으로도 된다.
그래서 본 실시예에서는 절연막(701, 702)에 실리콘 질화막을 이용한 경우라도 번인 시의 리프레시 열화가 생기지 않으며 또한 패드(10a, 10b) 대신에 트랜지스터를 설치한 메모리 셀 및 그 제조 방법을 나타낸다.
도 45 내지 도 49는 본 실시예에 관한 메모리 셀의 제조 방법을 공정순으로 나타내는 단면도이다. 우선 실시예 1에서 나타낸 공정에 의해서, 도 4에 도시된 구조를 얻는다. 절연막(701, 702)을 실리콘 질화막으로 형성하므로, 도 4, 도 3에 도시된 바와 같은 절연막(701, 702)의 손상은 일어나지 않는다. 그 후, 전면에 예를 들면 TEOS를 이용하여 실리콘 산화막을 형성하고, 더 그 위에 실리콘 질화막을 퇴적시킨다. 그 위에 패터닝된 레지스트를 형성하고, 이것을 마스크로 하여 반응성 이온 에칭을 실시하고, 절연막(701a, 702a) 간, 절연막(701b, 702b) 간, 절연막(701a, 701b) 간에 각각 트렌치(9a, 9b, 9c)를 파서 층간 절연막(112) 및 절연막(114)을 설치하고 소스/드레인 영역(5, 6)을 노출시킨다. 이에 따라 도 45에 도시된 구조가 얻어진다. 예로서, 트렌치(9c)는 도 45에 도시되는 단면에서 위치하지 않은 경우가 나타나고 있으며 트렌치(9c)는 파선으로 나타내고 있다.
다음에, 트렌치(9a, 9b, 9c)의 내벽에 따라서 일단 실리콘막을 퇴적하고, 그 후에 질화 산화를 실시하여 실리콘 질화 산화막(58)을 형성한다. 일단 형성되는 실리콘막은 비정질 실리콘이라도 폴리 실리콘이라도 좋다. 게이트 전극(401, 402)은 이미 질화 실리콘을 재료로 하는 절연막(114)에 의해 피복되어 있으므로 거의 산화되지 않고 트렌치(9a, 9b, 9c)의 내벽에 퇴적된 실리콘막만 질화 산화되며 도 46에 도시된 구조가 얻어진다.
이 때의 질화 산화 조건은 NO 산화, NO/O2산화, N2O 산화 중 어느 하나라도 좋다. 또한, 실리콘 질화 산화막(58) 대신에 실리콘 산화막을 형성하여도 좋다. 이 때의 산화 조건은 웨트 산화, 드라이 산화, 발열성 산화 중 어느 하나를 이용하여도 좋다.
다음에 트렌치(9a, 9b, 9c)의 바닥부의 실리콘 질화 산화막(58)을 소스/드레인 영역(5, 6)이 노출하기까지 이방성 에칭으로 제거한다. 그 후, 고농도의 인을 함유한 도핑된 비정질 실리콘(59)을 CVD법을 이용하여 퇴적하고, 트렌치(9a, 9b, 9c)를 충전한다. 이 때, SiH4가스와 함께, PH3가스의 유량을 조절하여 n+형 소스/드레인 영역(62, 64)과, n-형의 채널 영역(63)을 형성하고, 종형 트랜지스터(95)를 형성한다. 실리콘 질화 산화막(58)은 절연막(701, 702)과 함께, 종형 트랜지스터(95)의 게이트 절연막의 일부로서 기능한다. 그 후, 절연막(114)을 스토퍼로 하여 CMP 처리를 실시함으로써 절연막(114) 상의 도핑된 비정질 실리콘(59)의 상면을 평탄화하고 도 47에 도시된 구조를 얻는다.
그 후, 질소 이온(61)을 도핑된 비정질 실리콘(59)에 주입하는 것이 보다 바람직하다(도 47). 주입된 질소는 이 후의 공정에서의 열처리에서 열확산하고, 실리콘 질화 산화막(58)과 도핑된 비정질 실리콘(59)과의 계면 부근에 존재하는 실리콘 원자의 댕글링 결합(불포화 결합수)을 질소 원자로 종단하므로 계면 준위 밀도를 저감함에 따라 효과적이기 때문이다.
다음에, 예를 들면 550℃에서 열처리를 함으로써, 반도체 기판(1)을 시드 결정으로서 도핑된 비정질 실리콘(59)은 결정화하고, 그레인 경계가 거의 없는 실리콘 결정이 형성된다. 그 후에 수소를 이용한 신터링(수소 소결)을 행하는 것이 바람직하다. 수소 소결을 행함으로써, 실리콘 질화 산화막(58)과 도핑된 비정질 실리콘(59)과의 계면 부근에 존재하는 실리콘 원자의 댕글링 결합을 수소 원자로 종단하고 계면 단위 밀도를 저감함에 따라 효과적이기 때문이다.
또한 실시예 4와 마찬가지로 하여, 층간 절연막(212), 절연막(214), 스토리지 노드(11)를 형성하여 도 48에 도시된 구조를 얻는다. 그 후, 실시예 1과 마찬가지로 하여 커패시터(18)와 층간 절연막(19)을 형성하여 도 49에 도시되는 메모리 셀의 구조를 얻을 수 있다.
상기한 공정에서 비정질 실리콘 중 인이 전기적으로 활성화하도록 RTA 등의 열처리를 하는 것은 당연하지만, 그 실행 시기는 도 45 내지 도 49에서 도시된 공정 중 어디에 설정하여도 좋다.
도 47에 도시된 구조를 얻은 후, 더 인 이온을 주입함으로써 스토리지 노드(11)나 비트선(13)과의 컨택트 저항을 내려도 좋다. 또한 도 48에 도시된 구조를 얻은 후, 더 인 이온을 주입함으로써 스토리지 노드(11)와 하부 전극(15)과의 컨택트 저항을 내려도 좋다.
또한, 수소 소결이나 질소 이온(61)의 주입을 행하지 않아도 좋으며 혹은 실리콘 질화 산화막(58)의 형성을 생략하고, 수소 소결이나 질소 이온의 주입을 행하여도 유사의 효과가 얻어진다. 즉, 수소 소결, 질소 이온(61)의 주입, 실리콘 질화 산화막(58 ; 혹은 실리콘 산화막)의 형성은 어느 하나 적어도 하나를 행하면, 트랜지스터(95)의 계면 단위를 저감하는 효과가 있다.
이상으로 설명한 메모리 셀 구조는 DRAM 및 DRAM이 조립된 시스템 LSI에 적용할 수 있으며 소비 전력이 적고 사용 효율도 높은 반도체 장치를 실현할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면 제2 불순물 농도는 제2 반도체층에서의 공핍화를 저지하여, 제1 불순물 농도는 제1 반도체층의 저항치를 증대시킨다. 제1 반도체층의 저항치의 증대는, 제1 반도체층에서의 전압 강하를 증대시키므로, 게이트 전극과 소스/드레인 영역 간의 전압을 약하게 한다. 따라서 제2 반도체층의 전극으로서의 기능을 손상하지 않고, 셀 트랜지스터의 게이트단 전계에 의존한 TAT 전류를 저감하고 커패시터로부터의 누설 전류를 억제한다. 이에 따라, 리프레시 포즈 시간을 길게 할 수 있어 소비 전력의 저감, 동작 효율의 향상을 초래할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면, 스토리지 노드는 층간 절연막 중을 관통하는 형상을 가지고 있으므로, 제2 불순물 농도가 높은 제2 반도체층으로부터 불순물이 확산하여도 제1 반도체층의 저항치가 증대하여 본 발명에 기재된 바와 같은 효과를 저지한다는 것이 억제된다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면, 제1 반도체층 자신으로부터 전하의 누설 혹은 해당 셀 트랜지스터가 인접하여 한쌍 설치된 경우에서 인접하는 제1 반도체층이 형성되는 기생 용량을 저감할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면, 구명은 도전체의 저항치를 증대시키고 도전체에서의 전압 강하를 증대시키므로, 게이트 전극과 소스/드레인 영역 간의 전압을 약하게 한다. 따라서 셀 트랜지스터의 게이트단 전계에 의존한 TAT 전류를 저감하여, 커패시터로부터의 누설 전류를 억제한다. 이에 따라, 리프레시 포즈 시간을 길게 할 수 있으며, 소비 전력의 저감, 동작 효율의 향상을 초래할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면, 제1 층간 절연막을 관통하는 제1 도전체의 두께(높이)를 높게 설정할 수 있으며, 이로써 그 저항치를 높일 수 있으므로, 게이트 전극과 소스/드레인 영역 간의 전압을 약하게 한다. 따라서 커패시터의 전극인 제2 반도체층의 기능을 손상하지 않고, 셀 트랜지스터의 게이트단 전계에 의존한 TAT 전류를 저감하고 커패시터로부터의 누설 전류를 억제한다. 이에 따라, 리프레시 포즈 시간을 길게 할 수 있어 소비 전력의 저감, 동작 효율의 향상을 초래할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면, 제2 트랜지스터가 셀 트랜지스터인 제1 트랜지스터의 소스/드레인 영역과 커패시터 간에 개재하므로 제1 트랜지스터가 오프할 때 제2 트랜지스터도 오프함으로써 누설 전류를 억제할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면, 제1 트랜지스터와 제2 트랜지스터의 도전형이 동일하며, 게이트 전극도 공용되므로, 셀 트랜지스터인 제1 트랜지스터가 오프할 때 제2 트랜지스터도 오프함으로써 누설 전류를 억제할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면, 셀 트랜지스터인 제1 트랜지스터와 별개로 제2 트랜지스터를 제어함으로써, 제어 자유도를 높게 하여 누설 전류를 억제할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀의 제어 방법에 따르면, 제2 트랜지스터의 도통에 의해 제2 트랜지스터와 제1 트랜지스터 간에 존재하는 저항 성분에 의한 신호 지연 시간을 제1 트랜지스터가 도통하기 전부터 개시시키므로, 판독, 기록 동작을 신속하게 행할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면, 질소 및 수소 중 적어도 어느 한쪽이 도입되어 있으므로, 제2 절연막과 반도체층 간의 계면 부근에 존재하는 반도체 원자의 댕글링 결합이 종단되며 계면 준위 밀도를 저감할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀에 따르면, 제2 트랜지스터와 제2 절연막 간의 계면 준위를 저감하고 누설 전류를 억제할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀의 제조 방법에 따르면, 산화 반도체막이 트렌치와 매립체 간에 개재하므로, 계면 단위 밀도가 억제되며 누설 전류가 경감된다.
본 발명에 기재된 바와 같이 메모리 셀의 제조 방법에 따르면, 하나의 소스/드레인 영역을 노출시키면서 트렌치의 내벽을 덮는 산화 반도체막을 형성할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀의 제조 방법에 따르면, 셀 트랜지스터와 별개로 종형 트랜지스터를 형성함으로써, 제어 자유도를 높게 하여 누설 전류를 억제할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀의 제조 방법에 따르면, 질소 및 수소 중 적어도 어느 한쪽이 도입되어 있기 때문에, 산화 반도체막과 반도체 재료 간의 계면 부근에 존재하는 반도체 원자의 댕글링 결합이 종단되며 계면 준위 밀도를 저감할 수 있다.
본 발명에 기재된 바와 같이 메모리 셀의 제조 방법에 따르면 메모리 셀을 제조할 수 있다.

Claims (3)

  1. 한쌍의 소스/드레인 영역과 게이트 전극을 구비한 셀 트랜지스터,
    하나의 상기 소스/드레인 영역 상에 설치되며 약 5×1017/㎤ 내지 약 1×1020/㎤의 제1 불순물 농도를 가진 제1 반도체층,
    상기 제1 반도체층 상에 설치되며 약 4×1020/㎤ 이상의 제2 불순물 농도를 가진 제2 반도체층,
    상기 제2 반도체층 상에 설치된 유전체층, 및
    상기 유전체층 및 상기 제2 반도체층과 함께 커패시터를 구성하고, 상기 제2 반도체층을 대향 전극으로 하는 전극
    을 포함하는 메모리 셀.
  2. 한쌍의 소스/드레인 영역과 게이트 전극을 포함하는 셀 트랜지스터와,
    상기 셀 트랜지스터 상에 형성된 제1 층간 절연막과,
    상기 제1 층간 절연막을 관통하고, 하나의 상기 소스/드레인 영역 상에 설치된 제1 도전체와,
    상기 제1 층간 절연막에 의해서 상기 셀 트랜지스터와 격리된 제2 층간 절연막과,
    상기 제2 층간 절연막을 관통하고, 상기 제1 도전체 상에 형성된 제2 도전체와,
    상기 제2 도전체를 통하여 상기 제1 도전체에 접속된 커패시터
    를 포함하는 것을 특징으로 하는 메모리 셀.
  3. 반도체 기판의 상면에 설치된 한쌍의 소스/드레인 영역과, 상기 반도체 기판에 대하여 제1 절연막을 통하여 대치하는 게이트 전극을 구비한 제1 트랜지스터,
    상기 제1 트랜지스터에 대하여 층간 절연막을 통하여 상기 반도체 기판의 두께 방향으로 대치하고 상기 제1 트랜지스터 중 하나의 상기 소스/드레인 영역에 접속된 커패시터, 및
    상기 층간 절연막 중에서 상기 제1 트랜지스터의 상기 하나의 소스/드레인 영역과 상기 커패시터 간에 개재되고, 상기 반도체 기판의 두께 방향으로 적층된 한쌍의 소스/드레인 영역을 포함하는 제2 트랜지스터
    를 포함하는 메모리 셀.
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