JPH05110016A

JPH05110016A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH05110016A
Application number: JP3142960A
Authority: JP
Inventors: Shoji Yadori; 章二宿利; Toru Kaga; 徹加賀; Shinichiro Kimura; 紳一郎木村; Masaru Hisamoto; 大久本; Masahiro Shigeniwa; 昌弘茂庭; Osamu Okura; 理大倉; Tokuo Kure; 得男久禮; Eiji Takeda; 英次武田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-06-14
Filing date: 1991-06-14
Publication date: 1993-04-30

Abstract

(57)【要約】【目的】チャネル長の短縮化の必要のない、微細化の容
易な、かつ、安定なセル動作を実現する半導体記憶装置
及びその製造方法を提供すること。【構成】書き込み用トランジスタと、電荷蓄積ノードを
浮遊ゲートとする読み出し用トランジスタとを有し、書
き込み用トランジスタ及び読み出し用トランジスタのチ
ャネル領域９、１５の主部分を周辺の大部分が絶縁膜
４、６で被われた穴の内壁に設けられた半導体薄膜に形
成した半導体記憶装置。絶縁膜に穴を形成し、上記半導
体薄膜を形成して製造する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、超高集積化が可能な半
導体記憶装置及びその製造方法に係り、特に、電荷蓄積
キャパシタを必要としない自己増幅型メモリセルを有す
る半導体記憶装置及びその製造方法に関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（以下ＤＲＡＭと記す）は、電荷を蓄積するためのキャ
パシタと、それに電荷を供給するビット線と、チャネル
領域と、電荷の流れを制御するためにチャネル領域に接
しているワード線とを最小単位として構成される。この
ＤＲＡＭは、３年で４倍という集積度の向上を達成して
きており、既に４メガビットＤＲＡＭの量産が開始され
つつある。この高集積化は、素子寸法を微細化すること
で達成されてきた。しかし、微細化に伴う蓄積容量の減
少のために、信号対雑音比（以下ＳＮ比と記す）の低下
や、α線の入射による信号反転等の弊害が顕在化し、信
頼性の維持が大きな課題となっている。このため、蓄積
容量を増加させることのできるメモリセルとして、蓄積
容量の一部をスイッチ用トランジスタや素子間分離酸化
膜の上に積み上げた、いわゆる積層容量型セルや、基板
内に深い溝を堀り、その側壁に電荷蓄積キャパシタを形
成した溝型セルが、４メガビットＤＲＡＭ以降の主流セ
ル構造となっている。

【０００３】これらの立体化セルと自己整合プロセスを
駆使して、１６メガビットや６４メガビットＤＲＡＭセ
ルの試作が試みられているが、メモリセル面積をこれま
でのトレンドに沿って小さくすると、２５６メガビット
ＤＲＡＭでは、セル面積は０．５μｍ²になり、上記の
セル構造を用いても十分な蓄積容量のみならず、セル面
積を小さくすることも不可能な状況にある。

【０００４】前述のように、ＤＲＡＭはキャパシタと、
ビット線と、チャネル領域と、ワード線とを最小単位と
して構成されているが、これに対し、電荷蓄積キャパシ
タを能動トランジスタに置き換ることによって、比較的
大きな電荷蓄積を要しないセル構成、いわゆる自己増幅
型メモリセル構造が構成される。これらのセルでは、２
端子素子である電荷蓄積キャパシタを３端子素子へ置き
換えるため、通常のビット線とワード線の他に新たな制
御電極を必要としている。

【０００５】従来のこのような半導体記憶装置の例は特
開昭６０−２５２６９に提案されている。図３（ａ）に
この半導体記憶装置の等価回路を示す。このセル構成
は、書き込みワード線（ＷＷ）とは独立の読み出しワー
ド線（ＲＷ）を設けてある。このセルへの書き込み時に
は、読み出しワード線（ＲＷ）を接地し、書き込みワー
ド線（ＷＷ）に一定の電圧を印加する。この状態ではビ
ット線（Ｂ）の電位が、書き込み用トランジスタ（３
１）を通じて、読み出し用トランジスタ（３２）の浮遊
ゲートである電荷蓄積ノード（３３）に伝わり、ビット
線（Ｂ）の電位を接地するか、高電位とすることによ
り、電荷蓄積ノード（３３）に正または負の電荷を蓄積
または引き抜いて’０’、’１’の情報を書き込みを行
う。

【０００６】読み出し時には、書き込みワード線（Ｗ
Ｗ）を接地し、読み出しワード線（ＲＷ）に一定の電位
を印加する。この時、電荷蓄積ノード（３３）に電荷が
蓄積されていなければ、読み出し用トランジスタ（３
２）はオフであり、電荷が蓄積されていればオンにな
り、従ってビット線（Ｂ）の電位が記憶情報の’
０’、’１’に応じて変化し、読み出しが行なえる。こ
こで、読み出し用トランジスタ（３２）のドレイン電極
の電位Ｖｓｓは、読み出し時のビット線電位の検出方式
によって、接地電位、あるいは電源電圧に固定されてい
る。

【０００７】また、イックステンディド、アブストラク
ト、オブ、１６ス、カンファレンス、オン、ソリッド、
ステート、デバイス、アンド、マテリアルズ、神戸、１
９８４年、２６５頁〜２６８頁（Extended Abstracts o
f the 16th Conference on Solid State Devices and M
atrrials,Kobe,1984 pp.265）には、上記のセルに対し
て、さらに、ビット線を書き込み用と読み出し用に分離
した半導体記憶装置が記載されいる。この場合の等価回
路図を図３（ｂ）に示す。このセルは、図４に示したセ
ル構造を持ち、２つのｎチャネル型電界効果トランジス
タから構成され、書き込み用トランジスタ（３１）は半
導体基板（３４）と絶縁膜（３５）によって絶縁分離し
た多結晶シリコン薄膜内に形成された、いわゆるシリコ
ン、オン、インシュレータ（ＳＯＩ）構造を採ってい
る。

【０００８】本セルへの書き込み動作では、書き込みワ
ード線（ＷＷ）と読み出しワード線（ＲＷ）に一定の電
位を印加した上で、記憶情報の’０’、’１’に応じて
書き込みビット線（ＷＢ）に接地電位又は正電位を印加
して、電荷蓄積ノード（３３）の正電荷の有無を制御す
る。この電荷蓄積ノード（３３）の正電荷量に応じて、
読み出し用トランジスタ（３２）の閾値電圧（Ｖｔｈ）
が低下し、オン状態となる。書き込みの後、書き込みワ
ード線（ＷＷ）は接地電位に固定する。記憶情報の読み
出し時には、読み出しワード線（ＲＷ）に一定の電位を
印加し、読み出し用トランジスタ（３２）の’オン’、
あるいは、’オフ’状態に応じた、読み出しビット線
（ＲＢ）の電位変動を検出する。ここで、読み出し用ト
ランジスタ（３２）のドレイン電極は、電源電圧Ｖｃｃ
に固定してある。また図４において、（３６）はドレイ
ン領域、（３７）は層間絶縁膜である。

【０００９】上記の自己増幅型メモリセルは、読み出し
用トランジスタのソース・ドレイン電流で、電位を検出
することから、従来のメモリセルとは異なって、本質的
に非破壊読み出しであり、蓄積電荷量も基本的に小さく
できる。蓄積電荷は書き込み用トランジスタの漏洩電流
によって消失されるため、従来のセルと同様にリフレシ
ュ動作は必要となる。

【００１０】

【発明が解決しようとする課題】ところで、自己増幅型
メモリセルの蓄積電荷量の小さいことは、漏洩電流によ
り敏感であることを意味する。このことからは、図４の
セルのＳＯＩ中に形成した書き込み用トランジスタ（３
１）の漏洩電流を十分に低減しなければならない。例え
ば２５６メガビットＤＲＡＭでは、安定なセル動作をさ
せるためには、セル当りの漏洩電流を１０~¹⁵Ａ以下に
抑える必要がある。しかしながら、図４のセルでは、書
き込み用トランジスタ（３１）は多結晶シリコン薄膜内
に形成されているため、多結晶シリコン粒界を通路とす
る漏洩電流が大きく、通常１０~¹⁴Ａ以下に低減するこ
とは非常に困難であり、ＤＲＡＭにとって致命的な欠点
となる。さらに、上記書き込み用トランジスタ（３１）
のソース・ドレイン領域は多結晶シリコン薄膜内に形成
せねばならず、多結晶シリコン薄膜内の不純物の拡散が
速いため、チャネル長の短縮化も困難である。

【００１１】従来のメモリセルの第２の問題点は、読み
出し用トランジスタの電流駆動能力が十分に高くなる構
造を採っていない点である。一般に、電界効果トランジ
スタの電流駆動能力Ｉは、Ｉ＝μ・Ｃ・Ｗ／Ｌ・Ｖｄ²／２ ………（１）で表される。ここで、μはチャネル領域の実効キャリア
移動度、Ｃはゲート電極とチャネル領域間の実効ゲート
容量、Ｗ／Ｌはトランジスタの実効チャネル幅／実効チ
ャネル長、Ｖｄは飽和ドレイン電圧である。図３及び図
４に示した従来セルの読み出し用トランジスタ（３２）
においては、そのチャネル領域と読み出しワード線との
間に、電荷蓄積ノードを挾む構造であるため、その実効
ゲート容量Ｃはゲート絶縁膜とキャパシタ絶縁膜の両方
の膜厚の総和で決まり、したがって実効ゲート容量は本
来のゲート絶縁膜膜厚から計算される容量の１／２以下
に減少する。これにより、読み出し用トランジスタの電
流駆動能力は、上記の（１）式から分かるように１／２
以下に低下してしまい、結果として、読み出し動作を不
安定にする要因となる。

【００１２】さらに、第３の問題点は、必要な配線層数
が増加するため、電荷蓄積キャパシタを小さくできる特
長が相殺されて、目的とするセル面積の縮小化が限定さ
れることである。

【００１３】以上のように、従来の自己増幅型メモリセ
ルでは、種々の要因からメモリセルの安定動作及びセル
面積の縮小が難しい。このため、キャパシタをトランジ
スタに置き換えることによるセル面積の縮小効果が、十
分に発揮されていない。

【００１４】本発明の目的は、チャネル長の短縮化の必
要のない、微細化の容易な、かつ、安定なセル動作を実
現する自己増幅型メモリセル構造を有する半導体記憶装
置を提供することにある。本発明の他の目的は、そのよ
うな半導体記憶装置の製造方法を提供することにある。

【００１５】

【課題を解決するための手段】上記目的は、（１）書き
込み用トランジスタと、電荷蓄積ノードを浮遊ゲートと
する読み出し用トランジスタとを有する半導体記憶装置
において、上記書き込み用トランジスタ及び読み出し用
トランジスタのチャネル領域の主部分は、いずれも周辺
の大部分が絶縁膜である穴の内壁に設けられた半導体薄
膜に形成されたことを特徴とする半導体記憶装置、
（２）上記１記載の半導体記憶装置において、上記半導
体記憶装置の書き込みワード線は、上記穴の周辺の絶縁
膜中に設けられ、該書き込みワード線の上部に上記書き
込み用トランジスタ又は読み出し用トランジスタのいず
れか一方のチャネル領域の主部分が、該書き込みワード
線の下部に他方のチャネル領域の主部分が形成されたこ
とを特徴とする半導体記憶装置、（３）上記２記載の半
導体記憶装置において、上記書き込み用トランジスタの
チャネル領域の主部分は上記書き込みワード線の下部に
形成され、上記半導体記憶装置のビット線は上記書き込
み用トランジスタの下部に設けられたことを特徴とする
半導体記憶装置、（４）上記２記載の半導体記憶装置に
おいて、上記書き込み用トランジスタのチャネル領域の
主部分は上記書き込みワード線の上部に形成され、上記
半導体記憶装置のビット線は上記書き込み用トランジス
タの上部に設けられたことを特徴とする半導体記憶装
置、（５）上記１から４のいずれか一に記載の半導体記
憶装置において、上記書き込み用トランジスタ又は読み
出し用トランジスタのチャネル領域が形成された半導体
薄膜の少なくとも一方は、単結晶半導体薄膜であること
を特徴とする半導体記憶装置、（６）上記１から５のい
ずれか一に記載の半導体記憶装置において、上記読み出
し用トランジスタのチャネル領域は、上記電荷蓄積ノー
ドと上記半導体記憶装置の読み出しワード線との間に配
置されたことを特徴とする半導体記憶装置、（７）書き
込み用トランジスタと、電荷蓄積ノードを浮遊ゲートと
する読み出し用トランジスタとを有する半導体記憶装置
において、上記読み出し用トランジスタのチャネル領域
は、上記電荷蓄積ノードと上記半導体記憶装置の読み出
しワード線との間に配置されたことを特徴とする半導体
記憶装置、（８）上記７記載の半導体記憶装置におい
て、上記書き込み用トランジスタ及び読み出し用トラン
ジスタのチャネル領域の主部分は、いずれも周辺の大部
分が絶縁膜である内壁に設けられた半導体薄膜に形成さ
れたことを特徴とする半導体記憶装置、（９）上記８記
載の半導体記憶装置において、上記半導体記憶装置の書
き込みワード線は、上記穴の周辺の絶縁膜中に設けら
れ、該書き込みワード線の上部に上記書き込み用トラン
ジスタ又は読み出し用トランジスタのいずれか一方のチ
ャネル領域の主部分が、該書き込みワード線の下部に他
方のチャネル領域の主部分が形成されたことを特徴とす
る半導体記憶装置、（１０）上記８又は９に記載の半導
体記憶装置において、上記書き込み用トランジスタ又は
読み出し用トランジスタのチャネル領域が形成された半
導体薄膜の少なくとも一方は、単結晶半導体薄膜である
ことを特徴とする半導体記憶装置、（１１）書き込み用
トランジスタと、電荷蓄積ノードを浮遊ゲートとする読
み出し用トランジスタとを有する半導体記憶装置におい
て、上記半導体記憶装置の書き込みワード線は、絶縁膜
中に設けられ、該書き込みワード線の上部に上記書き込
み用トランジスタ又は読み出し用トランジスタのいずれ
か一方のチャネル領域の主部分が、該書き込みワード線
の下部に他方のチャネル領域の主部分が形成されたこと
を特徴とする半導体記憶装置、（１２）上記１１記載の
半導体記憶装置において、上記書き込み用トランジスタ
及び読み出し用トランジスタのチャネル領域の主部分
は、いずれも周辺の大部分が絶縁膜である穴の内壁に設
けられた半導体薄膜に形成されたことを特徴とする半導
体記憶装置、（１３）上記１２記載の半導体記憶装置に
おいて、上記書き込み用トランジスタ又は読み出し用ト
ランジスタのチャネル領域が形成された半導体薄膜の少
なくとも一方は、単結晶半導体薄膜であることを特徴と
する半導体記憶装置によって達成される。

【００１６】上記他の目的は、（１４）半導体基板上に
ビット線を形成する第１工程、該ビット線上に第１絶縁
膜を形成する第２工程、該第１絶縁膜上に書き込みワー
ド線を形成する第３工程、該書き込みワード線上に第２
絶縁膜を形成する第４工程、該第２絶縁膜、該書き込み
ワード線及び該第１絶縁膜を同時に加工して穴を形成す
る第５工程並びに該穴の内壁に書き込み用トランジスタ
のチャネル領域を構成する第１半導体薄膜と読み出し用
トランジスタのチャネル領域を構成する第２半導体薄膜
を形成する第６工程を少なくとも含み、書き込み用トラ
ンジスタと、電荷蓄積ノードを浮遊ゲートとする読み出
し用トランジスタとを有する半導体記憶装置を形成する
ことを特徴とする半導体記憶装置の製造方法、（１５）
上記１４記載の半導体記憶装置の製造方法において、上
記第６工程の後に、上記第１半導体薄膜又は第２半導体
薄膜の少なくとも一方を単結晶とするために、上記ビッ
ト線をシードとする加熱処理を行う工程を有することを
特徴とする半導体記憶装置の製造方法、（１６）半導体
基板上に読み出し用トランジスタのドレイン領域を形成
する第１工程、該ドレイン領域上に第１絶縁膜を形成す
る第２工程、該第１絶縁膜上に書き込みワード線を形成
する第３工程、該書き込みワード線上に第２絶縁膜を形
成する第４工程、該第２絶縁膜、該書き込みワード線及
び該第１絶縁膜を同時に加工して穴を形成する第５工程
並びに該穴の内壁に書き込み用トランジスタのチャネル
領域を構成する第１半導体薄膜と読み出し用トランジス
タのチャネル領域を構成する第２半導体薄膜を形成する
第６工程を少なくとも含み、書き込み用トランジスタ
と、電荷蓄積ノードを浮遊ゲートとする読み出し用トラ
ンジスタとを有する半導体記憶装置を形成することを特
徴とする半導体記憶装置の製造方法、（１７）上記１６
記載の半導体記憶装置の製造方法において、上記第６工
程の後に、上記第１半導体薄膜又は第２半導体薄膜の少
なくとも一方を単結晶とするために、上記ドレイン領域
をシードとする加熱処理を行う工程を有することを特徴
とする半導体記憶装置の製造方法によって達成される。

【００１７】上記１項等でチャネル領域の主部分という
のは、チャネル領域の容積の大部分のことであり、この
部分が前記の穴の内壁に設けられた半導体薄膜に形成さ
れていれば、穴の外部の半導体薄膜にもその一部分が形
成されていても良いことを意味する。

【００１８】図１は、本発明の説明のため、本発明の半
導体記憶装置の一例のメモリセル構造の断面図を示した
ものである。本メモリセルの特徴は、半導体基板（１）
上に、書き込みワード線（５）に接続された書き込みゲ
ート電極（７）、ビット線（２）に接続されたドレイン
領域（１０）、チャネル領域（９）、ゲート絶縁膜
（８）及び電荷蓄積ノード（１１）から成る縦型の書き
込み用トランジスタと、読み出しゲート電極（１８）、
電荷蓄積ノード（１１）、キャパシタ絶縁膜（１４）、
ゲート絶縁膜（１７）、チャネル領域（１５）、ビット
線（２）に接続電極（１３）によって接続されたソース
領域（１６）及びドレイン領域（１９）から成る縦型の
読み出し用トランジスタとが設けられ、書き込みワード
線（５）の下部に上記書き込み用トランジスタのチャネ
ル領域の主部が、書き込みワード線（５）の上部に上記
読み出し用トランジスタのチャネル領域の主部が配置さ
れている。また、読み出し用トランジスタ及び書き込み
用トランジスタのチャネル領域、ゲート電極、電荷蓄積
ノードの主部は周辺がＳｉＯ₂膜（４）、（６）で被わ
れた溝の内壁に配置されている。さらにまた、この構造
ではビット線（２）は読み出し用トランジスタ及び書き
込み用トランジスタの最下部に設けられている。

【００１９】

【作用】図１に示したメモリセルを用いて本発明の作用
を説明する。図２（ａ）はその等価回路図、図２（ｂ）
はその平面レイアウト図である。本発明のメモリセル
と、図３及び図４に示した従来のメモリセルとの第１の
相違点は、読み出し用トランジスタ（３２）のチャネル
領域（１５）と電荷蓄積ノード（１１）とがキャパシタ
絶縁膜（１４）を介して配置され、さらにチャネル領域
（１５）と読み出しゲート電極（１８）とがゲート絶縁
膜（１７）を介して配置された点である。これにより、
読み出し用トランジスタ（３２）の実効ゲート容量はゲ
ート絶縁膜（１７）の膜厚のみによって決まるため、そ
の電流駆動能力は低下しない。その結果として、読み出
し時の安定動作を確保することができる。

【００２０】また、図１の本発明のセルにおいて、ビッ
ト線（２）を単結晶半導体層とし、該ビット線（２）を
シードとした固相エピタキシャル成長により、書き込み
用トランジスタのチャネル領域（９）を単結晶化するこ
とが可能である。単結晶半導体層から成るチャネル領域
を備えることで、書き込み用トランジスタの漏洩電流を
通常の半導体基板上に形成したトランジスタと同等の水
準にまで低減でき、十分に長い情報の保持時間を達成で
きる。これは、書き込み用トランジスタを多結晶シリコ
ン薄膜内に形成する従来のメモリセルでは実現できず、
本発明のメモリセルの大きな特長である。

【００２１】また、図２（ｂ）に示した本発明のセルの
平面レイアウトから分かるように、ビット線（２）と書
き込みワード線（５）を絶縁膜中に埋め込む構造である
ため、読み出しワード線（２１）と書き込みワード線
（５）とを重ねて平面レイアウトできる。これによっ
て、自己増幅型メモリセルの欠点である配線層数の増加
があっても、セル面積の縮小化が可能となる。なお、図
において、２２は書き込み用トランジスタと読み出し用
トランジスタを形成した穴パターンである。

【００２２】

【実施例】以下、本発明の実施例を図５から図２１を用
いて説明する。実施例１本発明の第１の実施例の半導体記憶装置を、図５から図
１２に示した製造工程毎のメモリセル断面図を用いて説
明する。まず、図５に示したように、抵抗率１０Ωｃｍ
のｐ型単結晶シリコン（Ｓｉ）よりなる半導体基板
（１）上に、イオン打ち込み法により、加速エネルギー
５０ｋｅＶの砒素（Ａｓ）イオンを、打ち込み量５×１
０¹⁵／ｃｍ²打ち込み、温度９００℃、３０分の窒素雰
囲気中の熱アニールを行って、ビット線（２）となる深
さ１５０ｎｍのｎ型拡散層を形成し、その上に化学気相
成長法（ケミカル・ベーパー・デポジション：以下ＣＶ
Ｄ法と記す）により膜厚５０ｎｍのＳｉＯ₂膜（シリコ
ン酸化膜）（３）を堆積した後、ｎ型拡散層とＳｉＯ₂
膜（３）をリソグラフィ加工法を用いて加工して、半導
体基板（１）まで掘り下げて、ビット線（２）を形成す
る。

【００２３】次に、図６に示すように、ＳｉＯ₂膜
（３）上に、ＣＶＤ法によって、膜厚６００ｎｍのＳｉ
Ｏ₂膜（４）を堆積し、さらに、ＣＶＤ法により膜厚１
００ｎｍの多結晶Ｓｉ膜を堆積し、温度８５０℃の熱拡
散法によって、この膜にリン（Ｐ）を濃度５×１０²¹／
ｃｍ³導入し、リソグラフィ加工を用いてビット線
（２）と直交する配置に加工して、書き込みワード線
（５）を形成する。

【００２４】さらに、図７に示すように、書き込みワー
ド線（５）の上に、ＣＶＤ法によって、膜厚７００ｎｍ
のＳｉＯ₂膜（６）と膜厚５０ｎｍのＳｉ₃Ｎ₄膜（シリ
コン窒化膜）（５１）を堆積した後、ビット線（２）と
書き込みワード線（５）が交差する位置に、リソグラフ
ィ法とドライエッチングにより穴パターンを形成し、さ
らに、Ｓｉ₃Ｎ₄膜（５１）、ＳｉＯ₂膜（６）、書き込
みワード線（５）及びＳｉＯ₂膜（４）を順次掘り下げ
て、直径４００ｎｍ、深さ１４５０ｎｍの溝を形成す
る。

【００２５】次に、図８に示すように、上記溝の内壁
に、不純物を導入しながら膜堆積を行なう、いわゆる、
ドープドＣＶＤ法を用いてリン（Ｐ）を濃度５×１０²¹
／ｃｍ³導入した膜厚５０ｎｍの多結晶Ｓｉ膜を形成
後、異方性ドライエッチングによって加工し、ほぼ書き
込みワード線（５）の深さまでエッチング書き込みゲー
ト電極（７）を形成し、Ｓｉ₃Ｎ₄膜（５１）と書き込み
ゲート電極（７）をマスクとして、ビット線（２）直上
のＳｉＯ₂膜（３）をエッチングした後、溝内壁にのみ
ＣＶＤ法で膜厚１５ｎｍのＳｉＯ₂膜を堆積し、異方性
ドライエッチで加工してゲート絶縁膜（８）を形成し、
さらに、真空度２×１０~⁹Ｔｏｒｒの分子線エピタキシ
ー法により膜厚３０ｎｍの非晶質Ｓｉを堆積し、この非
晶質Ｓｉをビット線（２）をシードとする温度６００℃
の固相エピタキシャル成長により単結晶化した後、異方
性ドライエッチで溝の内壁にのみ残し単結晶Ｓｉ薄膜
（５２）を形成する。単結晶Ｓｉ薄膜（５２）は、書き
込み用トランジスタのチャネル領域が形成されるべき領
域である。

【００２６】さらに、図９に示すように、ＣＶＤ法で膜
厚１０ｎｍのＳｉ₃Ｎ₄膜（５３）を堆積し、溝内へのエ
ッチバック法によるレジスト埋め込みと異方性ドライエ
ッチエッチによる加工を行ない、単結晶Ｓｉ薄膜（５
２）の内壁とビット線（２）の上部にのみこの膜を残
し、このＳｉ₃Ｎ₄膜（５３）をマスクとして単結晶Ｓｉ
薄膜（５２）の上端部のみを、温度８５０℃の熱酸化を
行ないＳｉＯ₂膜（５４）を成長させる。

【００２７】次に、図１０に示すように、Ｓｉ₃Ｎ₄膜
（５３）を温度１６０℃のリン酸中でエッチング除去し
た後、ＣＶＤ法により膜厚５０ｎｍのＳｉＯ₂膜（１
２）及びリン（Ｐ）ドープド多結晶Ｓｉ膜を堆積し、異
方性ドライエッチによりＰドープド多結晶Ｓｉ膜をエッ
チバックして、書き込みワード線（５）の少なくとも上
部位置まで残して接続電極（１３）を形成し、さらに、
ウエットエッチによりＳｉＯ₂膜（１２）をエッチング
して、接続電極（１３）の上端部を露出させ、ＳｉＯ₂
膜（１２）及び接続電極（１３）をマスクとしたプラズ
マドーピング法により、図９に示した単結晶Ｓｉ薄膜
（５２）の書き込みワード線（５）より上部の領域にの
みリン（砒素でもよい）をドーピングして電荷蓄積ノー
ド（１１）を形成する。単結晶Ｓｉ薄膜（５２）の下部
はチャネル領域（９）となる。

【００２８】さらに、図１１に示すように、ＣＶＤ法に
より膜厚１５ｎｍのＳｉＯ₂膜を堆積し、異方性ドライ
エッチにより溝の内壁部のみに残して、読み出し用トラ
ンジスタのキャパシタ絶縁膜（１４）とし、ＣＶＤ法に
より膜厚３０ｎｍの多結晶Ｓｉ薄膜（５５）を堆積す
る。この多結晶Ｓｉ薄膜（５５）は、読み出し用トラン
ジスタのチャネル領域となるものである。

【００２９】最後に、図１２に示すように、ＣＶＤ法に
より膜厚１５ｎｍのＳｉＯ₂膜を読み出し用トランジス
タのゲート絶縁膜（１７）として堆積し、ＣＶＤ法によ
り膜厚１００ｎｍのリン（Ｐ）ドープド多結晶Ｓｉ膜を
埋め込み、リソグラフィ加工により、溝の上部を覆うよ
うに加工して読み出しゲート電極（１８）を形成し、読
み出しゲート電極（１８）をマスクとして加速エネルギ
ー２０ｋｅＶのリン（Ｐ）イオンを、打ち込み量３×１
０¹⁵／ｃｍ²打ち込み、温度８００℃の窒素雰囲気中で
熱アニールを行ない、読み出し用トランジスタのドレイ
ン領域（１９）を形成し、同時に、読み出し用トランジ
スタのソース領域（１６）を接続電極（１３）からのリ
ン（Ｐ）の熱拡散によって形成し、さらに、ＣＶＤ法に
より膜厚２００ｎｍの層間絶縁膜（２０）を堆積し、読
み出しゲート電極（１８）への接続穴の開口、スパッタ
法で堆積し、成型した膜厚３００ｎｍのアルミニウム
（Ａｌ）から成る読み出しワード線（２１）を形成し
て、本実施例のメモリセルが完成する。上記の製造工程
での熱アニールによって、書き込み用トランジスタのド
レイン領域（１０）は、該ビット線（２）からの砒素
（Ａｓ）拡散により自動的に形成される。

【００３０】本実施例のメモリセルの製造工程では、ビ
ット線（２）、書き込みワード線（５）、セルが作られ
る溝加工、読み出しゲート電極（１８）、読み出しゲー
ト接続穴加工及び読み出しワード線（２１）の合計６層
の加工用のマスクを使用した。また、ビット線（２）、
書き込みワード線（５）、読み出しワード線（２１）
は、いずれも、ライン５００ｎｍ、スペース２００ｎｍ
に設計され、セル面積は０．４９μｍ²であった。これ
は、０．２μｍ製造技術により２５６メガビットＤＲＡ
Ｍの作成に十分対応できるものである。さらに、上記の
設計寸法をライン３００ｎｍ、スペース１００ｎｍとす
れば、セル面積を０．１６μｍ²にまで縮小でき、１ギ
ガビットＤＲＡＭへの展開の可能性もある。

【００３１】実施例２本発明の第２の実施例の半導体記憶装置のメモリセル断
面を図１３に、等価回路図を図１４に、製造工程毎のメ
モリセル断面図を図１５から図１９に示す。本実施例に
おいては、ビット線とワード線の層数を増加しない自己
増幅型メモリセルに関する。本実施例のメモリセルは、
図１３に示すように、半導体基板（１）上に、ワード線
（５′）に接続されたゲート電極（６１）、ビット線
（２）に接続されたドレイン領域（１０）、チャネル領
域（９）、ゲート絶縁膜（６２）、及び、電荷蓄積ノー
ド（１１）から成る縦型の書き込み用トランジスタと、
上記ゲート電極（６１）を共通のゲート電極とし、この
ゲート電極（６１）とチャネル領域（１５）との間に挾
まれたゲート絶縁膜（６２）と同層のキャパシタ絶縁
膜、電荷蓄積ノード（１１）及びゲート絶縁膜（６３）
並びにビット線（２）と接続されたソース領域（１６）
並びに電源に接続されたドレイン領域（１９）から成る
読み出し用トランジスタから構成される。読み出し用ト
ランジスタの主要部はワード線の上部位置に配置され、
書き込み用トランジスタの主要部は該ワード線の下部位
置に配置されており、ビット線（２）とワード線（５）
は、絶縁膜（４、６）中に埋め込まれている。

【００３２】図１４に、等価回路図を示すように、本実
施例のメモリセルは、書き込み用トランジスタ（３１）
のゲート電極は、読み出し用トランジスタ（３２）のゲ
ート電極と共通であるため、各々のトランジスタの閾値
電圧設定、書き込み動作及び読み出し動作に以下に述べ
る特別の配慮を要する。

【００３３】まず、書き込み用トランジスタ（３１）の
閾値電圧（Ｖｔｗ）をＶｃｃ＞Ｖｔｗ＞０．５Ｖｃｃ …………………（２）に設定し、読み出し用トランジスタ（３２）の閾値電圧
（Ｖｔｒ）がＶｔｒ〜Ｖｃｃ（蓄積ノードに電荷のない時）＜０．５Ｖｃｃ（蓄積ノードに正電荷蓄積時） ……（３）となるように、図１３に示したチャネル領域（１５）の
不純物濃度、ゲート絶縁膜（６２、６３）の膜厚を設定
する。ここで、Ｖｃｃは電源電圧である。

【００３４】メモリセルへの情報の書き込み時には、ビ
ット線（２）を選択し、ワード線（５′）の電位を０．
５Ｖｃｃ以上に上昇させ、書き込み用トランジスタ（３
１）をオンさせて、電荷蓄積ノード（１１）に正電荷を
蓄積する。読み出し用トランジスタ（３２）のＶｔｒ
は、本来Ｖｃｃ付近であったものが、電荷蓄積ノード
（１１）への正電荷蓄積によって、０．５Ｖｃｃ以下に
低下する。メモリセル情報の読み出し時には、ビット線
（２）を選択した後、ワード線（５′）電位を０．５Ｖ
ｃｃ付近に設定し、ビット線（２）の電位変化を検出す
る。この時、電荷蓄積ノード（１１）に正電荷が存在し
なければ、読み出し用トランジスタ（３２）はオフ状態
であり、ビット線（２）の電位は変化せず、また、電荷
蓄積ノード（１１）に正電荷が蓄積されていれば、読み
出し用トランジスタ（３２）はオン状態となり、ビット
線（２）は電源に接続されて電位は上昇するため、情報
の読み出しが可能となる。

【００３５】次に、本実施例のメモリセルの製造工程
を、図１５から図１９に示した各工程毎のメモリセル断
面図を用いて説明する。まず、図１５に示したように、
抵抗率１０Ωのｐ型単結晶Ｓｉからなる半導体基板
（１）上に、イオン打ち込み法により、加速エネルギー
５０ｋｅＶの砒素（Ａｓ）イオンを、打ち込み量５×１
０¹⁵／ｃｍ²打ち込み、温度９００℃、３０分の窒素雰
囲気中の熱アニールを行って、ビット線（２）となる深
さ１５０ｎｍのｎ型拡散層を形成し、その上にＣＶＤ法
により膜厚５０ｎｍのＳｉＯ₂膜（６５）を堆積した
後、ｎ型拡散層とＳｉＯ₂膜（３）をリソグラフィ加工
法を用いて加工して、半導体基板（１）まで掘り下げ
て、ビット線（２）を形成し、ＳｉＯ₂膜（６５）上
に、ＣＶＤ法によって、膜厚６００ｎｍのＳｉＯ₂膜
（４）を堆積し、さらに、ＣＶＤ法により膜厚１００ｎ
ｍの多結晶Ｓｉ膜を堆積し、温度８５０℃の熱拡散法に
よってこの膜にリン（Ｐ）を濃度５×１０²¹／ｃｍ³導
入し、リソグラフィ加工を用いてビット線（２）と直交
する配置に加工して、ワード線（５′）を形成し、さら
に、このワード線（５′）の上に、ＣＶＤ法によって、
膜厚７００ｎｍのＳｉＯ₂膜（６）を堆積する。

【００３６】次に、図１６に示すように、ビット線
（２）とワード線（５′）が交差する位置に、リソグラ
フィ加工により穴パターンを形成し、さらに、ＳｉＯ₂
膜（６）、ワード線（５）及びＳｉＯ₂膜（４）を順次
掘り下げて、直径４００ｎｍ、深さ１４００ｎｍの溝を
形成し、上記溝の内壁に、ドープドＣＶＤ法を用いてリ
ン（Ｐ）を濃度５×１０²¹／ｃｍ³導入した膜厚５０ｎ
ｍの多結晶Ｓｉ膜を形成後、異方性ドライエッチによっ
て加工し、ワード線（５′）に側面で接続されたゲート
電極（６１）を形成する。

【００３７】さらに、図１７に示すように、ビット線
（２）直上のＳｉＯ₂膜（６５）をエッチングした後、
溝内壁にのみＣＶＤ法で膜厚１５ｎｍのＳｉＯ₂膜を堆
積し、異方性ドライエッチで加工してゲート絶縁膜（６
２）を形成し、さらに、真空度２×１０~⁹Ｔｏｒｒの分
子線エピタキシー法により膜厚３０ｎｍの非晶質Ｓｉを
堆積し、ビット線（２）をシードとする温度６００℃の
固相エピタキシャル成長により単結晶化した後、異方性
ドライエッチで溝の内壁にのみ残した単結晶Ｓｉ薄膜を
形成し、ワード線（５′）より下部の溝内にのみ埋め込
んだレジストをマスクとするプラズマドーピング法によ
り、上記単結晶Ｓｉ薄膜へリン（Ｐ）を導入して電荷蓄
積ノード（１１）を形成し、さらに、ＣＶＤ法で膜厚１
５ｎｍのＳｉＯ₂膜堆積し、ゲート絶縁膜（６３）とす
る。

【００３８】さらに、図１８に示すように、ＣＶＤ法で
堆積した膜厚３０ｎｍのＳｉ₃Ｎ₄膜（６６）を、溝内に
埋め込んだレジスト（６７）をマスクとした異方性ドラ
イエッチにより加工して、溝内部のみにＳｉ₃Ｎ₄膜（６
６）を埋め込んだ状態とする。

【００３９】最後に、図１９に示すように、Ｓｉ₃Ｎ₄膜
（６６）をマスクとした熱酸化によって、電荷蓄積ノー
ド（１１）の上端部のみを酸化し、ＳｉＯ₂膜（６８）
を成長させ、Ｓｉ₃Ｎ₄膜（６６）を温度１６０℃のリン
酸中でエッチング除去した後、異方性ドライエッチによ
りビット線（２）上のゲート絶縁膜（６３）を除去し、
真空度２×１０~⁹Ｔｏｒｒの分子線エピタキシー法によ
り膜厚３０ｎｍの非晶質Ｓｉを堆積し、ビット線（２）
をシードとする温度６００℃の固相エピタキシャル成長
によりこの膜を単結晶化し、溝内にのみ埋め込んだレジ
ストをマスクとする加速エネルギー２０ｋｅＶのリン
（Ｐ）イオン打ち込み法により、読み出し用トランジス
タのドレイン領域（１９）を形成し、同時に、読み出し
用トランジスタのソース領域（１６）をビット線（２）
からの砒素（Ａｓ）の熱拡散によって形成し、さらに、
ＣＶＤ法により堆積し異方性ドライエッチにより溝内に
ＳｉＯ₂膜（６４）を埋め込んで、本発明のメモリセル
の主要部を完成する。

【００４０】本実施例のメモリセルの製造工程では、ビ
ット線（２）、ワード線（５′）及びセルが作られる溝
加工用の、合計３枚の加工用のマスクを使用した。ま
た、ビット線（２）、ワード線（５′）は、いずれも、
ライン５００ｎｍ、スペース３００ｎｍに設計され、セ
ル面積は０．６４μｍ²であった。これは、０．３μｍ
製造技術により２５６メガビットＤＲＡＭの作成に十分
対応できるものである。

【００４１】実施例３本発明の第３の実施例の半導体記憶装置のメモリセル断
面図を図２０に示す。本実施例の回路構成及び製造工程
の多くは、前述した実施例２と同一であるが、読み出し
用トランジスタのドレイン領域（１９）とビット線
（２）の配置位置を上下に交換した点が異なっている。
すなわち、ｐ型Ｓｉからなる半導体基板（１）上のメモ
リセル群が形成される領域に、ｎ型拡散層からなる読み
出し用トランジスタのドレイン領域（１９）を設けた
後、ＳｉＯ₂膜（４）の堆積、ワード線（５′）の加
工、さらにＳｉＯ₂膜（６）の堆積を行ない、メモリセ
ルを形成する領域にＳｉＯ₂膜（６）、ワード線
（５′）及びＳｉＯ₂膜（４）を加工して溝開口を行な
い、ゲート電極（６１）、ゲート絶縁膜（６２）、書き
込み用トランジスタのチャネル領域（９）、ドレイン領
域（１０）、電荷蓄積ノード（１１）を形成し、さら
に、読み出し用トランジスタのゲート絶縁膜（６３）、
ドレイン領域（７０）、チャネル領域（１５）及びソー
ス領域（１６）を形成した後、ＳｉＯ₂膜（６４）を埋
め込み、最後に、ビット電極（６９）、ビット線（２）
を形成して、本実施例のメモリセルの主要部が完成す
る。

【００４２】本実施例の製造工程では、メモリセルを形
成すべき領域の溝、ワード線（５′）、ビット電極（６
９）、ビット線接続穴及びビット線（２）を加工するた
め、合計５枚のマスクを使用した。本実施例のメモリセ
ルにおいても、実施例２と同等の、セル面積の縮少効果
が達成できた。

【００４３】実施例４本発明の第４の実施例の半導体記憶装置のメモリセル断
面図を図２１に示す。本実施例の回路構成は、前述した
実施例２及び実施例３と同一であり、メモリセルが形成
される溝内部の各電極配置が異なっている。以下に、構
造の相違点を説明する。まず、実施例３では、溝内の最
外周に配置されたゲート電極（６１）を、本実施例では
溝内の中心位置に配置し、該ゲート電極（６１）をワー
ド線（５′）として兼用し、さらに、書き込み用トラン
ジスタと読み出し用トランジスタの配置を交換した。ま
た、本メモリセルの製造工程では、実施例３と同等の技
術を用い、メモリセルを形成すべき領域の溝加工、ビッ
ト線（２）の加工及びワード線（５′）の加工に、合計
３枚のマスクを使用した。なお、（７１）はＳｉＯ₂膜
である。

【００４４】本発明のメモリセルによれば、メモリセル
を形成される溝内部に、実施例３でのＳｉＯ₂膜（６
４）を埋め込む必要がないため、溝の穴径を小さくでき
るため、さらに、セル面積を縮少化できる。

【００４５】

【発明の効果】本発明によれば、２つのトランジスタの
チャネル領域の主要部が穴の内壁に設けられた半導体薄
膜に形成され、半導体記憶装置のセル面積の微少化なさ
れた。その結果、６４メガビット級ＤＲＡＭが実現でき
る０．３μｍ技術によって、２５６メガビット級の半導
体記憶装置を作成することができた。また、本発明の半
導体記憶装置は安定なセル動作を実現した。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一例の断面図であ
る。

【図２】本発明の半導体記憶装置の一例の等価回路図と
平面レイアウト図である。

【図３】従来の自己増幅型メモリセルの等価回路図と他
の従来のメモリセルの等価回路図である。

【図４】従来のメモリセルの断面図である。

【図５】本発明の第１の実施例の半導体記憶装置の製造
方法を示す工程毎のメモリセルの断面図である。

【図６】本発明の第１の実施例の半導体記憶装置の製造
方法を示す工程毎のメモリセルの断面図である。

【図７】本発明の第１の実施例の半導体記憶装置の製造
方法を示す工程毎のメモリセルの断面図である。

【図８】本発明の第１の実施例の半導体記憶装置の製造
方法を示す工程毎のメモリセルの断面図である。

【図９】本発明の第１の実施例の半導体記憶装置の製造
方法を示す工程毎のメモリセルの断面図である。

【図１０】本発明の第１の実施例の半導体記憶装置の製
造方法を示す工程毎のメモリセルの断面図である。

【図１１】本発明の第１の実施例の半導体記憶装置の製
造方法を示す工程毎のメモリセルの断面図である。

【図１２】本発明の第１の実施例の半導体記憶装置の製
造方法を示す工程毎のメモリセルの断面図である。

【図１３】本発明の第２の実施例の半導体記憶装置の断
面図である。

【図１４】本発明の第２の実施例の半導体記憶装置の等
価回路図である。

【図１５】本発明の第２の実施例の半導体記憶装置の製
造方法を示す工程毎のメモリセルの断面図である。

【図１６】本発明の第２の実施例の半導体記憶装置の製
造方法を示す工程毎のメモリセルの断面図である。

【図１７】本発明の第２の実施例の半導体記憶装置の製
造方法を示す工程毎のメモリセルの断面図である。

【図１８】本発明の第２の実施例の半導体記憶装置の製
造方法を示す工程毎のメモリセルの断面図である。

【図１９】本発明の第２の実施例の半導体記憶装置の製
造方法を示す工程毎のメモリセルの断面図である。

【図２０】本発明の第３の実施例の半導体記憶装置のメ
モリセルの断面図である。

【図２１】本発明の第４の実施例の半導体記憶装置のメ
モリセルの断面図である。

【符号の説明】

１、３４半導体基板２、Ｂビット線３、４、６、１２、５４、６４、６５、６８、７１Ｓ
ｉＯ₂膜５、ＷＷ書き込みワード線５′ ワード線７書き込みゲート電極８、１７、６２、６３ゲート絶縁膜９、１５チャネル領域１０、１９、３６、７０ドレイン領域１１、３３電荷蓄積ノード１３接続電極１４キャパシタ絶縁膜１６ソース領域１８読み出しゲート電極２０、３７層間絶縁膜２１、ＲＷ読み出しワード線２２穴パターン３１書き込み用トランジスタ３２読み出し用トランジスタ３５絶縁膜５１、５３、６６Ｓｉ₃Ｎ₄膜５２、５５単結晶Ｓｉ薄膜６１ゲート電極６７レジスト６９ビット電極ＲＢ読み出しビット線ＷＢ書き込みビット線

───────────────────────────────────────────────────── フロントページの続き (72)発明者久本大東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者茂庭昌弘東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者大倉理東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者久禮得男東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者武田英次東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】書き込み用トランジスタと、電荷蓄積ノー
ドを浮遊ゲートとする読み出し用トランジスタとを有す
る半導体記憶装置において、上記書き込み用トランジス
タ及び読み出し用トランジスタのチャネル領域の主部分
は、いずれも周辺の大部分が絶縁膜である穴の内壁に設
けられた半導体薄膜に形成されたことを特徴とする半導
体記憶装置。
【請求項２】請求項１記載の半導体記憶装置において、
上記半導体記憶装置の書き込みワード線は、上記穴の周
辺の絶縁膜中に設けられ、該書き込みワード線の上部に
上記書き込み用トランジスタ又は読み出し用トランジス
タのいずれか一方のチャネル領域の主部分が、該書き込
みワード線の下部に他方のチャネル領域の主部分が形成
されたことを特徴とする半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置において、
上記書き込み用トランジスタのチャネル領域の主部分は
上記書き込みワード線の下部に形成され、上記半導体記
憶装置のビット線は上記書き込み用トランジスタの下部
に設けられたことを特徴とする半導体記憶装置。
【請求項４】請求項２記載の半導体記憶装置において、
上記書き込み用トランジスタのチャネル領域の主部分は
上記書き込みワード線の上部に形成され、上記半導体記
憶装置のビット線は上記書き込み用トランジスタの上部
に設けられたことを特徴とする半導体記憶装置。
【請求項５】請求項１から４のいずれか一に記載の半導
体記憶装置において、上記書き込み用トランジスタ又は
読み出し用トランジスタのチャネル領域が形成された半
導体薄膜の少なくとも一方は、単結晶半導体薄膜である
ことを特徴とする半導体記憶装置。
【請求項６】請求項１から５のいずれか一に記載の半導
体記憶装置において、上記読み出し用トランジスタのチ
ャネル領域は、上記電荷蓄積ノードと上記半導体記憶装
置の読み出しワード線との間に配置されたことを特徴と
する半導体記憶装置。
【請求項７】書き込み用トランジスタと、電荷蓄積ノー
ドを浮遊ゲートとする読み出し用トランジスタとを有す
る半導体記憶装置において、上記読み出し用トランジス
タのチャネル領域は、上記電荷蓄積ノードと上記半導体
記憶装置の読み出しワード線との間に配置されたことを
特徴とする半導体記憶装置。
【請求項８】請求項７記載の半導体記憶装置において、
上記書き込み用トランジスタ及び読み出し用トランジス
タのチャネル領域の主部分は、いずれも周辺の大部分が
絶縁膜である内壁に設けられた半導体薄膜に形成された
ことを特徴とする半導体記憶装置。
【請求項９】請求項８記載の半導体記憶装置において、
上記半導体記憶装置の書き込みワード線は、上記穴の周
辺の絶縁膜中に設けられ、該書き込みワード線の上部に
上記書き込み用トランジスタ又は読み出し用トランジス
タのいずれか一方のチャネル領域の主部分が、該書き込
みワード線の下部に他方のチャネル領域の主部分が形成
されたことを特徴とする半導体記憶装置。
【請求項１０】請求項８又は９に記載の半導体記憶装置
において、上記書き込み用トランジスタ又は読み出し用
トランジスタのチャネル領域が形成された半導体薄膜の
少なくとも一方は、単結晶半導体薄膜であることを特徴
とする半導体記憶装置。
【請求項１１】書き込み用トランジスタと、電荷蓄積ノ
ードを浮遊ゲートとする読み出し用トランジスタとを有
する半導体記憶装置において、上記半導体記憶装置の書
き込みワード線は、絶縁膜中に設けられ、該書き込みワ
ード線の上部に上記書き込み用トランジスタ又は読み出
し用トランジスタのいずれか一方のチャネル領域の主部
分が、該書き込みワード線の下部に他方のチャネル領域
の主部分が形成されたことを特徴とする半導体記憶装
置。
【請求項１２】請求項１１記載の半導体記憶装置におい
て、上記書き込み用トランジスタ及び読み出し用トラン
ジスタのチャネル領域の主部分は、いずれも周辺の大部
分が絶縁膜である穴の内壁に設けられた半導体薄膜に形
成されたことを特徴とする半導体記憶装置。
【請求項１３】請求項１２記載の半導体記憶装置におい
て、上記書き込み用トランジスタ又は読み出し用トラン
ジスタのチャネル領域が形成された半導体薄膜の少なく
とも一方は、単結晶半導体薄膜であることを特徴とする
半導体記憶装置。
【請求項１４】半導体基板上にビット線を形成する第１
工程、該ビット線上に第１絶縁膜を形成する第２工程、
該第１絶縁膜上に書き込みワード線を形成する第３工
程、該書き込みワード線上に第２絶縁膜を形成する第４
工程、該第２絶縁膜、該書き込みワード線及び該第１絶
縁膜を同時に加工して穴を形成する第５工程並びに該穴
の内壁に書き込み用トランジスタのチャネル領域を構成
する第１半導体薄膜と読み出し用トランジスタのチャネ
ル領域を構成する第２半導体薄膜を形成する第６工程を
少なくとも含み、書き込み用トランジスタと、電荷蓄積
ノードを浮遊ゲートとする読み出し用トランジスタとを
有する半導体記憶装置を形成することを特徴とする半導
体記憶装置の製造方法。
【請求項１５】請求項１４記載の半導体記憶装置の製造
方法において、上記第６工程の後に、上記第１半導体薄
膜又は第２半導体薄膜の少なくとも一方を単結晶とする
ために、上記ビット線をシードとする加熱処理を行う工
程を有することを特徴とする半導体記憶装置の製造方
法。
【請求項１６】半導体基板上に読み出し用トランジスタ
のドレイン領域を形成する第１工程、該ドレイン領域上
に第１絶縁膜を形成する第２工程、該第１絶縁膜上に書
き込みワード線を形成する第３工程、該書き込みワード
線上に第２絶縁膜を形成する第４工程、該第２絶縁膜、
該書き込みワード線及び該第１絶縁膜を同時に加工して
穴を形成する第５工程並びに該穴の内壁に書き込み用ト
ランジスタのチャネル領域を構成する第１半導体薄膜と
読み出し用トランジスタのチャネル領域を構成する第２
半導体薄膜を形成する第６工程を少なくとも含み、書き
込み用トランジスタと、電荷蓄積ノードを浮遊ゲートと
する読み出し用トランジスタとを有する半導体記憶装置
を形成することを特徴とする半導体記憶装置の製造方
法。
【請求項１７】請求項１６記載の半導体記憶装置の製造
方法において、上記第６工程の後に、上記第１半導体薄
膜又は第２半導体薄膜の少なくとも一方を単結晶とする
ために、上記ドレイン領域をシードとする加熱処理を行
う工程を有することを特徴とする半導体記憶装置の製造
方法。