JPS61185965A - メモリセルおよびその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体デバイスに関するものであり、とくにダ
イナミック型読出し書込みメモリ、すなわちダイナミッ
クＲＡＭ　（以下ｄＲＡＭという）に係わるものである
。

［従来の技術］ 大規模モノリシックｄＲＡＭの開発は多くの問題を提起
しているが、そのうちでももつとも重要なもののひとつ
は、チップ１個に集積するメモリセルの数を増大させる
ために個々のセルの寸法を縮小してもソフトエラーの発
生率が増大しないようにするには、どのようにすればよ
いかということである。大規模ｄＲＡＭはシリコンを主
たる構成材料として用いており、各メモリセルはソース
がキャパシタと、ドレーンがビットラインと、ゲートが
ワードラインとそれぞれ接続された１個のＭＯ８電界効
果トランジスタを有するのがふつうである。このような
メモリセルは上記キャパシタに電荷を貯えたときには論
理１となり、貯えないときには論理Ｏとなるように動作
する。この場合のキャパシタは、薄い酸化物層により上
部電極から分離されまた空乏層により基板から分離され
た反転層により形成するのが、従来の方式であった。

しかしながら回路動作を安定に保持するためには、該キ
ャパシタの容量はこれを充分なＳ／Ｎ比を与えるような
大きな値とすることが必要となり、そのためには、基板
内における当該キャパシタの占有面積を大きくしなけれ
ばならない。さらにこのようなＭＯＳキャパシタは、ア
ルファ粒子により基板中に生成される電荷や（５ＭｅＶ
のアルファ粒子で２００フエムトクーロン（ｆＣ）以上
の妨害電子を生成することが可能である）、基板から侵
入するノイズや、当該キャパシタの全域にわたるＰＮ接
合リーク、および当該セル中のＭＯＳＦＥＴのサブスレ
ショルドリーク等の影響を受けやすい。ｄＲＡＭ１個に
だ（わえられる電荷は通常２５０ｆＣであり、従って電
源電圧が５ｖの場合、前記キャパシタの容量はこれを５
０ｆＦとすることが必要で、電荷蓄積用の二酸化物層の
厚さが１５ＯＡの場合は、約２０平方ミクロンのキャパ
シタ領域が必要であった。従来の２次元構造ｄＲＡＭを
用いたメモリセルにおいては、これがセルの寸法上の最
小限度を規定するものであった。

こうした問題に対するひとつの試みがジョリイらの「再
結晶ポリシリコン中のダイナミックＲＡＭセル（４ＩＥ
ＥＥ　Ｅｌｅｃ、　Ｄｅｖ、　Ｌｅｔｔ、　８．１９８
３）であり、これはアクセストランジスタおよび電荷蓄
積キャパシタを含むセルの基本素子をすべてシリコン基
板上の酸化物層に被着したビーム再結晶化ポリシリコン
層内に形成しようというものである。この場合、ビット
ラインは再結晶化ポリシリコン層中に含まれ、トランジ
スタをオンとすることにより電荷蓄積領域に電荷が流入
することとなる。電荷蓄積領域としては上面、下面およ
び三方の側面を熱成長酸化物で凹まれた高不純物濃度の
再結晶化ポリシリコンを用いる。かくて得られる電荷蓄
積能力は、当該領域上下の電橋が薄い酸化物層により再
結晶化ポリシリコン内の電荷蓄積領域と分離されている
ため、同等の蓄積面積とした通常のキャパシタの能力の
約２倍となる。しかもこの電荷蓄積領域は、下層の酸化
物によって該領域周辺の回路から基板中に注入される電
荷や、アルファ粒子その他ソフトエラーの原因となる放
射線等により基板中に入り込む電荷から隔離されること
となる。さらにまた、ビットラインの下方に厚い酸化物
層が存在し、かつ完全な側壁酸化物のアイソレーション
が存在するため、ビットラインの容量が減少するという
こともある。しかしながら、たとえ容量を通常のものの
２倍としたとしても、セルのキャパシタによる占有面積
を充分小さなものとすることは不可能である。ざらにビ
ームによる再結晶化により下層構造に障害をきたすとと
もに、プロセス自体が単純かつ確立したものでないとい
う欠点もある。

ｄＲＡＭを小型化するもうひとつの試みは、キャパシタ
のプレートを基板内部にまで延在させることである。こ
のようなキャパシタはコルゲーテッド（波型）キャパシ
タと呼ばれ、ト１．スナミらの［メガピットダイミック
ＭＯＳメモリ用コルゲーテッドキャパシタセル（ＣＣＣ
）Ｊ　（［ＥＥＥＩＥＤＨＴｅｃｈ、　Ｄｉｇｅｓｔ　
８０６．１９８２　＞や、同じ＜Ｈ。

スナミらの「メガビットダイミックＭＯＳメモリ用フル
ゲーテッドキャパシタセル（ＣＣＣ）Ｊ（４１ＥＥＥ　
Ｅｌｅｃ、　Ｄｅｖ、　Ｌｅｔｔ、　９０．１９８３）
や、さらには１．イト−らの「オンチップ電圧制限器つ
き実験的ＩＭｂ　　ＤＲＡＭＪ　（１９８４ＩＥＥＥ　
ＩＳＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈ、　Ｐａｐｅ
ｒ　２８２　）等にその記載がある。このコルゲーテッ
ドキャパシタはシリコン基板の内部に２．５ミクロンの
深さま・で延びており、これを製作するにはＣＶＤ二酸
二酸化シリコンスマスクいて、通常のＣＣ第４による反
応性スバツタエツチ法によってトレンチを形成した後、
ウェットエッチを施すことによりドライエッチに起因す
る傷や汚れを除く。かくてトレンチを形成した後、二酸
化シリコン／窒化シリコン／二酸化シリコンの３層から
なる電荷蓄積層をトレンチ壁部に形成し、しかる後該ト
レンチをＬＰＧＶＤポリシリコンにより充填して終りと
する。このようなコルゲーテッドキャパシタは、容量を
６０ｆＦとする３層７ミクロンのセルの場合、通常のセ
ルとくらべてその容量は７倍以上であるという。

セルキャパシタの占有面積を低減させるための第３の試
みは、上述のようにトレンチを形成する方法と類似のも
のであって、たとえばＥ、アライによる［サブミクロン
ＭＯ８ＶＬＳＩプロセス技術Ｊ　　（ＩＥＥＥ　ＩＥＤ
ＨＴｅｃｈ、　Ｄｉａｅｓｔ　１９．１９８３　）やに
、ミネギシらによる「不純物導入表面トレンチキャパシ
タセルを用いたサブミクロンダイナミックＲＡＭ技術Ｊ
　　（ＩＥＥＥ　ＩＥＤＨＴｅｃｈ、　Ｄｉｇｅｓｔ　
３１９゜１９８３）や、■、モリエらによる「メガビッ
ト級ＭＯ８ＤＲＡＭのためのデブリショントレンチキャ
パシタ技術Ｊ　（４ＩＥＥＥ　Ｅｌｅｃ、　Ｄｅｖ、　
Ｌｅｔｔ。

４１１、１９８３　＞等にその記載があるが、これらは
いずれもキャパシタのプレートを基板に平行する代わり
に、基板のトレンチ壁部に形成することとした以外は、
通常のセルと同様の構成としたメモリセルについて述べ
たものである。このようなトレンチキャパシタは、単に
深いトレンチを用いるだけで基板の単位面積あたりの容
量を大きくとることができるもので、上記３論文によれ
ば次のようにして製作される。すなわち、まず結晶方位
（１００）、Ｐ型、抵抗率４−５オームαのシリコン基
板に幅０．４−１．０ミクロンのトレンチを形成したも
のを電子ビーム直接描画法により作成する。ついで約１
４ミリＴｏｒｒの圧力下でＣＢｒＦ３による反応性イオ
ンエツチング（ＲＩＥ）によって深さ１−３ミクロンの
トレンチを掘った後、硝酸、酢酸、フッ化水素酸の混合
液中でエッチ処理を施すことにより、トレンチ表面から
ＲＩＥ処理に起因する傷を取り除く。次にＰＨ／ＳｉＨ
１０２ガスシステムを用いたＣＶＤによりＰＳＧ　（燐
シリケートガラス）を堆積してトレンチ表面層中に燐を
拡散させ、フッ化水素酸によりＰＳＧをエッチ除去する
。つづいてトレンチ表面上に１５０−５００人の５ｈｏ
２を乾燥酸素中で成長させるか、またはＣＶＤにより５
１３Ｎ４を厚さ５００人に堆積し、最後にＬＰＧＶＤポ
リシリコンによりトレンチを埋める。

このようにトレンチ側壁の単位面積あたりの容量は通常
のキャパシタの単位面積あたりの容量に匹敵するもので
あり、従ってトレンチ深さを大きくしたキャパシタは、
基板の単位面積あたりの電荷蓄積面積を増大させること
により、セルの基板面積を低減させることが可能である
。しかしながら、このようなトレンチキャパシタを用い
たメモリセルにおけるセルトランジスタは、当該キャパ
シタに隣接する基板の素材中に形成されているものであ
るため、前述の第１の方法におけるようにアイソレート
はされない。

他方、トレンチを用いてアイソレーションを行なうこと
も周知の技法であって、その研究も広く行なわれており
、たとえばＲ，ラングによる「ディープトレンチアイソ
レーテッドＣＭＯＳデバイスＪ　（ＩＥＥＥ　ＩＥＤＥ
ＨＴｅｃｈ、　Ｄｉｏｅｓｔ　２７３．１９８２）や、
Ｋ、チャムらによる「トレンチ０ＭＯ８技術におけるト
レンチ反転の問題についての研究」（４ＩＥＥＥ　Ｅｌ
ｅｃ、　Ｄｅｖ、　Ｌｅｔｔ、　３０３．１９８３　）
や、Ａ、ハヤサカらによる［高速バイポーラＶＬＳＩの
ためのＵ型溝アイソレーション技法Ｊ　（ＩＥＥＥ　Ｉ
ＥＤＥＨＴｅｃｈ、　Ｄｉｇｅｓｔ　６２．１９８２　
）や、Ｈ，ゴトーらによる「高性能バイポーラメモリの
ためのアイソレーション技法Ｊ　（ＩＥＥＥ　ＩＥＯＥ
ＨＴｅｃｈ、　Ｄｉｇｅｓｔ　５８゜１９８２）や、■
、ヤマグチらによる「自己整合７ｉ３ｉ２デイープトレ
ンチアイソレーシヨン技術を用いた高速ラッチアップ解
消０．５ミクロンチャンネルＣＭＯ８Ｊ　（ＩＥＥＥ　
ＩＥＤＥＨＴｅｃｈ、　Ｄｉｇｅｓｔ５２２、１９８３
　）や、Ｓ、コーヤマらによるｒｃＭＯ８技術の方向Ｊ
　（ＩＥＥＥ　ＩＥＤＥ１４　Ｔｅｃｈ。

Ｄｉｇｅｓｔ　１５１．１９８３）や、Ｋ、チャムらに
よる［トレンチアイソレート型０ＭＯ８技術に関するト
レンチ面問題の特徴づけおよび模式化Ｊ（ＩＥＥＥＩＥ
ＤＥＨＴｅｃｈ、　Ｄｉａｅｓｔ　　２３，１９８３　
）等にその記載がある。これらに記載されたアイソレー
ション用トレンチは、トレンチ形成コルゲーテドキャパ
シタの作成につきさきに述べたと同様の方法で形成され
る。すなわち、パターン形成（典型的には酸化物のマス
クを用いて行なう）や、ＣＢｒＦ３゜ＣＣｌ４．Ｃｌ２
Ｈ２，ＣＣｌ４０２等によるＲＩＥ処理や、食刻処理や
、側壁部の熱酸化（ＬＰＧＶＤによる窒化物層形成をと
もなう）や、さらにはポリシリコンによる植込み等の処
理手順を用いるものである。

しかしながら、ビームにより再結晶化されたセルはあま
りにも大きな基板面積を占有し、またトレンチキャパシ
タセルはトランジスタとキャパシタの電荷蓄積プレート
を基板からアイソレートするものでなく、さらにこれら
セルはすべて基板中に占める面積を最小限とするもので
もない。

［問題点を解決するための手段１ 本発明は、セルキャパシタを形成した基板に設けたトレ
ンチの側壁上にセルトランジスタを形成し、該トレンチ
はこれをアレイのワードラインおよびビットラインの交
叉点の下方に位置させるようにした１トランジスタ型ｄ
ＲＡＭセルの構造、およびこのようなセルからなるアレ
イ、さらには該ｄＲＡＭセルの製造方法を提供するもの
で、このようにトランジスタをトレンチ内のキャパシタ
上に積層させることにより、基板上のセル面積を最小限
とするとともに、ｄＲＡＭセルの集積密度を高めるよう
にしたものである。さらにトランジスタのチャンネル領
域を基板から絶縁し、セルの電荷を蓄積するキャパシタ
プレートを基板からアイソレートさせることにより、電
気的分離上の諸問題を解決するようにしてもよい。

［実施例］ 第１Ａ図は本発明の実施例としてビットライン２０およ
びワードライン１４に接続した１１〜ランジスタ１キヤ
パシタセルを示すもので、その動作態様は下記の通りで
ある。すなわち、キャパシタ１２は１ビツトの情報を表
わす電荷を蓄える（たとえば電荷が蓄積されてない状態
は論ＮＯを表わし、キャパシタのプレート間電位５ボル
トに対応する電荷量が蓄積された状態は、論理１を表わ
すものとする）。この１ビツトの情報は、ゲート１６に
接続されたワードライン１４に電圧を印加することによ
りトランジスタ１８がオンとされてアクセスされる（読
出し、あるいは新しいビットの書込みを行なう）。この
トランジスタ１８がオンとなることにより、キャパシタ
１２はビットライン２ｏと導通して、読出しまたは書込
みが行なわれる。その際、漏洩電流その他の原因による
キャパシタ１２の蓄積電荷の消滅弁を補償すべく定期的
に電荷のリフレッシュを行なう必要があり、これがすな
わちダイナミックＲＡＭ　（ｄＲＡＭ）なる名称の由来
である。

第１Ｂ図はビットライン２０およびワードライン１４か
らなるｄＲＡＭアレイにおける各ラインの交点に、上記
実施例のメモリセル３ｏを配設したアレイの一部を示す
平面図である。なおビットライン２０は第１Ｂ図におい
てワードライン１４の下方を通るように形成されている
が、ただしこの関係は逆にしてもよい。これらメモリセ
ル３０はこれらラインの下方で基板中にまで延在して、
メモリ密度を最大とするようにしである。いま図示のよ
うに最小図形寸法（ミニマムフィーチャーサイズ）をｆ
１最小層間合せ許容寸法（刷り合せ誤差許容量、ミニマ
ムレジストレイジョン）をＲとすると、各セルの面積は
（２（ｆ＋Ｒ））となる。従ってたとえば最小図形寸法
が１．０ミクロン、最小刷り合せ誤差許容寸法が０．２
５ミクロンである場合は、各セルの面積は約６．２５平
方ミクロンとなる。

第２図は本発明の第１実施例たる上記ｄＲＡＭセル３ｏ
の断面図である。、このセル３ｏはＰ型エビ層３４を有
するＰ十型シリコン基板３２に形成されており、フィー
ルド酸化物層３６と、Ｐ十型チャンネルストップ３８と
、埋込みＮ十型ゲート領域４０と、ワードライン酸化物
層４２と、Ｐ＋型キャパシタプレート領域４４と、キャ
パシタ絶縁層／ゲート酸化物層４６と、Ｐ型ポリシリコ
ンキャパシタプレート／チャンネル領域４８と、Ｐ十型
ポリシリコンまたは金属珪化物付きポリシリコン（金属
珪化物とポリシリコンの積層体のビットライン２０と、
酸化物層５ｏとを有する。この第２図に示された断面は
第１Ｂ図の矢視線２−２に対応しており、前記ゲート領
域４０は第２図の紙面に対して垂直に延びてワードライ
ン１４を形成し、また第１Ａ図のキャパシタ１２および
トランジスタ１８を含む基板３２、エビ層３４、および
埋込みＮ十型ゲート領域４０内における前記トレンチの
平面形状構造は第１Ｂ図より明らかであろう。

前記セル３０において、キャパシタ１８（第１Δ図）の
プレートは前記キャパシタプレート領域４４とこの領域
４４と対峙するポリシリコンキャパシタプレート／チャ
ンネル領域４８の一部により構成され、またその絶縁層
は前記絶縁層／ゲート層４６のうちこれら２履のプレー
ト間の部分により構成される。この場合電荷は領域４８
内に蓄積され、従って前記酸化物層４６により基板から
アイソレートされることとなる。かくてトレンチの断面
を１ミクロン×１ミクロン、深さを６ミクロンとした場
合、ゲート領域４０の深さ分を約１ミクロンとすると、
上記キャパシタプレートの面積は約２１平方ミクロンと
なる。

上記セル３０においてはさらに、前記トランジスタ１８
はこれをＰチャンネルデプレッションモードの電界効果
トランジスタとして、上記ポリシリコンキャパシタプレ
ート／チャンネル領域４８のうちキャパシタプレート形
成部によりソースを、該領域４８の円筒状（ただし断面
は正方形）の残りの部分によりチャンネルを、該チャン
ネルに隣接するビットライン２０の一部によりドレーン
を、またワードライン１４と一体の領域４０にゲートを
それぞれ形成してなるものである。このトランジスタは
上記のようにデプレッションモードで動作するものであ
るため、そのゲート電圧は通常高レベルとなり、これに
よりゲート領域４０とキャパシタプレート領域４４の間
の接合面が逆バイアスされることとなる。

つぎに上記第１実施例の製作方法につき説明するが、こ
の説明を通して該メモリセル３０の寸法上および材料上
の特徴についても明らかにする。

第３八図ないし第３Ｄ図はこの製作方法を示すものであ
る。

１、　結晶方位を（１００）とする抵抗率５ないし１０
オームαのＰ＋シリコン基板３２のフィールド酸化物層
３６に通常の方法によりチャンネルストップ３８を形成
した後、エビ層３４上に応力緩和用の酸化物層を成長さ
せ、この酸化物層上にＬＰＧＶＤ窒化物を被着する。つ
いで素子形成領域のパターン化を行なってプラズマエッ
チにより該素子形成領域外の酸化物および窒化物を除去
し、残った窒化物層をマスクとして用いてボロンの注入
を行なってチャンネルストップを形成し、さらにフィー
ルド酸化物１１ｉ３６を厚み１ミクロンに成長させる。

つぎに窒化物層のパターン化を行なってワードライン１
４／領域４０を画定した後、前記応力緩和用の酸化物層
をエッチ除去し、ヒ素の注入を行なってワードライン１
４即ち領域４０を形成して、これらをＮ十型としてその
キャリア濃度を１×１０１８／ａ１３となるようにする
。なお前記領域４０の幅は２．０ミクロン、厚みは０．
７ミクロンとし、該領域のピッチは２．５ミクロンとす
る。このようにして得られた構造を第３Ａ図に示す。

２、　前記領域４０上に厚さ２，０ＯＯＡの酸化物１１
４２を成長させ、この酸化物層４２のパターン化を行な
って、断面１平方ミクロンのトレンチ領域を画定してプ
ラズマエッチを施す。ついで該酸化物層４２をマスクと
して用いて、ＨＣｊ！にょる反応性イオンエッチ（ＲＩ
Ｅ）法により全体の深さ３．５ミクロンのトレンチを掘
る。かくてトレンチを掘った後、これらトレンチに対し
て酸によるウェットエッチ処理を行なって、上記ＲＩＥ
処理に起因する傷や汚れを除去する。次にボロンの気相
拡散によりＰ十型層４４を形成してその深さを約１．０
ＯＯＡ、キャリア濃度をｌＸ１０１７／ａ１１３となる
ようにする。かくて得られた構造を第３Ｂ図に示す。

３、　次に上記トレンチの側壁部、領域４ｏおよび４４
に酸化物層４６を厚さ１５０人に熱成長させて、トラン
ジスタ１８のゲート酸化物層およびキャパシタ１２の絶
縁体層を形成する。ついでＰ型不純物を導入してキャリ
ア濃度を１Ｘ１０１６／１　とした厚さ１．０００人の
ポリシリコン層４８をＬＰＣＶＤ法により被着した後、
これをパターン化してビットライン２０を画定する。こ
の結果得られた構造を第３Ｃ図に示す。かくて形成され
たポリシリコン層４８のうち、前記領域４０と相対（対
峙）する部分によりトランジスタ１８のチャンネルが形
成され、また該ポリシリコン層４８のうち前記領域４４
と相対する部分により、キャパシタ１２の一方のプレー
トが形成される。

４、　次に前記トレンチに例えば側壁プロセス等を用い
て酸化物５０を充填し、ポリシリコン層４８のうち水平
部分を珪化またはＮ十型としてビットライン２０を形成
する。かくて完成したセル３０の構造を第２図に示す。

このようにして得られたセル３０の特性は下記の通りで
ある。すなわち、トランジスタ１８はポリシリコントラ
ンジスタであって、そのチャンネル幅を４．０ミクロン
、長さは０．７ミクロン、厚みは１，０００人、さらに
漏洩電流は典型的には０．５ｐＡである。またキャパシ
タ１２はそのプレート面積が約１２平方ミクロン、酸化
物絶縁層の厚みが１５０人、キャパシタンスが約２２ｆ
Ｆである。もしセル３０のリフレッシュを蓄積電圧が２
ボルト降下する時に行なうようにするものとした場合は
、キャパシタンスが２２　ｆ　Ｆ１漏洩電流が０．５ｐ
Ａとなったときの最大リフレッシュ間隔は９　Ｑ　ｒａ
ｓｅｃとなる。さらに該セル３０の基板上における占有
面積は６．２５平方ミクロンであり、従って該基板上の
１００．０００平方ミル（１／１０００インチ）の領域
に、これらセルを用いた４メガビツトのメモリが得られ
ることとなる。

次に本発明の第２実施例を第４図の断面図に示す。この
実施例は酸化物層３６を用いて前記トランジスタ１８を
キャパシタ１２からアイソレートするようにした点で、
上述の実施例によるセル３０と異なるものである。なお
本例においては、上記実施例における各部と同等の部分
はこれを同一の符号で示しである。図示のセル６ｏにお
いて、前記酸化物層３６上に被着した不純物導入ポリシ
リコン層をパターン化してワードライン１４／ゲート領
域４０を形成し、このパターン化後に該ワードライン１
４／ゲート領域４０を金属珪物化することにより金属珪
化物層４１を形成して、該ワードラインの抵抗値を低減
させるようにする。さらに前記セル３０の場合と同様、
これらワードライン１４上に絶縁酸化物Ｍ４２を被着し
てそのパターン化を行なうことにより、トレンチ掘削用
のマスクを形成する。ただしこのセル６ｏの場合は、領
域４０により形成されるチャンネルストップは傾斜酸化
物層４３によりこれを被覆して、該トレンチから離れた
ワードラインのエツジ部上に無用のデバイスが形成され
ることのないようにすることが必要である。上記酸化物
Ｊ！１４２．４３は平坦化スパッタリングを伴うプラズ
マ促進ＣｖＤ法を用いてこれらを同時に蒸着するように
することとしてもよく、あるいはプロセス効率によって
は該セル６０を前述のセル３ｏと平行して製作するよう
にしてもよい。なお上記トランジスタ１８のチャンネル
長さは、ポリシリコン層の厚みよりもむしろ拡散層の厚
みにより定まるものであるため、このセル６０よりもセ
ル３０の方がその制御が容易である。

第５Ａ図および第５Ｂ図は本発明によるｄＲＡＭセルの
第３実施例の断面および平面を示すもので、このセル１
３０はこれをＰ型シリコン基板１３２中に形成し、Ｎ十
型不純物導入プレート領域１３４、キャパシタ誘電体酸
化物層１３６、Ｎ十型ポリシリコンプレートｌ！１３８
、ゲート酸化物層１４０、Ｎ十型ポリシリコンゲート層
１４２、Ｎ十型不純物導入ドレーン領域１４４、Ｐ型領
域１４６、絶縁酸化物層１４８、およびフィールド酸化
物層１５０を有する。また該セル１３０のキャパシタは
上記ポリシリコンプレート層１３８により接地側プレー
トが形成され、またその誘電体層は前記酸化物層１３６
により、他方のプレートは上記Ｎ生型プレート領域１３
４によりそれぞれ形成されている。これらのキャパシタ
プレートとこれらプレートをそれぞれ相隔てる誘電体層
とは、前記基板１３２に形成したトレンチの底部および
側壁部を形成するものであり、該キャパシタのプレート
領域１３４に正の電圧を印加することにより、該領域１
３４と基板１３２との間の接合面が逆バイアスされるこ
ととなる。さらに該セル１３０のトランジスタは、前記
領域１３４によりソースが、前記領域１４４によりドレ
ーンが、ポリシリコン層１４２によりゲートが、酸化物
［１４０によりゲート酸化物層が、また基板１３２の領
域１５２（第５Ａ図に破線で示しである）および領域１
４６によりチャンネルがそれぞれ形成されている。かく
て当該トランジスタはその底部にフランジ部をもったほ
ぼ円筒状の形状となって、基板１３２に対して垂直な方
向に延在することとなる。第５Ｂ図は上記ゲート酸化物
層１４０を上から見たものである。この第５Ｂ図に示す
ように、ワードライン１４は前記ポリシリコンゲートｌ
１ｉ１４２中に形成され、前記ドレーン領域１４４内に
形成されたビットライン２０に対して直角に延びている
。なお接地ラインはポリシリコンプレート層１３８中に
形成され、該ビットライン２０と平行に延びている。

上記チャンネル１５２の有効長さは前記Ｐ型頭域１４６
の厚みに等しいが、これは該チャンネル１５２の基板１
３２内における部分がＰ型頭域１４６よりも不純物濃度
がはるかに低く、二重拡散型ＭＯ３の場合のように単な
るドリフト領域としはたらくことによるものである。ま
た前記領域１４６の不純物濃度を加減することにより、
当該トランジスタのスレショルド電圧を調節することが
できる。また前記ポリシリコン１１３８は（ポリシリコ
ンプレート１１１３８の厚みやトレンチの深さによって
は）トレンチを完全に埋めつくすようにする必要はなく
、この場合に生じるギャップは酸化物層１５４により満
たすようにすればよい。

第５Ｂ図にはさらに上記キャパシタ１３０と同時に形成
可能の電界効果トランジスタ１６０が示してあり、この
電界効果トランジスタを当該ｄＲＡＭセルの周辺回路に
用いることとしてもよい。

つぎに上記構成のメモリセル１３０の製作方法につき説
明するが、この説明を通して該メモリセル１３０の寸法
上および材料上の特徴についても明らかにする。第６八
図ないし第６Ｇ図はこの製作方法を示すものである。

１、　結晶方位を（１００）とする抵抗率５ないし１０
オームαのＰ−シリコン基板１３２のフィールド酸化物
層１５０に、通常の方法によりチャンネルストップ１５
６を形成した後、該基板１３２に酸化物層、窒化物層お
よび酸化物層を被覆する。つづいて最上部の酸化物層の
パターン化を行なって、露出した窒化物層および最下部
の酸化物層を介してボロンを高エネルギで注入すること
により、チャンネルストップ１５６を形成する。

ついでパターン化された酸化物層を窒化物層のマスクし
て用いる。パターン化された酸化物層を除去し、パター
ン化された窒化物層をマスクとじて用いてフィールド酸
化物層を厚み約５，０００人に成長させ、窒化物層を除
去して保護用酸化物層１６２を成長させる。このように
して得られた構造を第６Ａ図に示す。

２、　次に周辺領域（第６図の左側に示す）をマスクし
てボロンおよびヒ素の注入を行なうことにより、領域１
４４，１４６をそれぞれ形成する。

一方の領域１４６には不純物を導入して、そのキャリヤ
濃度を約１Ｘ１０１７／α３、厚さを１ミクロンとする
。他方の領域１４４にも不純物を導入して、そのキャリ
ヤ濃度を約１×・１０１９／ｃＩＲ３、厚さを２．００
０人とする。なおビットライン２０はこの層１４４中に
形成される。かくて得られた構造を第６Ｂ図に示す。

３、　ついでＣＶＤ法により窒化物層を被着してそのパ
ターン化を行なうことによりトランジスタのトレンチ領
域を画定し、ＣＣｌ４を用いたＲＩＥ処理を施すことに
より、領域１４６の底部とほぼ等しい深さ１．２ミクロ
ンのトレンチを掘る。このトレンチの断面積はこれを約
２．５平方ミクロンとする。かくてトレンチを掘った後
、これらトレンチに対して酸によるウェットエッチ処理
を行なって上記ＲＩＥ処理に起因する傷や汚れを除去し
た後、熱酸化物を成長させてゲート酸化物層１４０を形
成する。次にＲＩＥ処理を施した窒化物層を除去し、Ｎ
十型不純物を導入してその濃度を１×１０１９／α３と
したポリシリコン層１４２をＬＰＣＶＤ法を用いて被着
してトランジスタトレンチを充填し、これポリシリコン
層１４２を通常の方法を用いてＰＭＭＡ　（ポリメチル
メタクリレート）等の物質によるスピンコーティングに
より平坦化した後、このポリシリコンとＰＭＭＡとの組
合わせ層に酸化物層１５０゜１６２に至るまでプラズマ
エッチを施す。かくて得られた構造を一第６Ｃ図に示す
。

４　　次に厚さ２，０００人の不純物導入ポリシリコン
層１４２をＬＰＣＶＤ法により被着した後、その上面に
酸化物層を成長させる。この結果得られた構造を第６Ｄ
図に示す。

５、　この工程４．の結果形成されたポリシリコン層に
対してパターン化およびエッチ処理を行ない、ワードラ
イン１４および酸化物１４８の絶縁層を形成する。かく
て得られた構造を第６Ｅ図に示す。

６、　ついでＣＶＤ法を用いて厚さ１．０ミクロンの酸
化物層を被着した後、これをパターン化して断面的１．
５平方ミクロンの電荷蓄積用トレンチ領域を画定し、Ｃ
Ｃｌ４を用いたＲＩＥ法によりトレンチを２段階に分け
て掘る。第１の段階ではトランジスタトレンチ底部の酸
化物層１４０に至るまで電荷蓄積トレンチを掘削した後
、該トレンチを洗浄してその側壁部上に絶縁酸化物層１
４９を成長させる。この結果得られた構造を第６Ｆ図に
示す。

１、　上記蓄積トレンチを掘削する第２の段階では、再
びＣＣｌ４を用いたＲＩＥ法によりトランジスタトレン
チの底部からさらに基板１３２の内部に該蓄積トレンチ
を約４ミクロン拡張させる。

ついで該トレンチをもう一度洗浄し、ついでその側壁部
および底部に気相拡散法によりＮ十型居１３４を形成し
、ＲＩＥ処理時にマスクとして用いた酸化物層を除去し
、最後にキャパシタの酸化物層１３６を厚さ約１５０人
に成長させる。この結果得られた構造を第６Ｇ図に示す
。

８、　次にＮ十型不純物を導入したポリシリコン層１３
８をＬＰＣＶＤ法により被着することにより、上記蓄積
用トレンチを一部充填した後、そのパターン化を行なっ
てビットラインおよびドレーン領域１４４（第５Ｂ図参
照）上に接地ラインおよび周辺電界効果トランジスタ１
６０（第５Ａ図参照）のゲート１６４を形成する。つい
でゲート１６４をマスクとして用いてトランジスタ１６
０のＮ型ソースおよびドレーン領域１６６にイオン注入
を施し、最後に前記ポリシリコン層１３８の酸化処理を
行なって蓄積用１〜レンチ内のポリシリコン層１３８の
空隙部分の全てを埋め（すなわち酸化物層１５４）、さ
らに酸化物層のプラズマ促進エッチ処理を行なうことに
より、酸化物層１５４とゲート１６４のハンドル部１６
８とポリシリコン層１３８のハンドル部１６８とを残す
。

またこの段階ではさらにヒ素によるイオン注入を行なっ
て、トランジスタ１６０のＮ十型ソースおよびドレーン
領域１７０を形成することができる。

第５Ａ図はこの結果得られた構造を示すものである。

上記のセル１３０キャパシタ形成面積は約２６平方ミク
ロンであるが（底部が約２．２５平方ミクロン、４面の
側壁部の各面が６平方ミクロン）、ただし該セルにより
占有される基板面積はわずかに約１６平方ミクロンであ
る。

次に本発明の第４実施例を第７図の断面図に示す。本例
においても、上記実施例のセル１３０の各部と同等の部
分はこれを同一の符号で示しである。この第７図に示す
セル１３１においては、ビットライン２０および接地ラ
イン１３８は図面の紙面と平行して延在し、またワード
ライン１４は該紙面に垂直に延びている。これは第５Ａ
図の場合と逆の関係となる。さらに前述のセル１３０の
場合には２段階にトレンチを形成したのに対して、この
セル１３１は１段階のみであり、このためゲ−ト１４２
によって該トレンチにくびれ部が形成され、その結果こ
のくびれ部下力に被着されるポリシリコン１３８の量が
制限させることとなる。

第８図は本発明によるｄＲＡＭセルの第５実施例を構成
するセル２３０を、後述のようにして該セル２３０と同
時に製作可能のＭＯ８電界効果トランジスタ２７０とと
もに示すものである。該セル２３０はＰ型ウェル２３４
を有するＰ−型シリコン基板２３２中に形成され、フィ
ールド酸化物層２３６と、Ｐ十型チャンネルス！〜ツブ
２３８と、Ｎ十型埋込みビットライン２０と、ビットラ
イン絶縁用酸化物層２４２と、Ｎ十型ポリシリコンのワ
ードライン１４と、トランジスタ１８のチャンネル２４
４と、トランジスタ１８のゲート酸化物Ｈ２４６と、キ
ャパシタ２１２の一方のプレートを構成するＮ十型拡散
領域２４８と、キャパシタ１２の他方のプレートの主要
部分を形成しかつトレンチ底部を介して基板に接地した
Ｐ十型ポリシリコン領域２５０と、キャパシタ１２の両
プレート間の絶縁体をともに形成する酸化物層２５２お
よび窒化物層２５４と、絶縁酸化物層２５６とを有する
ものである。なおこの第８図に示すセル２３０の断面は
第１Ｂ図における水平線８−８に沿う断面に対応するも
のであり、この第１Ｂ図から前記キャパシタ１２を含む
トレンチの正方形の断面形状が明らかであろう。

上記セル２３０においては、前記キャパシタ１２の一方
のプレートはＮ十型領域２４８により、また他方のプレ
ートはＰ＋型領域２５０およびＰ型ウェル２３４により
それぞれ形成されており、これらの領域２４８および２
５０は前記酸化物層２５２および窒化物層２５４により
形成した絶縁層によりそれぞれ相隔てである。また領域
２５０とウェル２３４とは逆バイアス接合面を形成する
。

このＰ型ウェル２３４の不純物濃度はＰ＋型領域２５０
にくらべてきわめて低くしであるため、この逆バイアス
接合面のキャパシタンスは該絶縁層を薄クシた場合にく
らべて小さな値をとり、かくて蓄積電荷がこの絶縁層を
介して基板から効果的にアイソレートされることとなる
。この場合トレンチの断面を１ミクロン×１ミクロン、
深さを５ミクロンとすると、チャンネル領域２４４がト
レンチ深さのうち約１ミクロンを占めるものとすれば、
当該キャパシタのプレート面積は約１６平方ミクロンと
なる。

さらに当該セル２３０のトランジスタ１８はもっばら基
板の材料内にポリシリコンゲートとともに形成されてお
り、そのチャンネル領域２４４は前記Ｐ型ウェル２３４
の一部により、ソース領域２４８（この領域はキャパシ
タ１２の一方のプレートを形成するものでもある）およ
びドレーン領域２４８（この領域はビットライン２ｏを
形成するものでもある）は、上記Ｐ型ウェル２３４内の
Ｎ十型拡散領域によりそれぞれ形成され、さらにそのゲ
ート酸化物層２４６は該Ｐ型ウェル２３４のトレンチ表
面上に成長され、またゲートはポリシリコンワードライ
ン１４の一部により構成される。なお絶縁層２４２．２
５６はこれをやや薄くすることとするが、それでもゲー
ト１４は第８図における垂直方向において前記ソース領
域およびドレーン領域とわずかにオー六−ラツブするの
みである。

つぎに上記構成のメモリセル２３０の製作方法につき説
明するが、この説明を通して該メモリセル２３０の寸法
上および材料上の特徴についても明らかにする。第９八
図ないし第９Ｇ図はこの製作方法を示すものである。

１、　結晶方位を（１００）とする抵抗率５ないし１０
オームαのＰ−シリコン基板２３２のセル２３０により
占有さるべき領域に、Ｐ型ウェル２３４をキャリヤ濃度
を約２×１０１６／ｃｍ３、深さを約６ミクロンとして
形成する。このようにして得られた構造を第９Ａ図に示
す。

２、　次に通常の方法によりフィールド酸化物層２３６
およびＰ十型チャンネルストップ２３８を形成した後、
応力緩和用の酸化物層を成長させ、ＬＰＣＶＤ法により
この酸化物層上に窒化物を被着する。ついで素子形成領
域のパターン化を行なってプラズマエッチを施すことに
より、該素子形成領域外の窒化物層および酸化物層を除
去し、窒化物層をマスクとして用いてボロンの注入を行
なツてチャンネルストップ２３８を深さ４．０００人、
キャリヤ温度約１×１０１８／ｃＩＲ３となるように形
成する。ついでフィールド酸化物Ｈ２３６を厚み５．０
００人に成長させた後、上記窒化物層を除去する。かく
て得られた構造を第９Ｂ図に示す。

３、　ついでフォトリソグラフィ法によりビットライン
２ｏにより占有さるべき領域の一部を画定した後、ヒ素
の注入によりこれらビットラインを深さ２，０００人、
キャリヤ温度約１×１０１８／ｃ１１３となるように形
成する。第９Ｃ図はこの後フォトレジストの除去および
保護用酸化物層の成長を行なった侵の構造を示すもので
ある。

４、　次にプラズマ促進ＣｖＤ法を用いて厚み１０．０
００人の酸化物層を被着してそのパターン化を行なうこ
とにより、１ミクロン×１ミクロンのトレンチ領域を画
定し、パターン化酸化物層２６４をマスクとしてＣＣｌ
４を用いたＲＩＥ法により、深さ１ミクロンのトレンチ
を掘り出す。

ついでこれらトレンチの壁面から上記ＲＩＥ処理に起因
する傷や汚れを除去した後、トレンチの側壁部および底
面上に保護用酸化物層２６５を熱成長させ、つづいて側
壁プロセスを用いて、ＬＰＣＶＤ法により窒化物層２６
６を被着して側壁部酸化物層を保護するとともに、引き
続くプロセスにおける拡散の度合を制限するようにする
。

かくて得られた構造を第９Ｄ図に示す。

５、　さらにＣＣｌ４を用いたＲＩＥ法によりトレンチ
を掘削する。このとき酸化物１１２６４も若干浸食され
ることとなるが、当初の蒸着厚さを十分大きくとっであ
るため、とくに問題は生じない。

かくてトレンチを掘り出してその全体の深さを約５．０
ミクロンとした後その清浄化を行ない、リンの気相拡散
を用いてＮ生型領域２４８を厚み２．０００人、キャリ
ヤ温度約１×１０１８／ｃＩＩ３となるように形成する
。なおこの拡散工程にともなってトレンチ底部にも不純
物が混入するため、再度ＣＣｌ４を用いたＲＩＥを行な
ってトレンチを０．５ミクロン剥削して、トレンチ底部
の不純物混入個所を取り除くことが必要である。かくて
得られた構造を第９Ｅ図に示す。

６、　この時点で酸化物層２５４を厚さ７５人となるよ
うに成長させてキャパシタ１２のプレート間絶縁体層を
形成し、ＬＰＣＶＤ法を用いて窒化物層２５２を厚み７
５人となるように形成する。

この絶縁体層はトレンチ底部をも被覆することとなるの
で、ＬＰＣＶＤ法により当該絶縁体層上に保護用酸化物
層２６７を形成した後、ＣＣｌ４を用いたＲＩＥを行な
ってトレンチ底部から酸化物および窒化物の層を除去す
る。かくて得られた構造を第９Ｆ図に示す。

７、　ついで保護層２６７を除去する（これにより窒化
物層２５２がキャパシタの絶縁体層を保護することとな
り、また酸化物層２６４がさらに浸食される）。つづい
てキャリヤ温度約１×１０１８／　ｃｔｔｒ　３となる
ように不純物を導入したＮ＋型ポリシリコン層２５０に
より、ＬＰＣＶＤ法を用いてトレンチを充填した後、Ｐ
ＭＭＡによるスピンコーティング等によりこのポリシリ
コン層２５０の平坦化を行ない、しかる俊プラズマエッ
チ処理を施してその表面全面およびほぼ領域２４８のレ
ベルに至るまでエッチ除去する。ついで酸化物層２６４
を除去するが、これによりフィールド酸化物層２３６も
若干除去されることとなるが、このフィールド酸化物層
２３６は当初からその厚みを十分なものとしであるため
、とくに問題は生じない。つづいて絶縁酸化物層２５６
を成長させる。

この結果得られた構造を第９Ｇ図に示す。

８、　次に（絶縁酸化物層２５６上方における）酸化物
層２５４および窒化物層２５２の露出部分を除去して、
ゲート酸化物Ｈ２４６を熱成長させる。上記露出部の除
去によって基板２３２上の薄い酸化物Ｈ２４６および若
干のフィールド酸化物ＦＩＪ２３も除去されるため、ゲ
ート酸化物１！２４６の熱成長にともなってトランジス
タ２７０のゲート酸化物層２７２も成長されることとな
る。ついでキャリヤ温度約ｌＸ１０１８／α３となるよ
うにＮ十型不純物を導入したＮ十型ポリシリコン層をＬ
ＰＣＶＤ法により被着してパターン化することにより、
ワードライン１４およびトランジスタゲート２７４の領
域を形成し、ヒ素を低濃度で注入することにより当該ト
ランジスタ２７０のソースおよびドレーン領域２７６を
形成する。最後にＬＰＣＶＤ法を用いて酸化物を被着し
た後、これにプラズマ促進エッチ処理を施すことにより
、ポリシリコン領域１４．２７４ののエツジ部に沿って
酸化物のフィラメント７８を残し、つづいてヒ素を高濃
度で注入することにより、トランジスタ２７０のソース
およびドレーンの接点領域２８０を形成する第８図はこ
の結果得られた構造を示すものである。

第１０図は本発明によるｄＲＡＭセルの第６実施例を構
成するセル３３０の断面を示すものである。該セル３３
０はエビ層３３４を有するＰ＋型シリコン基板３３２中
に形成され、Ｎ生型埋込みビットライン２０と、ビット
ライン絶縁用酸化物層３４２と、Ｎ十型ポリシリコンの
ワードライン１４と、トランジスタ１８のチャンネル３
４４と、トランジスタ１８のゲート酸化物層３４６と、
トランジスタ１８のソースを構成するＮ十型拡散領域３
４８と、キャパシタ１２の一方のプレートを構成するＰ
生型ポリシリコン領域３５０（キャパシタ１２の他方の
接地されたプレートはＰ十型基板３３２である。）と、
キャパシタ１２の両プレート間の絶縁体を形成する酸化
物／窒化物／ｌ化物積層スタック３５２と、絶縁酸化物
層３５６とを有するものである。なおこの第１０図に示
すセル３３０の断面も第１Ｂ図における縦線２−２に沿
う断面に対応するものであり、この第１Ｂ図から前記キ
ャパシタ１２およびトランジスタ１８を含むトレンチの
正方形の断面形状が明らかであろう。

上記セル３３０においては、前記キャパシタ１２の一方
のプレートはＮ十型領域３４８゜３５０により、また他
方のプレートは基板３３２およびエビ層３３４によりそ
れぞれ形成されており、このエビ層３３４の不純物濃度
はＰ十型基板３３２にくらべてきわめて低くしであるた
め、この領域３４８とエビｌ１３３４との間のＮ＋／Ｐ
接合面のキャパシタンスおよびＮ十型領域３５０／積層
スタック３５２／Ｐ型エビ層３３４のキャパシタンスは
、Ｎ生型領域３５０／積層スタック３５２／Ｐ十型基板
３３２のキャパシタンスにくらべていずれもきわめて小
さく、無視しつる値である。また後述のごとくエビＪｌ
１３３４のプレート領域は基板３３２のプレート領域に
くらべてその面積が小さく、このことからも上記エビ１
１３３４のキャパシタンスはさして重要ではない。かく
てトレンチの断面を１ミクロン×１ミクロン、深さを５
ミクロンとすると、その深さのうち１ミクロンをエビ層
３３４およびビットライン２０が占めるものとすれば、
当該キャパシタ１２のプレート面積は約１７平方ミクロ
ンとなる。

さらに当該セル３３０のトランジスタ１８はもっばら基
板の材料内にポリシリコンゲートとともに形成されてお
り、そのチャンネル領域４４は前記エビ！Ｊ３３４の一
部により、ソース領域３４８（この領域はキャパシタ１
２の一方のプレートを形成するものでもある）およびド
レーン領域２０（この領域はビットライン２０を形成す
るものでもある）は、上記エビ層３３４内のＮ生型拡散
領域によりそれぞれ形成され、さらにそのゲート酸化物
１１３４６は該Ｐ型エビ層３３４のトレンチ表面上に成
長され、またゲートはポリシリコンワードライン１４の
一部により構成される。なおこのゲート１４もトランジ
スタ１８の前記ソース領域およびドレーン領域とオーバ
ーラツプするものである。

次に上記構成のメモリセル３３０の製作方法につき説明
するが、この説明を通して該メモリセル３３０の寸法上
および材料上の特徴についても明らかにする。第１１Ａ
図ないし第１１Ｇ図はこの製作方法を示すものである。

１、　結晶方位を（１００）とする抵抗率が１Ｘ１０’
オームαより小さいＰ＋シリコン基板３３２に、Ｐ型エ
ビ１１３３４をキャリヤ濃度が約２×１０　／ｃ１１　
、深さは熱処理後のＰ型エビ層の最終厚みが２．０ミク
ロンとなるように形成する。ついでフィールド酸化物層
３３６およびＰ型チャンネルストップ３３８を通常の方
法で形成し、さらに応力緩和用の酸化物層を成長させた
後、ＬＰＣＶＤ法を用いて該酸化物層上に窒化物を被着
する。ついで素子形成領域（すなわち、ビットライン２
０形成領域およびセルアレイ外部の周辺領域）のパター
ン化を行ない、プラズマ促進エッチ処理により当該素子
形成領域外部の窒化物層および酸化物層をエッチ除去す
る。つづいて残った窒化物層をマスクとして用いてボロ
ンの注入を行なうことにより、チャンネルストップ３３
８を深さが４，０００人、キャリヤ濃度が約１×１０１
７／　ｃｍ　　となるように形成し、さらにフィールド
酸化物層３３６を厚みが８，０００人となるように成長
させる。ついで窒化物層を除去してフォトリソグラフィ
ー技法によりビットライン２０により占有さるべき領域
を画定した後、ヒ素の注入を行なって該ビットライン２
０を深さが２，０００人、キャリヤ濃度が約Ｉ　Ｘ　１
０２’／　ｃｒａ３となるように形成する。かくてフォ
トレジストを除去して保護用酸化物層を形成した後の構
造を、第１１Ａ図および第１１Ｂ図に示す。第１１Ａ図
は上記ビットライン２０に沿う断面図であり、また第１
１８図は該ビットライン２０に対して垂直な断面図であ
る。なおこれらビットライン２ｏは、さきに第１Ｂ図に
ついて記載したように、その幅を約１．５ミクロンとし
である。

２、　次にプラズマ促進ＣｖＤ法を用いて厚みが１ミク
ロンの酸化物層３６４を被着してそのパターン化を行な
うことにより、１ミクロン×１ミクロンのトレンチ領域
を画定し、パターン化酸化物層３６４をマスクとしてＨ
Ｃｌを用いたＲＩＥ法により、深さ１．２５ミクロンの
トレンチを掘り出す。ついでこれらトレンチの壁面から
上記ＲＩＥ処理に起因する傷や汚れを除去した後、トレ
ンチの側壁部および底面上に保護用酸化物層３６５を熱
成長させ、つづいて側壁形成プロセスにおけるＬＰＣＶ
Ｄ法により窒化物層３６６を被着して側壁部酸化物層を
保護するとともに、引き続くプロセスにおける拡散の度
合を制限するようにする。保護用酸化物層３６５の厚み
は約２００人、窒化物層３６６の厚みは約１，０００人
とする。かくて得られた構造を第１１Ｃ図に示す。この
第１１Ｃ図は第１１Ｄ図ないし第１１Ｈ図と同様前記ビ
ットライン２ｏに沿う断面図である。

３、　ざらにＨＣＩを用いたＲＩＥ法によりトレンチを
掘削する。このとき酸化物層３６４も若干掘削されるこ
ととなるが、当初の堆積厚さを十分大きくとっであるた
め、とくに問題は生じない。

かくてトレンチを掘ってその全体の深さを約５．０ミク
ロンとした後その清浄化を行ない、酸化物層を厚み１０
０人となるように熱成長させてから、ＬＰＣＶＤ法によ
り窒化物を厚み７５人となるように被着することにより
、キャパシタ１２の絶縁体積層スタック３５２を形成す
る。ついで窒化物層の熱酸化を行なって誘電特性を向上
させて、酸化物／窒化物／酸化物積層スタック３５２を
得た優、トレンチにＮ十型不純物を導入したポリシリコ
ン層３５０を充填する。かくて得られた構造を第１１０
図に示す。

４、　　フォトレジストのスピンコーティング等により
上記ポリシリコン層３５０の平坦化を行ない、しかる後
プラズマ促進エッチ処理を施して、その表面全面および
絶縁体積層スタック３５２上面レベルの下方で基板３３
２の上面に至るまでエッチ除去する。この場合、後述す
るように当該ポリシリコン層３５０の上面位置は、該層
が積層スタック３５２上端より下方でかつ基板３３２の
上方にあるのであれば、その位置はさして重大ではない
。

かくて得られた構造を第１１Ｅ図に示す。

５、　ついで前記積層スタック３５２の露出部分を除去
する（この場合、窒化物１１３６６は当該積層スタック
３５２よりもはるかに厚みが大きく、従ってこの積層ス
タック３５２の露出部は該窒化物層３６６の大幅な除去
を伴うことなく除去することが可能である）。しかる後
リンの気相拡散を用いて、Ｎ生型領域３４８を厚みが少
なくとも２．０００人となるように形成する。かくて得
られた構造を第１１Ｆ図に示す。なおこの第１１Ｆ図に
は前記領域３４８が２個所に見えるが、実際にはこれら
はトレンチを取り囲みトランジスタ１８のソースを形成
する単一の環状領域の一部である。またこのトランジス
タ１８のゲート酸化物層は、この段階ではまだ形成され
ていない。

６、　次にＬＰＣＶＤ法を用いてＮ中型ポリシリコン層
を被着した後、これをプラズマエッチ処理によりその表
面全面およびトレンチ内部の酸化物１３６５および窒化
物層３６６に至るまでエッチ除去する。このポリシリコ
ン層は前記ポリシリコンＩ！３５０の厚みを増大させる
ためであり、図面では同一の符号で示しである。かくて
得られた構造を第１１Ｇ図に示す。なおこの場合も、後
述するように当該ポリシリコンＪＩ３５０の上部位置は
、該ポリシリコン層３５０が領域３４８と十分にオーバ
ーラツプして電気的に良好な接触状態となっているかぎ
り、その位置はさして重大ではなく、また前記酸化物Ｊ
ｉ３６５および窒化物層３６６はすべてこれを露出させ
ることによって、トランジスタ１８のゲートがそのチャ
ンネルを全面的に被覆しつるようにする。

７、　ついで上記ポリシリコン層３５０および領域３４
８の露出部分に熱酸化物層３５６を厚さ約１．０ＯＯＡ
となるように成長させる。このとき、前記窒化物１１ｉ
１ｔ３６６はその下部エツジでバーズビークが形成され
る以外は、前記酸化物層３６５の成長を防ぐ役割を果た
す。しかる後、酸化物層３５６を成長させることにより
トランジスタ１８のゲートからソースに至る寄生容はを
低下させるための一部とするが、場合によってはこれを
省略してもよい。つづいて前記窒化物Ｈ３６６をエッチ
処理した後、酸化物層３６５（およびこれよりもはるか
に厚みの大きな酸化物層３５６の一部）をウェットエッ
チ処理によりエッチ除去して、チャンネル領域３４４お
よび領域３４８の微小な一部を露出させる。ついでチャ
ンネル領域３４４上でゲート酸化物１ｉ３４６を厚みが
２５０人（これにより酸化物層３５６の厚さも増加する
）となるように成長させた後、Ｎ十型ポリシリコン層１
４の被着およびパターン化を行ってワードライン１４を
形成する。第１０図はこの結果完成した構造を示すもの
である。

つぎに本発明によるｄＲＡＭセルの第７実施例およびそ
の製作方法につき、第１２Ａ図ないし第１２Ｄ図を参照
して説明する。これら第１２Ａ図ないし第１２Ｄ図は、
第１０図および第１１Ａ図ないし第１１Ｇ図と同様のも
のである。当該セル４３０の製作工程は次の通りである
。

１、　結晶方位を（１００）とするＰ＋シリコン基板４
３２に厚みが１，０００人の熱酸化物層４３５を成長さ
せた後、プラズマ促進ＣＶＤ法を用いて厚みが１ミクロ
ンの酸化物層４３７を被着する。この酸化物層４３７の
パターン化を行なうことにより、１平方ミクロンのトレ
ンチ領域を画定し、該層をマスクとしてＨＣｌを用いた
ＲＩＥ法により、深さ５ミクロンのトレンチを掘り出す
。

ついでこれらトレンチの壁部を清浄化した後、トレンチ
の側壁部および底面上にキャパシタの酸化物１ｉ４５２
を厚みが１５０人となるように熱成長させ、ヒ素による
不純物導入を行なったＮ十型ポリシリコン層４５０を厚
さ４ミクロンとなるようにスパッタリングにより被着す
る。かくて得られた構造を第１２Ａ図に示す。

２、　上記酸化物層に対してウェットエッチ処理を施す
ことにより、キャパシタ酸化物層４５２の露出部分を除
去するとともに、酸化物層３４７上のポリシリコン層４
５０の一部をリフトオフする。

ついで厚さ２，０００人、抵抗率１ないし２オームＧの
シリコンのエビｌｌ！１４４４を被着してこれにイオン
注入を行なうことにより、Ｎ十型ビットライン２０およ
びトランジスタ１８のドレーンとなるＪ！１４２０と、
トランジスタ１８のソースとなる領域４４８を形成する
。かくて得られた構造を第１２８図に示す。なお上記領
域４４８はこれがポリシリコン層４５０上に被着される
ものであるため、これに各種の欠点がともなうものであ
ることは当然予想されるが、上記エビ層４４４の非不純
物注入部がトランジスタ１８のチャンネル領域となるも
のであるため、そうした欠点はあまり意味がない。

３、　ついでアニール処理により、注入されたドナーが
拡散し、この結果上記領域４４８が若干肥大する。つづ
いてゲート酸化物層４４６の熱成長を行ってその厚みを
２５０人とし、さらにＮ生型ポリシリコン層１４を被着
かつパターン化してエッチ処理することにより、前記ワ
ード“ライン１４を形成する。かくて完成したセル構造
を第１２Ｃ図に示す。

つぎに本発明によるｄＲＡＭセルの第８実施例および製
作方法の第８実施例につき第１２Ａ図ないし第１２Ｅ図
を参照して説明する。これら実施例は上に記載したｄＲ
ＡＭセル４３０およびその製作方法の変形例であるため
、上記と同様の符号を用いて以下説明する。

１、　前記の工程１、全体および工程２．のうち酸化物
層のエッチ処理に従う。

２、　　　ＬＰＣＶＤ法を用イテ厚さ２．０００人のポ
リシリコン層４４４を被着してこれにイオン注入を行な
うことにより、Ｎ十型１４２０．４４８を形成する。か
くて得られた構造は第４Ｂ図に示すものと同等であるが
、ただし本例の場合は前記第２の実施例におけるエビ層
ではなく、領域４２０．４４４．４４８をポリシリコン
層としである。

３、　ついでアニール処理および固相エピタキシ処理を
施すことにより、前記領域４２０および４４４を基板４
３２上でエビ層に転換するとともに、前記領域４４８．
４５０の一部を単結晶に変質させる。第１２Ｄ図の波型
破線はこの局部的な単結晶化領域を示すものである。た
だしこの場合上記領域４４４　（トランジスタ１８のチ
ャンネル領域）の単結晶化のみが動作特性に対して有意
の影響を及ぼすものである。またこの処理に用いる高温
によって、注入ドナーが拡散を起こして第１２Ｄ図に示
すように領域４４８が肥大する。ついでＮ十型層４２０
のパターン化を行ってエッチ処理することにより、ビッ
トライン２ｏを形成す　　。

る。

４、　ついでゲート酸化物層４４６を厚みが２５０人と
なるように熱成長させた後、そのパターン化を行なって
エッチ処理することにより、ワードライン１４を形成す
る。かくて完成したセル４６０を第１２Ｅ図に示す。

上記実施例のセル４３０．４６０はいずれも前記セル３
３０と同様に動作するものであり、そのトランジスタ１
８のドレーン２０１チヤンネル４４４、ソース４４８、
ゲート１４はすべて縦方向に配置されている。またキャ
パシタ１２はそのＮ十型領域４４８−４５０を一方のプ
レートとし、Ｐ生型基板４３２を使方のプレートとする
とともに、酸化物層４５２と領域４４８および基板４３
２間の逆バイアス接合面によりその誘電体層を形成した
ものである。

上記セル４６０の製作にあたっては、上記のステップ３
を一部変更して、前記同相エピタキシ処理を施した後で
前記Ｎ＋型層４２０のパターン化およびエッチ処理を行
って、ビットライン２０間にチャンネルストップを画定
しかつイオン注入によりこれを形成するようにしてもよ
い。このようにビットライン２０間にチャンネルストッ
プ３８を形成する方法を前記第７実施例に適用する場合
は、第１１Ｂ図に示すようにすればよい。

以上本発明の実施例につき説明してきたが、キャパシタ
による信号電荷の蓄積やトランジスタのオンオフ機能が
阻害されない限り、記載の実施例はこれをいろいろに変
形することが可能である。

そのような変形例としては、たとえば下記のようなもの
がある。

すなわちまず、トレンチの断面形状としてはこれを円形
、長方形、任意の凸形、波形、複合連結形等各種好便な
形状とすることが可能であり、また縦方向でその形状を
連続的または段階的に、あるいは一部を連続的かつ一部
を段階的に変化させることもできる。同様に、トレンチ
の側壁は必ずしもこれを垂直とする必要はなく、たとえ
ば側壁の一部を横方向に膨ませたり、全体的にテーバ状
としたり、あるいはその他の斜面としたりする等、いや
しくも形成可能のものならばどのような形状としても、
それなりに有効である。事実、たとえばトレンチを単純
に連結した構成とした場合は、該トレンチは記載の実施
例における直方体形と位相同形の関係となる。さらにト
レンチの各種寸法（深さや断面積、直径等）もこれをい
ろいろに変更することが可能であるが、ただし実際には
これらはプロセスを好便に行なうための条件や、要求さ
れるキャパシタンス、基板の面積等を考慮した妥協値と
して選定される。この場合要求されるキャパシタンスは
、リフレッシュタイムやトランジスタの漏洩電流、電源
電圧、ソフトエラーに対する余裕度、キャパシタの漏洩
電流等により定まるものであることは言うまでもない。

さらに前記キャパシタの絶縁層に用いる物質は、これを
酸化物または窒化物、あるいは酸化物と窒化物の組合せ
からなる積層構造または酸化物、窒化物および酸化物の
組合せからなる積層構造等とすることができる。また、
酸化物としてはこれを熱成長法やＬＰＣＶＤ法により、
あるいはドライ成長法あるいは水蒸気成長法により形成
させることができる。さらにこの絶縁層の厚みは、プロ
セスを好便に行なうための条件や絶縁層の信頼性、誘電
定数、降伏電圧等を考慮した妥協値として選定されるが
、この値も広い範囲にわたってこれを変更することがで
きる。なお、セルおよびアレイをシリコン以外の半導体
物質（たとえばガリウムひ素、テルル化水銀カドミウム
、ゲルマニウム、燐化インジウム等）とする場合は、当
該キャパシタの絶縁層もこれにそれぞれり準する物質と
することとする。またポリシリコンの代りに非晶質シリ
コンを使用することも可能である。

さらに前記トランジスタはそのスレショルド電圧を蓄積
モードあるいは反転モードで、またＮチャンネルデバイ
スあるいはＰチャンネルデバイスとして調節する（これ
はたとえば、ゲート酸化物層の成長または被着処理の直
前にチャンネル領域に浅い拡散層を形成することによっ
て行なう）ことにより、該トランジスタをいろいろのス
レショルド電圧で動作しうるように形成させることが可
能である。この場合、ドーピングレベルやドーパントと
して用いる物質はこれらを各種変更して、当該トランジ
スタの特性を変更させることができる。ただしトランジ
スタのチャンネル長はほぼトレンチの深さにより定まり
、またチャンネル幅はほぼトレンチの周縁間隔に等しい
。

さらにトランジスタのゲートは、これをポリシリコンや
金属、シリサイド等とすることができる。

以上のように各種の変更を行なった場合、トランジスタ
の特性もそれに応じて変化することとなるが、そのよう
な変化は当該セル用のパストランジスタとして適正に動
作するものである限り、所要の読出し書込み時間やキャ
パシタンス、リフレッシュタイム等セルのその他の特性
に鑑み、何ら差し支えはない。

さらにまた、本発明によるｄＲＡＭセルは例えば第１Ｂ
図に示したような交点型のセルアレキのみならず、その
他いかなる形式のセルアレイに用いることとしてもよい
ことは言うまでもない。

［発明の効果］ かくて本発明によるｄＲＡＭセルおよびこのｄＲＡＭセ
ルからなるセルアレイ、さらには当該ｄＲＡＭセルを製
作する方法は、基板上で占有する面積が小さく、その製
作には比較的標準的なプロセス手法を用いることができ
、蓄積電荷を酸化物または逆バイアス接合面により基板
からアイソレートすることが可能であり、ポリシリコン
トランジスタのチャンネルを基板から酸化物層によりア
イソレートしたり、またはトランジスタのチャンネルを
基板物質中に形成したりすることが可能であり、さらに
ビットラインやワードラインを基板からアイソレイトで
きるという長所を有するものである。またこれらの長所
の結果として、セルの実装密度を高めたり、ノイズやア
ルファ線に対する余裕度を大きくしたり、浮遊容量を低
下させたりすることができるという効果もある。

［発明の態様］ 本発明の主たる態様は下記の通りである。

（１）　　半導体基板に形成したメモリセルにおいて、
（２）　前記基板のトレンチ内に形成したキャパシタと
、 ０　該トレンチ内に形成しかつ前記キャパシタに接続し
た電界効果トランジスタとからなることを特徴とするメ
モリセル。

（２）（２）　前記キャパシタは主として前記トレンチ
内の下部に位置し、（ｂ）また前記トランジスタのチャ
ンネルは主として前記トレンチの上部内に位置して、そ
のチャンネル内における導通が縦方向に行われるように
することとした第１項に記載のメモリセル。

（３）（２）　前記トレンチは実質的に凸形の断面形状
を有することとした第２項に記載のメモリセル。

（４）＠　　前記チャンネルは前記トレンチの側壁に実
質的に隣接していることとした第２項に記載のメモリセ
ル。

（５）＠　　前記トレンチはその下部よりも上部の直径
が大きくなるようにした第４項に記載のメモリセル。

（６）＠　　前記チャンネルは前記トレンチ内部に挿入
した半導体物質によりこれを形成することとした第２項
に記載のメモリセル。

（７）（ａ）　　前記チャンネルはこれを前記トレンチ
の側壁の一部に形成することとした第２項に記載のメモ
リセル。

（８）＠　　前記キャパシタはその一方のプレートは前
記トレンチの側壁を含み、他方のプレートが前記トレン
チ内部に挿入しかつ前記チャンネルに電気的に結合した
物質を含むようにした第７項に記載のメモリセル。

（９）　　基板上に形成したメモリセルアレイにおいて
、 （２）　前記基板上に互いに平行に配列した複数本の第
１の導電体ラインと、 ０　これら第１の導電体ラインと交差するとともにこれ
から絶縁させてなる複数本の互いに平行な第２の導電体
ラインと、 （ｃ）　これら第１および第２導電体ラインの交点にそ
れぞれ配置した複数個のセルよりなり、これらセルの各
々は前記交点直下で前記基板のトレンチに形成した電界
効果トランジスタおよびキャパシタからなり、前記トラ
ンジスタはそのドレーンが前記第１の導電体ラインのう
ちの１本と結合し、そのゲートが前記第２の導電体ライ
ンのうちの１本と結合し、またそのソースが前記キャパ
シタの第１のプレートと結合していることを特徴とする
メモリセルアレイ。

（１０）＠　　前記キャパシタの第２のプレートはこれ
を前記基板と結合させることとした第１項に記載のメモ
リセル。

（１１）半導体基板のトレンチメモリセルに１トランジ
スタ１キャパシタデバイスを製作するにあたって、 （２）　前記基板の表面内でかつ該表面近傍において該
基板の導電型とは逆の導電型を有する第１の領域を形成
し、 （ｃ）　前記基板に前記第１の領域を介してトレンチを
形成し、 （ｃ）　このトレンチの壁部に絶縁体層を形成し、（ｃ
）　前記トレンチ内に半導体物質の層を形成してこの半
導体物質の層により前記トランジスタのソース、チャン
ネル、ドレーンおよび前記キャパシタの一方のプレート
を形成するとともに、前記第１の領域により該トランジ
スタのゲートを形成し、さらに前記基板により前記キャ
パシタの他方のプレートを形成するようにしたことを特
徴とする１トランジスタ１キャパシタデバイスの製作方
法。

（１２）　　半導体基板のトレンチメモリセルに１トラ
ンジスタ１キャパシタデバイスを製作するにあたって、 （２）　前記基板に第１のトレンチを形成し、（ｂ）　
この第１のトレンチの側壁および底部にトランジスタの
ゲートを構成する絶縁体層を形成し、＠　該第１のトレ
ンチにトランジスタのゲートを形成する物質を充填し、 ＠　前記第１のトレンチ内の前記トランジスタゲート形
成物質を介して前記基板中に第２のトレンチを形成して
この第２のトレンチの幅を前記第１のトレンチの幅より
も小さくすることにより、前記第２のトレンチ形成時に
前記ゲート形成物質がすべて除去されないようにすると
ともに、前記第２のトレンチはこれを前記第１のトレン
チの底部から前記基板内部に延在させ、 （２）　キャパシタプレート／トランジスタソース領域
を前記第２のトレンチ壁部上に形成し、（ｆ）　　キャ
パシタの絶縁体層を前記第２のトレンチ壁部に形成し、 （２）　第２のキャパシタプレート物質をこのキャパシ
タの絶縁体層上に形成するようにしたことを特徴とする
１トランジスタ１キャパシタデバイスの製作方法。

（１３）半導体基板のトレンチメモリセルに１トランジ
スタ１キャパシタデバイスを製作するにあたって、 （２）　前記基板にトレンチを形成し、（ｃ）　このト
レンチの壁部に絶縁体層を形成し、（ロ）　該トレンチ
の底部に半導体物質を充填し、ゆ　前記トレンチ内の前
記非充填部およびその側壁部に電界効果トランジスタを
形成するとともに、前記半導体物質の近傍において前記
トレンチ上部を一部充填することにより前記トランジス
タのソース領域を形成し、前記半導体物質および前記ソ
ース領域により前記キャパシタの一方のプレートを形成
するようにしたことを特徴とする１トランジスタ１キャ
パシタデバイスの製作方法。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図はそれぞれ本発明によるｄＲＡ
Ｍセルの等価回路を示す概略図および該セルを用いたセ
ルアレイを示す平面図、第２図は本発明によるｄＲＡＭ
セルの第１実施例を第１Ｂ図の線２−２に沿う断面で示
す断面図、第３八図ないし第３Ｃ図はこの第１実施例の
製作方法の一連の工程を示す断面図、第４図は第２実施
例を示す断面図、第５Ａ図および第５Ｂ図は第３実施例
を示すそれぞれ断面図および平面図、第６八図ないし第
６Ｇ図はこの第３実施例の製作方法の一連の工程を示す
断面図、第７図は第４実施例を示す断面図、第８図は第
５実施例を第１Ｂ図の破線８−８に沿って示す断面図、
第９八図ないし第９Ｇ図はこの第５の実施例の製作方法
の一連の工程を示す断面図、第１０図は第６実施例を示
す断面図、第１１Ａ図ないし第１１Ｇ図はこの第６実施
例の製作方法の一連の工程を示す断面図、第１２Ａ図な
いし第１２Ｅ図は第７および第８実施例の一連の工程を
示す断面図である。 １２・・・キャパシタ、１４・・・ワードライン、１６
．４０，１６４．４４６・・・ゲート、１８．１６０，
２７０・・・トランジスタ、２０・・・ビットライン、 ４８．１３８，１４２，３５０，４５０・・・ポリシリ
コン領域、 １４４・・・ドレーン領域、 ３６．４２．４６．１３６，１４０．１４８゜１５０．
１５４．１６２．２４２．２４６゜２５２．２５６，３
４２．３４６．３５６゜３６４．３６５．４３５．４３
７，４５２・・・酸化物層、 ３０．６０，１３０，２３０．３３０ ・・・メモリセル、 ３２．１３２，２３２，３３２．４３２・・・基板、３
４．３３４．４４４・・・・・・エビ層、３８．１５６
，２３８・・・チャンネルストップ、４４．１３４，１
３８，２４８，２５０・・・キャパシタプレート、 ３４８．４４８・・・ソース領域、 １４６、　１５２．　２４４．３４４ ・・・チャンネル領域、 ２３４・・・ウェル、 ２５４．３６６・・・窒化物層、 ３５２・・・酸化物／窒化物／酸化物スタック（キャパ
シタ１２の絶縁体層）。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に形成したメモリセルにおいて、（ａ
   ）前記基板のトレンチ内に形成したキャパシタと、 （ｂ）該トレンチ内に形成しかつ前記キャパシタに接続
   した電界効果トランジスタとからなることを特徴とする
   メモリセル。
2. （２）半導体基板のトレンチメモリセルに１トランジス
   タ１キャパシタデバイスを製作するにあたつて、 （ａ）前記基板の表面内でかつ該表面近傍において該基
   板の導電型とは逆の導電型を有する第１の領域を形成し
   、 （ｂ）前記基板に前記第１の領域を介してトレンチを形
   成し、 （ｃ）このトレンチの壁部に絶縁体層を形成し、（ｄ）
   前記トレンチ内に半導体物質の層を形成してこの半導体
   物質の層により前記トランジスタのソース、チャンネル
   、ドレーンおよび前記キャパシタの一方のプレートを形
   成するとともに、前記第１の領域により該トランジスタ
   のゲートを形成し、さらに前記基板により前記キャパシ
   タの他方のプレートを形成するようにしたことを特徴と
   する１トランジスタ１キャパシタデバイスの製作方法。