JPH0369185B2 - - Google Patents
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- JPH0369185B2 JPH0369185B2 JP59230959A JP23095984A JPH0369185B2 JP H0369185 B2 JPH0369185 B2 JP H0369185B2 JP 59230959 A JP59230959 A JP 59230959A JP 23095984 A JP23095984 A JP 23095984A JP H0369185 B2 JPH0369185 B2 JP H0369185B2
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- groove
- type semiconductor
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大容量ダイナミツク型ランダム・アク
セス・メモリーを実現する半導体記憶装置の製造
方法に関する。
セス・メモリーを実現する半導体記憶装置の製造
方法に関する。
記憶単位（セル）が、１個のMOSトランジス
タと１個のコンデンサとからなるダイナミツク型
ランダム・アクセス・メモリー（DRAM）は、
現在高密度・大容量半導体メモリーの主流になつ
ている。１チツプ当り1Mビツト以上の記憶容量
を持つDRAMを実現するためには、セル面積に
占めるコンデンサ領域を表面から見ていかに小さ
くするかが鍵である。コンデンサの表面から見た
面積を減少させるためにシリコン基板に溝を堀
り、この溝の表面を利用してコンデンサを形成す
る方法が提案されている。（1982 International
Electron Deviees Meeuing，Technical
Digeat，PP.806−808） 〔発明が解決しようとする問題点〕 しかしながら、前記論文で提案されている構造
では、表面から見たセル面積を減少させるのには
効果があるが、隣のセルとの間隔を接近させて深
い溝を形成した場合、電荷が基板側に蓄えられる
ため、溝の間の電荷がパンチ・スルーによつてリ
ークし易いという問題があつた。さらに、この提
案では、電荷は溝に沿つて基板の深さ方向に隣り
のセルの溝と近接して蓄えられるため、α線等が
照射された場合、キヤリヤの発生によつて蓄積さ
れている電荷が簡単に消滅してしまうという問題
があつた。
タと１個のコンデンサとからなるダイナミツク型
ランダム・アクセス・メモリー（DRAM）は、
現在高密度・大容量半導体メモリーの主流になつ
ている。１チツプ当り1Mビツト以上の記憶容量
を持つDRAMを実現するためには、セル面積に
占めるコンデンサ領域を表面から見ていかに小さ
くするかが鍵である。コンデンサの表面から見た
面積を減少させるためにシリコン基板に溝を堀
り、この溝の表面を利用してコンデンサを形成す
る方法が提案されている。（1982 International
Electron Deviees Meeuing，Technical
Digeat，PP.806−808） 〔発明が解決しようとする問題点〕 しかしながら、前記論文で提案されている構造
では、表面から見たセル面積を減少させるのには
効果があるが、隣のセルとの間隔を接近させて深
い溝を形成した場合、電荷が基板側に蓄えられる
ため、溝の間の電荷がパンチ・スルーによつてリ
ークし易いという問題があつた。さらに、この提
案では、電荷は溝に沿つて基板の深さ方向に隣り
のセルの溝と近接して蓄えられるため、α線等が
照射された場合、キヤリヤの発生によつて蓄積さ
れている電荷が簡単に消滅してしまうという問題
があつた。
本発明の目的は、せまい溝間隔に起因するパン
チ・スルーによる電荷のリークならびにα線等に
よるソフトエラーに弱いという欠点をなくした、
セル面積が小さく4Mビツト以上のDRAMにも適
用可能な改良された溝容量をもつメモリー・セル
の構造の半導体記憶装置の製造方法を提供するこ
とである。
チ・スルーによる電荷のリークならびにα線等に
よるソフトエラーに弱いという欠点をなくした、
セル面積が小さく4Mビツト以上のDRAMにも適
用可能な改良された溝容量をもつメモリー・セル
の構造の半導体記憶装置の製造方法を提供するこ
とである。
本発明に係る半導体記憶装置の製造方法は第１
導電型半導体基板の一方の主面にこの半導体基板
に対し耐エツチング性を有する第１の被膜を形成
しこの被膜をマスクにして前記半導体基板に溝を
形成し、この溝の内壁および底面に容量絶縁膜を
形成し、前記溝の内に第１の第２導電型半導体を
埋め込み、この第１の第２導電型半導体に対し耐
エツチング性を有する第２の被膜を形成し、前記
溝の開口部の周囲の一部が露出するようにこの第
２の被膜に窓を形成し、第１および第２の被膜を
マスクにして前記第１の第２導電型半導体および
前記容量絶縁膜の一部をエツチングし、このエツ
チングにより形成された開口に第２の第２導電型
半導体を埋め込み、前記第１および第２の第２導
電型半導体の表面に絶縁膜を形成し、前記窓に対
向して前記半導体基板表面に第２導電型チヤネル
を有するMOSトランジスタを形成し、このMOS
トランジスタのソースあるいはドレイン拡散層の
いずれか一方が前記第１および第２の第２導電型
半導体と前記第１導電型半導体基板内部において
電気的に接続するようにすることを特徴とする。
導電型半導体基板の一方の主面にこの半導体基板
に対し耐エツチング性を有する第１の被膜を形成
しこの被膜をマスクにして前記半導体基板に溝を
形成し、この溝の内壁および底面に容量絶縁膜を
形成し、前記溝の内に第１の第２導電型半導体を
埋め込み、この第１の第２導電型半導体に対し耐
エツチング性を有する第２の被膜を形成し、前記
溝の開口部の周囲の一部が露出するようにこの第
２の被膜に窓を形成し、第１および第２の被膜を
マスクにして前記第１の第２導電型半導体および
前記容量絶縁膜の一部をエツチングし、このエツ
チングにより形成された開口に第２の第２導電型
半導体を埋め込み、前記第１および第２の第２導
電型半導体の表面に絶縁膜を形成し、前記窓に対
向して前記半導体基板表面に第２導電型チヤネル
を有するMOSトランジスタを形成し、このMOS
トランジスタのソースあるいはドレイン拡散層の
いずれか一方が前記第１および第２の第２導電型
半導体と前記第１導電型半導体基板内部において
電気的に接続するようにすることを特徴とする。
以下図面を参照して本発明の実施例を説明す
る。第１図は本発明方法によつて製造され半導体
記憶装置の一実施例のセル構造の断面図である。
ここではＮチヤネルMOSトランジスタの場合に
ついて説明する。
る。第１図は本発明方法によつて製造され半導体
記憶装置の一実施例のセル構造の断面図である。
ここではＮチヤネルMOSトランジスタの場合に
ついて説明する。
第１図において、Ｐ型シリコン基板１にリアク
テイヴ・イオン・エツチング等の異方性エツチン
グにより溝１９が加工されている。溝１９の内面
には容量絶縁膜２が設けられ、この溝１９の内部
にはリンがドーブされた多結晶シリコン３が埋め
込んである。さらに、容量絶縁膜２に窓４を開口
するために、この部分の多結晶シリコン３を窓の
深さだけ選択的にエツチングし更に露出した容量
絶縁膜２をエツチングすることによりこの窓４が
設けられている。ここに再びリンがドーブされた
多結晶シリコン２２（第３図ｅ参照）が埋め込ま
れる。ゲート絶縁膜６は多結晶シリコン２２の表
面に設けられた数千Åの酸化膜５の上に形成され
ている。ソース・ドレイン拡散層８は、DRAM
のワード線２５となるゲート電極７をマスクにし
てイオン注入等により形成されている。このとき
窓４の部分では、多結晶シリコン２２からリンが
基板側に拡散し拡散層９が形成されるが、この拡
散層９とソース・ドレイン拡散層８とが酸化膜５
の下で接続されている。さらに層間絶縁膜１０に
設けられたコンタクト窓２３によつて拡散層８が
ビツト線１１と接続されている。
テイヴ・イオン・エツチング等の異方性エツチン
グにより溝１９が加工されている。溝１９の内面
には容量絶縁膜２が設けられ、この溝１９の内部
にはリンがドーブされた多結晶シリコン３が埋め
込んである。さらに、容量絶縁膜２に窓４を開口
するために、この部分の多結晶シリコン３を窓の
深さだけ選択的にエツチングし更に露出した容量
絶縁膜２をエツチングすることによりこの窓４が
設けられている。ここに再びリンがドーブされた
多結晶シリコン２２（第３図ｅ参照）が埋め込ま
れる。ゲート絶縁膜６は多結晶シリコン２２の表
面に設けられた数千Åの酸化膜５の上に形成され
ている。ソース・ドレイン拡散層８は、DRAM
のワード線２５となるゲート電極７をマスクにし
てイオン注入等により形成されている。このとき
窓４の部分では、多結晶シリコン２２からリンが
基板側に拡散し拡散層９が形成されるが、この拡
散層９とソース・ドレイン拡散層８とが酸化膜５
の下で接続されている。さらに層間絶縁膜１０に
設けられたコンタクト窓２３によつて拡散層８が
ビツト線１１と接続されている。
また、第２図は本セル構造の平面図である。斜
線の領域１９が溝パターンである。太線９の部分
で溝内部の多結晶シリコンとソース・ドレイン拡
散層とが接続されている。ビツト線（図示せず）
へのコンタクトを２４で、またワード線を２５で
示す。第２図により明らかなように本セル構造は
平面配置においても無駄がなく、高集積化に適し
ている。
線の領域１９が溝パターンである。太線９の部分
で溝内部の多結晶シリコンとソース・ドレイン拡
散層とが接続されている。ビツト線（図示せず）
へのコンタクトを２４で、またワード線を２５で
示す。第２図により明らかなように本セル構造は
平面配置においても無駄がなく、高集積化に適し
ている。
このように、実施例の半導体記憶装置のセル構
造は、拡散層９を介して溝内の多結晶シリコン３
とソース・ドレイン拡散層８とが接続されている
ため、接続に伴うセル面積の増大はない。
造は、拡散層９を介して溝内の多結晶シリコン３
とソース・ドレイン拡散層８とが接続されている
ため、接続に伴うセル面積の増大はない。
次に、本実施例の半導体記憶装置の製造方法の
実施例を第３図ａ〜ｇの製造工程図および第１図
を参照しながら説明する。
実施例を第３図ａ〜ｇの製造工程図および第１図
を参照しながら説明する。
工程１ （第３図ａ）
Ｐ型単結晶シリコン基板１は、例えば１×1015
cm-3程度のボロン濃度を有する基板である。基板
１上に500Å前後の酸化シリコン膜１７と窒化シ
リコン膜１８とを形成する。次に、フオトレジス
ト膜をパターニングした後、フオトレジスト膜を
マスクにして窒化シリコン膜１８、酸化シリコン
膜１７、シリコン基板１をエツチングし、溝１９
を形成する。この場合は、酸化シリコン膜１７お
よび窒化シリコン膜１８が特許請求の範囲におけ
る第１の被膜に相当する。次に、溝内面にボロン
を表面濃度が１×1018cm-3から１×1019cm-3程度
になるように拡散する。これは基板表面に反転層
が形成しないようにするためである。続いて、溝
１９内面に容量絶縁膜２を形成する。この膜厚は
酸化シリコン膜換算で100〜200Å程度であること
が望ましい。酸化シリコン単体で耐圧が取れない
場合には酸化シリコン膜１７と窒化シリコン膜１
８との二重膜にする。
cm-3程度のボロン濃度を有する基板である。基板
１上に500Å前後の酸化シリコン膜１７と窒化シ
リコン膜１８とを形成する。次に、フオトレジス
ト膜をパターニングした後、フオトレジスト膜を
マスクにして窒化シリコン膜１８、酸化シリコン
膜１７、シリコン基板１をエツチングし、溝１９
を形成する。この場合は、酸化シリコン膜１７お
よび窒化シリコン膜１８が特許請求の範囲におけ
る第１の被膜に相当する。次に、溝内面にボロン
を表面濃度が１×1018cm-3から１×1019cm-3程度
になるように拡散する。これは基板表面に反転層
が形成しないようにするためである。続いて、溝
１９内面に容量絶縁膜２を形成する。この膜厚は
酸化シリコン膜換算で100〜200Å程度であること
が望ましい。酸化シリコン単体で耐圧が取れない
場合には酸化シリコン膜１７と窒化シリコン膜１
８との二重膜にする。
工程２ （第３図ｂ）
多結晶シリコンを気相成長し不要部分をエツチ
ングすることにより、溝１９に多結晶シリコン３
を埋め込む。この多結晶シリコン３はリン等がド
ープされ十分Ｎ型になつている必要がある。
ングすることにより、溝１９に多結晶シリコン３
を埋め込む。この多結晶シリコン３はリン等がド
ープされ十分Ｎ型になつている必要がある。
工程３ （第３図ｃ）
レジスト膜２０を塗布し、パターニングして窓
２１を開孔する。
２１を開孔する。
工程４ （第３図ｄ）
レジスト膜２０および窒化シリコン膜１８をマ
スクにして多結晶シリコン３の一部をエツチング
する。続いて容量絶縁膜２の一部をエツチングし
て孔４を開ける。
スクにして多結晶シリコン３の一部をエツチング
する。続いて容量絶縁膜２の一部をエツチングし
て孔４を開ける。
工程５ （第３図ｅ）
この孔を十分にＮ型にドープされた多結晶シリ
コン２２で埋める。
コン２２で埋める。
工程６ （第３図ｆ）
窒化シリコン膜１８をマスクにして多結晶シリ
コン３および２２を選択的に酸化し、３，000〜
６，000Å程度の酸化膜５を形成する。このとき
図示するように多結晶シリコン２２からはＮ型不
純物が基板側に拡散し、Ｎ型拡散層９が形成され
る。あるいは、熱処理を追加することにより十分
深くまでＮ型拡散層９を形成する。
コン３および２２を選択的に酸化し、３，000〜
６，000Å程度の酸化膜５を形成する。このとき
図示するように多結晶シリコン２２からはＮ型不
純物が基板側に拡散し、Ｎ型拡散層９が形成され
る。あるいは、熱処理を追加することにより十分
深くまでＮ型拡散層９を形成する。
工程７ （第３図ｇ）
窒化シリコン膜１８，酸化シリコン膜１７をエ
ツチングした後、例えば150Å程度のゲート酸化
膜６を形成する。次に多結晶シリコンあるいはシ
リサイド、あるいは多結晶シリコンとシリサイド
の二層膜あるいは高融点金属によりゲート電極７
を形成する。この電極７はメモリーアレイにおい
てワード線（Ｘアドレス）として機能する。この
ゲート電極７をマスクにして、例えば砒素をイオ
ン注入して、N+型ソース・ドレイン拡散層８を
接合深さが0.1〜0.2μm程度になるように形成す
る。このN+拡散層８は多結晶シリコンからの拡
散によつて形成される拡散層９と接続されなけれ
ばならない。これによつて蓄積されるべき電荷は
トランジスタを通して溝容量の内部電極３に導入
される。
ツチングした後、例えば150Å程度のゲート酸化
膜６を形成する。次に多結晶シリコンあるいはシ
リサイド、あるいは多結晶シリコンとシリサイド
の二層膜あるいは高融点金属によりゲート電極７
を形成する。この電極７はメモリーアレイにおい
てワード線（Ｘアドレス）として機能する。この
ゲート電極７をマスクにして、例えば砒素をイオ
ン注入して、N+型ソース・ドレイン拡散層８を
接合深さが0.1〜0.2μm程度になるように形成す
る。このN+拡散層８は多結晶シリコンからの拡
散によつて形成される拡散層９と接続されなけれ
ばならない。これによつて蓄積されるべき電荷は
トランジスタを通して溝容量の内部電極３に導入
される。
工程８ （第１図）
次に層間絶縁膜１０を形成した後、N+拡散層
に達するコンタクト窓２３を開口し、例えばアル
ミ配線１１によつてビツト線（データ線）を形成
する。
に達するコンタクト窓２３を開口し、例えばアル
ミ配線１１によつてビツト線（データ線）を形成
する。
本実施例による製造方法においては、N+拡散
層と溝容量の内部電極とを溝の側壁に設けられた
窓４を通して接続させることが主要な点である。
この接続を確実にするためには、拡散層９を基板
の横方向に十分深くまで押し込む必要がある。も
し、多結晶シリコン２２からの不純物拡散だけで
は不十分な場合には、第３図ｅにおいて、多結晶
シリコン２２を埋め込む前あるいは後にリン拡散
を行うことにより十分に深い拡散層９が形成でき
る。
層と溝容量の内部電極とを溝の側壁に設けられた
窓４を通して接続させることが主要な点である。
この接続を確実にするためには、拡散層９を基板
の横方向に十分深くまで押し込む必要がある。も
し、多結晶シリコン２２からの不純物拡散だけで
は不十分な場合には、第３図ｅにおいて、多結晶
シリコン２２を埋め込む前あるいは後にリン拡散
を行うことにより十分に深い拡散層９が形成でき
る。
本実施例では、製造工程の説明をセルの主要部
分についてのみ行つたため、セル間の素子分離工
程を省略してある。実際のメモリーでは、セル間
の素子分離は本質的に重要であるが、本発明のメ
モリ・セルでは深い素子分離は必要でなく、通常
の浅い（0.3〜0.5μm程度）分離でよい。この分離
のために必要な工程は、本工程における第３図ａ
の前あるいは第３図ｆと同時にLOCOS法で行つ
たり、あるいは第３図ｆの後に行う等の方法があ
り、工法に適合した素子分離を行うことが可能で
ある。特に1Mビツト以上のメモリーにおいては、
溝分離法が望ましい。
分についてのみ行つたため、セル間の素子分離工
程を省略してある。実際のメモリーでは、セル間
の素子分離は本質的に重要であるが、本発明のメ
モリ・セルでは深い素子分離は必要でなく、通常
の浅い（0.3〜0.5μm程度）分離でよい。この分離
のために必要な工程は、本工程における第３図ａ
の前あるいは第３図ｆと同時にLOCOS法で行つ
たり、あるいは第３図ｆの後に行う等の方法があ
り、工法に適合した素子分離を行うことが可能で
ある。特に1Mビツト以上のメモリーにおいては、
溝分離法が望ましい。
以上の実施例はＮチヤンネル型MOSトランジ
スタの場合であるが、Ｐチヤンネル型MOSトラ
ンジスタにも本発明は適用できる。
スタの場合であるが、Ｐチヤンネル型MOSトラ
ンジスタにも本発明は適用できる。
また、本発明の基本は溝容量の内部電極と
MOSトランジスタのソース・ドレイン拡散層と
の間の電気的接続を取ることにある。従つてセル
構造のそれ以外の部分はどの様に変更しても差支
えない。
MOSトランジスタのソース・ドレイン拡散層と
の間の電気的接続を取ることにある。従つてセル
構造のそれ以外の部分はどの様に変更しても差支
えない。
本発明は以上説明したように、MOSトランジ
スタの拡散層と溝容量の電極との接続を溝測面で
行うものであるため、接続に伴うセル面積の増加
がなく、また溝を近接し配置できるため集積密度
が高く、さらに溝内部に電荷を蓄えるためα線等
によるソフトエラーに強いという効果を有する。
本発明はソフトエラーが生じ難いため逆に容量を
小さくできる効果がある。
スタの拡散層と溝容量の電極との接続を溝測面で
行うものであるため、接続に伴うセル面積の増加
がなく、また溝を近接し配置できるため集積密度
が高く、さらに溝内部に電荷を蓄えるためα線等
によるソフトエラーに強いという効果を有する。
本発明はソフトエラーが生じ難いため逆に容量を
小さくできる効果がある。
第１図は本発明による半導体記憶装置の一実施
例のセル断面図、第２図は本発明による半導体記
憶装置の一実施例のセル平面図、第３図ａ〜ｇは
第１図、第２図の半導体記憶装置の製造方法の実
施例を説明する断面図である。 １…シリコン基板、２…容量絶縁膜、３，２２
…多結晶シリコン、４…窓、５…酸化膜、６…ゲ
ート酸化膜、８，１６…ソース・ドレイン拡散
層、９…拡散層、１７…酸化チタン膜、１８…窒
化チタン膜、１９…溝、２０…レジスト膜、２１
…窓。
例のセル断面図、第２図は本発明による半導体記
憶装置の一実施例のセル平面図、第３図ａ〜ｇは
第１図、第２図の半導体記憶装置の製造方法の実
施例を説明する断面図である。 １…シリコン基板、２…容量絶縁膜、３，２２
…多結晶シリコン、４…窓、５…酸化膜、６…ゲ
ート酸化膜、８，１６…ソース・ドレイン拡散
層、９…拡散層、１７…酸化チタン膜、１８…窒
化チタン膜、１９…溝、２０…レジスト膜、２１
…窓。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板の一方の主面に溝が形
成され、該溝の内面には容量絶縁膜が形成され、
前記容量絶縁膜の一部分に窓が開口され、前記容
量絶縁膜を介して前記溝内に第２導電型半導体が
埋込まれ、前記溝の近傍の前記半導体基板に第２
導電型チヤネルを有するMOSトランジスタが形
成され、前記MOSトランジスタのソースあるい
はドレイン拡散層のいずれか一方が前記窓を通し
て前記第２導電型半導体と電気的に接続されてい
る半導体記憶装置の製造方法において、 第１導電型半導体基板の一方の主面に、該半導
体基板に対し耐エツチング性を有する第１の被膜
を形成する工程と、 前記第１の被膜をマスクにして前記半導体基板
に溝を形成する工程と、 前記溝の内壁および底面に容量絶縁膜を形成す
る工程と、 前記溝内に第１の第２導電型半導体を埋め込む
工程と、 前記第１の第２導電型半導体に対し耐エツチン
グ性を有する第２の被膜を形成する工程と、 前記溝の開口部の周囲の一部が露出するように
前記第２の被膜を開孔する工程と、 前記第１及び第２の被膜をマスクにして前記第
１の第２導電型半導体および前記容量絶縁膜の一
部をエツチングする工程と、 前記エツチングにより形成された孔に第２の第
２導電型半導体を埋め込む工程と、 前記第１および第２の第２導電型半導体の表面
に絶縁膜を形成する工程と、 前記容量絶縁膜がエツチングされて形成された
窓に対向して前記半導体基板表面に第２導電型チ
ヤネルを有するMOSトランジスタを形成し、該
MOSトランジスタのソースあるいはドレイン拡
散層のいずれか一方が、前記第１および第２の第
２導電型半導体と前記第１導電型半導体基板内部
において電気的に接続されるようにする工程とを
包含する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230959A JPS61108163A (ja) | 1984-11-01 | 1984-11-01 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230959A JPS61108163A (ja) | 1984-11-01 | 1984-11-01 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61108163A JPS61108163A (ja) | 1986-05-26 |
| JPH0369185B2 true JPH0369185B2 (ja) | 1991-10-31 |
Family
ID=16915999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230959A Granted JPS61108163A (ja) | 1984-11-01 | 1984-11-01 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108163A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356954A (ja) * | 1986-08-28 | 1988-03-11 | Nec Corp | 半導体記憶回路装置及び製造方法 |
| JP2760979B2 (ja) * | 1986-09-22 | 1998-06-04 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP2558654B2 (ja) * | 1986-10-20 | 1996-11-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| JPH0824167B2 (ja) * | 1987-12-02 | 1996-03-06 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0682029B2 (ja) * | 1988-10-28 | 1994-10-19 | 三洋電機株式会社 | 冷却貯蔵庫 |
| JP2686815B2 (ja) * | 1989-04-18 | 1997-12-08 | 沖電気工業株式会社 | 半導体メモリ装置の製造方法 |
| US5701022A (en) * | 1989-05-22 | 1997-12-23 | Siemens Aktiengesellschaft | Semiconductor memory device with trench capacitor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60227461A (ja) * | 1984-04-19 | 1985-11-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置 |
| JPS6188554A (ja) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリおよびその製造方法 |
-
1984
- 1984-11-01 JP JP59230959A patent/JPS61108163A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60227461A (ja) * | 1984-04-19 | 1985-11-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置 |
| JPS6188554A (ja) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61108163A (ja) | 1986-05-26 |
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