JPS6324660A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPS6324660A
JPS6324660A JP61168557A JP16855786A JPS6324660A JP S6324660 A JPS6324660 A JP S6324660A JP 61168557 A JP61168557 A JP 61168557A JP 16855786 A JP16855786 A JP 16855786A JP S6324660 A JPS6324660 A JP S6324660A
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JP
Japan
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groove
diffusion layer
insulating film
forming
semiconductor substrate
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JP61168557A
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English (en)
Inventor
Hiroyuki Nomichi
野路 宏行
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) (従来の技術) ダイナミックRAMの集積度の向上に伴ってメモリセル
の面積が年々縮小されて来ており、キャパシタ面積の縮
小によるセル容量の減少が問題となっている。このよう
なセル容量の減少は、アルファ線によるソフトエラーの
発生を引起こす原因となっている。そこで、半導体基板
の表面に溝を設け、そこにキャパシタを形成することに
よって、小さなキャパシタ面積で充分なセル容量が得ら
れる半導体装置を製造することが試みられている。この
ような半導体装置を第14図に示す。
第14図において、例えばP型シリコン基板11にはフ
ィールド酸化1112が形成されている。まず基板11
にW413を形成し、この溝13の側壁および底部に不
純物を拡散してn型不純物領域14を形成する。次に、
溝13に沿って半導体基板11にキャパシタ酸化膜15
を形成し、溝13を埋め込むようにしてこのキャパシタ
酸化膜15上に導電材料を堆積させることによりキャパ
シタ電極16を形成する。
次に、このようにして形成されたキャパシタ以外の基板
11上にゲート酸化ji17を介してトランスファゲー
ト電極18を形成する。そしてこのトランスファゲート
電極18の両側における基板11にソースおよびドレイ
ン領域となるn+型不純物領域19および20を形成し
てトランスファトランジスタを形成する。
このようにして形成されるMO8型ダイナミックRAM
は、1トランジスタ1キヤパシタ型と称されるものであ
り、その動作は次の通りである。
まず書込み時においては、n+型不純物領域20に電荷
を与え、トランスファゲート電極18を選択状態にする
ことによって、電荷をn+型不純物領域19を介してn
型不純物領域14へ伝達する。このn型不純物領域14
はキャパシタ酸化膜15を介してキャパシタ電極16と
対向しており、例えば接地電位に維持されているキャパ
シタ電極16とn型不純物領域との間には一定の静電容
量が存在するのでそこには電荷が蓄積される。この状態
でトランスファゲート電極18が非選択状態になるとそ
の電荷は保持される。またこの状態でトランスファゲー
ト電極18を選択状態にするとn型不純物領域14に保
持されていた電荷がn+型不純物領域20に伝達される
しかしながら、このように製造されたダイナミックRA
Mにおいて、ますます微細化が進むにつれて素子分離領
域が縮小されることにより、キャパシタ間のリーク電流
が問題となってくる。そこで、キャパシタ面積および素
子分離領域を縮小させることなく、セル面積の微細化を
図るために、トランスファトランジスタとキャパシタと
を3次元的に形成することが試みられている。すなわち
、トランスファトランジスタをキャパシタが形成される
溝の土壁部に形成するものである。しかし、トランスフ
ァトランジスタをこのように形成すると、そのゲート電
極形成部における半導体基板への不純物のイオン注入が
困難となり、トランスファトランジスタのゲート閾値の
制郊が困難となる。
(発明が解決しようとする問題点) この発明は上記のような点に鑑みなされたもので、集積
度を向上させても充分なキャパシタ容量が確保でき、し
かもトランスファトランジスタのゲート閾値を効果的に
制御できる半導体記憶装置およびその製造方法を提供し
ようとするものである。
[発明の構成] (問題点を解決するための手段と作用)すなわちこの発
明に係る半導体記憶装置およびその製造方法にあっては
、開口部がテーパ面を有する溝を半導体基板に形成して
、上記テーパ面を利用してトランスファトランジスタを
キャパシタと共に3次元的に形成するようにしたもので
ある。このような半導体記憶装置にあっては、トランス
ファトランジスタのゲート同値を制御するための不純物
のイオン注入が容易に行なえるようになるものである。
(実施例) 以下図面を参照してこの発明の一実施例を説明する。第
1図乃至第5図はこの発明に係る半導体記憶装置をその
製造工程にしたがって示すものであって、まず第1図に
示すように、P型シリコン基板27の一部にフィールド
酸化膜22を形成する。
次にこのフィールド瀕化膜22をマスクとして例えばヒ
素を10101sC程度の比較的高いドーズ量で基板2
1にイオン注入し、nゝ型のソース・ドレイン領域23
を形成する。そして、フィールド酸化1922およびn
+型のソース・ドレイン領域23の上に例えば3000
オングストロームのcvom化膜24を堆積し、このC
VDI!ll化1924上に例えば3000オングスト
ロームのシリコン窒化lI25を堆積する。
次に、第2因に示すように、シリコン窒化膜25および
CVD!l!化膜24を反応性イオンエツチング(RI
E)により選択的にエツチングして開口部を形成した後
、シリコン窒化膜25およびcvoa化1I24をマス
クとしてRIEによりシリコン基板21に溝26を形成
する。この溝26の深さは約3ミクロン程度のものであ
る。次に溝26に沿ってリン−ケイ酸ガラス(PSG)
!l!27を全面に堆積し、熱処理により溝26の側W
および底部の基板21内に不純部を拡散させ不純物n−
層28を形成する。
次に、第3図に示すように、PSGIIII27をエッ
チバックし、満26の内面を熱酸化することによりキャ
パシタ酸化膜29を溝26に沿って形成する。この後、
溝26を埋め込むようにして例えば比較的高濃度のリン
を含む多結晶シリコンから成るill材料30を溝26
内部に堆積させ、この導電材料30部がキャパシタ電極
として使用されるようにする。次に、熱酸化により導電
材料30上に厚めの酸化絶縁膜29aを形成する。この
酸化絶縁膜29aの膜厚は例えば3000オングストロ
ームである。
次に、第4図に示すように、CVD酸化膜24をウェッ
トエツチングすることによりその一部を除去して、溝2
6の上部のCVD酸化膜24を選択的に後退させる。そ
して、水酸化カリウムを使用して溝26の上部すなわち
n+型ソース・ドレインwAtt23、不純物n−層2
8を選択的にエツチングして、溝2Bの開口部が両方向
に開くようにしたテーパ面260 、261を形成する
。この場合、酸化絶縁膜29aは厚めに形成されている
ので、CVDI化膜24のウェットエツチング後にもそ
の一部が残存され、水酸化カリウムを使用したエツチン
グによるキャパシタ電極30への影響が防止される。
次に、第5因に示すように、シリコン窒化l!25およ
びCVD酸化膜24を全面エッチバックする。
次に、テーパ面260 、261および導電材F130
を含む基板21上に熱酸化によってトランスファゲート
酸化膜32を形成する。そして溝26のテーパ面2GO
2261におけるチャネル形成部31にホウ素をドーズ
111xlO12Cm4でイオン注入する。これにより
、トランスファゲートトランジスタのゲート  ゛閾値
を効果的に制御することができるようになる。
次に、トランスファゲート酸化IIW32上に不純物を
含む多結晶シリコン膜33を堆積する。そして、この多
結晶シリコン膜33をバターニングしてトランスファゲ
ート電極を形成して、ダイナミックRAMを製造する。
第6図はこのようにして製造されたダイナミッりRAM
を示す平面図であって、51は素子分離領域、52はビ
ット線、53は溝型キャパシタ、54はワード線である
。第1図乃至第5図は、第6図の線A−8から見た断面
構造を示すものである。
上記実施例においては、基板21に溝26を形成した後
に、この溝26内部にキャパシタ電極となる導電材料3
0を堆積し、次に溝21の上部を選択的にエツチングし
て開口部がテーパ面260 、261を有するように形
成して、その側壁をチャネルとしてトランスファゲート
トランジスタを形成したが、以下に第2の実施例として
説明するように、基板21の表面にテーパ面260 、
261を有する溝を形成した後に溝26を形成すること
も可能である。
第7図乃至第9図は、上記のような半導体記憶装置を製
造する他の例を説明するための図であって、まず第1図
で示したようにシリコン基板21の表面にn+型ソース
・ドレイン領域23、さらに絶縁性の膜24.25を形
成する。そして、第7図に示すように、バターニングし
てシリコン窒化膜25だけをRIEにより選択的にエツ
チングし、次にCVD酸化膜24をウェットエツチング
により一部除去し、cvom化膜24の開口部をシリコ
ン窒化膜25よりも後退させる。そして、水酸化カリウ
ムを使用してn+型ソース・ドレイン領域23およびシ
リコン基板21を選択的にエツチングし、テーパ面26
0 、261を有する開口部を形成する。次に全面に例
えば膜厚が700オングストロームの薄めのCVDシリ
コン窒化膜25aを堆積する。
次に、第8図に示すように、シリコン窒化膜25aをR
IEによりエッチバックする。この結果、シリコン窒化
1125aは部分的に残存し、この残存されたシリコン
窒化膜25aとシリコン窒化[!I25をマスクとして
半導体基板21をRIEにより選択的にエツチングする
ことによりテーパ面260 、261を有する開口部の
中心に溝26を形成する。そして、テーパ面260 、
261を含み溝26に沿って全面にリン−ケイ酸ガラス
(PSG)[127を堆積して熱処理を行なうことによ
り、溝26の側壁および底部の半導体基板21に不純物
n−層28を形成する。
次に、第9図に示すように、PSG膜27をエッチバッ
クした後、熱酸化により溝26の内側の表面にキャパシ
タ酸化膜29を形成し、次に溝26を埋め込むようにし
て例えば不純物を含む多結晶シリコンから成る導電材料
30を全面に堆積する。そしてこの導電材料30を満2
6の開口部までエツチング除去し、溝26内部に残存し
ている導電材料30をキャパシタ電極として使用する。
以後、上記した第1の実施例と同様な製造工程でダイナ
ミックRAMを製造する。
第10図乃至第12図は、ざらに他の例を説明するため
の図であって、開口部にテーパ面が形成された溝を2つ
の素子領域に分離し、この分離された各素子領域にトラ
ンジスタをそれぞれ形成するようにしたものである。す
なわち、第10図に示すように、第1の実施例と同様な
工程で溝26を形成した後、例えば膜厚が700オング
ストロームの薄めのシリコン窒化11125bを基板2
1の全面に堆積し、そしてこのシリコン窒化fi!25
bをエッチバックして、溝26の底部にシリコン基板2
1が露出するようにする。そして、フィールド反転防止
のだめのイオン注入を行なうことにより溝26の底部に
P−の不純物領域40を形成する。次に熱酸化によりフ
ィールド酸化3141を形成し、P−の不純物領域40
とフィールド酸化膜41とにより素子分離領域を形成す
る。
次に、第11図に示すように、シリコン窒化膜25オよ
び25bを全面エッチバックした後、第1の実施例と同
様な工程で不純物n−!!28、キャパシタ酸化膜29
および導電材料30によるキャパシタ電極を形成する。
次にバターニングして一部除去したCVD酸化膜24を
マスクとして、水酸化カリウムを使用して満26の上部
を選択的にエツチングして、テーパ面260 、261
を形成する。
次に、第12図に示すように、テーパ面260および2
61にトランZ)?ゲート絶縁膜32を形成した後、ト
ランスファゲートトランジスタのゲートしきい値υ11
!a用のイオン注入を行ない、そして、不純物を含む多
結晶シリコン膜をその上層に堆積する。そしてこの多結
晶シリコン膜をバターニングして選択的にエツチングし
、テーパ面26o。
261を有する開口部の側壁にゲート電極33を形成す
る。次に、このようにして形成されたゲート電極33を
マスクとしてイオン注入することによりn+型のソース
・ドレイン領域42を形成する。そして全面にCVD酸
化膜を堆積し、これを層間絶縁膜43とする。次いで、
n+型のソース・ドレイン領域42の表面のCVD酸化
膜43をエツチング除去した後、例えばAλ膜を全面に
蒸着し、これをバターニングしてビット線44として使
用する。
第13図はこのように形成されたダイナミックRAMを
示す平面図であり、第10図乃至第12図はそれぞれ第
13図の線C−Dから見た断面構造に対応するものであ
る。ダイレクトコンタクト61はn+型のソース・ドレ
イン領域42とビット線44のコンタクト部に対応し、
62は溝型のキャパシタ電極30および溝底部に形成し
た素子弁w1領域に対応し、ワード線63およびビット
線64は、n+型のソース・ドレイン領域42I3よび
ビット線44に対応している。
[発明の効果] 以上のようにこの発明によれば、トランスファトランジ
スタおよびキャパシタを3次元的に形成しているため、
メモリセルの集積度を向上させても充分なキャパシタ容
量が確保でき、しかも溝のテーパ面を有する開口部の側
壁にトランジスタを形成するようにしたのでこのトラン
ジスタのゲートの閾値を効果的に制御できるようになる
【図面の簡単な説明】
第1図乃至第5図はこの発明の第1の実施例であるダイ
ナミックRAMの製造工程を説明する断面図、第6図は
第1の実施例のダイナミックRAMを示す平面図、第7
図乃至第9図はこの発明の第2の実施例であるダイナミ
ックRA N4の製造工程を説明する断面図、第10図
乃至第12図はこの発明の第3の尋実施例であるダイナ
ミックRAMの製造工程を説明する断面図、第13図は
第3の実施例のダイナミックRAMを示す平面図、第1
4図は従来のダイナミックRAMの構造を示す断面図で
ある。 21・・・P型シリコン基板、22・・・フィールド酸
化膜、23、42−・・n+のソース・ドレイン領域、
24・・・CVD酸化膜、25・・・シリコン窒化膜、
26・・・溝、28・・・不純物n−層、29・・・キ
ャパシタ酸化膜、30・・・キャパシタ電極、32・・
・ゲート酸化膜、33・・・ゲート電極、40・・・P
−の不純v!J#4域、41・・・フィールド酸化膜、
43・・・CVDM化膜、44・・・ビット線、260
゜261・・・テーパ面。 出願人代理人  弁理士 鈴江武彦 第5図 第6図 第1図 第2図 第3図 第4図

Claims (5)

    【特許請求の範囲】
  1. (1)第1導電型の半導体基板と、 この半導体基板の主表面に開口するように 形成された溝と、 この溝の開口部に、上記主表面に連続され るように形成したテーパ面と、 上記テーパ面を含む溝の開口部周囲の上記 半導体基板主表面に形成された第2導電型の第1の拡散
    層と、 上記溝の側壁および底部に沿つて上記第1 の拡散層とは離隔した状態で形成される第2導電型の第
    2の拡散層と、 上記溝の第2の拡散層表面に形成される第 1の絶縁膜と、 この第1の絶縁膜によって上記第2の拡散 層と絶縁された状態で上記溝内に埋め込み形成される第
    1の導電層と、 上記溝のテーパ面に第2の絶縁膜を介して 形成される第2の導電層とを具備し、 上記第1および第2の拡散層と上記第2の 絶縁膜と上記第2の導電層とによりトランスファ用トラ
    ンジスタが構成され、上記第2の拡散層と上記第1の絶
    縁膜と上記第1の導電層とにより記憶用キャパシタが構
    成されるようにしたことを特徴とする半導体記憶装置。
  2. (2)第1導電型の半導体基板の主表面に素子分離領域
    を形成する工程と、 上記半導体基板の主表面に第2導電型の第 1の拡散層を形成する工程と、 上記半導体基板を選択的にエッチングして この半導体基板に溝を形成する工程と、 上記溝の側壁および底部に沿って上記第1 の拡散層と離隔した第2導電型の第2の拡散層を形成す
    る工程と、 上記溝の第2の拡散層表面に第1の絶縁膜 を形成する工程と、 上記溝を埋め込むようにして上記第1の絶 縁膜上に導電材料を堆積して第1の導電層を形成する工
    程と、 上記溝の開口部を選択的にエッチングして 上記基板表面に上記溝を連続させるテーパ面を形成する
    工程と、 上記テーパ面を含み上記半導体基板表面、 さらに上記第1の導電層上に第2の絶縁膜を形成する工
    程と、 上記テーパ面に不純物をイオン注入する工 程と、 上記第2の絶縁膜上に導電材料を堆積し、 この導電材料を選択的にエッチングして上記第1の拡散
    層と上記第2の拡散層との間に第2の導電層を形成する
    工程とを具備することを特徴とする半導体記憶装置の製
    造方法。
  3. (3)第1導電型の半導体基板の主表面に素子分離領域
    を形成する工程と、 上記半導体基板の主表面に第2導電型の第 1の拡散層を形成する工程と、 上記半導体基板を選択的にエッチングして この半導体基板にテーパ面を有する開口部を形成する工
    程と、 上記テーパ面を有する開口部の中心位置を 選択的にエッチングして、上記半導体基板に溝を形成す
    る工程と、 上記溝の側壁および底部に沿って上記第1 の拡散層と離隔した第2導電型の第2の拡散層を形成す
    る工程と、 上記溝の第2の拡散層表面に第1の絶縁膜 を形成する工程と、 上記溝を埋め込むようにして上記第1の絶 縁膜上に導電材料を堆積して第1の導電層を形成する工
    程と、 上記テーパ面を含み上記半導体基板表面、 さらに上記第1の導電層上に第2の絶縁膜を形成する工
    程と、 上記テーパ面に不純物をイオン注入する工 程と、 上記第2の絶縁膜上に導電材料を堆積し、 この導電材料を選択的にエッチングして上記第1の拡散
    層と上記第2の拡散層との間に第2の導電層を形成する
    工程とを具備することを特徴とする半導体記憶装置の製
    造方法。
  4. (4)第1導電型の半導体基板と、 この半導体基板の主表面に開口するように 形成された溝と、 この溝の開口部に、この溝を上記主表面に 連続させるように形成したテーパ面と、 上記溝の両側に位置して上記半導体基板表 面にそれぞれ形成される第2導電型の第1の拡散層と、 上記溝の両側壁に沿つてそれぞれ分離され るように形成される第2導電型の第2の拡散層と、上記
    溝の両側壁にそれぞれ形成された第2 の拡散層を分離するように上記溝の底部に形成される素
    子分離領域と、 上記溝の第2の拡散層表面に形成される第 1の絶縁膜と、 上記溝内に上記第1の絶縁膜によって上記 第2の拡散層と絶縁された状態で埋め込み形成される第
    1の導電層と、 上記溝の両側のテーパ面に第2の絶縁膜を 介してそれぞれ形成される第2の導電層とを具備し、 上記第1および第2の拡散層と上記第2の 絶縁膜と上記第2の導電層とにより2つのトランスファ
    用トランジスタが構成され、上記第2の拡散層と上記第
    1の絶縁膜と上記第1の導電層とにより2つの記憶用キ
    ャパシタが構成されるようにしたことを特徴とする半導
    体記憶装置。
  5. (5)第1導電型の半導体基板を選択的にエッチングし
    てこの半導体基板に溝を形成する工程と、上記溝の底部
    に素子分離領域を形成する工 程と、 上記溝の両側壁に沿つてそれぞれ分離され た第2導電型の第2の拡散層をそれぞれ形成する工程と
    、 上記溝の第2の拡散層表面に第1の絶縁膜 を形成する工程と、 上記溝を埋め込むようにして上記第1の絶 縁膜上に導電材料を堆積して第1の導電層を形成する工
    程と、 上記溝の開口部を選択的にエッチングして 上記基板表面に上記溝を連続させるテーパ面を形成する
    工程と、 上記溝の両側に位置するようにして上記半 導体基板表面に第1の拡散層をそれぞれ形成する工程と
    、 上記テーパ面に不純物をイオン注入する工 程と、 上記溝のテーパ面を含み上記半導体基板表 面、さらに上記第1の導電層上に第2の絶縁膜を形成す
    る工程と、 上記第2の絶縁膜上に導電材料を堆積し、 この導電材料を選択的にエッチングして上記第1の拡散
    層と上記第2の拡散層との間に第2の導電層を形成する
    工程とを具備することを特徴とする半導体記憶装置の製
    造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0269150A (ja) * 1988-09-05 1990-03-08 Okada Shokuryo Kk 即席玄米食品の製造方法
US5068707A (en) * 1990-05-02 1991-11-26 Nec Electronics Inc. DRAM memory cell with tapered capacitor electrodes
US5225376A (en) * 1990-05-02 1993-07-06 Nec Electronics, Inc. Polysilicon taper process using spin-on glass
WO1997020337A2 (de) * 1995-11-28 1997-06-05 Siemens Aktiengesellschaft Festwert-speicherzellenanordnung und verfahren zu deren herstellung
WO2009014168A1 (ja) 2007-07-24 2009-01-29 Nippon Steel Materials Co., Ltd. 半導体装置用ボンディングワイヤおよびワイヤボンディング方法
US8247911B2 (en) 2007-01-15 2012-08-21 Nippon Steel Materials Co., Ltd. Wire bonding structure and method for forming same
US9331049B2 (en) 2008-07-11 2016-05-03 Nippon Steel & Sumikin Materials Co., Ltd. Bonding structure of bonding wire

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52134385A (en) * 1976-05-04 1977-11-10 Siemens Ag Semiconductor memory
JPS61124167A (ja) * 1984-08-31 1986-06-11 テキサス インスツルメンツ インコ−ポレイテツド メモリセル
JPS61285752A (ja) * 1985-06-12 1986-12-16 Sanyo Electric Co Ltd 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52134385A (en) * 1976-05-04 1977-11-10 Siemens Ag Semiconductor memory
JPS61124167A (ja) * 1984-08-31 1986-06-11 テキサス インスツルメンツ インコ−ポレイテツド メモリセル
JPS61285752A (ja) * 1985-06-12 1986-12-16 Sanyo Electric Co Ltd 半導体記憶装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0269150A (ja) * 1988-09-05 1990-03-08 Okada Shokuryo Kk 即席玄米食品の製造方法
US5068707A (en) * 1990-05-02 1991-11-26 Nec Electronics Inc. DRAM memory cell with tapered capacitor electrodes
US5225376A (en) * 1990-05-02 1993-07-06 Nec Electronics, Inc. Polysilicon taper process using spin-on glass
US5354716A (en) * 1990-05-02 1994-10-11 Nec Electronics, Inc. Method for forming a DRAM memory cell with tapered capacitor electrodes
WO1997020337A2 (de) * 1995-11-28 1997-06-05 Siemens Aktiengesellschaft Festwert-speicherzellenanordnung und verfahren zu deren herstellung
WO1997020337A3 (de) * 1995-11-28 1997-10-23 Siemens Ag Festwert-speicherzellenanordnung und verfahren zu deren herstellung
US8247911B2 (en) 2007-01-15 2012-08-21 Nippon Steel Materials Co., Ltd. Wire bonding structure and method for forming same
WO2009014168A1 (ja) 2007-07-24 2009-01-29 Nippon Steel Materials Co., Ltd. 半導体装置用ボンディングワイヤおよびワイヤボンディング方法
US8102061B2 (en) 2007-07-24 2012-01-24 Nippon Steel Materials Co., Ltd. Semiconductor device bonding wire and wire bonding method
US9112059B2 (en) 2007-07-24 2015-08-18 Nippon Steel & Sumikin Materials Co., Ltd. Bonding wire for semiconductor device
EP2950335A2 (en) 2007-07-24 2015-12-02 Nippon Steel & Sumikin Materials Co., Ltd. Semiconductor device bonding wire and wire bonding method
EP2960931A2 (en) 2007-07-24 2015-12-30 Nippon Steel & Sumikin Materials Co., Ltd. Copper bond wire
US9331049B2 (en) 2008-07-11 2016-05-03 Nippon Steel & Sumikin Materials Co., Ltd. Bonding structure of bonding wire

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