JPH0133945B2 - - Google Patents

Info

Publication number
JPH0133945B2
JPH0133945B2 JP54158978A JP15897879A JPH0133945B2 JP H0133945 B2 JPH0133945 B2 JP H0133945B2 JP 54158978 A JP54158978 A JP 54158978A JP 15897879 A JP15897879 A JP 15897879A JP H0133945 B2 JPH0133945 B2 JP H0133945B2
Authority
JP
Japan
Prior art keywords
groove
oxide film
electrode material
substrate
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54158978A
Other languages
English (en)
Other versions
JPS5681968A (en
Inventor
Hiroshi Iwai
Yoshio Nishi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP15897879A priority Critical patent/JPS5681968A/ja
Priority to US06/211,188 priority patent/US4327476A/en
Publication of JPS5681968A publication Critical patent/JPS5681968A/ja
Publication of JPH0133945B2 publication Critical patent/JPH0133945B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/118—Oxide films
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/136—Resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に
MOSキヤパシタの形成手段を改良した半導体装
置の製造方法に係る。
近年、半導体集積回路の高集積化の要請から、
素子の寸法を縮少させることが試みられている。
例えば、第１図に示すように半導体基板１の主面
に絶縁膜２を介してキヤパシタ電極３を設けるこ
とにより記憶を蓄えるためのMOSキヤパシタを
形成したMOSダイナミツクRAMにおいて、キヤ
パシタ電極３の面積を小さくして集積度を高める
ことが考えられるが、このようにキヤパシタ電極
３の面積を小さくすると、キヤパシタに蓄えられ
る電荷の数が少なくなり、ノイズ等に対するマー
ジンが少なくなる欠点がある。これを改善するた
めに、(1)絶縁膜の厚さを薄くしてMOSキヤパシ
タを大きくする方法、(2)絶縁膜として従来用いら
れているSiO2膜の代りに誘電率の大きいSi3N4膜
等を用いてMOSキヤパシタを大きくする方法、
がある。しかしながら、これらの方法は絶縁膜の
耐圧や膜質（ピンホール等）の点で問題があり、
キヤパシタ電極の面積を小さくするのには限界が
あつた。
また、MOSキヤパシタの大きくする別の方法
として、以下に述べるような凹形MOSキヤパシ
タ法（域いはVMOSキヤパシタ法）がある。即
ち、この方法は第２図に示すように半導体基板１
にＶ型の凹部４を設け、この凹部４に絶緑膜２′
を介してキヤパシタ電極３′を設けてMOSキヤパ
シタを形成するものであり、凹部４の深さや形状
によつてMOSキヤパシタの実効面積を任意に選
ぶことができると共に、絶縁膜の耐圧・膜質等も
良好にできる。しかしながら、かかる凹形MOS
キヤパシタの形成方法では、凹部４とキヤパシタ
電極３′とのセルフアラインが難しく、マスク合
せずれを考慮して凹部４の両側に余裕Ａをとる必
要があり、MOSキヤパシタの縮小化の妨げとな
り、ひいてはMOSダイナミツクRAMの高集積化
にとつて大きな問題となつていた。
これに対し、本発明者は上記問題点を克服すべ
く鋭意研究を重ねた結果、半導体基板に溝部を設
け、該溝部を含む基板全面に絶縁膜を形成し、更
に該溝部の開口部まで埋めるように電極材料を堆
積した後、電極材料を溝部以外の絶縁膜が露出す
るまでエツチングすることによつて、マスク合せ
余裕度をとることなく、任意の深さのMOSキヤ
パシタ電極を溝部に対してセルフアラインで形成
でき、MOSキヤパシタの増大化と面積の縮小化
を達成した集積度、信頼性の高い半導体装置を製
造し得る方法を見い出した。また、電極材料の堆
積後、溝部の一部を含む電極材料の領域もしくは
溝部以外のゲート電極となるべき電極材料の領域
の少なくともいずれかをマスク材で覆い、該電極
材料を、マスク材及び溝部以外の絶縁膜が露出す
るまでエツチングすることによつて、簡略化され
た工程によりMOSキヤパシタ電極を溝部に対し
てセルフアラインで形成できると共に、溝部以外
に前記キヤパシタ電極と一体的に接続された配線
やゲート電極を形成でき、MOSキヤパシタに対
して接続信頼性の高い配線等を有する高集積化、
高信頼性の半導体装置を製造し得る方法を見い出
した。
以下、本発明を詳細に説明する。
まず、半導体基板上に溝部形成予定部が除去さ
れたマスク材、例えばレジストパターン、絶縁膜
パターンを形成した後、該マスク材から露出する
基板部分を所望深さ選択エツチングして溝部を設
ける。この場合、エツチング手段としては反応性
イオンエツチング又はリアクテイブイオンエツチ
ングを用いれば側面が略垂直な溝部を設けること
ができる。但し、その他のエツチング手段で逆テ
ーパ状の側面を有する溝部を設けてもよい。溝部
の数は素子領域内に１つ或いは２つ以上設けても
よく、特に溝部の深さを変えることにより、容量
の異なるMOSキヤパシタを形成できる。
つづいて、マスク材の除去後、溝部を含む半導
体基板全面に絶縁膜を形成する。この場合、溝部
内全体を絶縁膜で埋め込まず、溝部の側面及び底
面に薄い絶縁膜を形成することが必要である。か
かる絶縁膜の形成手段としては、例えば熱酸化法
により熱酸化膜を形成する方法、CVD法により
SiO2膜がSi3N4膜などを形成する方法等が採用し
得る。
次いで、電極材料を前記溝部の開口部幅の半分
以上の厚さとなるように堆積して少なくとも溝部
の開口部まで電極材料で埋める。この場合、電極
材料を溝部の開口部幅の半分より小さい厚さで堆
積すると、溝部内に埋め込まれた電極材料に開口
部を連通する凹状穴が形成され、エツチングに際
し、凹状穴を介して溝部内に電極材料がエツチン
グされるという不都合を生じる。なお、電極材料
としては、多結晶シリコン、燐や砒素等の不純物
がドープされた多結晶シリコン、或いはモリブデ
ン、タングステン、チタン、白金などの高融点金
属、又はモリブデンシリサイド、タングステンシ
リサイド、白金シリサイド等の高融点金属硅化物
を挙げることができる。
その後、電極材料をマスク材を用いずに溝部以
外の絶縁膜が露出するまでエツチング除去して溝
部内に電極材料を残置させ、これをMOSキヤパ
シタ電極として利用しMOSキヤパシタを備えた
半導体装置を製造する。この工程におけるエツチ
ング手段としては、湿式エツチング液を用いた全
面エツチング法が採用し得る。
次に、本願第２の発明を説明する。
前述した本願第１の発明と同様な工程を経て半
導体基板の溝部内に電極材料をその開口部まで埋
まるように堆積する。次いで、溝部上の一部を含
む電極材料の領域、つまり配線形成予定領域、も
しくは溝部以外のゲート電極となるべき電極材料
の領域の少なくともいずれかをマスク材、例えば
レジストパターン等で覆う。その後、マスク材及
び溝部以外の絶縁膜が露出するまで全面エツチン
グして溝部内及びマスク材下に電極材料を残置さ
せ、溝部内にMOSキヤパシタ電極を、溝部以外
の基板上に膜キヤパシタ電極と一体的に接続した
配線やゲート電極を形成して半導体装置を造る。
次に、本発明をMOSダイナミツクRAMの製造
に適用した例について図面を参照して説明する。
実施例 １ (i) まず、第３図ａに示すようにＰ型のシリコン
基板１１に選択酸化法によつて素子分離のため
のフイールド酸化膜１２を形成した後、スパツ
タイオンエツチングを用いた写真蝕刻法により
シリコン基板１１の素子領域に幅1μｍ、長さ
3μｍ、深さ2.5μｍの溝部１３を設けた（第３図
ｂ図示）。
(ii) 次いで、1000℃のドライ酸素雰囲気中で熱酸
化処理を施す。この時、第３図ｃに示すように
溝部１３を含むシリコン基板１１全面に厚さ
300Åの熱酸化膜１４が成長される。つづいて、
CVD法により厚さ6000Åの燐ドープ多結晶シ
リコン膜を堆積する。この時、第３図ｄに示す
ようにシリコン基板１１上に燐ドープ多結晶シ
リコン膜１５が被着されると共に、幅が1μｍ
の溝部１３の開口部まで同多結晶シリコンで埋
め込まれる。
(iii) 次いで、燐ドープ多結晶シリコン膜１５を溝
部１３以外の熱酸化膜１４が露出するまで弗酸
系のエツチング液で全面エツチングして溝部１
３内の燐ドープ多結晶シリコンを残置させ、溝
部１３内にキヤパシタ電極１６を形成した（第
３図ｅ図示）。その後、キヤパシタ電極１６を
マスクとしてシリコン基板１１上の熱酸化膜１
４部分を選択的にエツチング除去して溝部１３
に残置した熱酸化膜によりキヤパシタの絶縁膜
１７を形成した（第３図ｆ図示）。
(iv) 次いで、1000℃のドライ酸素雰囲気で熱酸化
処理を施した。この時、第３図ｇに示すよう
に、露出するシリコン基板１１上に厚さ750Å
の熱酸化膜１８がキヤパシタ電極１６には燐が
ドープされているので1200Å程度の厚い酸化膜
１９が成長された。ひきつづき、ゲート電極と
なる多結晶シリコン膜を堆積した後、パターニ
ングしてゲート電極２０を形成し、トランスフ
アーゲートを形成した（第３図ｈ図示）。更に
ゲート電極２０をマスクとして熱酸化膜を選択
エツチングしゲート絶縁膜２１を形成した後、
砒素をシリコン基板１１に拡散してデジツトラ
インとなるn+拡散層２２を形成した。その後、
全面に低温酸化膜２３を堆積しコンタクトホー
ル２４を開口した後Al配線２５を形成して
MOSダイナミツクRAMを製造した（第３図ｉ
図示）。
上述した実施例１において、溝部１３のみに燐
ドープ多結晶シリコンを残すことができ、溝部１
３に対してキヤパシタ電極１６をセルフアライン
で形成できるため、溝部１３とキヤパシタ電極１
６とのマスク合せずれ余裕をとる必要がなくな
り、MOSキヤパシタの縮小化、ひいてはMOSダ
イナミツクRAMの高集積化を達成できた。ま
た、得られたMOSダイナミツクRAMのMOSキ
ヤパシタは溝部１３の幅が1μｍ、深さが2.5μｍで
その周囲の面積が23μm2となり、かつ絶縁膜１７
の厚さが300Åであることから、約27Fと充分な
大きさ容量であることがわかつた。
なお、上記実施例１においてはキヤパシタ電極
１６上面が基板１１の上面レベルと同じように全
面エツチングしたが、第４図に示すように溝部１
３内の燐ドープ多結晶シリコンをオーバーエツチ
ングして溝部１３から少し窪んだキヤパシタ電極
１６′を形成してもよい。また、溝部の形状は上
記実施例１の如く略垂直に近い側面を有す溝部１
３を利用する場合に限定されず、第５図に示すよ
うに側面が逆テーパ状の溝部１３′を設け、この
溝部１３′内にキヤパシタ電極１６″を形成しても
よい。但し、この場合は溝部１３′内に空洞部２
６ができる。更に、溝部により形成されたキヤパ
シタ電極は前記実施例１の如くフイールド酸化膜
１２で取り囲まれた素子領域に１つ作る場合に限
定されず、第６図に示すように深さの異なる２つ
の溝部１３ａ，１３ｂを設け、これら溝部１３
ａ，１３ｂ内にキヤパシタ電極１６ａ，１６ｂを
形成してもよい。このような方法によれば容量の
異なるMOSキヤパシタを同一基板内に形成でき
る。
実施例 ２ 前記実施例１と同様溝部１３を含むシリコン基
板１１に厚さ300Åの熱酸化膜１４を成長させた
後、厚さ6000Åの燐ドープ多結晶シリコン膜を堆
積して溝部１３を埋め込んだ。次いで、溝部１３
の一部を含む燐ドープ多結晶シリコン膜の領域を
レジストで覆つた後、多結晶シリコンをレジスト
及び溝部以外の熱酸化膜１４が露出するまで弗酸
系のエツチング液で全面エツチングして溝部１３
内にキヤパシタ電極１６を形成すると共に、フイ
ールド酸化膜１２上にまで延在して配置され、か
つ前記キヤパシタ電極１６と一体的に接続した配
線２７を形成した（第７図図示）。その後、図示
しないが実施例１と同様、デシツトラインとなる
n+拡散層、ゲート電極及び低温酸化膜を介して
Al配線を形成してMOSダイナミツクRAMを製
造した。
上述した実施例２においてはキヤパシタ電極の
形成と同時に、キヤパシタ電極の取出し配線を形
成できるため、工程の簡略化を達成できると共に
キヤパシタ電極と配線が同一の堆積により設けら
れた燐ドープ多結晶シリコンからなるため、それ
ら相互の接続信頼性は従来のコンタクトホールを
介して行なう場合に比して格段に向上した。
実施例 ３ Ｐ型シリコン基板１１にフイールド酸化膜１２
を選択酸化法で形成し、素子領域の所望個所に実
施例１に準じて溝部１３を設け、更に溝部１３を
含む基板１１全面に熱酸化膜を成長させた後、
CVD法により厚さ3000Åの燐ドープ多結晶シリ
コンを堆積して溝部１３を埋め込んだ。次いで溝
部１３以外のゲート電極となる燐ドープ多結晶シ
リコン膜の領域をレジストで覆つた後、レジスト
及び溝部以外の熱酸化膜が露出するまで全面エツ
チングして溝部１３内にキヤパシタ電極１６を形
成すると共に、溝部１３以外の基板１１上にゲー
ト電極２８を形成した。つづいてキヤパシタ電極
１６及びゲート電極２８をマスクとして熱酸化膜
を選択エツチングしてMOSキヤパシタの絶縁膜
１７及びゲート絶縁膜２９を形成した。その後、
砒素をイオン注入してデシツトラインとなるn+
拡散層２２，２２を形成した（第８図図示）。ひ
きつづき図示しないが、実施例１に準じて低温酸
化膜を介してAl配線を設けMOSダイナミツク
RAMを製造した。
上述した本実施例３においては、溝部内にキヤ
パシタ電極を形成できると同時に、溝部以外の基
板上にゲート電極を形成でき、工程の簡略化を達
成できる。
実施例 ４ 前記実施例１と同様、溝部１３を含むシリコン
基板１１に厚さ300Åの熱酸化膜１４を成長させ
た後、厚さ6000Åの燐ドープ多結晶シリコンを堆
積して溝部１３内を埋め込んだ。次いで、溝部１
３上の一部を含む燐ドープ多結晶シリコンの領域
及び溝部以外のゲート電極となる同多結晶シリコ
ンの領域をレジストで夫々覆つた後、レジスト及
び溝部以外の熱酸化膜が露出するまで全面エツチ
ングして溝部１３内にキヤパシタ電極１６を形成
すると共に、フイールド酸化膜１２上まで延在し
て配置され前記キヤパシタ電極１６と一体的に接
続した配線２７及び溝部１３以外の基板１１上に
ゲート電極２８を形成した。つづいて、キヤパシ
タ電極１６及びゲート電極２８をマスクとして熱
酸化膜を選択エツチングしてMOSキヤパシタの
絶縁膜１７及びゲート絶縁膜２９を形成した。そ
の後、砒素をイオン注入してデシツトラインとな
るn+拡散層２２，２２を形成した（第９図図
示）。ひきつづき図示しないが、実施例１に準じ
て低温酸化膜を介してAl配線を設けMOSダイナ
ミツクRAMを製造した。
上述した実施例４において、溝部１３内にキヤ
パシタ電極１６を形成できると同時に、該キヤパ
シタ電極１６の取出し配線２７及び溝部以外の基
板１１上にゲート電極２８を形成できるため、著
しい工程の簡略化を達成できる。
以上詳述した如く、本発明によればマスク合せ
余裕度をとることなく、任意の深さのキヤパシタ
電極を溝部に対してセルフアラインで形成でき、
MOSキヤパシタの増大化と面積の縮小化を達成
した集積度、信頼性の高い半導体装置を製造し得
る方法を提供できるものである。また、本願第２
の発明によれば、簡略化された工程によりキヤパ
シタ電極を溝部に対してセルフアラインで形成で
きると共に、溝部以外に前記キヤパシタ電極と一
体的に接続された配線や基板上に配置されたゲー
ト電極を形成でき、MOSキヤパシタに対して接
続信頼性の高い配線等を有する高集積化、高信頼
性の半導体装置を製造し得る方法を提供できるも
のである。
【図面の簡単な説明】
第１図は従来のMOSキヤパシタの断面図、第
２図は凹形MOSキヤパシタの断面図、第３図ａ
〜ｉは本発明の実施例１におけるMOSダイナミ
ツクRAMの製造工程を示す断面図、第４図〜第
６図は夫々実施例１に対する変形例を示すMOS
ダイナミツクRAMの途中工程の断面図、第７図
は実施例２により製造されたMOSダイナミツク
RAMの製造途中の状態を示す断面図、第８図は
本発明の実施例３より製造されたMOSダイナミ
ツクRAMの製造途中の状態を示す断面図、第９
図は本発明の実施例４により製造されたMOSダ
イナミツクRAMの製造途中の状態を示す断面図
である。 １１……Ｐ型のシリコン基板、１２……フイー
ルド酸化膜、１３，１３′，１３ａ，１３ｂ……
溝部、１４……熱酸化膜、１５……燐ドープ多結
晶シリコン膜、１６，１６′，１６″，１６ａ，１
６ｂ……キヤパシタ電極、１７，１７′……MOS
キヤパシタの絶縁膜、２０，２８……ゲート電
極、２１，２９……ゲート絶縁膜、２２……n+
拡散層（デジツトライン）、２７……配線。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型のシリコン基板の所望部分に溝部を
    設ける工程と、前記溝部内面に絶縁膜を形成する
    工程と、不純物を含む多結晶シリコンからなる電
    極材料を前記溝部の開口部の幅の半分以上の厚さ
    となるように堆積して少なくとも前記溝部の開口
    部まで電極材料で埋める工程と、前記溝部を除く
    領域上の電極材料が除去されるまでエツチングし
    て溝部内に電極材料を残存させることにより該溝
    部に対して自己整合的にMOSキヤパシタを形成
    する工程と、熱酸化処理を施して前記シリコン基
    板の表面に薄い酸化膜を、前記溝部内の不純物を
    含む多結晶シリコンからなる残存電極材料表面に
    厚い酸化膜をそれぞれ形成する工程と、前記基板
    表面の薄い酸化膜上から前記厚い酸化膜上に延出
    してゲート電極を形成した後、該ゲート電極をマ
    スクとして前記薄い酸化膜を除去してゲート酸化
    膜を形成する工程と、前記基板の露出表面に該基
    板と逆導電型の不純物拡散層を形成する工程とを
    具備したことを特徴とする半導体装置の製造方
    法。 ２ 同一シリコン基板に深さの異なる複数の溝部
    を設けることにより容量の異なるMOSキヤパシ
    タを同一シリコン基板内に複数形成することを特
    徴とする特許請求の範囲第１項記載の半導体装置
    の製造方法。
JP15897879A 1979-12-07 1979-12-07 Manufacture of semiconductor device Granted JPS5681968A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP15897879A JPS5681968A (en) 1979-12-07 1979-12-07 Manufacture of semiconductor device
US06/211,188 US4327476A (en) 1979-12-07 1980-11-28 Method of manufacturing semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15897879A JPS5681968A (en) 1979-12-07 1979-12-07 Manufacture of semiconductor device

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP62125603A Division JPS6323351A (ja) 1987-05-22 1987-05-22 半導体装置及びその製造方法
JP62125604A Division JPS6323352A (ja) 1987-05-22 1987-05-22 半導体装置

Publications (2)

Publication Number Publication Date
JPS5681968A JPS5681968A (en) 1981-07-04
JPH0133945B2 true JPH0133945B2 (ja) 1989-07-17

Family

ID=15683527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15897879A Granted JPS5681968A (en) 1979-12-07 1979-12-07 Manufacture of semiconductor device

Country Status (2)

Country Link
US (1) US4327476A (ja)
JP (1) JPS5681968A (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403394A (en) * 1980-12-17 1983-09-13 International Business Machines Corporation Formation of bit lines for ram device
US4407058A (en) * 1981-05-22 1983-10-04 International Business Machines Corporation Method of making dense vertical FET's
JPS5810861A (ja) * 1981-07-14 1983-01-21 Toshiba Corp 半導体装置およびその製造方法
US4375124A (en) * 1981-11-12 1983-03-01 Gte Laboratories Incorporated Power static induction transistor fabrication
US5357131A (en) * 1982-03-10 1994-10-18 Hitachi, Ltd. Semiconductor memory with trench capacitor
JPS58154256A (ja) * 1982-03-10 1983-09-13 Hitachi Ltd 半導体装置
US5237528A (en) * 1982-11-04 1993-08-17 Hitachi, Ltd. Semiconductor memory
US5214496A (en) * 1982-11-04 1993-05-25 Hitachi, Ltd. Semiconductor memory
US4901128A (en) * 1982-11-04 1990-02-13 Hitachi, Ltd. Semiconductor memory
JPH0618258B2 (ja) * 1982-11-04 1994-03-09 株式会社日立製作所 半導体メモリ
JPS59161860A (ja) * 1983-03-07 1984-09-12 Hitachi Ltd 半導体メモリ装置
US4771328A (en) * 1983-10-13 1988-09-13 International Business Machine Corporation Semiconductor device and process
JPS60130163A (ja) * 1983-12-16 1985-07-11 Toshiba Corp 半導体集積回路
JPH0665225B2 (ja) * 1984-01-13 1994-08-22 株式会社東芝 半導体記憶装置の製造方法
US4579812A (en) * 1984-02-03 1986-04-01 Advanced Micro Devices, Inc. Process for forming slots of different types in self-aligned relationship using a latent image mask
US4688063A (en) * 1984-06-29 1987-08-18 International Business Machines Corporation Dynamic ram cell with MOS trench capacitor in CMOS
USRE33261E (en) * 1984-07-03 1990-07-10 Texas Instruments, Incorporated Trench capacitor for high density dynamic RAM
JPS6156446A (ja) * 1984-08-28 1986-03-22 Toshiba Corp 半導体装置およびその製造方法
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
JPS61107762A (ja) * 1984-10-31 1986-05-26 Toshiba Corp 半導体記憶装置の製造方法
US4633290A (en) * 1984-12-28 1986-12-30 Gte Laboratories Incorporated Monolithic CMOS integrated circuit structure with isolation grooves
US4593459A (en) * 1984-12-28 1986-06-10 Gte Laboratories Incorporated Monolithic integrated circuit structure and method of fabrication
JPS61179568A (ja) * 1984-12-29 1986-08-12 Fujitsu Ltd 半導体記憶装置の製造方法
US5102817A (en) * 1985-03-21 1992-04-07 Texas Instruments Incorporated Vertical DRAM cell and method
EP0232361B1 (en) * 1985-07-25 1992-09-30 AT&T Corp. High-performance dram arrays including trench capacitors
JPS6251248A (ja) * 1985-08-30 1987-03-05 Toshiba Corp 半導体装置の製造方法
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
US4649625A (en) * 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
US4704368A (en) * 1985-10-30 1987-11-03 International Business Machines Corporation Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor
US4751558A (en) * 1985-10-31 1988-06-14 International Business Machines Corporation High density memory with field shield
EP0236089B1 (en) * 1986-03-03 1992-08-05 Fujitsu Limited Dynamic random access memory having trench capacitor
JPH0691211B2 (ja) * 1986-03-07 1994-11-14 キヤノン株式会社 半導体記憶素子の製造方法
US5342792A (en) * 1986-03-07 1994-08-30 Canon Kabushiki Kaisha Method of manufacturing semiconductor memory element
US4811067A (en) * 1986-05-02 1989-03-07 International Business Machines Corporation High density vertically structured memory
US4769786A (en) * 1986-07-15 1988-09-06 International Business Machines Corporation Two square memory cells
USRE33972E (en) * 1986-07-15 1992-06-23 International Business Machines Corporation Two square memory cells
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
US4728623A (en) * 1986-10-03 1988-03-01 International Business Machines Corporation Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method
US4920070A (en) * 1987-02-19 1990-04-24 Fujitsu Limited Method for forming wirings for a semiconductor device by filling very narrow via holes
KR900003262B1 (ko) * 1987-04-30 1990-05-12 삼성전자 주식회사 반도체 장치의 제조방법
US5109259A (en) * 1987-09-22 1992-04-28 Texas Instruments Incorporated Multiple DRAM cells in a trench
US5103276A (en) * 1988-06-01 1992-04-07 Texas Instruments Incorporated High performance composed pillar dram cell
JPH01152661A (ja) * 1988-06-20 1989-06-15 Hitachi Ltd 半導体メモリ
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
US5001525A (en) * 1989-03-27 1991-03-19 International Business Machines Corporation Two square memory cells having highly conductive word lines
JPH0824169B2 (ja) * 1989-05-10 1996-03-06 富士通株式会社 半導体記憶装置の製造方法
US5057887A (en) * 1989-05-14 1991-10-15 Texas Instruments Incorporated High density dynamic ram cell
US5111259A (en) * 1989-07-25 1992-05-05 Texas Instruments Incorporated Trench capacitor memory cell with curved capacitors
US5017506A (en) * 1989-07-25 1991-05-21 Texas Instruments Incorporated Method for fabricating a trench DRAM
US4978634A (en) * 1989-07-25 1990-12-18 Texas Instruments, Incorporated Method of making trench DRAM cell with stacked capacitor and buried lateral contact
EP0439965B1 (en) * 1989-12-29 1997-04-09 Sharp Kabushiki Kaisha Method of manufacturing a semiconductor memory
US5462624A (en) * 1992-12-22 1995-10-31 Vlsi Technology, Inc. Embedded inter-connect frame
JP3338178B2 (ja) * 1994-05-30 2002-10-28 株式会社東芝 半導体装置およびその製造方法
US6566191B2 (en) * 2000-12-05 2003-05-20 International Business Machines Corporation Forming electronic structures having dual dielectric thicknesses and the structure so formed
JP2006156758A (ja) * 2004-11-30 2006-06-15 Elpida Memory Inc 半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51130178A (en) * 1975-05-07 1976-11-12 Hitachi Ltd Semiconductor memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3975221A (en) * 1973-08-29 1976-08-17 American Micro-Systems, Inc. Low capacitance V groove MOS NOR gate and method of manufacture
US3956033A (en) * 1974-01-03 1976-05-11 Motorola, Inc. Method of fabricating an integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector
US3911562A (en) * 1974-01-14 1975-10-14 Signetics Corp Method of chemical polishing of planar silicon structures having filled grooves therein
US3998673A (en) * 1974-08-16 1976-12-21 Pel Chow Method for forming electrically-isolated regions in integrated circuits utilizing selective epitaxial growth
US3975220A (en) * 1975-09-05 1976-08-17 International Business Machines Corporation Diffusion control for controlling parasitic capacitor effects in single FET structure arrays
US4035820A (en) * 1975-12-29 1977-07-12 Texas Instruments Incorporated Adjustment of avalanche voltage in DIFMOS memory devices by control of impurity doping
US4075045A (en) * 1976-02-09 1978-02-21 International Business Machines Corporation Method for fabricating FET one-device memory cells with two layers of polycrystalline silicon and fabrication of integrated circuits containing arrays of the memory cells charge storage capacitors utilizing five basic pattern deliberating steps
US4094057A (en) * 1976-03-29 1978-06-13 International Business Machines Corporation Field effect transistor lost film fabrication process
US4102714A (en) * 1976-04-23 1978-07-25 International Business Machines Corporation Process for fabricating a low breakdown voltage device for polysilicon gate technology
US4125933A (en) * 1976-07-08 1978-11-21 Burroughs Corporation IGFET Integrated circuit memory cell
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51130178A (en) * 1975-05-07 1976-11-12 Hitachi Ltd Semiconductor memory

Also Published As

Publication number Publication date
US4327476A (en) 1982-05-04
JPS5681968A (en) 1981-07-04

Similar Documents

Publication Publication Date Title
JPH0133945B2 (ja)
KR920006260B1 (ko) 다이나믹형 반도체기억장치와 그 제조방법
JP4199338B2 (ja) 半導体装置及びその製造方法
JP2735193B2 (ja) 不揮発性半導体装置及びその製造方法
JP3199717B2 (ja) 半導体装置およびその製造方法
JP2755591B2 (ja) 半導体記憶装置
US5302541A (en) Manufacturing method of a semiconductor device with a trench capacitor
JPH1197629A (ja) 半導体装置およびその製造方法
JPS6412110B2 (ja)
US5470778A (en) Method of manufacturing a semiconductor device
JPH04317358A (ja) 半導体装置の製造方法
JPS6156445A (ja) 半導体装置
JP2513287B2 (ja) 積層型メモリセルの製造方法
JP3180951B2 (ja) 半導体記憶装置およびその製造方法
JPH02260453A (ja) 半導体記憶装置およびその製造方法
JPS6324660A (ja) 半導体記憶装置およびその製造方法
JPS63110770A (ja) 半導体記憶装置
JPH01201940A (ja) 半導体装置の電極配線形成方法
JP2846306B2 (ja) 半導体記憶装置およびその製造方法
JPS639965A (ja) 半導体記憶装置の製造方法
JP2556155B2 (ja) 半導体装置の製造方法
JPS6240765A (ja) 読み出し専用半導体記憶装置およびその製造方法
JPS61225851A (ja) 半導体装置及びその製造方法
JP3070392B2 (ja) 半導体装置
JPH0441506B2 (ja)