JPS63110770A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63110770A JPS63110770A JP61255661A JP25566186A JPS63110770A JP S63110770 A JPS63110770 A JP S63110770A JP 61255661 A JP61255661 A JP 61255661A JP 25566186 A JP25566186 A JP 25566186A JP S63110770 A JPS63110770 A JP S63110770A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特に耐α線特性に優れ
、かつ超微細化に好適なダイナミック・ランダム・アク
セスメモリ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＱｃｃｅｓ
ｓ ＭＣｍｏｒｙ ： Ｄ ＲＡ Ｍと略記する）に関
する。
、かつ超微細化に好適なダイナミック・ランダム・アク
セスメモリ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＱｃｃｅｓ
ｓ ＭＣｍｏｒｙ ： Ｄ ＲＡ Ｍと略記する）に関
する。
１つのＭＯ８型電界効果トランジスタ（トランジスタと
称する）と１つの容量素子と基本単位とするＤＲＡＭに
おいて、容量素子をＳｉ基板溝内に絶縁膜を介して構成
する方式は特願昭５８−６５４３２号として公知であり
５第２図のごとき構造を有している。図において、Ｓｉ
基板１に設けた深溝の壁面に厚い絶縁膜５を介して導電
膜７を一方の電極とし、対向電極をプレート電位電極１
゜とする容量がゲート絶縁膜６の開孔箇所を介してトラ
ンジスタのソース拡散層８に接続されている。
称する）と１つの容量素子と基本単位とするＤＲＡＭに
おいて、容量素子をＳｉ基板溝内に絶縁膜を介して構成
する方式は特願昭５８−６５４３２号として公知であり
５第２図のごとき構造を有している。図において、Ｓｉ
基板１に設けた深溝の壁面に厚い絶縁膜５を介して導電
膜７を一方の電極とし、対向電極をプレート電位電極１
゜とする容量がゲート絶縁膜６の開孔箇所を介してトラ
ンジスタのソース拡散層８に接続されている。
記号１３はドレイン拡散層、］２はゲート電極、９は容
量を構成する薄い絶縁膜、１２１は化ビットのゲート電
極、１４は層間絶縁膜、１５はビット線、２はフィルド
絶縁膜である。上記従来構造において、電荷蓄積ノード
は導電体層７であり厚い絶縁膜５によりＳｉ基板１から
隔雛されている。
量を構成する薄い絶縁膜、１２１は化ビットのゲート電
極、１４は層間絶縁膜、１５はビット線、２はフィルド
絶縁膜である。上記従来構造において、電荷蓄積ノード
は導電体層７であり厚い絶縁膜５によりＳｉ基板１から
隔雛されている。
したがって、α線照射によって発生する電子・正孔対の
拡散による蓄積電荷への影響も上記絶縁膜５により大幅
に緩和される特長を有している。
拡散による蓄積電荷への影響も上記絶縁膜５により大幅
に緩和される特長を有している。
上記従来技術は導電層７とソース拡散層の接続の為にゲ
ート絶縁膜の選択除去工程を要し、その為の位置合せ予
裕を確保する必要があり、メモリセル占有面積を低減化
するのに不都合を生じる問題があった。上記接続の為の
他の手法として溝上部側面に厚い絶縁膜５を形成せず、
その部分で導電層７とソース拡散層８を接続する方法も
考えられる。しかしながら溝側壁接続に要する厚い絶縁
膜５の形成領域を精度よく制御することは従来のドライ
エツチング技術等では田辺であった。
ート絶縁膜の選択除去工程を要し、その為の位置合せ予
裕を確保する必要があり、メモリセル占有面積を低減化
するのに不都合を生じる問題があった。上記接続の為の
他の手法として溝上部側面に厚い絶縁膜５を形成せず、
その部分で導電層７とソース拡散層８を接続する方法も
考えられる。しかしながら溝側壁接続に要する厚い絶縁
膜５の形成領域を精度よく制御することは従来のドライ
エツチング技術等では田辺であった。
本発明の目的はトランジスタと容量素子間の接続を制御
性よく実現し、かつゲート絶縁膜の選択除去等に基づく
余分の位置合せ予裕を必要としない。したがってメモリ
セル占有面積の低減化が可能な半導体記憶装置を提供す
ることにある。
性よく実現し、かつゲート絶縁膜の選択除去等に基づく
余分の位置合せ予裕を必要としない。したがってメモリ
セル占有面積の低減化が可能な半導体記憶装置を提供す
ることにある。
本発明は単結晶半導体基板への選択イオン打込みにより
形成される非晶質領域が加熱燐酸溶液により極めて制御
性良く選択的に除去できろことを見出した事実に栽づく
、上記の非晶質領域はイオン種、加速エネルギ、注入量
及び被注入基板物質によりその形状を深さが一義的に決
定されるが、打込みマスク端よりマスク下部に向けてま
わりこむごとく構成することができる。したがって、打
込み領域を規定する打込みマスク材開孔に対し、オ）ず
かに拡い開孔面積の浅溝をマスク材開孔と自己整合の関
係で制御性よく構成できる。容量素子用電極を配置する
深溝は上記マスク材開孔を用いて形成し、上記浅溝部の
みに選択残置したＳｉ３Ｎ２膜を利用して深溝面のみに
厚いＳ ｉ Ｏ２膜を選択形成する。上記Ｓ ｘ ｓ
Ｎ ４膜を除去した後、容量素子用電極材を形成すれば
浅溝部で半導体基板と表面領域で上記電極材を制御性よ
く接続することができる。
形成される非晶質領域が加熱燐酸溶液により極めて制御
性良く選択的に除去できろことを見出した事実に栽づく
、上記の非晶質領域はイオン種、加速エネルギ、注入量
及び被注入基板物質によりその形状を深さが一義的に決
定されるが、打込みマスク端よりマスク下部に向けてま
わりこむごとく構成することができる。したがって、打
込み領域を規定する打込みマスク材開孔に対し、オ）ず
かに拡い開孔面積の浅溝をマスク材開孔と自己整合の関
係で制御性よく構成できる。容量素子用電極を配置する
深溝は上記マスク材開孔を用いて形成し、上記浅溝部の
みに選択残置したＳｉ３Ｎ２膜を利用して深溝面のみに
厚いＳ ｉ Ｏ２膜を選択形成する。上記Ｓ ｘ ｓ
Ｎ ４膜を除去した後、容量素子用電極材を形成すれば
浅溝部で半導体基板と表面領域で上記電極材を制御性よ
く接続することができる。
上記手法に基づく浅溝は深溝と自己整合で構成され、か
つイオン打込み法によりその形状は決定されるため形状
制御性もドライエツチング技術等に較べても格段に優れ
ている。容量素子を構成する導電体層は上記浅溝の少な
くとも側壁でトランジスタの拡散層を接続するが、上記
手法に基づけば接続の為の絶縁膜開孔工程などマスク合
せを必要とする手法が不要となる。したがって位置合せ
予裕硲保の為の占有面積増大が解消でき、メモリセル面
積が低減された超微細・超高集積の半導体記憶装置が実
現される６ さらに本発明に基づけば深溝底部において容量電極を残
在させず、深溝側面にのみ配置させる構成も可能である
。上記構成により、同一溝内に隣接メモリセルの容量素
子を同時に構成でき、従来隣接溝間に別途構成していた
素子間分離絶縁膜を溝底面の厚い絶縁膜で代用する構成
も可能となる。
つイオン打込み法によりその形状は決定されるため形状
制御性もドライエツチング技術等に較べても格段に優れ
ている。容量素子を構成する導電体層は上記浅溝の少な
くとも側壁でトランジスタの拡散層を接続するが、上記
手法に基づけば接続の為の絶縁膜開孔工程などマスク合
せを必要とする手法が不要となる。したがって位置合せ
予裕硲保の為の占有面積増大が解消でき、メモリセル面
積が低減された超微細・超高集積の半導体記憶装置が実
現される６ さらに本発明に基づけば深溝底部において容量電極を残
在させず、深溝側面にのみ配置させる構成も可能である
。上記構成により、同一溝内に隣接メモリセルの容量素
子を同時に構成でき、従来隣接溝間に別途構成していた
素子間分離絶縁膜を溝底面の厚い絶縁膜で代用する構成
も可能となる。
上記構成においては従来の素子間分離領域が不要となり
半導体記憶装置の高集積化が一層進展される。
半導体記憶装置の高集積化が一層進展される。
以下、本発明を実施例によってさらに詳細に説明する。
説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を要する。
示されているので注意を要する。
また、説明を簡明にするため各部の材質、半導体層の導
電型、及び製造条件を規定して述べるが材質、半導体層
の導電型、及び製造条件はこれに限定されろものでない
ことは言うまでもない。
電型、及び製造条件を規定して述べるが材質、半導体層
の導電型、及び製造条件はこれに限定されろものでない
ことは言うまでもない。
実施例１
第３図（Ａ）乃至（Ｃ）及び第１図は本発明の第１の実
施例を製造工程順に示した断面図である。
施例を製造工程順に示した断面図である。
Ｐ型Ｓ−ｉ基板１に公知の素子間分離技術を用いて０．
６μｍ厚のフィルド酸化膜２を選択的に形成する。次に
Ｓｉ基板１の熱酸化による薄いＳ ］、 Ｏｚ膜の形成
とＣＶＤ法による１２０ｎｍ厚の５ｉＢＮ＜膜、及び３
００ｎｍ厚のＳ ｘ Ｏｚ膜の堆積による三層重ね合せ
絶縁膜３を形成した。Ｓｉ基板１への溝形成予定領域に
対応する上記三層重ね合せ絶縁膜３に公知のフォトリソ
グラフィ法により開孔を施した後、レジスト膜をマスク
にして燐（Ｐ）イオンを加速エネルギ１５０’ＫｅＶ、
注入量２Ｘ１０１Ｂｍ−２の条件でイオン注入し、Ｓｉ
基板１表面より深さ０．４５ μｍ、マスク端より０．
１５μｍマスク下部にまわり込んだ領域を非晶質化した
。上記非晶質領域と単結晶領域との境界を明瞭にし、欠
陥層を上記境界に局在させる為には硼素（Ｂ）等の軽い
イオンよりもＳｉ、及びＰ又はそれ以上の質量を有する
重いイオンによるイオン注入が望ましい、またイオン注
入時の基板昇温を極力避け、室温以下に冷却することが
望ましい。イオン打込みによる非晶質領域の形成後、１
６０℃に加熱した熱燐酸溶液で１０分間処理し、上記非
晶質領域を完全に除去した。上記処理条件に於ては単結
晶Ｓｉ領域、及び三層重ね合せ絶縁膜はほとんど影響を
うけず、非晶質領域のみが選択的に除去される。次に熱
酸化法による５０ｎｍの５ｉＯｚ膜とＣＶＤ法による０
、２μｍ厚の５１ｇＮ４膜を全面に形成した後、反応性
イオンスパッタリング法により基板と垂直方向にのみ上
記５ｉａＮ４膜をエツチングし、三層重ね合せ絶縁膜３
の側壁、及び非晶質層の選択除去領域の側壁部にのみ５
ｉｓＮｉ膜４を残置させた（第３図（Ａ））つ 第３図（Ａ）の状態より三層重ね合せ絶縁膜３及びＳ、
ｔｓＮ＋膜４をマスクにしてＳｉ基板１に深さ４μｍの
溝を反応性イオンスパッタ法により形成した。開孔）行
表面を弗酸と硝酸比１／４−００なろ混液で３０秒処理
し軽＜Ｓｉ基板露出面を除去した後、三層重ね合せ絶縁
膜３のＳ ｊ−０２堆積膜も除去してから５ｉａＮ４膜
４等をマスクにして湿式熱酸化法により溝内面に０．４
μｍ厚の５ｉＯｚ膜５を形成した。しかる後、三層重ね
合せ絶縁膜３を除去し、再びＳｉ基板１表面に１５ｎｍ
厚の清浄なＳ ｘ Ｏｚ １１１６を熱酸化法により形
成した。次にＳ、Ｌ ａ Ｎ ａ膜４を選択的に除去し
てから全面に多結晶シリコン膜（又は非晶質シリコン膜
）をＣＶＤ法により０．３μｍ厚・堆積した。続いてＰ
ｏｃ＃ｓを拡散源とする熱拡散法により燐の全面拡散を
行い、多結晶シリコン膜を低抵抗化した。上記の拡散工
程により溝上部のＳ ｉ ａ Ｎ ａｆＪ ４除去箇所
のＳｉ基板領域にｎ十拡散層８が形成される。多結晶シ
リコン膜の低抵抗化の後、公知のホトリソグラフィ技術
により多結晶シリコン膜をバターニングし、電荷蓄積電
極７としたのち全面に５Ｌ３Ｎ＋膜と５ｉｓＮａ膜の熱
酸化膜の２層重ね合せによる薄い絶縁膜９を形成した。
６μｍ厚のフィルド酸化膜２を選択的に形成する。次に
Ｓｉ基板１の熱酸化による薄いＳ ］、 Ｏｚ膜の形成
とＣＶＤ法による１２０ｎｍ厚の５ｉＢＮ＜膜、及び３
００ｎｍ厚のＳ ｘ Ｏｚ膜の堆積による三層重ね合せ
絶縁膜３を形成した。Ｓｉ基板１への溝形成予定領域に
対応する上記三層重ね合せ絶縁膜３に公知のフォトリソ
グラフィ法により開孔を施した後、レジスト膜をマスク
にして燐（Ｐ）イオンを加速エネルギ１５０’ＫｅＶ、
注入量２Ｘ１０１Ｂｍ−２の条件でイオン注入し、Ｓｉ
基板１表面より深さ０．４５ μｍ、マスク端より０．
１５μｍマスク下部にまわり込んだ領域を非晶質化した
。上記非晶質領域と単結晶領域との境界を明瞭にし、欠
陥層を上記境界に局在させる為には硼素（Ｂ）等の軽い
イオンよりもＳｉ、及びＰ又はそれ以上の質量を有する
重いイオンによるイオン注入が望ましい、またイオン注
入時の基板昇温を極力避け、室温以下に冷却することが
望ましい。イオン打込みによる非晶質領域の形成後、１
６０℃に加熱した熱燐酸溶液で１０分間処理し、上記非
晶質領域を完全に除去した。上記処理条件に於ては単結
晶Ｓｉ領域、及び三層重ね合せ絶縁膜はほとんど影響を
うけず、非晶質領域のみが選択的に除去される。次に熱
酸化法による５０ｎｍの５ｉＯｚ膜とＣＶＤ法による０
、２μｍ厚の５１ｇＮ４膜を全面に形成した後、反応性
イオンスパッタリング法により基板と垂直方向にのみ上
記５ｉａＮ４膜をエツチングし、三層重ね合せ絶縁膜３
の側壁、及び非晶質層の選択除去領域の側壁部にのみ５
ｉｓＮｉ膜４を残置させた（第３図（Ａ））つ 第３図（Ａ）の状態より三層重ね合せ絶縁膜３及びＳ、
ｔｓＮ＋膜４をマスクにしてＳｉ基板１に深さ４μｍの
溝を反応性イオンスパッタ法により形成した。開孔）行
表面を弗酸と硝酸比１／４−００なろ混液で３０秒処理
し軽＜Ｓｉ基板露出面を除去した後、三層重ね合せ絶縁
膜３のＳ ｊ−０２堆積膜も除去してから５ｉａＮ４膜
４等をマスクにして湿式熱酸化法により溝内面に０．４
μｍ厚の５ｉＯｚ膜５を形成した。しかる後、三層重ね
合せ絶縁膜３を除去し、再びＳｉ基板１表面に１５ｎｍ
厚の清浄なＳ ｘ Ｏｚ １１１６を熱酸化法により形
成した。次にＳ、Ｌ ａ Ｎ ａ膜４を選択的に除去し
てから全面に多結晶シリコン膜（又は非晶質シリコン膜
）をＣＶＤ法により０．３μｍ厚・堆積した。続いてＰ
ｏｃ＃ｓを拡散源とする熱拡散法により燐の全面拡散を
行い、多結晶シリコン膜を低抵抗化した。上記の拡散工
程により溝上部のＳ ｉ ａ Ｎ ａｆＪ ４除去箇所
のＳｉ基板領域にｎ十拡散層８が形成される。多結晶シ
リコン膜の低抵抗化の後、公知のホトリソグラフィ技術
により多結晶シリコン膜をバターニングし、電荷蓄積電
極７としたのち全面に５Ｌ３Ｎ＋膜と５ｉｓＮａ膜の熱
酸化膜の２層重ね合せによる薄い絶縁膜９を形成した。
５ｉａＮ４Ｎとその熱酸化膜は各々５ｎｍ、８ｎｍであ
る（第３図（Ｂ））。
る（第３図（Ｂ））。
第３図（Ｂ）の状態より再び多結晶シリコン（又は非晶
質シリコン）膜の堆積と低抵抗化の燐拡散を施してから
パターニングしプレート電極１０を形成した。次に８５
０℃の低温湿式熱酸化を施し、容量素子の一方の電極で
ある電荷蓋積電極７、及びプレート電極１０の露出面に
４００ｎｍの厚い５ｉＯｚ膜１１を形成した。上記酸化
工程によりＳｊ基板上では１１００ｎの５ｉＯｚ膜が形
成されるが１１００ｎ厚のＳ ｉ Ｏ２膜を除去しＳｉ
基板１表面を露出させた。しかる後、Ｓｉ基板表面に１
５ｎｍ厚の清浄なＳ ｉ Ｏ２膜６を熱酸化法により再
び形成した（第３図（Ｃ））。
質シリコン）膜の堆積と低抵抗化の燐拡散を施してから
パターニングしプレート電極１０を形成した。次に８５
０℃の低温湿式熱酸化を施し、容量素子の一方の電極で
ある電荷蓋積電極７、及びプレート電極１０の露出面に
４００ｎｍの厚い５ｉＯｚ膜１１を形成した。上記酸化
工程によりＳｊ基板上では１１００ｎの５ｉＯｚ膜が形
成されるが１１００ｎ厚のＳ ｉ Ｏ２膜を除去しＳｉ
基板１表面を露出させた。しかる後、Ｓｉ基板表面に１
５ｎｍ厚の清浄なＳ ｉ Ｏ２膜６を熱酸化法により再
び形成した（第３図（Ｃ））。
第３図（Ｃ）の状態より多結晶シリコン（又は非晶質シ
リコン膜）の堆積とバターニングによりトランジスタの
ゲート電極１２及び１２１を形成した。しかる後、注入
ｆｉｌ ５ Ｘ １０ ”ｃｎ’″２．加速エネルギ７
０ＫｅＶの条件で砒素（Ａｓ）をイオン注入し、その後
の活性化熱処理によりドレイン拡散層１３．及びソース
拡散層８を形成した。次の公知の配線形成技術により層
間絶縁膜１４の堆積と所望箇所への開孔を施し、Ａ Ｄ
、を主成分とする金属膜の蒸着とパターニングによりビ
ット線１５を形成した（第１図）。
リコン膜）の堆積とバターニングによりトランジスタの
ゲート電極１２及び１２１を形成した。しかる後、注入
ｆｉｌ ５ Ｘ １０ ”ｃｎ’″２．加速エネルギ７
０ＫｅＶの条件で砒素（Ａｓ）をイオン注入し、その後
の活性化熱処理によりドレイン拡散層１３．及びソース
拡散層８を形成した。次の公知の配線形成技術により層
間絶縁膜１４の堆積と所望箇所への開孔を施し、Ａ Ｄ
、を主成分とする金属膜の蒸着とパターニングによりビ
ット線１５を形成した（第１図）。
上記の製造工程を経て製造された半導体記憶装置におい
ては容量素子を構成する電荷蓄積電極７とトランジスタ
のソース拡散層８との接続はイオン打込み条件により規
定される非晶質領域とＳｉ基板１との境界部で行なわれ
ろ。非晶質層除去の選択性は極めて大きいため上記の接
続領域はイオン打込み条件により規定され、制御性及び
再現性で通常のドライエツチング技術による開孔よりは
るかに優れている。さらに上記接続領域は多結晶シリコ
ン膜より、成る電荷蓄積電極７を設置すべきＳｉ深溝と
同一マスクにより自己整合で形成される為、占有面積が
低減化され第２図で示される公知の半導体記憶装置に比
べ単位セル面積を：３／４に低減化することができた。
ては容量素子を構成する電荷蓄積電極７とトランジスタ
のソース拡散層８との接続はイオン打込み条件により規
定される非晶質領域とＳｉ基板１との境界部で行なわれ
ろ。非晶質層除去の選択性は極めて大きいため上記の接
続領域はイオン打込み条件により規定され、制御性及び
再現性で通常のドライエツチング技術による開孔よりは
るかに優れている。さらに上記接続領域は多結晶シリコ
ン膜より、成る電荷蓄積電極７を設置すべきＳｉ深溝と
同一マスクにより自己整合で形成される為、占有面積が
低減化され第２図で示される公知の半導体記憶装置に比
べ単位セル面積を：３／４に低減化することができた。
さらに上記の制御性改善により製造歩留りを大幅に上昇
することができた。
することができた。
実施例２
第４図は本発明の他の実施例を示す断面図である。前記
第１の実施例において、隣接するメモリセル間の索子分
離用フィルド酸化膜２は形成しない。また容量素子の電
荷蓄積素子を構成する多結晶シリコン膜７の加工におい
て、反応性イオンスパッタエツチング法を用いＳｉ基板
１表面と垂直方向にのみエツチングを進行させ深溝底面
部で互いに分離され、深溝側面にのみ残置するごとく構
成し電荷蓄積電ｔ４７１及び７２とした。７１は所望単
位セルの、又７２は隣接単位セルの電荷蓄積電極である
。しかる後、前記第１の実施例に従って半導体記憶′ｊ
Ａ置を製造した（第４図）。第４図において、１２，２
１１．及び１２２は各々所望単位セル、隣接ワードの単
位セル、及び他の単位セルのゲート電極、すなわちワー
ド線である。又１３１及び８１は隣接ワードの乍位セル
を構成するドレイン拡散層及びソース拡散層である。
第１の実施例において、隣接するメモリセル間の索子分
離用フィルド酸化膜２は形成しない。また容量素子の電
荷蓄積素子を構成する多結晶シリコン膜７の加工におい
て、反応性イオンスパッタエツチング法を用いＳｉ基板
１表面と垂直方向にのみエツチングを進行させ深溝底面
部で互いに分離され、深溝側面にのみ残置するごとく構
成し電荷蓄積電ｔ４７１及び７２とした。７１は所望単
位セルの、又７２は隣接単位セルの電荷蓄積電極である
。しかる後、前記第１の実施例に従って半導体記憶′ｊ
Ａ置を製造した（第４図）。第４図において、１２，２
１１．及び１２２は各々所望単位セル、隣接ワードの単
位セル、及び他の単位セルのゲート電極、すなわちワー
ド線である。又１３１及び８１は隣接ワードの乍位セル
を構成するドレイン拡散層及びソース拡散層である。
上記の製造工程を経て製造された半導体記憶装置におい
ては素子間分離領域が深溝底面の厚いＳ 、ｉ ０２膜
５で兼ねられておりフィルド酸化膜２の領域が省略され
、セル占有面積が前記第１の実施例に基づく半導体記憶
装置の単位セル面積に比しても３／４に低減され、より
超微細・超高集積の半導体記憶装置が実現された。尚本
施例に基づく半導体記憶装置の製造工程において、厚い
Ｓｔｏｗ膜５の形成前にイオン打込み法等によりＳｉ深
溝底面部にボロン等を注入し溝底面の厚いＳ ｉＯｚ膜
５下でのチャネル形成を防止していることは言うまでも
ない。
ては素子間分離領域が深溝底面の厚いＳ 、ｉ ０２膜
５で兼ねられておりフィルド酸化膜２の領域が省略され
、セル占有面積が前記第１の実施例に基づく半導体記憶
装置の単位セル面積に比しても３／４に低減され、より
超微細・超高集積の半導体記憶装置が実現された。尚本
施例に基づく半導体記憶装置の製造工程において、厚い
Ｓｔｏｗ膜５の形成前にイオン打込み法等によりＳｉ深
溝底面部にボロン等を注入し溝底面の厚いＳ ｉＯｚ膜
５下でのチャネル形成を防止していることは言うまでも
ない。
本発明によればＳｉ深溝内に構成された電荷蓄積電極と
トランジスタ間の接続を上記深溝と自己整合でかつ開孔
面積の大きい浅溝の側面又は底面で実現できるので制御
性・再現性よくかつ占有面積の低減化の効果がある。単
位メモリセルの占有面積は本発明により従来の半導体記
憶装置にくらべ３／４倍以下にまで低減化される。
トランジスタ間の接続を上記深溝と自己整合でかつ開孔
面積の大きい浅溝の側面又は底面で実現できるので制御
性・再現性よくかつ占有面積の低減化の効果がある。単
位メモリセルの占有面積は本発明により従来の半導体記
憶装置にくらべ３／４倍以下にまで低減化される。
本発明の各実施例において、上記浅溝形成に関し、イオ
ン打込み法による非晶質領域の形成と同領域の熱燐酸溶
液による選択除去の手法を用いる例を示した。上記は製
造性及び再現性で劣るが、等方性プラズマエツチング法
、又は弗硝酸混液による湿式エツチング法を所望により
用いてもよい。
ン打込み法による非晶質領域の形成と同領域の熱燐酸溶
液による選択除去の手法を用いる例を示した。上記は製
造性及び再現性で劣るが、等方性プラズマエツチング法
、又は弗硝酸混液による湿式エツチング法を所望により
用いてもよい。
また本発明の各実施例においてゲート電極１２とプレー
ト電極１０間に間隔を取りソース拡散層を介して電荷蓄
積電極との接続を行う構成につき説明したが上記はゲー
ト電極がプレート電極上の一部を覆う構成にしてもさし
つかえない。
ト電極１０間に間隔を取りソース拡散層を介して電荷蓄
積電極との接続を行う構成につき説明したが上記はゲー
ト電極がプレート電極上の一部を覆う構成にしてもさし
つかえない。
第１図及び第３図（Ａ）乃至第３図（Ｃ）は本発明の第
１の実施例を製造工程順に示した断面図、第２図は従来
の半導体記憶装置を示す断面図、第４図は本発明の他の
実施例を示す断面図である。 ５・・・Ｓ ｉ Ｏｚ膜、６・・・ゲート酸化膜、７・
・・電荷蓄積電極、８・・・ソース拡散層、９・・・薄
い絶縁膜、１０・・・プレート電極、１２・・・ゲート
電極、１３・・・ドレイン拡散層、１５・・ビット線。 第 ７２
１の実施例を製造工程順に示した断面図、第２図は従来
の半導体記憶装置を示す断面図、第４図は本発明の他の
実施例を示す断面図である。 ５・・・Ｓ ｉ Ｏｚ膜、６・・・ゲート酸化膜、７・
・・電荷蓄積電極、８・・・ソース拡散層、９・・・薄
い絶縁膜、１０・・・プレート電極、１２・・・ゲート
電極、１３・・・ドレイン拡散層、１５・・ビット線。 第 ７２
Claims (1)
- １、半導体基板に設けられた溝の内部に該基板から第１
の絶縁膜を介して設けられた導電体層を一方の電極と、
該導電体層から第２の絶縁膜を介して設けられた対向電
極よりなる１つの容量素子と、１つのトランジスタによ
り単位セルが構成される半導体記憶装置に於いて、該溝
は開孔面積の大きな浅溝とその内部に位置し開孔面積の
小さな深溝で構成されており、該導電体層は該浅溝の少
なくとも側面において該トランジスタと接続されている
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255661A JPS63110770A (ja) | 1986-10-29 | 1986-10-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255661A JPS63110770A (ja) | 1986-10-29 | 1986-10-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63110770A true JPS63110770A (ja) | 1988-05-16 |
Family
ID=17281852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61255661A Pending JPS63110770A (ja) | 1986-10-29 | 1986-10-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63110770A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034787A (en) * | 1990-06-28 | 1991-07-23 | International Business Machines Corporation | Structure and fabrication method for a double trench memory cell device |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| JPH0685191A (ja) * | 1992-03-19 | 1994-03-25 | Samsung Electron Co Ltd | 半導体メモリ装置およびその製造方法 |
| FR2819636A1 (fr) * | 2001-01-12 | 2002-07-19 | St Microelectronics Sa | Circuit integre comportant un point memoire de type dram, et procede de fabrication |
-
1986
- 1986-10-29 JP JP61255661A patent/JPS63110770A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034787A (en) * | 1990-06-28 | 1991-07-23 | International Business Machines Corporation | Structure and fabrication method for a double trench memory cell device |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| JPH0685191A (ja) * | 1992-03-19 | 1994-03-25 | Samsung Electron Co Ltd | 半導体メモリ装置およびその製造方法 |
| FR2819636A1 (fr) * | 2001-01-12 | 2002-07-19 | St Microelectronics Sa | Circuit integre comportant un point memoire de type dram, et procede de fabrication |
| US6537873B2 (en) | 2001-01-12 | 2003-03-25 | Stmicroelectronics S.A. | Integrated circuit comprising a memory cell of the DRAM type, and fabrication process |
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