JPH0310235B2 - - Google Patents
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- JPH0310235B2 JPH0310235B2 JP58164947A JP16494783A JPH0310235B2 JP H0310235 B2 JPH0310235 B2 JP H0310235B2 JP 58164947 A JP58164947 A JP 58164947A JP 16494783 A JP16494783 A JP 16494783A JP H0310235 B2 JPH0310235 B2 JP H0310235B2
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- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- lattice
- insulating film
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体基体内に格子状に形成した溝
をアイソレーシヨンおよびメモリ容量領域として
用いることを特徴とする１トランジスタ型メモリ
セルに関する。
をアイソレーシヨンおよびメモリ容量領域として
用いることを特徴とする１トランジスタ型メモリ
セルに関する。
第１図に、本発明において用いられる格子状溝
２０の配置法の２つの例を平面図で示す。１点鎖
線で囲まれた１区画が１メモリセルである。
２０の配置法の２つの例を平面図で示す。１点鎖
線で囲まれた１区画が１メモリセルである。
第２図に本発明の骨子となるアイソーシヨンお
よびメモリ容量領域の具体例を断面図で示す。
よびメモリ容量領域の具体例を断面図で示す。
第２図において、１は半導体基体たるＰ型シリ
コン基板、２は格子状の溝、３は情報蓄積用の容
量絶縁膜たるゲート絶縁膜、４は高濃度Ｐ型層、
５は多結晶シリコン層である。溝２で囲まれた部
分が１個のメモリセルＭで高濃度Ｐ型層４によつ
て隣接するメモリセルと電気的に分離される。シ
リコン基板１の溝２で囲まれた凸状領域、絶縁膜
３、多結晶シリコン層５によつてMOS型メモリ
容量を形成する。
コン基板、２は格子状の溝、３は情報蓄積用の容
量絶縁膜たるゲート絶縁膜、４は高濃度Ｐ型層、
５は多結晶シリコン層である。溝２で囲まれた部
分が１個のメモリセルＭで高濃度Ｐ型層４によつ
て隣接するメモリセルと電気的に分離される。シ
リコン基板１の溝２で囲まれた凸状領域、絶縁膜
３、多結晶シリコン層５によつてMOS型メモリ
容量を形成する。
本構造においては、メモリ容量の面積の大部分
は、溝２の壁面に形成されるため、メモリセルを
著しく縮小できる。例えば、メモリセルを８×
8μm2、溝２の巾および深さをそれぞれ1μｍおよ
び2μｍ、多結晶シリコン層５とメモリセル上面
の重なり巾を1μｍとすると、メモリセル面積64μ
m2に対して、80μm2のメモリ容量面積（メモリセ
ル面積の1.25倍）が得られ、メモリセルの縮小と
もなうメモリ容量の減少という従来のメモリセル
の欠点を著しく低減できる。
は、溝２の壁面に形成されるため、メモリセルを
著しく縮小できる。例えば、メモリセルを８×
8μm2、溝２の巾および深さをそれぞれ1μｍおよ
び2μｍ、多結晶シリコン層５とメモリセル上面
の重なり巾を1μｍとすると、メモリセル面積64μ
m2に対して、80μm2のメモリ容量面積（メモリセ
ル面積の1.25倍）が得られ、メモリセルの縮小と
もなうメモリ容量の減少という従来のメモリセル
の欠点を著しく低減できる。
このように、格子状の溝を巾よりも深さを大き
く形成し、かつ、半導体基体に対して、実質的に
垂直に形成することによりメモリ容量を確保しつ
つ、面積を低減することができる。
く形成し、かつ、半導体基体に対して、実質的に
垂直に形成することによりメモリ容量を確保しつ
つ、面積を低減することができる。
第３図は、本発明におけるメモリセルの１実施
例を示す断面図であり、従来の２層シリコン・ゲ
ートｎ−MOSプロセス技術で容易に形成できる。
１はＰ型シリコン基板、２は格子状溝、３は第１
ゲート絶縁膜（SiO2）、４は高濃度Ｐ型層、５は
第１ゲート多結晶シリコン層、６は第２ゲート絶
縁膜（SiO2）、７は層間絶縁膜（多結晶シリコン
層５の酸化膜等）、８はＰ型チヤンネル・ドープ
層、９は第２ゲート多結晶シリコン層（データ
線）、１０および１１は各々PSG膜
（Phosphosilicate glass）および多結晶シリコン
層９の酸化膜等の層間絶縁膜、１２はｎ型拡散層
（ドレイン）、１２はアルミニウム蒸着膜（データ
線）である。
例を示す断面図であり、従来の２層シリコン・ゲ
ートｎ−MOSプロセス技術で容易に形成できる。
１はＰ型シリコン基板、２は格子状溝、３は第１
ゲート絶縁膜（SiO2）、４は高濃度Ｐ型層、５は
第１ゲート多結晶シリコン層、６は第２ゲート絶
縁膜（SiO2）、７は層間絶縁膜（多結晶シリコン
層５の酸化膜等）、８はＰ型チヤンネル・ドープ
層、９は第２ゲート多結晶シリコン層（データ
線）、１０および１１は各々PSG膜
（Phosphosilicate glass）および多結晶シリコン
層９の酸化膜等の層間絶縁膜、１２はｎ型拡散層
（ドレイン）、１２はアルミニウム蒸着膜（データ
線）である。
本発明の特徴である第２図に示した部分は、例
えば以下に述べる方法で形成できる。シリコン基
板１上に肉厚酸化膜を形成し、ホトレジスト被膜
をマスクとする反応性スパツタエツチング法によ
り、格子状溝２の部分の上記酸化膜をエツチング
する。つぎにホトレジスト被膜を除去し、上記酸
化膜をマスクとするマイクロ波プラズマエツチン
グ法で、シリコン基板１をエツチングし格子状溝
２を形成する。つぎに溝２の表面に肉薄酸化膜を
形成したのち上記肉厚酸化膜をマスクとして溝２
の底面のみに高濃度のボロンをイオン打込みし、
上記肉厚および肉薄酸化膜をエツチング除去し、
熱酸化法により第１ゲート酸化膜３を形成する。
しかるのち、多結晶シリコン層５を化学蒸着法に
より形成し、リンを拡散したのち、ホトエツチン
グ法により第１ゲート多結晶シリコン層５のパタ
ーンを形成する。
えば以下に述べる方法で形成できる。シリコン基
板１上に肉厚酸化膜を形成し、ホトレジスト被膜
をマスクとする反応性スパツタエツチング法によ
り、格子状溝２の部分の上記酸化膜をエツチング
する。つぎにホトレジスト被膜を除去し、上記酸
化膜をマスクとするマイクロ波プラズマエツチン
グ法で、シリコン基板１をエツチングし格子状溝
２を形成する。つぎに溝２の表面に肉薄酸化膜を
形成したのち上記肉厚酸化膜をマスクとして溝２
の底面のみに高濃度のボロンをイオン打込みし、
上記肉厚および肉薄酸化膜をエツチング除去し、
熱酸化法により第１ゲート酸化膜３を形成する。
しかるのち、多結晶シリコン層５を化学蒸着法に
より形成し、リンを拡散したのち、ホトエツチン
グ法により第１ゲート多結晶シリコン層５のパタ
ーンを形成する。
上記本発明のメモリセルは、微細化にともなう
メモリ容量の減少が従来のメモリセルに比して著
しく少なく、製造も容易で、ダイナミツクMOS
メモリの高集積化に極めて有効である。
メモリ容量の減少が従来のメモリセルに比して著
しく少なく、製造も容易で、ダイナミツクMOS
メモリの高集積化に極めて有効である。
なお、本発明の特徴を損なわない範囲でメモリ
セルは種々の形態をとり得る。例えば第２図で多
結晶シリコン５を溝２内に埋込んで平坦化しても
よい。ゲート絶縁膜３として酸化膜の他に酸化膜
と窒化珪素膜との２層膜を用いてメモリ容量を著
しく増大することができる。また接続用トランジ
スタの第２ゲート（アドレス用トランジスタ）は
第３図に示した実施例に限定されない。なお製造
工程は少し複雑になるが、溝の底面のみ酸化膜を
厚くすること、メモリ容量としてMOS容量のみ
ならず、接合容量あるいは両者を併用することも
可能である。
セルは種々の形態をとり得る。例えば第２図で多
結晶シリコン５を溝２内に埋込んで平坦化しても
よい。ゲート絶縁膜３として酸化膜の他に酸化膜
と窒化珪素膜との２層膜を用いてメモリ容量を著
しく増大することができる。また接続用トランジ
スタの第２ゲート（アドレス用トランジスタ）は
第３図に示した実施例に限定されない。なお製造
工程は少し複雑になるが、溝の底面のみ酸化膜を
厚くすること、メモリ容量としてMOS容量のみ
ならず、接合容量あるいは両者を併用することも
可能である。
第１図は本発明の半導体装置に用いる格子縞状
溝の実施例を示す平面図、第２図は本発明の半導
体装置に用いる格子縞状溝とアイソレーシヨンお
よびメモリ容量領域の実施例を示す断面図、第３
図は本発明の半導体装置の実施例である１トラン
ジスタ型メモリセルの断面図である。 １……Ｐ（Ｎ）型Si基板、２……格子縞状溝、
３……絶縁膜、４……高濃度Ｐ（Ｎ）型層、５…
…多結晶シリコンゲート。
溝の実施例を示す平面図、第２図は本発明の半導
体装置に用いる格子縞状溝とアイソレーシヨンお
よびメモリ容量領域の実施例を示す断面図、第３
図は本発明の半導体装置の実施例である１トラン
ジスタ型メモリセルの断面図である。 １……Ｐ（Ｎ）型Si基板、２……格子縞状溝、
３……絶縁膜、４……高濃度Ｐ（Ｎ）型層、５…
…多結晶シリコンゲート。
Claims (1)
- 【特許請求の範囲】 １ 接続用のトランジスタと、情報蓄積用の容量
とを有するメモリセルを複数有する半導体記憶装
置において、 上記情報蓄積用の容量は半導体基体に設けられ
た格子状の溝の側面に設けられ、 上記格子状の溝の底面は上記複数のメモリセル
のうち隣接するメモリセル間の分離領域となつて
いることを特徴とする半導体記憶装置。 ２ 特許請求の範囲第１項記載の半導体記憶装置
において、 上記格子状の溝の巾よりも、溝の深さが大きい
ことを特徴とする半導体記憶装置。 ３ 特許請求の範囲第１項又は第２項記載の半導
体記憶装置において、 上記格子状の溝により囲まれた領域に１つのメ
モリセルを設けたことを特徴とする半導体記憶装
置。 ４ 特許請求の範囲第１項、第２項又は第３項記
載の半導体記憶装置において、 上記情報蓄積用の容量は、上記格子状の溝の側
面に設けられた容量絶縁膜と、該容量絶縁膜上に
設けられた電極とを有することを特徴とする半導
体記憶装置。 ５ 特許請求の範囲第４項に記載の半導体記憶装
置において、 上記容量絶縁膜は酸化膜と窒化珪素膜を含むこ
とを特徴とする半導体記憶装置。 ６ 特許請求の範囲第１項乃至第７項の何れかに
記載の半導体記憶装置において、 上記溝の底面には高濃度不純物領域が設けられ
て成ることを特徴とする半導体記憶装置。 ７ 特許請求の範囲第１項乃至第６項の何れかに
記載の半導体記憶装置において、 上記溝の底面には上記容量絶縁膜より厚い分離
絶縁膜が設けられて成ることを特徴とする半導体
記憶装置。 ８ 特許請求の範囲第１項乃至第７項の何れかに
記載の半導体記憶装置において、 上記情報蓄積用の容量は接合容量も含むことを
特徴とする半導体記憶装置。 ９ 特許請求の範囲第１項乃至第８項の何れかに
記載の半導体記憶装置において、 上記格子状の溝の側面は上記半導体基体に実質
的に垂直に設けられたことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164947A JPS5972161A (ja) | 1983-09-09 | 1983-09-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164947A JPS5972161A (ja) | 1983-09-09 | 1983-09-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972161A JPS5972161A (ja) | 1984-04-24 |
| JPH0310235B2 true JPH0310235B2 (ja) | 1991-02-13 |
Family
ID=15802873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58164947A Granted JPS5972161A (ja) | 1983-09-09 | 1983-09-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972161A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107762A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPH0682800B2 (ja) * | 1985-04-16 | 1994-10-19 | 株式会社東芝 | 半導体記憶装置 |
| KR900001836B1 (ko) * | 1985-07-02 | 1990-03-24 | 마쯔시다덴기산교 가부시기가이샤 | 반도체기억장치 및 그 제조방법 |
| JPS63172455A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1983
- 1983-09-09 JP JP58164947A patent/JPS5972161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972161A (ja) | 1984-04-24 |
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