JPS60245163A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60245163A JPS60245163A JP59101548A JP10154884A JPS60245163A JP S60245163 A JPS60245163 A JP S60245163A JP 59101548 A JP59101548 A JP 59101548A JP 10154884 A JP10154884 A JP 10154884A JP S60245163 A JPS60245163 A JP S60245163A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- film
- region
- memory cell
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｉａ＋ 発明の技術分野
本発明は半導体装置に係り、特に１トランジスタ１キヤ
パシタ素子からなるＭｏｓ ＲＡＭセル（ＭｏｓＲａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の新規な構造に
関する。
パシタ素子からなるＭｏｓ ＲＡＭセル（ＭｏｓＲａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の新規な構造に
関する。
中） 従来技術と問題点
周知のように、半導体築積回路（ＩＣ）は急速な進歩を
遂げて、著しく高密度化、高集積化されてきた。これは
高集積化され程、一層高速に動作する等、回路特性が向
上する大きなメリットがあるからである。
遂げて、著しく高密度化、高集積化されてきた。これは
高集積化され程、一層高速に動作する等、回路特性が向
上する大きなメリットがあるからである。
第１図は、公知の１トランジスタ１キヤパシタからなる
Ｍｏｓメモリの回路図を示しており、■はＭｏｓ ）ラ
ンジスタ、２はキャパシタ、 ＢＬはビ、７ト線、 Ｍ
Ｌはワード線、 ＶＤＤは電源である。この形式のメモ
リセルは構造が簡単で回路構成が容易であるから高集積
化に有利で、既に６４に、 ２５６ Ｋなどの高集積グ
イナミソクＲＡＭ Ｃセルが市販されており、現在も更
に高集積化の検討が続けられている。
Ｍｏｓメモリの回路図を示しており、■はＭｏｓ ）ラ
ンジスタ、２はキャパシタ、 ＢＬはビ、７ト線、 Ｍ
Ｌはワード線、 ＶＤＤは電源である。この形式のメモ
リセルは構造が簡単で回路構成が容易であるから高集積
化に有利で、既に６４に、 ２５６ Ｋなどの高集積グ
イナミソクＲＡＭ Ｃセルが市販されており、現在も更
に高集積化の検討が続けられている。
このような１トランジスタ１キヤパシタメモリの構造断
面を第２図ｉａ＋、 （ｂｌ、 ＴＣＩに例示している
が、同図（ａｌはフィールド酸化Ｉｍ！！３で素子分離
した構造のセル、同図（ｂｌはＵ形溝４で素子分離した
構造のセルで、これらは最も良く知られている構造例で
ある。なお、図中の５はデー１−電極、６はドレイン領
域、７ばチャネルカット領域を示す。
面を第２図ｉａ＋、 （ｂｌ、 ＴＣＩに例示している
が、同図（ａｌはフィールド酸化Ｉｍ！！３で素子分離
した構造のセル、同図（ｂｌはＵ形溝４で素子分離した
構造のセルで、これらは最も良く知られている構造例で
ある。なお、図中の５はデー１−電極、６はドレイン領
域、７ばチャネルカット領域を示す。
ところで、これらの構造は微細化され高集積化される程
、キャパシタ２の面積が小さくなって、容量が小さくな
る欠点があり、従って最近では、それを回避させるため
に、同図（Ｃ１に示すように縦方向にキャパシタ２を設
け、キャパシタ面積を増やして、容量の増加を図った構
造（トレンチ・キャパシタ）が考案されている。
、キャパシタ２の面積が小さくなって、容量が小さくな
る欠点があり、従って最近では、それを回避させるため
に、同図（Ｃ１に示すように縦方向にキャパシタ２を設
け、キャパシタ面積を増やして、容量の増加を図った構
造（トレンチ・キャパシタ）が考案されている。
しかしながら、この第２図ｔＣ）に示す構造のセルはキ
ャパシタの容量増加には有効であるが、一層高集積化さ
れた構造ではない。換言すれば、このような構造では、
フィールド酸化膜３による素子分離帯が無駄になる。
ャパシタの容量増加には有効であるが、一層高集積化さ
れた構造ではない。換言すれば、このような構造では、
フィールド酸化膜３による素子分離帯が無駄になる。
（ｃｌ 発明の目的
本発明は、このような第２図ｔｃ＋に示す構造のセルを
、更に高密度化できるようにしたメモリセルを提案する
ものである。
、更に高密度化できるようにしたメモリセルを提案する
ものである。
ｆｄ＋ 発明の構成
その目的は、−導電型半導体基板に基盤線状に形成され
た溝内に、誘電体を介して設けられた導電性領域と、該
導電性領域で包囲された一導電型半導体領域の中央部に
設けられ、ビット線と接続する反対導電型半導体領域と
、前記−導電型半導体領域上に設けられたケート電極と
を備え、該ゲート電極を有するトランスファ・ゲー１−
と、該溝の側面に形成されたキャパシタとを有する半導
体装置によって達成される。
た溝内に、誘電体を介して設けられた導電性領域と、該
導電性領域で包囲された一導電型半導体領域の中央部に
設けられ、ビット線と接続する反対導電型半導体領域と
、前記−導電型半導体領域上に設けられたケート電極と
を備え、該ゲート電極を有するトランスファ・ゲー１−
と、該溝の側面に形成されたキャパシタとを有する半導
体装置によって達成される。
即ち、恰も第２図ｆｃ）に示す構造のセルからフィール
ド酸化膜３による素子分離帯を取り除いた構造からなる
メモリセルであって、かくして一層高集積化を可能にさ
せるものである。
ド酸化膜３による素子分離帯を取り除いた構造からなる
メモリセルであって、かくして一層高集積化を可能にさ
せるものである。
（ｅ）発明の実施例
以下５図面を参照して一実施例によって詳細に説明する
。
。
第３図および第４図は本発明にかかるメモリセルの一実
施例の断面図と平面図を示しており、本例はｐ＋型シリ
コン基板１０の上にｐ型シリコン層１１をエピタキシャ
ル成長し、そのｐ型シリコン層１１にメモリセルを設け
た構造である。１２は多結晶シリコン層からなる導電性
領域、１３はキャパシタ絶縁膜、１４は膜厚の厚い絶縁
膜、１５はトランスファ・ゲート電極、１６はｎ＋型ド
レイン領域、 １７はトランスファ・ゲート絶縁膜、１
８はキャパシタ１３とトランスファ・ゲ−１・電極１５
とを分離するためのフィールド′酸化膜、１９は眉間分
離用の燐シリケートガラス膜、 ２０ａ、２０ｂ、２０
ｃは電荷蓄積領域である。
施例の断面図と平面図を示しており、本例はｐ＋型シリ
コン基板１０の上にｐ型シリコン層１１をエピタキシャ
ル成長し、そのｐ型シリコン層１１にメモリセルを設け
た構造である。１２は多結晶シリコン層からなる導電性
領域、１３はキャパシタ絶縁膜、１４は膜厚の厚い絶縁
膜、１５はトランスファ・ゲート電極、１６はｎ＋型ド
レイン領域、 １７はトランスファ・ゲート絶縁膜、１
８はキャパシタ１３とトランスファ・ゲ−１・電極１５
とを分離するためのフィールド′酸化膜、１９は眉間分
離用の燐シリケートガラス膜、 ２０ａ、２０ｂ、２０
ｃは電荷蓄積領域である。
本構造では、キャパシタ絶縁膜１３を導電性領域１２と
ｐ型シリコン層１１との間に介在させてｐ型シリコン層
１１を包囲しており、導電性領域１２は基盤線状に形成
され、基準電位に接地されてキャパシタの対向電極の役
目をすると共に、素子分離帯をも兼ねている。
ｐ型シリコン層１１との間に介在させてｐ型シリコン層
１１を包囲しており、導電性領域１２は基盤線状に形成
され、基準電位に接地されてキャパシタの対向電極の役
目をすると共に、素子分離帯をも兼ねている。
即ち、導電性領域１２の両側面にあるキャパシタ絶縁膜
１３は、それぞれ別のメモリセルのキャパシタ絶縁膜と
して機能し、電荷蓄積領域２０ａ、２０ｂ。
１３は、それぞれ別のメモリセルのキャパシタ絶縁膜と
して機能し、電荷蓄積領域２０ａ、２０ｂ。
２０ｃに電荷が蓄積される。この際、導電性領域１２の
底面の絶縁膜１４の厚さおよびその下の導電域の不純物
濃度を適当に選択する事によって、それぞれ別のメモリ
セルに所属する電荷蓄積領域２０ａ。
底面の絶縁膜１４の厚さおよびその下の導電域の不純物
濃度を適当に選択する事によって、それぞれ別のメモリ
セルに所属する電荷蓄積領域２０ａ。
２０ｂ、２０ｃ内の電荷を分離することができる。
尚、その他の記号は第１図、第２図と同一部位に同一記
号が符しである。
号が符しである。
更に、これを理解し易くするため、第５図に第３図のＡ
Ａ面で切った平面図を示しており、同図には基盤線状に
形成された導電性領域１２と、ｐ型シリコン層１１を取
り囲んだキャパシタ１３と、ｐ型シリコン層１１の中央
部に設けられたｎ＋型ドレイン領域１６とが明示されて
いる。また、図中のａは１つのメモリセル領域を表示し
たもので、本発明はこのようなメモリセル領域ａをマト
リックス状に整列させており、そのためにキャパシタの
面積に無関係に極めて高密度化することが可能になる。
Ａ面で切った平面図を示しており、同図には基盤線状に
形成された導電性領域１２と、ｐ型シリコン層１１を取
り囲んだキャパシタ１３と、ｐ型シリコン層１１の中央
部に設けられたｎ＋型ドレイン領域１６とが明示されて
いる。また、図中のａは１つのメモリセル領域を表示し
たもので、本発明はこのようなメモリセル領域ａをマト
リックス状に整列させており、そのためにキャパシタの
面積に無関係に極めて高密度化することが可能になる。
次に、上記した構造例のメモリセルの製造方法を説明す
る。第６図（ａｌないしくｆｌはその工程順断面図を示
しているが、まず、第６図（ａ）に示すようにｐ＋型シ
リコン基板１０上に幅１〜２μｍ、膜厚２０００〜６０
００人の厚イ二酸化シリコン（５ｉ０２ ） １ｌｉｊ
’１４を基盤線状に選択形成し、その上に厚さ４μｍの
ｐ型シリコン層１】を選択的にエピタキシャル成長する
。このエピタキシャル成長はトリクロルシラン（Ｓｉｌ
１ＭＣ１，）やジクロールシラン（Ｓｉ Ｈ２ＣＩ２
）などの塩素系ガスを用いると、成長層が５ｉ０２膜や
窒化シリコン（Ｓｉ３Ｎ４ ）膜の上には成長せず、選
択的にシリコン基板１０上にのみ被着させることができ
る。尚、５ｉ０２膜１４の選択形成は５ｉ０２膜を形成
した後、公知のフォトプロセスを用いてパターンニング
する。
る。第６図（ａｌないしくｆｌはその工程順断面図を示
しているが、まず、第６図（ａ）に示すようにｐ＋型シ
リコン基板１０上に幅１〜２μｍ、膜厚２０００〜６０
００人の厚イ二酸化シリコン（５ｉ０２ ） １ｌｉｊ
’１４を基盤線状に選択形成し、その上に厚さ４μｍの
ｐ型シリコン層１】を選択的にエピタキシャル成長する
。このエピタキシャル成長はトリクロルシラン（Ｓｉｌ
１ＭＣ１，）やジクロールシラン（Ｓｉ Ｈ２ＣＩ２
）などの塩素系ガスを用いると、成長層が５ｉ０２膜や
窒化シリコン（Ｓｉ３Ｎ４ ）膜の上には成長せず、選
択的にシリコン基板１０上にのみ被着させることができ
る。尚、５ｉ０２膜１４の選択形成は５ｉ０２膜を形成
した後、公知のフォトプロセスを用いてパターンニング
する。
次いで、第６図ｆｂｌに示すように熱酸化して膜厚１０
０〜２００ 人の５４０２膜２１を形成し、その上に膜
厚１００〜２００人のＳｉ３Ｎ４膜２２を化学気相成長
（ＣＶＤ）法で被着し、更にその上に同じ＜ ＣＶＤ法
によって膜厚数μｍの多結晶シリコンＨ＊１２を被着さ
せて、５ｉ０２膜１４上に形成されたＵ形溝を埋没させ
る。この時、形成されたＵ形溝側面の５ｉ０２膜２１と
５ｊ３Ｎ４膜２２とがキャパシタ絶縁膜１３となるもの
である。
０〜２００ 人の５４０２膜２１を形成し、その上に膜
厚１００〜２００人のＳｉ３Ｎ４膜２２を化学気相成長
（ＣＶＤ）法で被着し、更にその上に同じ＜ ＣＶＤ法
によって膜厚数μｍの多結晶シリコンＨ＊１２を被着さ
せて、５ｉ０２膜１４上に形成されたＵ形溝を埋没させ
る。この時、形成されたＵ形溝側面の５ｉ０２膜２１と
５ｊ３Ｎ４膜２２とがキャパシタ絶縁膜１３となるもの
である。
次いで、第６図（Ｃ１に示すようにポリッシング又はエ
ッチバンクによってＳｉ３Ｎ４膜２２より上面に被着し
た多結晶シリコン膜１２を除去し、次に熱処理して多結
晶シリコン膜１２の表面を酸化して膜厚２０００人の５
ｉ０２膜２３を生成する。この場合、Ｓｔ、Ｎ４膜２２
は多結晶シリコン膜１２の除去の際に、エッチ・ストッ
パの働きをするものである。ここに、エッチバンクとは
アルカリ系などのエツチング液を用いて、化学的３機械
的に研磨する方法である。
ッチバンクによってＳｉ３Ｎ４膜２２より上面に被着し
た多結晶シリコン膜１２を除去し、次に熱処理して多結
晶シリコン膜１２の表面を酸化して膜厚２０００人の５
ｉ０２膜２３を生成する。この場合、Ｓｔ、Ｎ４膜２２
は多結晶シリコン膜１２の除去の際に、エッチ・ストッ
パの働きをするものである。ここに、エッチバンクとは
アルカリ系などのエツチング液を用いて、化学的３機械
的に研磨する方法である。
次いで、第６図（ｄｌに示すように表面上のＳｔ、Ｎ４
膜２２と５ｉ０２膜２１とをエツチングして除去し、次
にトランスファ・ゲートのゲート酸化膜（膜厚数１００
人位）２４を熱生成し、更にその上に多結晶シリコン膜
（ＩＩ＊厚２０００〜５０００人）２５をＣＶＤ法で被
着する。この多結晶シリコン膜２５はゲート電極となる
ものである。
膜２２と５ｉ０２膜２１とをエツチングして除去し、次
にトランスファ・ゲートのゲート酸化膜（膜厚数１００
人位）２４を熱生成し、更にその上に多結晶シリコン膜
（ＩＩ＊厚２０００〜５０００人）２５をＣＶＤ法で被
着する。この多結晶シリコン膜２５はゲート電極となる
ものである。
次いで、第６図ｔｅ＋に示すように公知のフォトプロセ
スを用いて多結晶シリコン膜２５とゲート酸化膜２４を
パターンニングし、窓部分に砒素イオンを注入してｎ＋
型トドレイン領域１６画定する。次いで、第６図ｆｆｌ
に示すように燐シリケートガラス（ＰＳＧ）膜２６を被
着し、再度窓開けしてアルミニウム膜を被着しパターン
ニングして、ビット線ＢＬを形成するが、これらは既に
公知となっている製造工程で形成するものである。
スを用いて多結晶シリコン膜２５とゲート酸化膜２４を
パターンニングし、窓部分に砒素イオンを注入してｎ＋
型トドレイン領域１６画定する。次いで、第６図ｆｆｌ
に示すように燐シリケートガラス（ＰＳＧ）膜２６を被
着し、再度窓開けしてアルミニウム膜を被着しパターン
ニングして、ビット線ＢＬを形成するが、これらは既に
公知となっている製造工程で形成するものである。
以上の実施例は選択エピタキシャル成長法を巧妙に利用
したものであるが、必ずしもこれに躍るものではなく、
本発明にかかる構造は他の製造方法によっても形成され
る。次に、そのような他の実施例の形成工程順断面図を
第７図（ａｌないしくｇｌに示している。
したものであるが、必ずしもこれに躍るものではなく、
本発明にかかる構造は他の製造方法によっても形成され
る。次に、そのような他の実施例の形成工程順断面図を
第７図（ａｌないしくｇｌに示している。
゛まず、第７図（ａｌに示すようにｐ型シリコン基板３
０に膜厚５００人の５ｉ０２膜３１と膜厚２０００人の
５ｔ３Ｎ４膜３２とを形成し、その上面にレジスト膜マ
スク３３をパターンニングした後、リアクティブイオン
エンチング（ＲＩ Ｂ）によってエツチングして、Ｕ形
溝３４を形成し、次に上面から硼素イオンを垂直に注入
して、Ｕ形溝３４の底面にｐ＋型領領域３５チャネルカ
ット領域）を形成する。この時、Ｕ形溝３４は深さ４μ
ｍ、＠１〜２μｍ程度に形成し、ＲＩＥは方向性がある
から、垂直にエツチングされて垂直なＵ形溝３４に形成
される。尚、ＲＩＥの工、７チングガスとしては、四塩
化炭素（ＣＣＩ４ ）ガスが適当である。
０に膜厚５００人の５ｉ０２膜３１と膜厚２０００人の
５ｔ３Ｎ４膜３２とを形成し、その上面にレジスト膜マ
スク３３をパターンニングした後、リアクティブイオン
エンチング（ＲＩ Ｂ）によってエツチングして、Ｕ形
溝３４を形成し、次に上面から硼素イオンを垂直に注入
して、Ｕ形溝３４の底面にｐ＋型領領域３５チャネルカ
ット領域）を形成する。この時、Ｕ形溝３４は深さ４μ
ｍ、＠１〜２μｍ程度に形成し、ＲＩＥは方向性がある
から、垂直にエツチングされて垂直なＵ形溝３４に形成
される。尚、ＲＩＥの工、７チングガスとしては、四塩
化炭素（ＣＣＩ４ ）ガスが適当である。
次いで、第７図（ｂｌに示すようにレジスト膜マスク３
３を除去した後、Ｕ形溝３４の内部表面を高温酸化して
膜厚２００〜３００人のＳｔ Ｏ２’膜３６を生成させ
る。このＵ形溝３４の内部側面に形成された５ｔ０２１
Ｗ３６がキャパシタとなるものである。次いで、第７図
（０）に示すようにＣＶＤ法を用いて、その上面に膜厚
数μｍの多結晶シリコン膜３７を被着し、Ｌｙ形溝３４
を埋没させる。
３を除去した後、Ｕ形溝３４の内部表面を高温酸化して
膜厚２００〜３００人のＳｔ Ｏ２’膜３６を生成させ
る。このＵ形溝３４の内部側面に形成された５ｔ０２１
Ｗ３６がキャパシタとなるものである。次いで、第７図
（０）に示すようにＣＶＤ法を用いて、その上面に膜厚
数μｍの多結晶シリコン膜３７を被着し、Ｌｙ形溝３４
を埋没させる。
次いで、第７図（ｄｌに示すようにポリッシング又はエ
ッチバックによってＳｔヨＮ４膜３２より上面に被着し
た多結晶シリコン膜３７を除去し、次に熱処理して多結
晶シリコン膜１２の表面を酸化して膜厚２０００人の５
ｉ０２膜３８を形成する。
ッチバックによってＳｔヨＮ４膜３２より上面に被着し
た多結晶シリコン膜３７を除去し、次に熱処理して多結
晶シリコン膜１２の表面を酸化して膜厚２０００人の５
ｉ０２膜３８を形成する。
次いで、第７図（ｅｌに示すように上面のＳｉ３Ｎ４膜
３２と５ｉＯ２１１１１３１とをエツチングして除去し
、次にトランスファ・ゲートのゲート酸化膜３９を熱生
成し、更にその上に多結晶シリコン膜４０をＣＶＤ法で
被着する。この多結晶シリコン１Ｉｌｉ！４０がゲート
電極となる。
３２と５ｉＯ２１１１１３１とをエツチングして除去し
、次にトランスファ・ゲートのゲート酸化膜３９を熱生
成し、更にその上に多結晶シリコン膜４０をＣＶＤ法で
被着する。この多結晶シリコン１Ｉｌｉ！４０がゲート
電極となる。
次いで、第７図（ｆｌに示すように公知のフォトプロセ
スを用いて多結晶シリコン！＊４０とゲート酸化膜３９
をパターンニングし、窓部分に砒素イオンを注入してｎ
＋型トドレイン領域４１画定する。次いで、第７図（ｇ
ｌに示すように燐シリケートガラス（ＰＳＧ）膜４２を
被着し、更にこれを窓開けしてアルミニウム膜を被着し
パターンニングして、ビット線ＢＬを形成する。以上の
ようにして公知の製法を使駆し、本発明にかかるメモリ
セルを形成することが可能である。
スを用いて多結晶シリコン！＊４０とゲート酸化膜３９
をパターンニングし、窓部分に砒素イオンを注入してｎ
＋型トドレイン領域４１画定する。次いで、第７図（ｇ
ｌに示すように燐シリケートガラス（ＰＳＧ）膜４２を
被着し、更にこれを窓開けしてアルミニウム膜を被着し
パターンニングして、ビット線ＢＬを形成する。以上の
ようにして公知の製法を使駆し、本発明にかかるメモリ
セルを形成することが可能である。
さて、このような本発明にかかるメモリセルの構造によ
ってＩＣを構成すると、キャパシタの面積が増大して容
量が大きくなる。例えば、ｐ型シリコン領域１１（第３
図参照）を表面積２μｍ×２μｍ、深さ４μｍとすれば
キャパシタ面積は２μｍＸ４μｍの４面で、実に３２μ
ｍ２と広くなる。
ってＩＣを構成すると、キャパシタの面積が増大して容
量が大きくなる。例えば、ｐ型シリコン領域１１（第３
図参照）を表面積２μｍ×２μｍ、深さ４μｍとすれば
キャパシタ面積は２μｍＸ４μｍの４面で、実に３２μ
ｍ２と広くなる。
それに対して、従来の２μｍ×２μｍのセル素子では、
精々４μｍ２程度のキャパシタ面積しか得られない。且
つ、前記したように導電性領域１２（電源線）が素子分
離帯を兼用しているため、極めて高密度化される効果が
ある。
精々４μｍ２程度のキャパシタ面積しか得られない。且
つ、前記したように導電性領域１２（電源線）が素子分
離帯を兼用しているため、極めて高密度化される効果が
ある。
（ｆｌ 発明の効果
以上の説明から明らかなように、本発明によれば１トラ
ンジスタ１キヤパシタからなるメモリＩＣの集積度が一
層向上し、且つ、キャパシタの容量が著しく増加して、
ＩＣの高性能化に著しく寄与するものである。
ンジスタ１キヤパシタからなるメモリＩＣの集積度が一
層向上し、且つ、キャパシタの容量が著しく増加して、
ＩＣの高性能化に著しく寄与するものである。
尚、上記実施例はｎチャネルのトランスファ・ゲートで
説明しているが、ｐチャネルのトランスファ・ゲートで
も同様の効果があることは云うまでもない。
説明しているが、ｐチャネルのトランスファ・ゲートで
も同様の効果があることは云うまでもない。
第１図はメモリの回路図、第２図ｉａｌ、 ｆｂｌ、
＋１１．１は従来の１トランジスタ１キヤパシタメモリ
の構造断面図、第３図は本発明にかかるメモリセルの一
実施例の構造断面図、第４図はその平面図、第５図はそ
のＡＡ平面図、第６図（ａｌ〜（ｆｌはその工程順断面
図、第７図（ａｌ〜（ｇｌは他の形成法の工程順断面図
である。 １ 図中、１はトランスファ・ゲート、２．１３．３６はキ
ャパシタ絶縁膜、 Ｂｌ、はビット線、−１，はワード
線、３はフィールド酸化膜、４．３４はＵ形溝、５゜１
５、２５．４０はゲート電極、６． ＩＳ、 ４１はｎ
＋＋ドレイン領域、７．３５はチャネルカット領域、
１０はｐ＋＋シリコン基板、１１はｐ型シリコン領域、
１２゜３７は多結晶シリコンＩｌ！ｉ（導電性領域）
、 １４．２３゜３８は厚い絶縁膜（Ｓｉ ０２膜）
、 ２１．３１は薄いＳｉｎ。 俗膜、 ２２．３２はＳｔ双４膜、 １７．２４．３９
はゲート絶縁膜、 １９．２６．４２はＰＳＧ膜、３０
はｐ型シリコン基板、３３はレジスト膜マスクを示して
いる。 ２ ＾ 呻− Φ− ＾ 、Ω ０ ″ ９ 凸 ｌ＋嶋 Φ − Ｐ ｊコ ０ −７ Ｑ ℃ −ノ Ｎノ
＋１１．１は従来の１トランジスタ１キヤパシタメモリ
の構造断面図、第３図は本発明にかかるメモリセルの一
実施例の構造断面図、第４図はその平面図、第５図はそ
のＡＡ平面図、第６図（ａｌ〜（ｆｌはその工程順断面
図、第７図（ａｌ〜（ｇｌは他の形成法の工程順断面図
である。 １ 図中、１はトランスファ・ゲート、２．１３．３６はキ
ャパシタ絶縁膜、 Ｂｌ、はビット線、−１，はワード
線、３はフィールド酸化膜、４．３４はＵ形溝、５゜１
５、２５．４０はゲート電極、６． ＩＳ、 ４１はｎ
＋＋ドレイン領域、７．３５はチャネルカット領域、
１０はｐ＋＋シリコン基板、１１はｐ型シリコン領域、
１２゜３７は多結晶シリコンＩｌ！ｉ（導電性領域）
、 １４．２３゜３８は厚い絶縁膜（Ｓｉ ０２膜）
、 ２１．３１は薄いＳｉｎ。 俗膜、 ２２．３２はＳｔ双４膜、 １７．２４．３９
はゲート絶縁膜、 １９．２６．４２はＰＳＧ膜、３０
はｐ型シリコン基板、３３はレジスト膜マスクを示して
いる。 ２ ＾ 呻− Φ− ＾ 、Ω ０ ″ ９ 凸 ｌ＋嶋 Φ − Ｐ ｊコ ０ −７ Ｑ ℃ −ノ Ｎノ
Claims (2)
- （１） −導電型半導体基板に基盤線状に形成された溝
内に、誘電体を介して設けられた導電性領域と、該導電
性領域で包囲された一導電型半導体領域の中央部に設け
られ、ビット線と接続する反対導電型半導体領域と、前
記−導電型半導体領域上に設けられたゲート電極とを備
え、該ゲート電極を有するトランスファ・ゲートと、該
溝の側面に形成されたキャパシタとを有することを特徴
とする半導体装置。 - （２） 前記導電性領域の底面に、キャパシタより膜厚
の厚い絶縁膜が設けられている構造を有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101548A JPS60245163A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101548A JPS60245163A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245163A true JPS60245163A (ja) | 1985-12-04 |
Family
ID=14303483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101548A Pending JPS60245163A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245163A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190752A (ja) * | 1986-02-18 | 1987-08-20 | Sony Corp | 半導体メモリ装置 |
| JPS62282457A (ja) * | 1986-03-19 | 1987-12-08 | テキサス インスツルメンツ インコ−ポレイテツド | 溝型コンデンサーを有する集積回路 |
| EP0713253A1 (en) * | 1994-11-15 | 1996-05-22 | Siemens Aktiengesellschaft | Trench capacitor DRAM cell |
-
1984
- 1984-05-18 JP JP59101548A patent/JPS60245163A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190752A (ja) * | 1986-02-18 | 1987-08-20 | Sony Corp | 半導体メモリ装置 |
| JPS62282457A (ja) * | 1986-03-19 | 1987-12-08 | テキサス インスツルメンツ インコ−ポレイテツド | 溝型コンデンサーを有する集積回路 |
| EP0713253A1 (en) * | 1994-11-15 | 1996-05-22 | Siemens Aktiengesellschaft | Trench capacitor DRAM cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4742018A (en) | Process for producing memory cell having stacked capacitor | |
| KR950009890B1 (ko) | 반도체기억장치 | |
| JP2994239B2 (ja) | Ｓｏｉトレンチ構造およびその製造方法 | |
| JP2673952B2 (ja) | メモリセル製造方法 | |
| KR100673673B1 (ko) | Ｄｒａｍ 셀 장치 및 그 제조 방법 | |
| JPS62286270A (ja) | 半導体メモリ装置 | |
| JPH056977A (ja) | ダイナミツク型半導体記憶装置およびその製造方法 | |
| JP2671899B2 (ja) | 半導体記憶装置 | |
| JP2672936B2 (ja) | 半導体メモリセルの製造方法並に半導体メモリセルのキャパシタ製造方法 | |
| JPS63281457A (ja) | 半導体メモリ | |
| JPS60245163A (ja) | 半導体装置 | |
| JPS6350056A (ja) | 半導体記憶装置 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPH01270344A (ja) | 半導体装置の製造方法 | |
| JP2739965B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2760979B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH01270343A (ja) | 半導体装置の製造方法 | |
| JP3018017B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0864777A (ja) | 半導体記憶装置とその製造方法 | |
| JPH0336309B2 (ja) | ||
| JPH0310235B2 (ja) | ||
| JPS63110770A (ja) | 半導体記憶装置 | |
| US4794091A (en) | Method of making high-performance dram arrays including trench capacitors | |
| JP2890716B2 (ja) | 半導体装置の製法 | |
| JPS62247560A (ja) | ダイナミツクランダムアクセスメモリセル |