JPS6350056A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6350056A JPS6350056A JP61194572A JP19457286A JPS6350056A JP S6350056 A JPS6350056 A JP S6350056A JP 61194572 A JP61194572 A JP 61194572A JP 19457286 A JP19457286 A JP 19457286A JP S6350056 A JPS6350056 A JP S6350056A
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- capacitor
- trench
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- trenches
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 43
- 230000015654 memory Effects 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000002955 isolation Methods 0.000 abstract description 12
- 230000000149 penetrating effect Effects 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract 1
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、−個のMOSトランジスタと一個のキャパシ
タによりメモリセルを構成するダイナミック型半導体記
憶装置(dRAM)に関する。
タによりメモリセルを構成するダイナミック型半導体記
憶装置(dRAM)に関する。
(従来の技術)
MO8型dRAMは高集積化、素子の微細化が著しく進
んで、いる。一つのメモリセル面積の縮小はキャパシタ
容量の低下をもたらし、これがdRAMの信頼性を損う
大きい原因となる。そこで最近は、キャパシタ容」を小
さくすることなくメモリセル占有面積を縮小するために
種々のメモリセル構造が提案されている。代表的なもの
は、基板表面に溝を掘り、この溝の側壁を利用してキャ
パシタを形成する、というものである。キャパシタのみ
ならず、MOSトランジスタも溝側壁を利用して縦型に
構成することより、dRAMの一層の高集積化を図ると
いう提案もなされている。
んで、いる。一つのメモリセル面積の縮小はキャパシタ
容量の低下をもたらし、これがdRAMの信頼性を損う
大きい原因となる。そこで最近は、キャパシタ容」を小
さくすることなくメモリセル占有面積を縮小するために
種々のメモリセル構造が提案されている。代表的なもの
は、基板表面に溝を掘り、この溝の側壁を利用してキャ
パシタを形成する、というものである。キャパシタのみ
ならず、MOSトランジスタも溝側壁を利用して縦型に
構成することより、dRAMの一層の高集積化を図ると
いう提案もなされている。
しかしながら、従来の高集積化dRAMの提案は、その
殆どがメモリセル領域の占有面積を如何に縮小するかと
いう点に主眼がおかれている。実際微細なメモリセルを
多数配列形成した場合、素子分離領域の面積が無視でき
ない大きいものであるが、この点は余り考慮されていな
い。また熱酸化等による厚い素子分離膜形成は基板結晶
の欠陥発生の大きい原因になっている。
殆どがメモリセル領域の占有面積を如何に縮小するかと
いう点に主眼がおかれている。実際微細なメモリセルを
多数配列形成した場合、素子分離領域の面積が無視でき
ない大きいものであるが、この点は余り考慮されていな
い。また熱酸化等による厚い素子分離膜形成は基板結晶
の欠陥発生の大きい原因になっている。
(発明が解決しようとする問題点)
以上のように高集積化dRAMでは、素子分離領域が更
なる高密度集積化と信頼性向上を図る上で大きい障害に
なっている。
なる高密度集積化と信頼性向上を図る上で大きい障害に
なっている。
本発明はこの様な問題を解決した、高集積化dRAMを
提供することを目的とする。
提供することを目的とする。
[発明の構成]
(問題点を解決するための手段)
本発明にかかるdRAMでは、MOSトランジスタが半
導体基板に形成された複数の溝の側壁を利用して縦型に
構成される。この場合、MOSトランジスタのソース領
域は基板表面に全メモリセルに共通に形成され、溝はこ
のソース領域を貫通する形で形成されてドレイン領域は
この溝底部にそれぞれ独立に形成される。一方、溝を覆
いその一部がゲート電極と電気的に絶縁されて溝内に埋
め込まれて各ドレイン領域にコンタクトするように第1
のキャパシタ電極が各メモリセル毎に独立に形成され、
この第1のキャパシタ電極上に絶縁膜を介して対向する
第2のキャパシタ電極が配設される。この場合好ましく
は、MOSトランジスタのゲート電極は一方向に連続的
に配設してワード線を構成し、第2のキャパシタ電極は
このワード線とは交差する方向に連続的に配設してビッ
ト線を構成する。
導体基板に形成された複数の溝の側壁を利用して縦型に
構成される。この場合、MOSトランジスタのソース領
域は基板表面に全メモリセルに共通に形成され、溝はこ
のソース領域を貫通する形で形成されてドレイン領域は
この溝底部にそれぞれ独立に形成される。一方、溝を覆
いその一部がゲート電極と電気的に絶縁されて溝内に埋
め込まれて各ドレイン領域にコンタクトするように第1
のキャパシタ電極が各メモリセル毎に独立に形成され、
この第1のキャパシタ電極上に絶縁膜を介して対向する
第2のキャパシタ電極が配設される。この場合好ましく
は、MOSトランジスタのゲート電極は一方向に連続的
に配設してワード線を構成し、第2のキャパシタ電極は
このワード線とは交差する方向に連続的に配設してビッ
ト線を構成する。
(作用)
本発明によるdRAMでは、MOSトランジスタが溝の
側壁を利用して縦型に形成され、このMOS t−ラン
ジスタ領域を覆う形でキャパシタが形成される。しかも
基板表面は全メモリセルに共通のソース領域となってお
り、従来のように厚い素子分離絶縁膜等を有しない。従
って本発明によれば、メモリセル面積が小さくしかも、
格別の素子分離領域を必要としないため、dRAMの大
幅な高集積化が図られる。また素子分離絶縁膜形成のた
めの高温、長時間の熱酸化等を必要としないため、結晶
欠陥の発生が抑制され、メモリセルのリーク電流が小さ
く抑えられる。
側壁を利用して縦型に形成され、このMOS t−ラン
ジスタ領域を覆う形でキャパシタが形成される。しかも
基板表面は全メモリセルに共通のソース領域となってお
り、従来のように厚い素子分離絶縁膜等を有しない。従
って本発明によれば、メモリセル面積が小さくしかも、
格別の素子分離領域を必要としないため、dRAMの大
幅な高集積化が図られる。また素子分離絶縁膜形成のた
めの高温、長時間の熱酸化等を必要としないため、結晶
欠陥の発生が抑制され、メモリセルのリーク電流が小さ
く抑えられる。
(実施例)
以下、本発明の実施例を図面を参照して説明する。
第1図は一実施例のdRAMの平面図であり、第2図(
a)(b)はそれぞれ第1図のA−A’ 。
a)(b)はそれぞれ第1図のA−A’ 。
B−B’断面図である。p型Si基板1の表面には、メ
モリセルアレイ領域全面に全メモリセルの共通ソース領
域となるn+型層2が形成されている。この基板1の各
メモリセル領域にn+型層2を貫通するような溝3が形
成され、この溝3の底部に各メモリセル毎に独立のドレ
イン領域となるn+型層4が形成されている。合溝3の
内壁部をチャネル領域としてここにゲート絶縁膜5を介
してゲート電極6が形成されている。即ち各MOSトラ
ンジスタは、基板内部にトレイン領域2表面にソース領
域をもつ縦型構造として構成されている。ゲート電極6
は第1層多結晶シリコン膜であり、一方向の複数のメモ
リセルに共通に連続的に配設されて、これがワード線と
なっている。ゲート電極6上には絶縁膜を介して第1の
キャパシタ電極8が各メモリセル毎に独立に形成されて
いる。
モリセルアレイ領域全面に全メモリセルの共通ソース領
域となるn+型層2が形成されている。この基板1の各
メモリセル領域にn+型層2を貫通するような溝3が形
成され、この溝3の底部に各メモリセル毎に独立のドレ
イン領域となるn+型層4が形成されている。合溝3の
内壁部をチャネル領域としてここにゲート絶縁膜5を介
してゲート電極6が形成されている。即ち各MOSトラ
ンジスタは、基板内部にトレイン領域2表面にソース領
域をもつ縦型構造として構成されている。ゲート電極6
は第1層多結晶シリコン膜であり、一方向の複数のメモ
リセルに共通に連続的に配設されて、これがワード線と
なっている。ゲート電極6上には絶縁膜を介して第1の
キャパシタ電極8が各メモリセル毎に独立に形成されて
いる。
第1のキャパシタ電極8は第2層多結晶シリコン膜であ
り、全体として溝3を覆うように、即ちトランジスタ領
域を覆うようにパターン形成され、溝3の中央部で底部
のn+型層4とコンタクトしている。第1のキャパシタ
電極8上にはキャパシタ絶縁膜9を介して第2のキャパ
シタ電極10が形成されている。第2のキャパシタ電極
10はこの実施例ではAn膜であり、ワード線とは交差
す6一 る方向の複数のメモリセルについて連続的に配設され、
これがビット線となっている。
り、全体として溝3を覆うように、即ちトランジスタ領
域を覆うようにパターン形成され、溝3の中央部で底部
のn+型層4とコンタクトしている。第1のキャパシタ
電極8上にはキャパシタ絶縁膜9を介して第2のキャパ
シタ電極10が形成されている。第2のキャパシタ電極
10はこの実施例ではAn膜であり、ワード線とは交差
す6一 る方向の複数のメモリセルについて連続的に配設され、
これがビット線となっている。
この実施例のメモリセルは、等何回路で示すと第4図(
a)のようになる。通常のメモリセルが第4図<b)に
示すようにMOSトランジスタQのソース側にキャパシ
タCを設け、ドレインをビット線BLに接続しているの
に対し、この実施例ではMOSトランジスタQとキャパ
シタCの位置関係が従来と異なっている。
a)のようになる。通常のメモリセルが第4図<b)に
示すようにMOSトランジスタQのソース側にキャパシ
タCを設け、ドレインをビット線BLに接続しているの
に対し、この実施例ではMOSトランジスタQとキャパ
シタCの位置関係が従来と異なっている。
この様なdRAMの製造工程を次に第3図(a)〜(e
)を用いて説明する。第3図(a)〜(e)は第2図(
a)の断面に対応する。先ず第3図(a)に示すように
、p型St基板1のメモリセルアレイ領域全面に不純物
をイオン注入し、MOS トランジスタのソース領域と
なるn+型層2を形成する。次いで第3図(b)に示す
ように、基板表面に比較的厚いSiO2膜11膜形1し
、これを所定形状にパターン形成して耐エツチングマス
クとして用い、反応性イオンエツチングにより基板1を
エツチングして、各メモリセル領域に溝3を形成する。
)を用いて説明する。第3図(a)〜(e)は第2図(
a)の断面に対応する。先ず第3図(a)に示すように
、p型St基板1のメモリセルアレイ領域全面に不純物
をイオン注入し、MOS トランジスタのソース領域と
なるn+型層2を形成する。次いで第3図(b)に示す
ように、基板表面に比較的厚いSiO2膜11膜形1し
、これを所定形状にパターン形成して耐エツチングマス
クとして用い、反応性イオンエツチングにより基板1を
エツチングして、各メモリセル領域に溝3を形成する。
溝3の底部には不純物のイオン注入によりドレイン領域
となるn+型層4を形成する。この後第3図(C)に示
すように、熱酸化により溝3の内壁にゲート絶縁膜5を
形成し、リンを含んだ第1層多結晶シリコン膜を堆積し
てパターン形成することにより、MOSトランジスタの
ゲート電極6を形成する。ゲート電極6は溝3の内壁全
面を覆い、かつ基板の一方向にワード線として連続する
ようにストライプ状に形成する。
となるn+型層4を形成する。この後第3図(C)に示
すように、熱酸化により溝3の内壁にゲート絶縁膜5を
形成し、リンを含んだ第1層多結晶シリコン膜を堆積し
てパターン形成することにより、MOSトランジスタの
ゲート電極6を形成する。ゲート電極6は溝3の内壁全
面を覆い、かつ基板の一方向にワード線として連続する
ようにストライプ状に形成する。
またゲート電極6は溝3の中央部には開口を有する形と
する。この後第3図(d)に示すように、ゲート電極6
表面に分離用絶縁膜7を形成し、溝3の中央部にn+型
層4に対するコンタクト孔を設けて、第2層多結晶シリ
コン膜を堆積しパターン形成して、キャパシタの下部電
極である第1のキャパシタ電極7を形成する。第1のキ
ャパシタ電極8は、溝3の領域を覆うようにメモリセル
毎に独立にパターン形成され、それぞれ溝3の底部でn
+型層4とコンタクトさせている。このとき第1のキャ
パシタ電極8とn1型層4とのコンタクト孔は、熱酸化
とウェット・エツチングの組合わせによりセルファライ
ンで形成される。すなわちゲート電極6形成後の絶縁膜
7を熱酸化で形成すれば、多結晶シリコン膜上では単結
晶シリコン上より厚い酸化膜が形成されるから、これを
全面ウェット・エツチングすることにより、ゲート電極
6表面には絶縁膜7を残して溝3の底部にコンタクト孔
を自動的に開けることができる。この後第3図(e)に
示すように、第1のキャパシタ電極8表面を熱酸化して
キャパシタ絶縁膜9を形成し、第1のキャパシタ電極8
に対向する第2のキャパシタ電極10を形成する。第2
のキャパシタ電極10はこの実施例ではAI膜をスパッ
タしパターン形成したもので、ワード線と交差する方向
には連続的に配設して、これをビット線としている。
する。この後第3図(d)に示すように、ゲート電極6
表面に分離用絶縁膜7を形成し、溝3の中央部にn+型
層4に対するコンタクト孔を設けて、第2層多結晶シリ
コン膜を堆積しパターン形成して、キャパシタの下部電
極である第1のキャパシタ電極7を形成する。第1のキ
ャパシタ電極8は、溝3の領域を覆うようにメモリセル
毎に独立にパターン形成され、それぞれ溝3の底部でn
+型層4とコンタクトさせている。このとき第1のキャ
パシタ電極8とn1型層4とのコンタクト孔は、熱酸化
とウェット・エツチングの組合わせによりセルファライ
ンで形成される。すなわちゲート電極6形成後の絶縁膜
7を熱酸化で形成すれば、多結晶シリコン膜上では単結
晶シリコン上より厚い酸化膜が形成されるから、これを
全面ウェット・エツチングすることにより、ゲート電極
6表面には絶縁膜7を残して溝3の底部にコンタクト孔
を自動的に開けることができる。この後第3図(e)に
示すように、第1のキャパシタ電極8表面を熱酸化して
キャパシタ絶縁膜9を形成し、第1のキャパシタ電極8
に対向する第2のキャパシタ電極10を形成する。第2
のキャパシタ電極10はこの実施例ではAI膜をスパッ
タしパターン形成したもので、ワード線と交差する方向
には連続的に配設して、これをビット線としている。
以上のようにこの実施例のdRAMでは、メモリセルア
レイ領域内には従来のように格別な素子分離絶縁膜を設
けていない。しかもMoSトランジスタは溝の側壁を利
用して縦型に形成され、キャパシタはこのMOSトラン
ジスタ領域を覆うように形成されている。従ってdRA
Mの素子の微細化、高集積化が図られる。また素子分離
絶縁膜の形成を必要としないため、素子分離膜形成に伴
う結晶欠陥の発生がなくなり、メモリセルのリーク電流
が小さくなる等、dRAMの信頼性が向上する。
レイ領域内には従来のように格別な素子分離絶縁膜を設
けていない。しかもMoSトランジスタは溝の側壁を利
用して縦型に形成され、キャパシタはこのMOSトラン
ジスタ領域を覆うように形成されている。従ってdRA
Mの素子の微細化、高集積化が図られる。また素子分離
絶縁膜の形成を必要としないため、素子分離膜形成に伴
う結晶欠陥の発生がなくなり、メモリセルのリーク電流
が小さくなる等、dRAMの信頼性が向上する。
なお本発明は上記実施例に限られるものではない。例え
ば実施例では、3層の電極を第1.第2層多結晶シリコ
ン膜及びAβ膜の組合わせにより形成したが、高融点金
属あるいはそのシリサイド等を適宜組合わせて用いるこ
とが可能である。また溝底部のドレイン領域となる不純
物層は例えば、イオン注入に代わって不純物ドープ多結
晶シリコン膜からの固相拡散を利用して形成することも
できる。
ば実施例では、3層の電極を第1.第2層多結晶シリコ
ン膜及びAβ膜の組合わせにより形成したが、高融点金
属あるいはそのシリサイド等を適宜組合わせて用いるこ
とが可能である。また溝底部のドレイン領域となる不純
物層は例えば、イオン注入に代わって不純物ドープ多結
晶シリコン膜からの固相拡散を利用して形成することも
できる。
[発明の効果]
以上述べたように本発明によれば、MOSトランジスタ
を縦型とし、かつ格別な素子分離領域をなくした構造と
して、従来にない高密度化と信頼性向上を図ったdRA
Mを提供することができる。
を縦型とし、かつ格別な素子分離領域をなくした構造と
して、従来にない高密度化と信頼性向上を図ったdRA
Mを提供することができる。
第1図は本発明の一実施例のdRAMを示す平面図、第
2図(a)、(b)は第1図のそれぞれA−A’ 、B
−B’断面図、第3図(a)〜(e)は製造工程を示す
断面図、第4図(a)、(b)はメモリセルの等価回路
図である。 1・・・p型S1基板、2・・・n+型層(ソース領域
)、3・・・溝、4・・・n1型層(ドレイン領域)、
5・・・ゲート絶縁膜、6・・・ゲート電極(ワード線
)、7・・・絶縁膜、8・・・第1のキャパシタ電極、
9・・・キャパシタ絶縁膜、10・・・第2のキャパシ
タ電極(ビット線)。 出願人代理人 弁理士 鈴江武彦 (a) 箪 WJ
2図(a)、(b)は第1図のそれぞれA−A’ 、B
−B’断面図、第3図(a)〜(e)は製造工程を示す
断面図、第4図(a)、(b)はメモリセルの等価回路
図である。 1・・・p型S1基板、2・・・n+型層(ソース領域
)、3・・・溝、4・・・n1型層(ドレイン領域)、
5・・・ゲート絶縁膜、6・・・ゲート電極(ワード線
)、7・・・絶縁膜、8・・・第1のキャパシタ電極、
9・・・キャパシタ絶縁膜、10・・・第2のキャパシ
タ電極(ビット線)。 出願人代理人 弁理士 鈴江武彦 (a) 箪 WJ
Claims (2)
- (1)半導体基板に一個のMOSトランジスタと一個の
キャパシタからなるメモリセルを集積形成して構成され
る半導体記憶装置において、前記MOSトランジスタは
、前記基板表面に全メモリセルに共通に形成されたソー
ス領域と、このソース領域を貫通するように基板の各メ
モリセル領域に形成された溝の底部にそれぞれ形成され
たドレイン領域と、前記各溝の側壁にゲート絶縁膜を介
して形成されたゲート電極とから構成され、前記キャパ
シタは、各メモリセル毎に独立に前記溝を覆うように形
成され、その一部が前記溝内に前記ゲート電極とは絶縁
されて埋め込まれて前記ドレイン領域にコンタクトする
第1のキャパシタ電極と、この第1のキャパシタ電極上
に絶縁膜を介して形成された第2のキャパシタ電極とか
ら構成されていることを特徴とする半導体記憶装置。 - (2)前記ゲート電極は一方向に並ぶ複数のメモリセル
について連続的に配設されてワード線を構成し、前記第
2のキャパシタ電極はワード線と交差する方向に並ぶ複
数のメモリセルについて連続的に配設されてビット線を
構成する特許請求の範囲第1項記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61194572A JP2519216B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61194572A JP2519216B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6350056A true JPS6350056A (ja) | 1988-03-02 |
JP2519216B2 JP2519216B2 (ja) | 1996-07-31 |
Family
ID=16326766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61194572A Expired - Fee Related JP2519216B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2519216B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2002094027A (ja) | 2000-09-11 | 2002-03-29 | Toshiba Corp | 半導体記憶装置とその製造方法 |
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1986
- 1986-08-20 JP JP61194572A patent/JP2519216B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP2519216B2 (ja) | 1996-07-31 |
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