JPS6156450A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6156450A JPS6156450A JP59178632A JP17863284A JPS6156450A JP S6156450 A JPS6156450 A JP S6156450A JP 59178632 A JP59178632 A JP 59178632A JP 17863284 A JP17863284 A JP 17863284A JP S6156450 A JPS6156450 A JP S6156450A
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- mos capacitor
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は、１トランジスタ／１キャパシタのメモリセル
構造を持つ半導体記憶装置に関する。
構造を持つ半導体記憶装置に関する。
従来、半導体基板に形成される記憶装置として、−個の
ＭｏＳトランジスタと一個のＭＯＳキャパシタによりメ
モリセルを構成するＭＯ８型ダイナミックＲＡＭ （以
下、ｄＲＡＭと略称する）が知られている。この（ｉＲ
ＡＭでは、情報の記憶はＭＯＳキャパシタに電荷が蓄積
されているが否かにより行われ、情報の読み出しはＭＯ
Ｓキャパシタの電荷をＭｏＳトランジスタを介してビッ
ト線に放出してその電位変化を検出することにより行な
われる。近年の半導体製造技術の進歩、特に微細加工技
術の進歩により、ｄＲＡＭの大容發化は急速に進んでい
る。ｄＲＡＭを更に大容量化する上で最も大きい問題は
、メモリセル面積を小さくしてしかもＭＯＳキャパシタ
の各組を如何に太きく保つかという点にある。ｄＲＡＭ
の情報読みだしの際の電位変化の大きさはＭＯＳキャパ
シタの蓄積電荷量の大きさで決まり、動作余裕、α線人
射等のノイズに対する余裕を考えると、最少限必要′な
電荷旦が決まる。そして蓄積電荷量はＭＯＳキャパシタ
の各組と印加電圧で決まり、印加電圧は電源電圧で決ま
るので、ＭＯＳキャパシタ容」を必要邑確保する必要が
あるのである。
ＭｏＳトランジスタと一個のＭＯＳキャパシタによりメ
モリセルを構成するＭＯ８型ダイナミックＲＡＭ （以
下、ｄＲＡＭと略称する）が知られている。この（ｉＲ
ＡＭでは、情報の記憶はＭＯＳキャパシタに電荷が蓄積
されているが否かにより行われ、情報の読み出しはＭＯ
Ｓキャパシタの電荷をＭｏＳトランジスタを介してビッ
ト線に放出してその電位変化を検出することにより行な
われる。近年の半導体製造技術の進歩、特に微細加工技
術の進歩により、ｄＲＡＭの大容發化は急速に進んでい
る。ｄＲＡＭを更に大容量化する上で最も大きい問題は
、メモリセル面積を小さくしてしかもＭＯＳキャパシタ
の各組を如何に太きく保つかという点にある。ｄＲＡＭ
の情報読みだしの際の電位変化の大きさはＭＯＳキャパ
シタの蓄積電荷量の大きさで決まり、動作余裕、α線人
射等のノイズに対する余裕を考えると、最少限必要′な
電荷旦が決まる。そして蓄積電荷量はＭＯＳキャパシタ
の各組と印加電圧で決まり、印加電圧は電源電圧で決ま
るので、ＭＯＳキャパシタ容」を必要邑確保する必要が
あるのである。
第９図（ａ）（ｂ）は従来の一般的なｄＲＡＭの構成を
示す平面図とそのＡ−Ａ−断面図である。
示す平面図とそのＡ−Ａ−断面図である。
素子分離されたｐ型３ｉ基板２１に第１ゲート絶縁膜２
２を介して第１Ｗｉ多結晶シリコン膜からなるＭＯＳキ
ャパシタ電極２３が全ビットに共通に形成され、ＭＯＳ
キャパシタ電極２３の窓の部分に第２ゲート絶縁膜２４
を介して第２層多結晶シリコン膜からなるゲート電極２
５が形成され、このゲート電極２４をマスクとしてソー
ス、ドレインとなるｎ＋型１２７．２８が拡散形成され
ている。２６はＭＯＳキャパシタの基板側電極となるｎ
型層である。ゲート電極２５は図から明らかなように、
縦方向に隣接するメモリセルのＭＯＳキャパシタ電極２
３上を通って連続的に配設されてこれがワード線となる
。一方。ＭＯＳトラン、ジスタのソースは横方向にＡ２
配線３０により共通接続され、これがビット線となる。
２を介して第１Ｗｉ多結晶シリコン膜からなるＭＯＳキ
ャパシタ電極２３が全ビットに共通に形成され、ＭＯＳ
キャパシタ電極２３の窓の部分に第２ゲート絶縁膜２４
を介して第２層多結晶シリコン膜からなるゲート電極２
５が形成され、このゲート電極２４をマスクとしてソー
ス、ドレインとなるｎ＋型１２７．２８が拡散形成され
ている。２６はＭＯＳキャパシタの基板側電極となるｎ
型層である。ゲート電極２５は図から明らかなように、
縦方向に隣接するメモリセルのＭＯＳキャパシタ電極２
３上を通って連続的に配設されてこれがワード線となる
。一方。ＭＯＳトラン、ジスタのソースは横方向にＡ２
配線３０により共通接続され、これがビット線となる。
２９は層間絶縁膜である。
このようなｄＲＡＭにおいて、ＭＯＳキャパシタの各歯
を大きくするためには、用いるゲート絶縁膜の厚みを小
さくするか、誘電率を大きくするかまたは面積を大きく
することが必要である。しかし、絶縁膜厚を小さくする
ことは信頼性上限界がある。また誘電率を大きくするこ
とは例えば１、酸化１１！ （Ｓ ｉ ０２ ） ニｆ
Ｈ）ツＴ窒化１１１（ＳｉｉＮ４）を用いることなどが
考えられるが、これも 主として信頼性上難点が
あり実用的でない。そうすると必要な容器を確保するた
めには、ＭＯＳキ、７、ッ７．．□わ−、ウェ□ア、ユ
、。５． ！となり、これがメモリセル面積を小さく
してｄＲＡＭの高密度化、大容量化を達成する上で大き
な障害となっている。
を大きくするためには、用いるゲート絶縁膜の厚みを小
さくするか、誘電率を大きくするかまたは面積を大きく
することが必要である。しかし、絶縁膜厚を小さくする
ことは信頼性上限界がある。また誘電率を大きくするこ
とは例えば１、酸化１１！ （Ｓ ｉ ０２ ） ニｆ
Ｈ）ツＴ窒化１１１（ＳｉｉＮ４）を用いることなどが
考えられるが、これも 主として信頼性上難点が
あり実用的でない。そうすると必要な容器を確保するた
めには、ＭＯＳキ、７、ッ７．．□わ−、ウェ□ア、ユ
、。５． ！となり、これがメモリセル面積を小さく
してｄＲＡＭの高密度化、大容量化を達成する上で大き
な障害となっている。
メモリセルの占有面積を大きくすること。く、ＭＯＳキ
ャパシタの容１を大きく保つ方法として、半導体基板表
面のＭＯＳキャパシタ領域に溝を形成し、この溝の側壁
をもＭＯＳキャパシタとして利用することが提案されて
いる（例えば、ｌ５ＳＣＣ８４５ＥＳＳＩＯＮ ＸＶ
Ｉ［［ＦＡＭ１８．６ “ａｎ Ｅｘｐｅｒｉｍｅｎ
ｔａｌｌＭｂ ｄＲＡＭ ｗｉｔｈ ０ｎ−Ｃｈ
ｉｐＶｏｌｔａａｅ Ｌｉｍ１ｔｅｒ”Ｋ、Ｉｔｏｈ
ｅｔａ ＋参照）。この方法は、従来半導体基板の平面
のみを用いていたのに対し、溝を形成してその側壁をも
利用しようというもので、有力な方法として注目される
。
ャパシタの容１を大きく保つ方法として、半導体基板表
面のＭＯＳキャパシタ領域に溝を形成し、この溝の側壁
をもＭＯＳキャパシタとして利用することが提案されて
いる（例えば、ｌ５ＳＣＣ８４５ＥＳＳＩＯＮ ＸＶ
Ｉ［［ＦＡＭ１８．６ “ａｎ Ｅｘｐｅｒｉｍｅｎ
ｔａｌｌＭｂ ｄＲＡＭ ｗｉｔｈ ０ｎ−Ｃｈ
ｉｐＶｏｌｔａａｅ Ｌｉｍ１ｔｅｒ”Ｋ、Ｉｔｏｈ
ｅｔａ ＋参照）。この方法は、従来半導体基板の平面
のみを用いていたのに対し、溝を形成してその側壁をも
利用しようというもので、有力な方法として注目される
。
しかしながらこの方法によっても、更にメモリセルを微
細化し大容量化する場合、きわめて細い溝を深く形成し
なければならないため、製造技術上限界が生じる。
細化し大容量化する場合、きわめて細い溝を深く形成し
なければならないため、製造技術上限界が生じる。
本発明は上記した点に鑑みなされたもので、メモリセル
占有面積を小さくしてしかも充分なＭＯＳキャパシタ容
量を確保し、大容量化を可能とした半導体記憶装置を提
供することを目的とする。
占有面積を小さくしてしかも充分なＭＯＳキャパシタ容
量を確保し、大容量化を可能とした半導体記憶装置を提
供することを目的とする。
本発明においては、半導体基板のフィールド領域に溝を
形成してこの溝を絶縁膜で完全に埋めることなく、複数
のメモリセル領域を例えば長方形パターンの凸型に配列
形成する。そしてＭＯＳトランジスタのゲート電極を第
１層電極とし、ＭＯＳキャパシタは、その電極を、凸型
をなすメモリセル領域の上面および側面に対向させると
共に一部ＭＯＳトランジスタのゲート電極に重なるよう
に配設して構成する。
形成してこの溝を絶縁膜で完全に埋めることなく、複数
のメモリセル領域を例えば長方形パターンの凸型に配列
形成する。そしてＭＯＳトランジスタのゲート電極を第
１層電極とし、ＭＯＳキャパシタは、その電極を、凸型
をなすメモリセル領域の上面および側面に対向させると
共に一部ＭＯＳトランジスタのゲート電極に重なるよう
に配設して構成する。
（発明の効果）
本発明によれば、単にメモリセル領域内の細溝側壁によ
りキャパシタ面積を稼ぐものに比べて、メモリセル領域
の外壁をもＭＯＳキャパシタとして利用するため、メモ
リセル占有面積を大きくすることなく、実効的ＭＯＳキ
ャパシタ面積を充分に大きくすることができ、従ってｄ
ＲＡＭの大容ｎ化が可能となる。また本発明の構成では
、ＭＯＳトランジスタのゲート電極を第１層電極とし、
これと一部重なるようにＭＯＳキャパシタ電極を形成す
るため、平坦面をも無駄なくＭＯＳキャパシタとして利
用することができ、この点でも大きいＭＯＳキャパシタ
容但を確保することができる。
りキャパシタ面積を稼ぐものに比べて、メモリセル領域
の外壁をもＭＯＳキャパシタとして利用するため、メモ
リセル占有面積を大きくすることなく、実効的ＭＯＳキ
ャパシタ面積を充分に大きくすることができ、従ってｄ
ＲＡＭの大容ｎ化が可能となる。また本発明の構成では
、ＭＯＳトランジスタのゲート電極を第１層電極とし、
これと一部重なるようにＭＯＳキャパシタ電極を形成す
るため、平坦面をも無駄なくＭＯＳキャパシタとして利
用することができ、この点でも大きいＭＯＳキャパシタ
容但を確保することができる。
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）（ｂ）（Ｃ）〜第６図（ａ）（ｂ）（Ｃ）
は、本発明の一実施例にがかるｄＲＡＭの製造工程を説
明するための図である。これらの図において、（ａ）は
平面図、（ｂ）はそのＡ−Ａ′断面図であり、（Ｃ）は
斜視図である。まず第１図に示すように、ｐ−型Ｓｉ基
板１に酸化膜２を形成し、その上のメモリセル領域に公
知の方法によりエツチングマスクとなるフォトレジスト
３をパターン形成して酸化膜２をエツチングし、次いで
反応性イオンエツチング法（ＲＩＥ）によりフィールド
溝４をエツチング形成する。この後イオン注入法または
気相拡散法により溝４の底部および側部に素子分離用の
ｎ型層５を形成する。
は、本発明の一実施例にがかるｄＲＡＭの製造工程を説
明するための図である。これらの図において、（ａ）は
平面図、（ｂ）はそのＡ−Ａ′断面図であり、（Ｃ）は
斜視図である。まず第１図に示すように、ｐ−型Ｓｉ基
板１に酸化膜２を形成し、その上のメモリセル領域に公
知の方法によりエツチングマスクとなるフォトレジスト
３をパターン形成して酸化膜２をエツチングし、次いで
反応性イオンエツチング法（ＲＩＥ）によりフィールド
溝４をエツチング形成する。この後イオン注入法または
気相拡散法により溝４の底部および側部に素子分離用の
ｎ型層５を形成する。
メモリセル領域は２ビツトで一つの凸型長方形パターン
をなして配列形成されている。この後、フォトレジスト
３および酸化膜２を除去し、第２図に示すように、フィ
ールド絶縁膜となる酸化膜（ＳｉＯ２）６を気相成長法
により堆積し、更に表面平坦化のためにフォトレジスト
アを塗布する。
をなして配列形成されている。この後、フォトレジスト
３および酸化膜２を除去し、第２図に示すように、フィ
ールド絶縁膜となる酸化膜（ＳｉＯ２）６を気相成長法
により堆積し、更に表面平坦化のためにフォトレジスト
アを塗布する。
そしてフォトレジストアと酸化１６を両者に対して略等
しいエツチング速度に条件設定されたＲＩＥによりエツ
チングして、酸化１１６を平坦に埋込む。次に第３図に
示すように、埋め込まれた酸化膜６をエツチングして溝
４の底部に素子分離に必要な厚さだけ残す。こうして酸
化膜６を一部残してエツチングした後、第４図に示すよ
うに熱酸化等により第１ゲート絶縁膜９を形成し、第１
層多結晶シリコン膜によりＭｏＳトランジスタのゲート
電極１０を形成する。図から明らかなように、ゲート電
極１０は長方形状の各メモリセル領域を １１
横切って配設され、これがワード線となる。次にゲート
電極１０の下部以外のゲート絶縁ｆｉ１９を除去し、イ
オン注入法または気相拡散法によりＭＯＳキャパシタの
基板側電極となるｎ型層８を形成する。この後、第５図
に示すように、熱酸化等により第２ゲート酸化膜１１を
形成し、第２層多結晶シリコン膜によりＭＯＳキャパシ
タ電極１２を形成する。ＭＯＳキャパシタ電極１２は横
方向に隣接するメモリセル領域をカバーするようにワー
ド線方向に連続的に配設される。またＭＯＳキャパシタ
電極１２は、図から明らかなように凸型をなすメモリセ
ル領域の平坦面のみならずフィールド溝４の側壁を覆い
、かつ一部ＭＯＳトランジスタのゲート電極１ｏに重な
るようにバターニングしている。そしてゲート電極１０
をマスクとして不純物を拡散し、ドレインとなるｎ“型
層１３を形成する。
しいエツチング速度に条件設定されたＲＩＥによりエツ
チングして、酸化１１６を平坦に埋込む。次に第３図に
示すように、埋め込まれた酸化膜６をエツチングして溝
４の底部に素子分離に必要な厚さだけ残す。こうして酸
化膜６を一部残してエツチングした後、第４図に示すよ
うに熱酸化等により第１ゲート絶縁膜９を形成し、第１
層多結晶シリコン膜によりＭｏＳトランジスタのゲート
電極１０を形成する。図から明らかなように、ゲート電
極１０は長方形状の各メモリセル領域を １１
横切って配設され、これがワード線となる。次にゲート
電極１０の下部以外のゲート絶縁ｆｉ１９を除去し、イ
オン注入法または気相拡散法によりＭＯＳキャパシタの
基板側電極となるｎ型層８を形成する。この後、第５図
に示すように、熱酸化等により第２ゲート酸化膜１１を
形成し、第２層多結晶シリコン膜によりＭＯＳキャパシ
タ電極１２を形成する。ＭＯＳキャパシタ電極１２は横
方向に隣接するメモリセル領域をカバーするようにワー
ド線方向に連続的に配設される。またＭＯＳキャパシタ
電極１２は、図から明らかなように凸型をなすメモリセ
ル領域の平坦面のみならずフィールド溝４の側壁を覆い
、かつ一部ＭＯＳトランジスタのゲート電極１ｏに重な
るようにバターニングしている。そしてゲート電極１０
をマスクとして不純物を拡散し、ドレインとなるｎ“型
層１３を形成する。
最後に第６図に示すように、気相成長法により酸化膜（
ＳｉＯ２）などの素子保護膜１４を全面に形成し、これ
に配線用コンタクト孔１６を開口して、ゲート電極１０
とは交差する方向にメモリセルの各ＭＯＳトランジスタ
のドレインを共通接続するＡｊ２配線１５を形成する。
ＳｉＯ２）などの素子保護膜１４を全面に形成し、これ
に配線用コンタクト孔１６を開口して、ゲート電極１０
とは交差する方向にメモリセルの各ＭＯＳトランジスタ
のドレインを共通接続するＡｊ２配線１５を形成する。
このＡＲ配線１５はビット線となる。
この実施例によるｄＲＡＭは、凸型をなすメモリセル領
域の平坦面のみならず周辺のフィールド溝４の側壁をも
ＭＯＳキャパシタとして利用しており、しかも平坦面で
はＭＯＳトランジスタのゲート電極１ｏに重なるように
キャパシタ電極１２を配設しているから、実効的なＭＯ
Ｓキャパシタ面積が非常に大きい。従来の例えば第９図
に示す構成では、ＭＯＳキャパシタ面積を大きくするた
めその領域をＭｏＳトランジスタ領域より太くしており
、従って高密度化するために各メモリセル領域を回転対
称パターンに配置している。この結果、第９図からも明
らかなようにＭｏＳトランジスタのゲート電極は縦方向
に隣接するメモリセルのＭＯＳキャパシタ＠ ｆｉｉｌ
ｉ上を通ることになり、そのためＭＯＳキャパシタ電極
を第１層とし、トランジスタのゲート電極を第２層とし
なければならなかった。これに対して本実施例では、メ
モリセル領域は長方形パターンであり、その配置は回転
対称ではなく縦方向に隣接するメモリセルは同じパター
ンであり、連続するＭｏＳトランジスタのゲート電極は
他のメモリセルのＭＯＳキャパシタ領域を通ることはな
い。このためＭｏＳトランジスタのゲート電極を第１層
とし、ＭＯＳキャパシタの電極を第２ＦｆＪとすること
ができ、この結果ゲート電極幅で決まるチャネル長を設
計値通り確保して、ＭＯＳキャパシタの電極をこれに重
ねて無駄なくキャパシタ面積を稼ぐことができるのであ
る。従って本実施例によれば、メモリセル占有面積が小
さくても充分大きいキャパシタ吉凶が得られる。またメ
モリセル領域内の細溝のみでキャパシタ面積を稼ぐ構造
に比べて、深い細溝を加工することなくキャパシタ面積
を稼ぐことができ、簡単な製造工程で素子の微細化と大
容量化が図られる。またフィールド領域の溝底部にゲー
ト絶縁膜よりは厚い絶縁膜を残して素子分離を行なって
お１ リ、微細な分離幅で充分な素子分離能力
が得られる。フィールド領域の溝底部に厚い絶縁膜を残
していることは、この溝底部でのキャパシタ絶縁膜の耐
圧低下を防止する意味をも持つ。
域の平坦面のみならず周辺のフィールド溝４の側壁をも
ＭＯＳキャパシタとして利用しており、しかも平坦面で
はＭＯＳトランジスタのゲート電極１ｏに重なるように
キャパシタ電極１２を配設しているから、実効的なＭＯ
Ｓキャパシタ面積が非常に大きい。従来の例えば第９図
に示す構成では、ＭＯＳキャパシタ面積を大きくするた
めその領域をＭｏＳトランジスタ領域より太くしており
、従って高密度化するために各メモリセル領域を回転対
称パターンに配置している。この結果、第９図からも明
らかなようにＭｏＳトランジスタのゲート電極は縦方向
に隣接するメモリセルのＭＯＳキャパシタ＠ ｆｉｉｌ
ｉ上を通ることになり、そのためＭＯＳキャパシタ電極
を第１層とし、トランジスタのゲート電極を第２層とし
なければならなかった。これに対して本実施例では、メ
モリセル領域は長方形パターンであり、その配置は回転
対称ではなく縦方向に隣接するメモリセルは同じパター
ンであり、連続するＭｏＳトランジスタのゲート電極は
他のメモリセルのＭＯＳキャパシタ領域を通ることはな
い。このためＭｏＳトランジスタのゲート電極を第１層
とし、ＭＯＳキャパシタの電極を第２ＦｆＪとすること
ができ、この結果ゲート電極幅で決まるチャネル長を設
計値通り確保して、ＭＯＳキャパシタの電極をこれに重
ねて無駄なくキャパシタ面積を稼ぐことができるのであ
る。従って本実施例によれば、メモリセル占有面積が小
さくても充分大きいキャパシタ吉凶が得られる。またメ
モリセル領域内の細溝のみでキャパシタ面積を稼ぐ構造
に比べて、深い細溝を加工することなくキャパシタ面積
を稼ぐことができ、簡単な製造工程で素子の微細化と大
容量化が図られる。またフィールド領域の溝底部にゲー
ト絶縁膜よりは厚い絶縁膜を残して素子分離を行なって
お１ リ、微細な分離幅で充分な素子分離能力
が得られる。フィールド領域の溝底部に厚い絶縁膜を残
していることは、この溝底部でのキャパシタ絶縁膜の耐
圧低下を防止する意味をも持つ。
本発明は上記実施例に限られるものではない。
例えば第７図（ａ’）（ｂ）は他の実施例の構成を先の
実施例の第５図（ａ）（ｂ）に対応させて示したもので
ある。この実施例では、先の実施例に加えて、ＭＯＳキ
ャパシタ領域にも溝１７を形成して、よりＭＯＳキャパ
シタ面積を大きくしたものである。
実施例の第５図（ａ）（ｂ）に対応させて示したもので
ある。この実施例では、先の実施例に加えて、ＭＯＳキ
ャパシタ領域にも溝１７を形成して、よりＭＯＳキャパ
シタ面積を大きくしたものである。
また第８図（ａ）（ｂ）は更に他の実施例の構成をやは
り第５因（ａ）（ｂ）に対応させて示したちのである。
り第５因（ａ）（ｂ）に対応させて示したちのである。
この実施例では、ＭＯＳトランジスタとして、ゲート電
極１０の側壁に残した絶縁１１１１８を利用してそのド
レイン領域を所謂ＬＤＤ構造としたものである。
極１０の側壁に残した絶縁１１１１８を利用してそのド
レイン領域を所謂ＬＤＤ構造としたものである。
その他車発明はその趣旨を逸脱しない範囲で種々変形実
施することができる。
施することができる。
第１図（ａ）（ｂ）（Ｃ）〜第６図（ａ）（ｂ）
！（Ｃ）は本発明の一実施例の（ＪＲＡＭの製造工程を
説明するための図で、それぞれ（ａ）は平面図。 （ｂ）はそのＡ−Ａ”断面図、（Ｃ）は斜視図、第７図
（ａ）（ｂ）および第８図（ａ） （ｔ）） ハそれぞ
れ他の実施例の構成を第５図（ａ）（ｂ）に対応させて
示す図、第９図（ａ）（ｂ）は従来のｄＲＡＭの構成を
示す平面図とそのＡ−Ａ−断面図である。 １・・・ｐ−型８１Ｍ板、２・・・酸化膜、３・・・フ
ォトレジスト、４・・・°フィールド溝、５・・・ｎ型
層、６・・・酸化膜、７・・・フォトレジスト、８・・
・ｎ型層、９・・・第１ゲート絶縁躾、１ｏ・・・Ｍｏ
３ トランジスタゲート電極（ワード線）、１１・・・
第２ゲート絶縁膜、１２・・・ＭＯＳキャパシタ電極、
１３・・・ｎ＋型層、１４・・・素子保護膜、１５・・
・Ａｊ２配線（ビット線）、１６・・・コンタクト孔。 出願人代理人 弁理士 鈴江武彦 第１図 （ａ） （ｂ） 第２＋ｖ＋ （Ｃ） 第３図 （ａ） （ｂ） 第３図 （Ｃ） 第４図 （ａ） （ｂ） 第４図 （Ｃ） 第５図 （ａ） （ｂ） 第５図 （ｃ） 第 ６ 図 （ａ） （ｂ） 第６図 （Ｃ） 第７図 （ｂ） 第８図 （ａ） （ｂ） 第９図 （ａ）
！（Ｃ）は本発明の一実施例の（ＪＲＡＭの製造工程を
説明するための図で、それぞれ（ａ）は平面図。 （ｂ）はそのＡ−Ａ”断面図、（Ｃ）は斜視図、第７図
（ａ）（ｂ）および第８図（ａ） （ｔ）） ハそれぞ
れ他の実施例の構成を第５図（ａ）（ｂ）に対応させて
示す図、第９図（ａ）（ｂ）は従来のｄＲＡＭの構成を
示す平面図とそのＡ−Ａ−断面図である。 １・・・ｐ−型８１Ｍ板、２・・・酸化膜、３・・・フ
ォトレジスト、４・・・°フィールド溝、５・・・ｎ型
層、６・・・酸化膜、７・・・フォトレジスト、８・・
・ｎ型層、９・・・第１ゲート絶縁躾、１ｏ・・・Ｍｏ
３ トランジスタゲート電極（ワード線）、１１・・・
第２ゲート絶縁膜、１２・・・ＭＯＳキャパシタ電極、
１３・・・ｎ＋型層、１４・・・素子保護膜、１５・・
・Ａｊ２配線（ビット線）、１６・・・コンタクト孔。 出願人代理人 弁理士 鈴江武彦 第１図 （ａ） （ｂ） 第２＋ｖ＋ （Ｃ） 第３図 （ａ） （ｂ） 第３図 （Ｃ） 第４図 （ａ） （ｂ） 第４図 （Ｃ） 第５図 （ａ） （ｂ） 第５図 （ｃ） 第 ６ 図 （ａ） （ｂ） 第６図 （Ｃ） 第７図 （ｂ） 第８図 （ａ） （ｂ） 第９図 （ａ）
Claims (3)
- （１）１トランジスタ／１キャパシタのメモリセル構造
をもつ半導体記憶装置において、メモリセルは半導体基
板表面のフィールド領域に溝を形成して配列形成された
複数のメモリセル領域に集積形成され、各メモリセルの
ＭＯＳキャパシタ電極は、一部ＭＯＳトランジスタのゲ
ート電極に重なり、かつ各メモリセル領域のフィールド
領域との境界部でメモリセル領域を囲む側壁に対向する
ように配設したことを特徴とする半導体記憶装置。 - （２）前記メモリセル領域は２ビット分で一つの凸型長
方形パターンをなして配列形成され、フィールド領域の
溝底部に厚い絶縁膜が埋設されている特許請求の範囲第
１項記載の半導体記憶装置。 - （３）前記ＭＯＳトランジスタのゲート電極は第１層多
結晶シリコン膜により形成され、前記ＭＯＳキャパシタ
電極は第２層多結晶シリコン膜により形成されたもので
ある特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178632A JPS6156450A (ja) | 1984-08-28 | 1984-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178632A JPS6156450A (ja) | 1984-08-28 | 1984-08-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156450A true JPS6156450A (ja) | 1986-03-22 |
Family
ID=16051852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178632A Pending JPS6156450A (ja) | 1984-08-28 | 1984-08-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156450A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172455A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| US6695528B2 (en) | 2000-03-29 | 2004-02-24 | Tomio Fukui | Method for constructing structures useful as scaffolds on slopes |
-
1984
- 1984-08-28 JP JP59178632A patent/JPS6156450A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| JPS63172455A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6695528B2 (en) | 2000-03-29 | 2004-02-24 | Tomio Fukui | Method for constructing structures useful as scaffolds on slopes |
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