JPS62286270A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS62286270A
JPS62286270A JP61130941A JP13094186A JPS62286270A JP S62286270 A JPS62286270 A JP S62286270A JP 61130941 A JP61130941 A JP 61130941A JP 13094186 A JP13094186 A JP 13094186A JP S62286270 A JPS62286270 A JP S62286270A
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JP
Japan
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polycrystalline
layer
capacitor
entire surface
film
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Application number
JP61130941A
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English (en)
Inventor
Hideharu Nakajima
中嶋　英晴
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は半導体メモリに関するもので、特にＤ−ＲＡＭ
セルの高集積化を可能にする構造に関する。
〔発明の概要〕
本発明はスイッチングトランジスタとキャパシタからな
るＤ−ＲＡＭ等の半導体メモリ装置に於いて、半導体基
板に形成されたスイッチングトランジスタの不純物拡散
領域上にキャパシタの下部電極を選択的に設けることに
よって、α線によるソフトエラーに強く、占有面積の小
さい半導体メモリ装置を提供するものである。
〔従来の技術〕
従来から、絶縁ゲート型電界効果トランジスタと情報記
憶部となるキャパシタを備えた半導体メモリー装置の集
積化を図るために、種々の素子構造が考えられている。
キャパシタの構造には、キャパシタをｓＤＪ板のトラン
ジスタを形成した同一表面に平坦に設けたブレーナ型キ
ャパシタとか、セル自身のアクセストランジスタ上や配
線領域の上にキャパシタを形成した３次元スタックド型
キャパシタとか、溝型キャパシタがある。第２図にトレ
ンチ型キャパシタを用いたＤ−ＲＡＭセルの例を示す。
これは、ソース領域１３．ドレイン領域１４、ゲート電
極１５、及びゲート絶縁膜１６から成る絶縁ゲート型電
界効果トランジスタをスイツチングトランジスタとし、
その横に溝（トレンチ）を形成し、この溝の内面にキャ
パシタ酸化膜１７を設け、さらに溝内部に第２多結晶Ｓ
ｉ層６を設けてキャパシタを構成したものである。この
構成に於いては、基板表面と垂直に？’ｌＯＳ型コンデ
ンサが形成されるので、メモリユニットの配置を高集積
度化することができる（特公昭５９−４８５４７）。
特公昭６０−２３５０６には、先に第２図に示したＤ−
ＲＡＭセルに於るキャパシタ絶縁膜とゲート絶縁膜の材
料を異ならせることによって、集積密度をさらに向上さ
せた発明が開示されている。
〔発明が解決しようとする問題点〕
しかしながら、第２図のようにトレンチ型キャパシタを
スイッチングトランジスタの横に設けた構造では、空乏
層が広がってキャパシタ間にパンチスルーが生じてしま
う問題がある他、スイッチングトランジスタとキャパシ
タを半導体基板上に並べて形成しているためにセルの小
型化には限度があった。特にセルサイズの微小化に伴い
、ワードラインに対するマスクずれのマージンが低下し
ている。
また、ブレーナ形キャパシタの場合、ソフトエラーを実
用上問題のないレベル（１００ＯＦＩＴ以下）におさえ
るためにはセル容量を４０〜５０ｆＦ以上にする必要が
あるが、これを実現するにはセル面積を３０〜４０μＭ
とする必要があり、キャパシタの面積が大きくなってメ
モリ装置の高集積化が困難であると言う問題があった。
さらに、トレンチ型キャパシタの場合には、キャパシタ
領域がシリコン基千反中にむき出しになっているところ
から、トレンチ型キャパシタはソフトエラー率が高いと
言う問題があった。
〔問題点を解決するための手段〕
本発明は、キャパシタとスイッチングトランジストから
なるメモリ装置において、そのキャパシタを形成するキ
ャパシタ下部電極が半導体基板に形成された前記スイッ
チングトランジスタの不純物領域上に選択的に形成する
ことにより、上記問題点を解決した。
〔作　用〕
本発明のメモリ装置に於いては、キャパシタがＳｉ基板
表面上に柱状に形成されている。そして、そのキャパシ
タは２層の多結晶Ｓｉ層からなり、キャパシタ酸化膜は
下層の多結晶Ｓｉ層表面を酸化することにより形成され
る。
第１図Ｇのキャパシタの断面図からも判るように、本発
明のキャパシタは柱状部の中心部が５ｉｌｉ板方間にく
びれでいるので、容量を大きくとることができる。
キャパシタの高さは、Ｓｉ基板から約１μｍ程でありそ
れ程高くないので、ＳＯＧ膜により基板表面を平坦化す
ることも容易である。
〔実施例〕
本発明のメモリ装置をＤ−ＲＡＭに適用した実施例を、
第１図Ａ−Ｇに基づいてその製造方法の工程毎に説明す
る。
Ａ９通常の方法によりＰ−５ｔ基板１にソース、ドレイ
ンとなるＮ″領域イオン注入により形成し、アニール後
酸化膜２を形成し第１多結晶Ｓｉ層５を全面に付着し、
フォトエッチによりゲート電極を形成する。この後、５
ｉ３Ｎａ膜をＣＶＤ法によりゲート部分５以外に一面に
形成する。
Ｂ、ＣＶＤ法により１μｍ厚のＳｉＯ□膜７を成長させ
て、スイッチングトランジスタのソース令頁域に窓を開
ける。
Ｃ，３０００人の第２多結晶Ｓｉ層６をイ１させた後、
ＳＯＧやＣＶＤ５ｉ０２等により溝部分を埋める。
Ｄ、第２多結晶Ｓｔ層６を２５００人／分の割合でエッ
チバックして、溝部分以外の多結晶Ｓｉ層６を除去する
。
Ｅ、厚い酸化膜７をエツチング除去する。その後全面を
酸化し、５ｉＪ４膜３の存在しない表面にキャパシタ酸
化膜とゲート電極を被う５００人の厚さの酸化膜１０を
形成する。
Ｆ、第３多結晶Ｓｉ層９を全面に付着させて、スイッチ
ングトランジスタのゲート、ドレイン部分以外の第３多
結晶５ｉ７ｉｉ９を除去してセルプレートとする。
Ｇ、　ＣＶＤ　Ｓｉ０ｇ膜等の眉間絶縁膜１２を形成し
て、表面を平坦化させ、ドレイン領域に窓を開ける。
電極形成用にドナーを補償拡散した後、ＡＺ金属１１を
設けてドレインにコンタクトをとりビア　トラインとす
る。
〔発明の効果〕
本発明のメモリ装置により次のような効果が期待できる
。
（ｉ）プレーナ型キャパシタに比較してキャパシタの占
有面積が格段に減少し、トレンチキャパシターと同様の
面積でトレンチキャパシター並のキャパシタンスが得ら
れる。
（ｉｉ）本発明の装置製造にはトレンチ型キャパシタの
形成に必要とされる様な高度な製造技術を必要とされな
い。従来の３層多結晶Ｓｉ技術で充分にこのメモリ装置
を量産することができる。
（ｉｉｉ　）本発明のメモリ装置はトレンチ型キャパシ
タよりもα線に対するソフトエラー率が低い。
従って、本発明により、従来のトレンチ型キャパシタ、
ブレーナ型キャパシタ、又はスタックド型キャパシタを
用いた半導体メモリ装置よりも高集積度でかつ高信頼性
の半導体メモリが得られる。
【図面の簡単な説明】
第１図Ａ−Ｇは本発明のメモリ装置の製造工程を各工程
毎に示した図である。第２図は従来のトレンチキャパシ
タ型Ｄ−ＲＡＭセルの断面図である。 １・・・ｌ”ｓｉ基板　　　　　　２，４，７．１０・
・・酸化膜３・・・ＳｉＮ、膜　　　　　　　５・・・
第１多結晶Ｓｔ層６・・・第２多結晶Ｓｉ層　　　８・
・・ＳＯＧ膜９・・・第３多結晶Ｓｉ層 １１・・・ビットライン　　　　１２・・・層間絶縁膜
１３・・・ソース　　　　　　　　１４・・・ドレイン
１５・・・ゲート１６・・・ゲート酸化膜１７・・・キ
ャパシタ酸化膜

Claims (1)

    【特許請求の範囲】
  1. 容量とスイッチングトランジストからなるメモリ装置に
    おいて、前記容量を形成するキャパシタ下部電極が半導
    体基板に形成された前記スイッチングトランジスタの不
    純物領域上に選択的に形成されたことを特徴とするメモ
    リ装置。
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