JPS62118567A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に関し、特に１ト
ランソスタ１キヤパシタ型（以後、ＩＴｒ／ＩＣ型と略
称する）ダイナミック半導体及びその製造方法に係る。

〔従来の技術〕

半導体メモリ素子において、１素子型の所１ｆ？１ＩＴ
ｒ／ＩＣ型メイナ主ツタ牛導体メモリセルは構成が簡単
な為、高密度化を図る土で有効である。ところで高密度
化する上で、シュリンク（比例縮小側）に伴うセルキャ
パシタＣＩの減少は、Ｓ／Ｎ比の低下やα線によるソフ
トエラー等の問題を招く事から、これを回避する為によ
り小さい平面占有面積で高い容置を維持′する各種の提
案がなされている。

第１の提案としては、例えば特公昭５９−１３０４３０
号公報に示されるように、セルゲート絶縁膜にシリコン
窃化膜（Ｓｉ、Ｎ４．比誘電率；６〜８）などの高Ｍ電
体膜を用いる方法がある。また第２の提案としては、例
えば特公昭、５８−１０８６４号公報に示されるスタッ
クドセルに関するものがある。

更に、セルキャパシタを基板表面に形成された溝内に形
成する例として、特公昭５８−５６２６６号公報に示さ
れる第３の提案がある。

以下、第２図に基き上記スタックドセルの製造方法を説
明する。まず同図（ａ）に示す如く、Ｐ型の半導体基板
１上に素子分離用のフィールＰ酸化膜２を形成し、次に
トランスファデートトランジスタ（以後、トランスファ
Ｔｒと略称する）のゲート絶縁膜３、ゲート電極４、及
びワード線５を夫々形成し７た後、Ｎ＋型の第１及び第
２の拡散層６ａ＋６ｂを形成する。次に同図（ｂ）の如
く、層間絶縁膜７を形成した後、周知のホトリソ技術に
よりセルキャパシタとの接続用の第１のコンタクトホー
ル８を形成する。

その後同図（ｃ）の如く、セル下部電極９を形成し上記
第２の拡散層６ｂとの接続を行う。そして同図（ｄ）に
示す如く、周知のホトリソ技術によりセルゲート絶縁膜
１０及びセル上部電極１１とを順次形成する。また、こ
れによりセルキャパシタが構成される。次いで同図（ａ
）のように、中間絶縁膜１２を形成した後、ホトリソ技
術によりビット線１４との接続用の第２のコンタクトホ
ール１３を形成し、その後ビット線１４を形成する。

〔発明が解決しようとする問題点〕

しかしながら、上述したセル構造では高密度化を達成す
る上で、小面積、大容量のセルキャパシタを得る事が困
難だという問題がある。

以下、この点について第３図を基に説明する。

図中Ｌ１はセルキャパシタ形成可能領域の幅寸法を示し
、上記構造ではこの寸法を広げる事には限界がある。即
ち図中左端では、ビット線１４との結線用の第２のコン
タクトホール１３のエツジ部との距離り、において、こ
れを１μｍルールでのマスクズレ余裕０．５μｍ１　及
びゲート電極４を覆う層間絶縁膜７とビット線１４との
耐圧で決まる膜厚０．２μｍを加算した距離０．７μｍ
より狭める事はできない。

また右端は、ワード線５のエツジ部と折り返しセルのワ
ード線５ａとの距離り、は、ビット線等の段切れを抑制
する為の最小寸法として１．０μｍ程度を要し、との為
右方への拡張も制限される。なお図中、第２図との相当
個所には同一符号を付しである。

上述したような両端部における制約があるので、セル占
有面積を一定にしてセルキャパシタの容量増加を図る為
に、三次元的効果を生かしゲート電極４及びワード線５
を厚くしてそれらの側面部でセルゲート絶縁膜１００面
積を増加しようとすると、ビット線１４との結線用の第
２のコンタクトホール１３の段差が大きくなり、ビット
線１４に段切れが生じその形成が困難となる。

従って本発明は、以上述べたようにセル占有面積を一定
にした場合のセルキャパシタのＷ　ｈｔを増加する事が
困難であるという問題を解消し、小占有面積で大容量化
を実現する高密度ダイナミック半導体メモリセルを具備
した半導体装置及びその製造方法を提供する事を目的り
する。

〔問題点を解決するための手段〕

特許請求の範囲記載の第１の発明の半導体装置は、アク
ティブ領域に近接してシリコン基板内に形成した第１の
トレンチ内にセルゲート絶縁膜を外面部め第１のセル電
極及び内部の第２のセル電極とで挾間し、絶縁分離膜を
介して埋置されると共ニ、その上面部に第１のコンタク
トホールヲ穿った第１の絶縁膜が形成されたセルキャパ
シタと、上記アクティブ領域の縁部からこれに近接する
セルキャパシタ側壁部に渡る領域において絶縁分離膜及
び第１のセル電極にかかり、少なくともシリコン基板に
入るよう形成されると共に上方部に第３のトレンチが配
された第２のトレンチ内に導電性ポリシリコンを埋め込
んで成るコンタクト部と、上記セルキャパシタ側の上面
部において第１のコンタクトホールを介して第２のセル
電極に接続されると共に表面部に第２の絶縁膜の形成さ
れた電極配線層と、上記第２のトレンチからアクティブ
領域にまたがると共に一部シリコン基板に入るよう形成
された上記第３のトレンチとこれに接するアクティブ領
域縁部との面部に連続して形成されたゲート絶縁膜、こ
のゲート絶縁膜上部を覆い上記電極配線層上に延在する
よう形成されたゲート電極、及びアクティブ領域に形成
された第１の拡散層と上記コンタクト部からの不純物拡
散によりシリコン基板との界面部に形成された第２の拡
散層とを含んで構成されるトランスファｒ−トトランノ
スタと、以下常法により形成きれたｒ−ト電極及び第１
の拡散層保護用の第３の絶縁膜、中間絶縁膜、第１の拡
散層上に穿たれた第２のコンタクトホールな介して上記
トランスファゲートトランジスタと接続される金属配線
層、及びパッシベーション膜とを含んで成るものである
。

特許請求の範囲記載の第２の発明は上記第１の発明の半
導体装置をＮＭする方法であって、（ａ）アクティブ領
域に近接してシリコン基板内に第１のトレンチを形成１
７、次にこれの全面を覆うように絶縁分離膜を形成し、
その面上に第１のセル電極用の第１の導電性ポリシリコ
ン、及びセルゲート用絶縁膜を順次形成し、更に第２の
セル電極用の第２の導電性ポリシリコンを埋め込む工程
、（ｈ）原試料表面を露出さげると共に上記第１のトレ
ンチ上部を平１ｆｉ化する事により第１のトレンチ内に
第１のセル電極、セルゲート絶縁！ＩＩ！及び第２のセ
ル電極とで構成さｊｌるセルキャパシタを埋置形成し、
その後、このセルキャパシタの土＋Ｍｔ　ＦＧ（（Ｋ第
１の絶縁膜を形成する１′、程、 （ｃ）上記アクティブ領域の縁部からこねに近接するセ
ルキャパシタ側壁部の第１のセル電極に渡る領域におい
て、少なくともシリロン基板内に入るように第２のトレ
ンチを杉１ア１ッ、その後これに第３の導電性ポリシリ
コンを埋め込み平１１１化するｌ二程、 （ｄＮＪ＋’、第１の絶縁膜に第１のコンタクトホール
を穿つと共にセルキャパシタ側の上面部への第４の導電
性ポリシリコンの積層及びパターニンクニより上記第１
のコンタクトホールを介して第２のセル電極と接続する
電極配線層を形成１〜、その後この表面部に第２の絶縁
膜を形成する工程、（ｅ）Ｆ記アクティブ領域の縁部か
らこれに接する第２のトレンチに渡る領域において、少
なくともシリコン基板内に入り江つ第３の導電性ポリシ
リコンがシリコン基板と接する部分を有するコンタクト
部を残すようにして第３のトレンチを形成し、ソノ後ア
クティブ領域縁部及びこの第３のトレンチ面上に連続し
てトランス７アグートトランジスタのセルゲート絶縁膜
を形成する工程、（ｆ）第５の導電性ポリシリコンで第
３のトレンチを埋め込み、その後一端が少なくともアク
ティブ領域上のゲート絶縁膜にかかると共に他端が電極
配線層」―部に延在するよう上記第５の導電性ポリシリ
コンをパターニングしてゲート電極を形成する工程、 （ｇ）上記アクティブ領域に第１の拡散層を形成し、そ
の後コンタクト部からの不純物拡散によりシリコン基板
との界面部に第２の拡散層を形成するＥ程、 （ｈ）常法により、ゲート電極及び第１の拡散層保護用
の第３の絶縁膜、中間絶縁膜、第１の拡散層上の第２の
コンタクトホール、トランスファゲートトランジスタと
の接続用の金属配線層及びパッシベーション膜を順次形
成する工 程とを含むものである。

〔作　用〕

以上のように本発明によれば、セルキャパシタをアクテ
ィブ領域に近接１７て設けられた第１のトレンチ内に絶
縁分離膜を介して埋置し、表面を平坦化する為、表面に
段差が生ずる事なく、シかも一定の占有面積で主に深さ
方向において容附の増大を図る事ができる。

また、アクティブ領域縁部からこれに近接するセルキャ
パシタ側壁部に渡る領域にて少なくともシリコン基板内
に入るよう形成された第２のトレンチ内に導電性ポリシ
リコンを埋め込みコンタクト部を形成する為、このコン
タクト部を介してトランスファＴｒとセルキャパシタと
が隣接して接続される。

さらに、同セルキャパシタ側壁部に形成された第３のト
レンチにゲート電極、ゲート絶縁膜の大部分を形成する
為、第２の拡散層と併わせてトランスファＴｒのチャネ
ルの大部分はセルキャパシタ側壁部に形成される事とな
り、同様に表面での占有面積を小さくする事ができる。

また史に、上述したようにトランスファＴｒの大）％ｌ
Ｓ　分及びセルキャパシタをシリコン基板内に埋め込む
為、上層の中間絶縁膜、金属配線層及びパッシベーショ
ン膜等の表面部は平坦化される。

〔実施例〕

以下第１図（ト）に基いて、第１の発明である半導体装
置の一実施例を詳細に説明する。なお、同図はＩＴｒ／
ＩＣ型ダイナミック半導体素子の要部断面を示している
。

同図において、１はＰ型のシリコン基板、５は素子間を
絶縁分離するフィールド酸化膜（５ｌｏｚ　）である。

また１０はセルキャパシタで、了クチイブ領域１ａに近
接して形成された深さ２〜６μｍ１縦横の幅寸法０．５
〜３μｍ程度の第１のトレンチ４内に埋置されている。

上記セルキャパシタ１０は図示する如く、導電性ポリシ
リコン（Ｎ型）から成る断面凹状の第１のセル電極７ａ
、及びシリコン窒化膜（５ｉｓＮａ　）から成る同断面
形状のセルク°−ト絶縁膜８ａ、それに導電性ポリシリ
コン（Ｎ型）を埋め込み１７て形成される第２のセル電
極９ａとにより構成されている。さらにセルキャパシタ
１０の一ト面部は、これを保護するシリコン醗化膜（８
１０，）から成る第１の絶縁膜１１が形成されており、
この第１の絶縁膜１１に開孔された第１のコンタクトホ
ール１４を介して上記第２のセル電極９息と導電性ポリ
シリコン（Ｎ型）から成る上部の′ＷＬ極配極層線層１
５接続される。また電極配線層１５の表面部はこれを保
護する為の第２の絶縁膜（ｓｔｏ、）　１７が形成され
ている。

そして、セルキャパシタ１０のアクティブ領域Ｉａ側の
側壁部には、絶縁分離膜６と第１のセル電極７ａとにか
かると共に少なくともシリコン基板１内に入るように形
成された深さ１．０μｍ程度の第２のトレンチ１２内に
導電性ポリシリコン（Ｎ＋型）を埋め込む事によりセル
キャパシタ１０と下達するトランスファＴｒ２３とを接
続するＮ＋型のコンタクト部１３ａが形成されている。

また１９はゲート絶縁膜（Ｓｉｎ、）で、アクティブ領
域１ｍの縁部と、第２のトレンチ１２上において一部シ
リコン基板１にかかるように形成されたより小寸法の第
３のトレンチ１８の面部とに連続１７て形成されている
。そして２０は導電性ポリシリコン（Ｎ型）から成るｒ
−ト電極であり、上記ゲート絶縁膜１９上部を覆うと共
に、電極配線層１５上部に延在するよう形成されている
。

また、２１はイオン打ち込みにより形成された第１の拡
散層（Ｎ＋型）であり、２２は例えば熱処理でコンタク
ト部１３ａからの不純物拡散により形成された第２の拡
散層（Ｎ＋型）である。そして、上記第１の拡散層２１
の一部上面と上記ゲート電極２０の表面部と番ｔ、とれ
らを保抑する為の第３の絶縁膜（８１０，）　２４が連
面して形成されている。

このようにトランスファＴｒ２３は、シリコン基板１．
ｆ−ト絶縁腓１９、ゲート電極２０、第１及び第２の拡
散層２１．２２を主構成とし、アクティブ領域１ａから
縦方向形成領域、即ちセルキャパシタ１０側壁部へと曲
折して小占有面積を以って形成される。

更に２５は中間絶縁膜で、２７はＡｔから成る金属配線
層（ビット線）であり第２のコンタクトホール２６を介
して第１の拡散層２１と接続される。

そして、２８は素子保膿用のパッシベーション膜である
。

次に第１図に基き、第２の発明である上記半導体装置の
製造方法について詳細に説明する。まず同図（ａ）に示
す如く、Ｐ型シリコン基板１のアクティブ領域ｉａ上に
、１００〜５ｏｏＡの薄いパッド酸化膜（８１０，）２
と５００〜２ｏｏｏＪＬのシリコン窒化膜（ＳＬｓＮｍ
　）から成る耐酸化性被膜３とを順次積層形成する。次
に同図（ｈ）のように、通常のリソグラフィーとドライ
エツチング技術を用いて、シリコン基板１の上記領域１
ａの一端に隣接させて第１のトレンチ４を形成する。な
お、この第１のトレンチ４の寸法は、深さ２〜６μｍ１
　縦。

横の幅寸法を０．５〜３μｍ程度とする。その後、アク
ティブ領域１ａ以外のシリコン基板１の全面に、これと
異導電型の不純物を打ち込みチャネルストップ領域（図
示せず）を形成する。

次いで同図（ｃ）のように全面酸化を施す。これにより
、フィールド酸化膜（Ｓｌｏｔ）５及び第１のトレンチ
４の全内面を覆う絶縁分離膜（８１０，）　６が１００
０〜７０００大形成される。なおこの工程において、フ
ィールド酸化膜５と絶縁分離膜６とを個別に形成し、そ
れらを異なる膜厚に形成する事もできる。例えば同図（
ａ）に示す工程の後、直ちにフィールド酸化膜５を形成
し、しかる後同図６）に示す工程を経て第１のトレンチ
４内に絶縁分離膜６を形成する。

この後同図（ｄ）に示す如く、全面に第１の導電性ポリ
シリコン（Ｎ型）７を１０００〜５ｏｏｏＡ被着し、そ
の上に例えばシリコン窒化膜（Ｓｌ、Ｎ４）またはシリ
コン酸化ｎ’ｌｌ　（８１０，）　ｔたはそれらの複合
膜から成るセルゲート用絶縁膜８を５０〜５００λ被着
し、更に第１のトレンチ４を埋め込むと共に上面部をも
被覆する第２の導電性ポリシリコン（Ｎ型）９を形成す
る。なお上記第２の導電性ポリシリコン９の平面部での
膜厚は、第１のトレンチ４の幅、及び絶縁分離膜６、第
１の導電性ポリシリコン７、セルｆゲート用絶縁膜８の
各膜厚で決まる。例えば第１のトレンチ４の幅が１．５
μｍ、絶縁分離膜６が帆５　Ｊｉｍ　、第１の導電性ポ
リシリコン７が０．３μｍ、セルゲート用絶縁膜８が１
００大（０，０１μｍ）の場合、残った第１のトレンチ
４の幅は１．５−２　Ｘ　（立ｊ十０．３　＋　０．１
　）＝０．−３８μｍとなる。従って、これを埋め込む
為には第２０．３８ の導電性ポリシリコン９の平面部の膜厚は　２＝　０．
１９μｍ以上あれば良い。

次に同図（θ）に示す如く、Ｉｔ　Ｉ　Ｅ法を用いて第
２の導電性ポリシリコン９、セルゲート用絶縁膜８及び
第１の導電、性ポリシリコン７を順次エツチングｊ７、
第２のセル電極９ａ、セルゲート絶縁膜８ａ及び第１の
セル電極７ａを夫々形成する。

そして、これら第１のセル電極７ａ、セルゲ−ト用縁膜
８ａ及び第２のセル電極９ａによりセルキャパシタ１０
が構成される。またこの場合、トレンチ部上面が例えば
フィールド酸化膜５の上面と略一致し且つ上記セルキャ
パシタ１０の各構成要素がトレンチ部内にのみ形成され
るようにする。

更に上記エツチング工程は、所謂エッチパック方法とし
て広く知られるもので平坦化の為の工程であり、第１及
び第２の導電性ポリシリコン７．９と材料的に異なるセ
ルゲート用絶縁膜８は、同一ガス組成または異なるガス
組成のエツチングガスを用いる事により同一チャンバ内
でエツチング処理する事ができる。その後、全面酸化に
よりトレンチ部上面にセルキャパシタ１０保護用の第１
の絶縁膜（ｓｉｎ、）　１１を３００〜３０００Ｘ形成
する。

次にセルキャパシタ１０とトランスファＴｒ２３の一端
をつなぐコンタクト部１３ａを形成する為に、前記アク
ティ！領域１ａの一端、及び絶縁分離膜６と第１のセル
電極７ａの各側壁部とにかかると共にセルゲート絶縁１
１８８　ｍを残し、目、つ少なくともシリコン基板１内
に入るようにして第２のトレンチ１２を形成した状態が
同図（ｆ）である。この第２のトレンチ１２の深さは、
セルキャパシタ１０とトランスファＴｒ２３とのコンタ
クト部１３＆の縦幅とトランスファＴｒ２３のチャネル
長を加えた深さレベルであり、例えばコンタクト部１３
の縦幅を０．５μｍ１チヤネル長を０．５μｍとすれば
１．０μｍで良い。

またこの第２のトレンチ１２の形成は、通常のホトリソ
技術を用いて行う。即ち、ホトレゾスト工程で所定の開
口部を有するレジストマスク（図示せず）を形成し、次
にこのレゾストマスクを介して絶縁分離膜（８１０，）
６を主体的にエツチングするＲＩＢ法により、上記第２
のトレンチ１２を形成する。この際、シリコン基板１や
第１のセル電極７ａは殆んどエツチングされないので、
厚い絶縁分離膜６のみを選択的にエツチングする事がで
きる。例えば、絶縁分離膜６の膜厚を０．５μｍとすれ
ば、第２のトレンチ１２は略０．５μｍ幅となる。

その後、前述した第１のトレンチ４埋め込みと同様の工
程（同図（ｄ）　、　（ｅ）の工程）により、第３の導
電性ポリシリコン（Ｎ＋型）１３を第２のトレンチ１２
に埋め込み、次いでエッチパック処理を施したのが同図
（２））である。なお、第３の導電性ポリシリコン１３
の膜厚は第２のトレンチ１２の幅寸法で決まり、例えば
０．５μｍ幅であれば乎；０．２５μｍ以上の膜厚に被
着する事により埋め込みが可能となる。

続いて同図色）に示す如く、セルキャパシタ１０の第２
のセル電極９ｍと電極配線層１５間を接続する為の第１
のコンタクトホール１４を！常のホトリソ技術を用いて
形成する。次に、第４の導電性ポリシリコン（Ｎ型）を
被着し、ホトリソ技術によりパターニングを施し電極配
線層１５を形成する。次いで全面酸化する事により、第
３の導電性ポリシリコン１３及び電極配線層１５上に、
酸化膜（Ｓｉｎ□）１６．１７を夫々形成する。なお上
記酸化膜１７は、電極配線層１５保饅用の第２の絶縁膜
を構成するもので、個別に形成する事もできる。

次に同図０）に示すように、第２のトレンチ１２のアク
ティブ領域１１側にまたがった第３のトレンチ１８を、
前述した第１のトレンチ４と同様の方法（同図（ｂ）の
工程）で形成する。この時、トランスファＴｒ２３のセ
ルキャパシタ１０とのコンタクト部（Ｎ＋Ｗ）　１３　
ａの分を第２のトレンチ１２の底部上に残した深さで形
成する。更に、パッド酸化膜２及び耐酸化性被膜３を通
常の化学的エツチング法で除去し、了クチイブ領域１ａ
と上記第３のトレンチ１８の全内面とに酸化処理を施１
〜、トランスファＴｒのり４−ト絶縁膜（Ｓｉｎ、）　
１９を形成する。

なお、上記第３のトレンチ１８の深さは、例えば第２の
トレンチ１２の深さが１．０μｍ、）ランス７アＴｒの
一端とセルキャパシタ１０とのコンタクト部１３ａの縦
幅が０．５μｍとすれば０．５μｍとなる。また、第３
のトレンチ１８の幅は第２のトレンチ１２の幅が０．５
μｍとすれば、マスク合せ余裕分を含め０．８μｍ程度
であれば良い。

そして、第５の導電性ポリシリコン（Ｎ型）を全面に被
着し第３のトレンチ１８を埋め込んだ後、通常のホトリ
ソ技術を用いてトランスファＴｒのデート電極２０を形
成し、次にイオン打ち込み、及び熱処理により第１の拡
散層（Ｎ＋型）２、及びコンタクト部（Ｎ＋型）１３ａ
からの不純物拡散による第２の拡散層（Ｎ＋型）２２と
を形成したのが同図（ｊ）である。これによりシリコン
基板１、ｆ−ト絶縁膜１９、ゲート電極２０、第１及び
第２の拡散層２１．２２を主構成とするトランスファＴ
ｒ２３が形成される事となる。

その後同図（ｋ）に示す如く、常法によりｅ−）電極２
０及び第１の拡散層２１保護用の［３の絶縁膜（５ｉｎ
ｌ）　２４を形成し、ＣＶＤ法により中間絶縁膜２５を
被着し、第１の拡散層２１とＡＡから成る金属配線層（
ビット線）２７とを接続する第２のコンタクトホール２
６を開孔し、更に金属配線層２７及びバッジベージ日ン
膜２８を形成する事によ抄図示の如き最終構造が得られ
る。ここで４゜１２．１８は夫に第１．ｆｆ１２．第３
のトレンチを示している。

なお上記ゲート電極２０は、ワード線（図示せず）及び
周辺トランゾスタと同時形成可能である。

また本実施例においては１素子型のメモリ素子を中心に
述べたが、本発明の技術的思想からすれば多素子を含ｔ
ｒダイナミックメモリ集積回路及びその製造方法への適
用も勿論可能である。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、セルキャ
パシタをアクティブ領域に近接して設けられた第１のト
レンチ内に絶縁分離膜を介Ｌ７て埋置する為、特に深さ
を増大する事により小占有面積で大容量セルキャパシタ
を形成する事ができるという効果がある。

また、トランスファＴｒの大部分を上記セルキャパシタ
に隣接して、即ちセルキャパシタのアクティブ領域側の
側壁部に形成する為、セルキャパシタの埋め込み形成と
相まってメモリセルを小占有面積に形成する事がで責る
という効果がある。

さらに、トランスファＴｒの大部分及びセルキャパシタ
をシリコン基板内に埋め込み形成する為、上層の中間絶
縁膜、金属配線層及びパッシベーション膜等の積層膜の
表面が平坦化されるので段切れが抑制でき、高信頼度化
が図れるという効果がある。

また特に製造方法の観点からすれば、メモリセルの小占
有面積化はトレンチ形成を利用するものであ抄、この為
表面の平坦性が維持されるので、ゲート電極、電極配線
層等の下層構成要素は勿論、中間絶縁膜、金属配線層等
の上層構成要素を形成する場合、ホトリソ工程において
マスク合せが容易となり、微細パターンも高精度に形成
する事ができるという効果がある。

このように本発明は、小占有面積で大容量セルキャパシ
タを得る事ができるので、Ｓ／Ｎ比及びａ線防御に優れ
たＩＭビット以上の超高密度のメイナ文ツクメモリＬＬ
ＳＩ及びその製造方法に広く適用でき、更に１６Ｍピッ
）、６４Ｍビット等の超大容量メモリＬＬＳＩをも実現
する事ができるものであり、極めて高い工業的利用価値
を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の説明図、第２図は領域、４
・・・第１のトレンチ、５・・・フィールＦ酸化膜（８
１０，）、６・・・絶縁分離膜（ＳｔＯ□）、７・・・
第１の導電性ポリシリコン（Ｎ型）、７ａ・・・第１の
セル電極、８・・・セルゲート用絶縁膜（５１８Ｎ４　
）、８ａ・・・セルゲート絶縁膜（５１ｓＮ＜　）、９
・・・第２の導電性ポリシリコン（Ｎ型）、９ａ・・・
第２のセル電極、１０・・・セルキャパシタ、１１・・
・第１の絶縁膜（Ｓｌｙ、）、１２・・・第２のトレン
チ、１３・・・第３の導電性ポリシリコン（Ｎ”ｍ　）
　、１３　［−コンタクト部（Ｎ＋型）、１４・・・第
１のコンタクトホール、１５・・・電極配線層、１７・
・・第２の絶縁膜（８１０，）、１８・・・第３のトレ
ンチ、１９・・・ゲート絶縁膜（８１０，）、２ｏ・・
・ゲート電極、２１・・・第１の拡散層（Ｎ＋型）、２
２・・・第２の拡散層（Ｎ型）、２３・・・トランスフ
ァゲートトランジスタ、２４・・・第３の絶縁膜（８１
０，）、２５・・・中間絶縁膜、２６・・・第２のコン
タクトホール、２７・・・金属配線層（Ａｔ）、２８・
・・バッジベージ日ン膜。 特許出願人　沖電気工業株式会社 Ｌ身回ｎ搬−ｅ目Ｍ Ａ＼％−ｎＶｌすに１０し 手続補正書 昭和６１年７月１８日

Claims (2)

【特許請求の範囲】
1. 　（１）１トランジスタ１キャパシタ型の半導体メモリ
   素子を有する半導体装置において、アクティブ領域に近
   接してシリコン基板内に形成した第１のトレンチ内にセ
   ルゲート絶縁膜を外面部の第１のセル電極及び内部の第
   ２のセル電極とで挾間し絶縁分離膜を介して埋置される
   と共にその上面部に第１のコンタクトホールを穿つた第
   １の絶縁膜が形成されたセルキャパシタと、上記アクテ
   ィブ領域の縁部からこれに近接するセルキャパシタ側壁
   部に渡る領域において絶縁分離膜及び第１のセル電極に
   かかり、少なくともシリコン基板に入るよう形成される
   と共に上方部に第３のトレンチが配された第２のトレン
   チ内に導電性ポリシリコンを埋め込んで成るコンタクト
   部と、上記セルキャパシタ側の上面部において第１のコ
   ンタクトホールを介して第２のセル電極に接続されると
   共に表面部に第２の絶縁膜の形成された電極配線層と、
   上記第２のトレンチからアクティブ領域に渡る領域にお
   いて一部シリコン基板に入るよう形成された上記第３の
   トレンチとこれに接するアクティブ領域縁部との面部に
   連続して形成されたゲート絶縁膜、このゲート絶縁膜上
   部を覆い上記電極配線層上に延在するよう形成されたゲ
   ート電極、及びアクティブ領域に形成された第１の拡散
   層と上記コンタクト部からの不純物拡散によりシリコン
   基板との界面部に形成された第２の拡散層とを含んで構
   成されるトランスフアゲートトランジスタと、以下常法
   により形成されたゲート電極及び第１の拡散層保護用の
   第３の絶縁膜、中間絶縁膜、第１の拡散層上に穿たれた
   第２のコンタクトホールを介して上記トランスフアゲー
   トトランジスタと接続される金属配線層、及びパッシベ
   ーション膜とを含む事を特徴とする半導体装置。
2. 　（２）１トランジスタ１キャパシタ型の半導体メモリ
   素子を有する半導体装置の製造方法において、（ａ）ア
   クティブ領域に近接してシリコン基板内に第１のトレン
   チを形成し、次にこの全面を覆うように絶縁分離膜を形
   成し、その面上に第１のセル電極用の第１の導電性ポリ
   シリコン、及びセルゲート用絶縁膜を順次形成し、更に
   第２のセル電極用の第２の導電性ポリシリコンを埋め込
   む工程、（ｂ）上記絶縁分離膜形成後の試料表面を露出
   させると共に上記第１のトレンチ上部を平坦化する事に
   より第１のトレンチ内に第１のセル電極、セルゲート絶
   縁膜及び第２のセル電極とで構成されるセルキャパシタ
   を埋置形成し、その後このセルキャパシタの上面部に第
   １の絶縁膜を形成する工程、 （ｃ）上記アクティブ領域の縁部からこれに近接するセ
   ルキャパシタ側壁部の第１のセル電極に渡る領域におい
   て、少なくともシリコン基板内に入るように第２のトレ
   ンチを形成し、その後これに第３の導電性ポリシリコン
   を埋め込み平坦化する工程、 （ｄ）上記第１の絶縁膜に第１のコンタクトホールを穿
   つと共にセルキャパシタ側の上面部への第４の導電性ポ
   リシリコンの積層及びパターニングにより上記第１のコ
   ンタクトホールを介して第２のセル電極と接続する電極
   配線層を形成し、その後この表面部に第２の絶縁膜を形
   成する工程、（ｅ）上記アクティブ領域の縁部からこれ
   に接する第２のトレンチに渡る領域において、少なくと
   もシリコン基板内に入り且つ第３の導電性ポリシリコン
   がシリコン基板と接する部分を有するコンタクト部を残
   すようにして第３のトレンチを形成し、その後アクティ
   ブ領域縁部及びこの第３のトレンチの面部に連続してト
   ランスファゲートトランジスタのセルゲート絶縁膜を形
   成する工程、（ｆ）第５の導電性ポリシリコンで第３の
   トレンチを埋め込み、その後一端が少なくともアクティ
   ブ領域上のゲート絶縁膜にかかると共に他端が電極配線
   層上部に延在するよう上記第５の導電性ポリシリコンを
   パターニングしてゲート電極を形成する工程、 （ｇ）上記アクティブ領域に第１の拡散層を形成し、そ
   の後コンタクト部からの不純物拡散によりシリコン基板
   との界面部に第２の拡散層を形成する工程、 （ｈ）常法により、ゲート電極及び第１の拡散層保護用
   の第３の絶縁膜、中間絶縁膜、第１の拡散層上の第２の
   コンタクトホール、トランスファゲートトランジスタと
   の接続用の金属配線層及びパッシベーション膜を順次形
   成する工程 とを含む事を特徴とする半導体装置の製造方法。