JPH0760859B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0760859B2 JPH0760859B2 JP60257655A JP25765585A JPH0760859B2 JP H0760859 B2 JPH0760859 B2 JP H0760859B2 JP 60257655 A JP60257655 A JP 60257655A JP 25765585 A JP25765585 A JP 25765585A JP H0760859 B2 JPH0760859 B2 JP H0760859B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に関し、特に１ト
ランジスタ１キヤパシタ型（以後、1Tr/1C型と略称す
る）ダイナミツク半導体及びその製造方法に係る。
ランジスタ１キヤパシタ型（以後、1Tr/1C型と略称す
る）ダイナミツク半導体及びその製造方法に係る。
半導体メモリ素子において、１素子型の所謂1Tr/1C型ダ
イナミツク半導体メモリセルは構成が簡単な為、高密度
化を図る上で有効である。ところで高密度化する上で、
シユリンク（比例縮小則）に伴うセルキヤパシタCsの減
少は、S/N比の低下やα線によるソフトエラー等の問題
を招く事から、これを回避する為により小さい平面占有
面積で高い容量を維持する各種の提案がなされている。
イナミツク半導体メモリセルは構成が簡単な為、高密度
化を図る上で有効である。ところで高密度化する上で、
シユリンク（比例縮小則）に伴うセルキヤパシタCsの減
少は、S/N比の低下やα線によるソフトエラー等の問題
を招く事から、これを回避する為により小さい平面占有
面積で高い容量を維持する各種の提案がなされている。
第１の提案としては、例えば特公昭59−130430号公報に
示されるように、セルゲート絶縁膜にシリコン窒化膜
（Si3N4,比誘導率;6〜８）などの高誘電体膜を用いる方
法がある。また第２の提案としては、例えば特公昭58−
10864号公報に示されるスタツクドセルに関するものが
ある。更に、セルキヤパシタを基板表面に形成された溝
内に形成する例として、特公昭58−56266号公報に示さ
れる第３の提案がある。
示されるように、セルゲート絶縁膜にシリコン窒化膜
（Si3N4,比誘導率;6〜８）などの高誘電体膜を用いる方
法がある。また第２の提案としては、例えば特公昭58−
10864号公報に示されるスタツクドセルに関するものが
ある。更に、セルキヤパシタを基板表面に形成された溝
内に形成する例として、特公昭58−56266号公報に示さ
れる第３の提案がある。
以下、第２図に基き上記スタツクドセルの製造方法を説
明する。まず同図（ａ）に示す如く、Ｐ型の半導体基板
１上に素子分離用のフイールド酸化膜２を形成し、次に
トランスフアゲートトランジスタ（以後、トランスフア
Trと略称する）のゲート絶縁膜３、ゲート電極４、及び
ワード線５を夫々形成した後、N+型の第１及び第２の拡
散層6a,6bを形成する。次に同図（ｂ）の如く、層間絶
縁膜７を形成した後、周知のホトリソ技術によりセルキ
ヤパシタとの接続用の第１のコンタクトホール８を形成
する。
明する。まず同図（ａ）に示す如く、Ｐ型の半導体基板
１上に素子分離用のフイールド酸化膜２を形成し、次に
トランスフアゲートトランジスタ（以後、トランスフア
Trと略称する）のゲート絶縁膜３、ゲート電極４、及び
ワード線５を夫々形成した後、N+型の第１及び第２の拡
散層6a,6bを形成する。次に同図（ｂ）の如く、層間絶
縁膜７を形成した後、周知のホトリソ技術によりセルキ
ヤパシタとの接続用の第１のコンタクトホール８を形成
する。
その後同図（ｃ）の如く、セル下部電極９を形成し上記
第２の拡散層6bとの接続を行う。そして同図（ｄ）に示
す如く、周知のホトリソ技術によりセルゲート絶縁膜10
及びセル上部電極11とを順次形成する。また、これによ
りセルキヤパシタが構成される。次いで同図（ａ）のよ
うに、中間絶縁膜12を形成した後、ホトリソ技術により
ビツト線14との接続用の第２のコンタクトホール13を形
成し、その後ビツト線14を形成する。
第２の拡散層6bとの接続を行う。そして同図（ｄ）に示
す如く、周知のホトリソ技術によりセルゲート絶縁膜10
及びセル上部電極11とを順次形成する。また、これによ
りセルキヤパシタが構成される。次いで同図（ａ）のよ
うに、中間絶縁膜12を形成した後、ホトリソ技術により
ビツト線14との接続用の第２のコンタクトホール13を形
成し、その後ビツト線14を形成する。
しかしながら、上述したセル構造では高密度化を達成す
る上で、小面積、大容量のセルキヤパシタを得る事が困
難だという問題がある。
る上で、小面積、大容量のセルキヤパシタを得る事が困
難だという問題がある。
以下、この点について第３図を基に説明する。図中L1は
セルキヤパシタ形成可能領域の幅寸法を示し、上記構造
ではこの寸法を広げる事には限界がある。即ち図中左端
では、ビツト線14との結線用の第２のコンタクトホール
13のエツジ部との距離L2において、これを１μｍルール
でのマスクズレ余裕0.5μｍ、及びゲート電極４を覆う
層間絶縁膜７とビツト線14との耐圧で決まる膜厚0.2μ
ｍを加算した距離0.7μｍより狭める事はできない。
セルキヤパシタ形成可能領域の幅寸法を示し、上記構造
ではこの寸法を広げる事には限界がある。即ち図中左端
では、ビツト線14との結線用の第２のコンタクトホール
13のエツジ部との距離L2において、これを１μｍルール
でのマスクズレ余裕0.5μｍ、及びゲート電極４を覆う
層間絶縁膜７とビツト線14との耐圧で決まる膜厚0.2μ
ｍを加算した距離0.7μｍより狭める事はできない。
また右端は、ワード線５のエツジ部と折り返しセルのワ
ード線5aとの距離L3は、ビツト線等の段切れを抑制する
為の最小寸法として1.0μｍ程度を要し、この為右方へ
の拡張も制限される。なお図中、第２図との相当個所に
は同一符号を付してある。
ード線5aとの距離L3は、ビツト線等の段切れを抑制する
為の最小寸法として1.0μｍ程度を要し、この為右方へ
の拡張も制限される。なお図中、第２図との相当個所に
は同一符号を付してある。
上述したような両端部における制約があるので、セル占
有面積を一定にしてセルキヤパシタの容量増加を図る為
に、三次元的効果を生かしゲート電極４及びワード線５
を厚くしてそれらの側面部でセルゲート絶縁膜10の面積
を増加しようとすると、ビツト線14との結線用の第２の
コンタクトホール13の段差が大きくなり、ビツト線14に
段切れが生じその形成が困難となる。
有面積を一定にしてセルキヤパシタの容量増加を図る為
に、三次元的効果を生かしゲート電極４及びワード線５
を厚くしてそれらの側面部でセルゲート絶縁膜10の面積
を増加しようとすると、ビツト線14との結線用の第２の
コンタクトホール13の段差が大きくなり、ビツト線14に
段切れが生じその形成が困難となる。
従つて本発明は、以上述べたようにセル占有面積を一定
にした場合のセルキヤパシタの容量を増加する事が困難
であるという問題を解消し、小占有面積で大容量化を実
現する高密度ダイナミツク半導体メモリセルを具備した
半導体装置及びその製造方法を提供する事を目的とす
る。
にした場合のセルキヤパシタの容量を増加する事が困難
であるという問題を解消し、小占有面積で大容量化を実
現する高密度ダイナミツク半導体メモリセルを具備した
半導体装置及びその製造方法を提供する事を目的とす
る。
特許請求の範囲記載の第１の発明の半導体装置は、アク
テイブ領域に近接してシリコン基板内に形成した第１の
トレンチ内にセルゲート絶縁膜を外面部の第１のセル電
極及び内部の第２のセル電極とで挾間し、絶縁分離膜を
介して埋置されると共に、その上面部に第１のコンタク
トホールを穿つた第１の絶縁膜が形成されたセルキヤパ
シタと、上記アクテイブ領域の縁部からこれに近接する
セルキヤパシタ側壁部に渡る領域において絶縁分離膜及
び第１のセル電極にかかり、少なくともシリコン基板に
入るよう形成されると共に上方部に第３のトレンチが配
された第２のトレンチ内に導電性ポリシリコンを埋め込
んで成るコンタクト部と、上記セルキヤパシタ側の上面
部において第１のコンタクトホールを介して第２のセル
電極に接続されると共に表面部に第２の絶縁膜の形成さ
れた電極配線層と、上記第２のトレンチからアクテイブ
領域にまたがると共に一部シリコン基板に入るよう形成
された上記第３のトレンチとこれに接するアクテイブ領
域縁部との面部に連続して形成されたゲート絶縁膜、こ
のゲート絶縁膜上部を覆い上記電極配線層上に延在する
よう形成されたゲート電極、及びアクテイブ領域に形成
された第１の拡散層と上記コンタクト部からの不純物拡
散によりシリコン基板との界面部に形成された第２の拡
散層とを含んで構成されるトランスフアゲートトランジ
スタと、以下常法により形成されたゲート電極及び第１
の拡散層保護用の第３の絶縁膜、中間絶縁膜、第１の拡
散層上に穿たれた第２のコンタクトホールを介して上記
トランスフアゲートトランジスタと接続される金属配線
層、及びパツシベーシヨン膜とを含んで成るものであ
る。
テイブ領域に近接してシリコン基板内に形成した第１の
トレンチ内にセルゲート絶縁膜を外面部の第１のセル電
極及び内部の第２のセル電極とで挾間し、絶縁分離膜を
介して埋置されると共に、その上面部に第１のコンタク
トホールを穿つた第１の絶縁膜が形成されたセルキヤパ
シタと、上記アクテイブ領域の縁部からこれに近接する
セルキヤパシタ側壁部に渡る領域において絶縁分離膜及
び第１のセル電極にかかり、少なくともシリコン基板に
入るよう形成されると共に上方部に第３のトレンチが配
された第２のトレンチ内に導電性ポリシリコンを埋め込
んで成るコンタクト部と、上記セルキヤパシタ側の上面
部において第１のコンタクトホールを介して第２のセル
電極に接続されると共に表面部に第２の絶縁膜の形成さ
れた電極配線層と、上記第２のトレンチからアクテイブ
領域にまたがると共に一部シリコン基板に入るよう形成
された上記第３のトレンチとこれに接するアクテイブ領
域縁部との面部に連続して形成されたゲート絶縁膜、こ
のゲート絶縁膜上部を覆い上記電極配線層上に延在する
よう形成されたゲート電極、及びアクテイブ領域に形成
された第１の拡散層と上記コンタクト部からの不純物拡
散によりシリコン基板との界面部に形成された第２の拡
散層とを含んで構成されるトランスフアゲートトランジ
スタと、以下常法により形成されたゲート電極及び第１
の拡散層保護用の第３の絶縁膜、中間絶縁膜、第１の拡
散層上に穿たれた第２のコンタクトホールを介して上記
トランスフアゲートトランジスタと接続される金属配線
層、及びパツシベーシヨン膜とを含んで成るものであ
る。
特許請求の範囲記載の第２の発明は上記第１の発明の半
導体装置を製造する方法であつて、 （ａ）アクテイブ領域に近接してシリコン基板内に第１
のトレンチを形成し、次にこれの全面を覆うように絶縁
分離膜を形成し、その面上に第１のセル電極用の第１の
導電性ポリシリコン、及びセルゲート用絶縁膜を順次形
成し、更に第２のセル電極用の第２の導電性ポリシリコ
ンを埋め込む工程、 （ｂ）原試料表面を露出させると共に上記第１のトレン
チ上部を平坦化する事により第１のトレンチ内に第１の
セル電極、セルゲート絶縁膜及び第２のセル電極とで構
成されるセルキヤパシタを埋置形成し、その後、このセ
ルキヤパシタの上面部に第１の絶縁膜を形成する工程、 （ｃ）上記アクテイブ領域の縁部からこれに近接するセ
ルキヤパシタ側壁部の第１のセル電極に渡る領域におい
て、少なくともシリコン基板内に入るように第２のトレ
ンチを形成し、その後これに第３の導電性ポリシリコン
を埋め込み平坦化する工程、 （ｄ）上記第１の絶縁膜に第１のコンタクトホールを穿
つと共にセルキヤパシタ側の上面部への第４の導電性ポ
リシリコンの積層及びパターニングにより上記第１のコ
ンタクトホールを介して第２のセル電極と接続する電極
配線層を形成し、その後この表面部に第２の絶縁膜を形
成する工程、 （ｅ）上記アクテイブ領域の縁部からこれに接する第２
のトレンチに渡る領域において、少なくともシリコン基
板内に入り且つ第３の導電性ポリシリコンがシリコン基
板と接する部分を有するコンタクト部を残すようにして
第３のトレンチを形成し、その後アクテイブ領域縁部及
びこの第３のトレンチ面上に連続してトランスフアゲー
トトランジスタのセルゲート絶縁膜を形成する工程、 （ｆ）第５の導電性ポリシリコンで第３のトレンチを埋
め込み、その後一端が少なくともアクテイブ領域上のゲ
ート絶縁膜にかかると共に他端が電極配線層上部に延在
するよう上記第５の導電性ポリシリコンをパターニング
してゲート電極を形成する工程、 （ｇ）上記アクテイブ領域に第１の拡散層を形成し、そ
の後コンタクト部からの不純物拡散によりシリコン基板
との界面部に第２の拡散層を形成する工程、 （ｈ）常法により、ゲート電極及び第１の拡散層保護用
の第３の絶縁膜、中間絶縁膜、第１の拡散層上の第２の
コンタクトホール、トランスフアゲートトランジスタと
の接続用の金属配線層及びパツシベーシヨン膜を順次形
成する工程 とを含むものである。
導体装置を製造する方法であつて、 （ａ）アクテイブ領域に近接してシリコン基板内に第１
のトレンチを形成し、次にこれの全面を覆うように絶縁
分離膜を形成し、その面上に第１のセル電極用の第１の
導電性ポリシリコン、及びセルゲート用絶縁膜を順次形
成し、更に第２のセル電極用の第２の導電性ポリシリコ
ンを埋め込む工程、 （ｂ）原試料表面を露出させると共に上記第１のトレン
チ上部を平坦化する事により第１のトレンチ内に第１の
セル電極、セルゲート絶縁膜及び第２のセル電極とで構
成されるセルキヤパシタを埋置形成し、その後、このセ
ルキヤパシタの上面部に第１の絶縁膜を形成する工程、 （ｃ）上記アクテイブ領域の縁部からこれに近接するセ
ルキヤパシタ側壁部の第１のセル電極に渡る領域におい
て、少なくともシリコン基板内に入るように第２のトレ
ンチを形成し、その後これに第３の導電性ポリシリコン
を埋め込み平坦化する工程、 （ｄ）上記第１の絶縁膜に第１のコンタクトホールを穿
つと共にセルキヤパシタ側の上面部への第４の導電性ポ
リシリコンの積層及びパターニングにより上記第１のコ
ンタクトホールを介して第２のセル電極と接続する電極
配線層を形成し、その後この表面部に第２の絶縁膜を形
成する工程、 （ｅ）上記アクテイブ領域の縁部からこれに接する第２
のトレンチに渡る領域において、少なくともシリコン基
板内に入り且つ第３の導電性ポリシリコンがシリコン基
板と接する部分を有するコンタクト部を残すようにして
第３のトレンチを形成し、その後アクテイブ領域縁部及
びこの第３のトレンチ面上に連続してトランスフアゲー
トトランジスタのセルゲート絶縁膜を形成する工程、 （ｆ）第５の導電性ポリシリコンで第３のトレンチを埋
め込み、その後一端が少なくともアクテイブ領域上のゲ
ート絶縁膜にかかると共に他端が電極配線層上部に延在
するよう上記第５の導電性ポリシリコンをパターニング
してゲート電極を形成する工程、 （ｇ）上記アクテイブ領域に第１の拡散層を形成し、そ
の後コンタクト部からの不純物拡散によりシリコン基板
との界面部に第２の拡散層を形成する工程、 （ｈ）常法により、ゲート電極及び第１の拡散層保護用
の第３の絶縁膜、中間絶縁膜、第１の拡散層上の第２の
コンタクトホール、トランスフアゲートトランジスタと
の接続用の金属配線層及びパツシベーシヨン膜を順次形
成する工程 とを含むものである。
以上のように本発明によれば、セルキヤパシタをアクテ
イブ領域に近接して設けられた第１のトレンチ内に絶縁
分離膜を介して埋置し、表面を平坦化する為、表面に段
差が生ずる事なく、しかも一定の占有面積で主に深さ方
向において容量の増大を図る事ができる。
イブ領域に近接して設けられた第１のトレンチ内に絶縁
分離膜を介して埋置し、表面を平坦化する為、表面に段
差が生ずる事なく、しかも一定の占有面積で主に深さ方
向において容量の増大を図る事ができる。
また、アクテイブ領域縁部からこれに近接するセルキヤ
パシタ側壁部に渡る領域にて少なくともシリコン基板内
に入るよう形成された第２のトレンチ内に導電性ポリシ
リコンを埋め込みコンタクト部を形成する為、このコン
タクト部を介してトランスフアTrとセルキヤパシタとが
隣接して接続される。
パシタ側壁部に渡る領域にて少なくともシリコン基板内
に入るよう形成された第２のトレンチ内に導電性ポリシ
リコンを埋め込みコンタクト部を形成する為、このコン
タクト部を介してトランスフアTrとセルキヤパシタとが
隣接して接続される。
さらに、同セルキヤパシタ側壁部に形成された第３のト
レンチにゲート電極、ゲート絶縁膜の大部分を形成する
為、第２の拡散層と併わせてトランスフアTrのチヤネル
の大部分はセルキヤパシタ側壁部に形成される事とな
り、同様に表面での占有面積を小さくする事ができる。
レンチにゲート電極、ゲート絶縁膜の大部分を形成する
為、第２の拡散層と併わせてトランスフアTrのチヤネル
の大部分はセルキヤパシタ側壁部に形成される事とな
り、同様に表面での占有面積を小さくする事ができる。
また更に、上述したようにトランスフアTrの大部分及び
セルキヤパシタをシリコン基板内に埋め込む為、上層の
中間絶縁膜、金属配線層及びパツシベーシヨン膜等の表
面部は平坦化される。
セルキヤパシタをシリコン基板内に埋め込む為、上層の
中間絶縁膜、金属配線層及びパツシベーシヨン膜等の表
面部は平坦化される。
以下第１図（ｋ）に基いて、第１の発明である半導体装
置の一実施例を詳細に説明する。なお、同図は1Tr/1C型
ダイナミツク半導体素子の要部断面を示している。
置の一実施例を詳細に説明する。なお、同図は1Tr/1C型
ダイナミツク半導体素子の要部断面を示している。
同図において、１はＰ型のシリコン基板、５は素子間を
絶縁分離するフイールド酸化膜（SiO2）である。また10
はセルキヤパシタで、アクテイブ領域1aに近接して形成
された深さ２〜６μｍ、縦横の幅寸法0.5〜３μｍ程度
の第１のトレンチ４内に埋置されている。
絶縁分離するフイールド酸化膜（SiO2）である。また10
はセルキヤパシタで、アクテイブ領域1aに近接して形成
された深さ２〜６μｍ、縦横の幅寸法0.5〜３μｍ程度
の第１のトレンチ４内に埋置されている。
上記セルキヤパシタ10は図示する如く、導電性ポリシリ
コン（Ｎ型）から成る断面凹状の第１のセル電極7a、及
びシリコン窒化膜（Si3N4）から成る同断面形状のセル
ゲート絶縁膜8a、それに導電性ポリシリコン（Ｎ型）を
埋め込みして形成される第２のセル電極9aとにより構成
されている。さらにセルキヤパシタ10の上面部は、これ
を保護するシリカン酸化膜（SiO2）から成る第１の絶縁
膜11が形成されており、この第１の絶縁膜11に開孔され
た第１のコンタクトホール14を介して上記第２のセル電
極9aと導電性ポリシリコン（Ｎ型）から成る上部の電極
配線層15とが接続される。また電極配線層15の表面部は
これを保護する為の第２の絶縁膜（SiO2）17が形成され
ている。
コン（Ｎ型）から成る断面凹状の第１のセル電極7a、及
びシリコン窒化膜（Si3N4）から成る同断面形状のセル
ゲート絶縁膜8a、それに導電性ポリシリコン（Ｎ型）を
埋め込みして形成される第２のセル電極9aとにより構成
されている。さらにセルキヤパシタ10の上面部は、これ
を保護するシリカン酸化膜（SiO2）から成る第１の絶縁
膜11が形成されており、この第１の絶縁膜11に開孔され
た第１のコンタクトホール14を介して上記第２のセル電
極9aと導電性ポリシリコン（Ｎ型）から成る上部の電極
配線層15とが接続される。また電極配線層15の表面部は
これを保護する為の第２の絶縁膜（SiO2）17が形成され
ている。
そして、セルキヤパシタ10のアクテイブ領域1a側の側壁
部には、絶縁分離膜６と第１のセル電極7aとにかかると
共に少なくともシリコン基板１内に入るように形成され
た深さ1.0μｍ程度の第２のトレンチ12内に導電性ポリ
シリコン（N+型）を埋め込む事によりセルキヤパシタ10
と下述するトランスフアTr23とを接続するN+型のコンタ
クト部13aが形成されている。
部には、絶縁分離膜６と第１のセル電極7aとにかかると
共に少なくともシリコン基板１内に入るように形成され
た深さ1.0μｍ程度の第２のトレンチ12内に導電性ポリ
シリコン（N+型）を埋め込む事によりセルキヤパシタ10
と下述するトランスフアTr23とを接続するN+型のコンタ
クト部13aが形成されている。
また19はゲート絶縁膜（SiO2）で、アクテイブ領域1aの
縁部と、第２のトレンチ12上において一部シリコン基板
１にかかるように形成されたより小寸法の第３のトレン
チ18の面部とに連続して形成されている。そして20は導
電性ポリシリコン（Ｎ型）から成るゲート電極であり、
上記ゲート絶縁膜19上部を覆うと共に、電極配線層15上
部に延在するよう形成されている。
縁部と、第２のトレンチ12上において一部シリコン基板
１にかかるように形成されたより小寸法の第３のトレン
チ18の面部とに連続して形成されている。そして20は導
電性ポリシリコン（Ｎ型）から成るゲート電極であり、
上記ゲート絶縁膜19上部を覆うと共に、電極配線層15上
部に延在するよう形成されている。
また、21はイオン打ち込みにより形成された第１の拡散
層（N+型）であり、22は例えば熱処理でコンタクト部13
aからの不純物拡散により形成された第２の拡散層（N+
型）である。そして、上記第１の拡散層21の一部上面と
上記ゲート電極20の表面部とは、これらを保護する為の
第３の絶縁膜（SiO2）24が連面して形成されている。
層（N+型）であり、22は例えば熱処理でコンタクト部13
aからの不純物拡散により形成された第２の拡散層（N+
型）である。そして、上記第１の拡散層21の一部上面と
上記ゲート電極20の表面部とは、これらを保護する為の
第３の絶縁膜（SiO2）24が連面して形成されている。
このようにトランスフアTr23は、シリコン基板１、ゲー
ト絶縁膜19、ゲート電極20、第１及び第２の拡散層21,2
2を主構成とし、アクテイブ領域1aから縦方向形成領
域、即ちセルキヤパシタ10側壁部へと曲折して小占有面
積を以つて形成される。
ト絶縁膜19、ゲート電極20、第１及び第２の拡散層21,2
2を主構成とし、アクテイブ領域1aから縦方向形成領
域、即ちセルキヤパシタ10側壁部へと曲折して小占有面
積を以つて形成される。
更に25は中間絶縁膜で、27はAlから成る金属配線層（ビ
ツト線）であり第２のコンタクトホール26を介して第１
の拡散層21と接続される。そして、28は素子保護用のパ
ツシベーシヨン膜である。
ツト線）であり第２のコンタクトホール26を介して第１
の拡散層21と接続される。そして、28は素子保護用のパ
ツシベーシヨン膜である。
次に第１図に基き、第２の発明である上記半導体装置の
製造方法について詳細に説明する。まず同図（ａ）に示
す如く、Ｐ型シリコン基板１のアクテイブ領域1a上に、
100〜500Åの薄いパツド酸化膜（SiO2）２と500〜2000
Åのシリコン窒化膜（Si3N4）から成る耐酸化性被膜３
とを順次積層形成する。次に同図（ｂ）のように、通常
のリソグラフイーとドライエツチング技術を用いて、シ
リコン基板１の上記領域1aの一端に隣接させて第１のト
レンチ４を形成する。なお、この第１のトレンチ４の寸
法は、深さ２〜６μｍ、縦，横の幅寸法を0.5〜３μｍ
程度とする。その後、アクテイブ領域1a以外のシリコン
基板１の全面に、これと異導電型の不純物を打ち込みチ
ヤネルストツプ領域（図示せず）を形成する。
製造方法について詳細に説明する。まず同図（ａ）に示
す如く、Ｐ型シリコン基板１のアクテイブ領域1a上に、
100〜500Åの薄いパツド酸化膜（SiO2）２と500〜2000
Åのシリコン窒化膜（Si3N4）から成る耐酸化性被膜３
とを順次積層形成する。次に同図（ｂ）のように、通常
のリソグラフイーとドライエツチング技術を用いて、シ
リコン基板１の上記領域1aの一端に隣接させて第１のト
レンチ４を形成する。なお、この第１のトレンチ４の寸
法は、深さ２〜６μｍ、縦，横の幅寸法を0.5〜３μｍ
程度とする。その後、アクテイブ領域1a以外のシリコン
基板１の全面に、これと異導電型の不純物を打ち込みチ
ヤネルストツプ領域（図示せず）を形成する。
次いで同図（ｃ）のように全面酸化を施す。これによ
り、フイールド酸化膜（SiO2）５及び第１のトレンチ４
の全内面を覆う絶縁分離膜（SiO2）６が1000〜7000Å形
成される。なおこの工程において、フイールド酸化膜５
と絶縁分離膜６とを個別に形成し、それらを異なる膜厚
に形成する事もできる。例えば同図（ａ）に示す工程の
後、直ちにフイールド酸化膜５を形成し、しかる後同図
（ｂ）に示す工程を経て第１のトレンチ４内に絶縁分離
膜６を形成する。
り、フイールド酸化膜（SiO2）５及び第１のトレンチ４
の全内面を覆う絶縁分離膜（SiO2）６が1000〜7000Å形
成される。なおこの工程において、フイールド酸化膜５
と絶縁分離膜６とを個別に形成し、それらを異なる膜厚
に形成する事もできる。例えば同図（ａ）に示す工程の
後、直ちにフイールド酸化膜５を形成し、しかる後同図
（ｂ）に示す工程を経て第１のトレンチ４内に絶縁分離
膜６を形成する。
この後同図（ｄ）に示す如く、全面に第１の導電性ポリ
シリコン（Ｎ型）７を1000〜5000Å被着し、その上に例
えばシリコン窒化膜（Si3N4）またはシリコン酸化膜（S
iO2）またはそれらの複合膜から成るセルゲート用絶縁
膜８を50〜500Å被着し、更に第１のトレンチ４を埋め
込むと共に上面部をも被覆する第２の導電性ポリシリコ
ン（Ｎ型）９を形成する。なお上記第２の導電性ポリシ
リコン９の平面部での膜厚は、第１のトレンチ４の幅、
及び絶縁分離膜６、第１の導電性ポリシリコン７、セル
ゲート用絶縁膜８の各膜厚で決まる。例えば第１のトレ
ンチ４の幅が1.5μｍ、絶縁分離膜６が0.5μｍ、第１の
導電性ポリシリコン７が0.3μｍ、セルゲート用絶縁膜
８が100Å（0.01μｍ）の場合、残つた第１のトレンチ
４の幅は となる。従つて、これを埋め込む為には第２の導電性ポ
リシリコン９の平面部の膜厚は 以上あれば良い。
シリコン（Ｎ型）７を1000〜5000Å被着し、その上に例
えばシリコン窒化膜（Si3N4）またはシリコン酸化膜（S
iO2）またはそれらの複合膜から成るセルゲート用絶縁
膜８を50〜500Å被着し、更に第１のトレンチ４を埋め
込むと共に上面部をも被覆する第２の導電性ポリシリコ
ン（Ｎ型）９を形成する。なお上記第２の導電性ポリシ
リコン９の平面部での膜厚は、第１のトレンチ４の幅、
及び絶縁分離膜６、第１の導電性ポリシリコン７、セル
ゲート用絶縁膜８の各膜厚で決まる。例えば第１のトレ
ンチ４の幅が1.5μｍ、絶縁分離膜６が0.5μｍ、第１の
導電性ポリシリコン７が0.3μｍ、セルゲート用絶縁膜
８が100Å（0.01μｍ）の場合、残つた第１のトレンチ
４の幅は となる。従つて、これを埋め込む為には第２の導電性ポ
リシリコン９の平面部の膜厚は 以上あれば良い。
次に同図（ｅ）に示す如く、RIE法を用いて第２の導電
性ポリシリコン９、セルゲート用絶縁膜８及び第１の導
電性ポリシリコン７を順次エツチングし、第２のセル電
極9a、セルゲート絶縁膜8a及び第１のセル電極7aを夫々
形成する。
性ポリシリコン９、セルゲート用絶縁膜８及び第１の導
電性ポリシリコン７を順次エツチングし、第２のセル電
極9a、セルゲート絶縁膜8a及び第１のセル電極7aを夫々
形成する。
そして、これら第１のセル電極7a、セルゲート絶縁膜8a
及び第２のセル電極9aによりセルキヤパシタ10が構成さ
れる。またこの場合、トレンチ部上面が例えばフイール
ド酸化膜５の上面と略一致し且つ上記セルキヤパシタ10
の各構成要素がトレンチ部内にのみ形成されるようにす
る。更に上記エツチング工程は、所謂エツチバツク方法
として広く知られるもので平坦化の為の工程であり、第
１及び第２の導電性ポリシリコン7,9と材料的に異なる
セルゲート用絶縁膜８は、同一ガス組成または異なるガ
ス組成のエツチングガスを用いる事により同一チヤンバ
内でエツチング処理する事ができる。その後、全面酸化
によりトレンチ部上面にセルキヤパシタ10保護用の第１
の絶縁膜（SiO2）11を300〜3000Å形成する。
及び第２のセル電極9aによりセルキヤパシタ10が構成さ
れる。またこの場合、トレンチ部上面が例えばフイール
ド酸化膜５の上面と略一致し且つ上記セルキヤパシタ10
の各構成要素がトレンチ部内にのみ形成されるようにす
る。更に上記エツチング工程は、所謂エツチバツク方法
として広く知られるもので平坦化の為の工程であり、第
１及び第２の導電性ポリシリコン7,9と材料的に異なる
セルゲート用絶縁膜８は、同一ガス組成または異なるガ
ス組成のエツチングガスを用いる事により同一チヤンバ
内でエツチング処理する事ができる。その後、全面酸化
によりトレンチ部上面にセルキヤパシタ10保護用の第１
の絶縁膜（SiO2）11を300〜3000Å形成する。
次にセルキヤパシタ10とトランスフアTr23の一端をつな
ぐコンタクト部13aを形成する為に前記アクテイブ領域1
aの一端、及び絶縁分離膜６と第１のセル電極7aの各側
壁部とにかかると共にセルゲート絶縁膜8aを残し、且つ
少なくともシリコン基板１内に入るようにして第２のト
レンチ12を形成した状態が同図（ｆ）である。この第２
のトレンチ12の深さは、セルキヤパシタ10とトランスフ
アTr23とのコンタクト部13aの縦幅とトランスフアTr23
のチヤネル長を加えた深さレベルであり、例えばコンタ
クト部13の縦幅を0.5μｍ、チヤネル長を0.5μｍとすれ
ば1.0μｍで良い。
ぐコンタクト部13aを形成する為に前記アクテイブ領域1
aの一端、及び絶縁分離膜６と第１のセル電極7aの各側
壁部とにかかると共にセルゲート絶縁膜8aを残し、且つ
少なくともシリコン基板１内に入るようにして第２のト
レンチ12を形成した状態が同図（ｆ）である。この第２
のトレンチ12の深さは、セルキヤパシタ10とトランスフ
アTr23とのコンタクト部13aの縦幅とトランスフアTr23
のチヤネル長を加えた深さレベルであり、例えばコンタ
クト部13の縦幅を0.5μｍ、チヤネル長を0.5μｍとすれ
ば1.0μｍで良い。
またこの第２のトレンチ12の形成は、通常のホトリソ技
術を用いて行う。即ち、ホトレジスト工程で所定の開口
部を有するレジストマスク（図示せず）を形成し、次に
このレジストマスクを介して絶縁分離膜（SiO2）６を主
体的にエツチングするRIE法により、上記第２のトレン
チ12を形成する。この際、シリコン基板１や第１のセル
電極7aは殆んどエツチングされないので、厚い絶縁分離
膜６のみを選択的にエツチングする事ができる。例え
ば、絶縁分離膜６の膜厚を0.5μｍとすれば、第２のト
レンチ12は略0.5μｍ幅となる。
術を用いて行う。即ち、ホトレジスト工程で所定の開口
部を有するレジストマスク（図示せず）を形成し、次に
このレジストマスクを介して絶縁分離膜（SiO2）６を主
体的にエツチングするRIE法により、上記第２のトレン
チ12を形成する。この際、シリコン基板１や第１のセル
電極7aは殆んどエツチングされないので、厚い絶縁分離
膜６のみを選択的にエツチングする事ができる。例え
ば、絶縁分離膜６の膜厚を0.5μｍとすれば、第２のト
レンチ12は略0.5μｍ幅となる。
その後、前述した第１のトレンチ４埋め込みと同様の工
程（同図（ｄ），（ｅ）の工程）により、第３の導電性
ポリシリコン（N+型）13を第２のトレンチ12に埋め込
み、次いでエツチバツク処理を施したのが同図（ｇ）で
ある。なお、第３の導電性ポリシリコン13の膜厚は第２
のトレンチ12の幅寸法で決まり、例えば0.5μｍ幅であ
れば 以上の膜厚に被着する事により埋め込みが可能となる。
程（同図（ｄ），（ｅ）の工程）により、第３の導電性
ポリシリコン（N+型）13を第２のトレンチ12に埋め込
み、次いでエツチバツク処理を施したのが同図（ｇ）で
ある。なお、第３の導電性ポリシリコン13の膜厚は第２
のトレンチ12の幅寸法で決まり、例えば0.5μｍ幅であ
れば 以上の膜厚に被着する事により埋め込みが可能となる。
続いて同図（ｈ）に示す如く、セルキヤパシタ10の第２
のセル電極9aと電極配線層15間を接続する為の第１のコ
ンタクトホール14を通常のホトリソ技術を用いて形成す
る。次に、第４の導電性ポリシリコン（Ｎ型）を被着
し、ホトリソ技術によりパターニングを施し電極配線層
15を形成する。次いで全面酸化する事により、第３の導
電性ポリシリコン13及び電極配線層15上に、酸化膜（Si
O2）16,17を夫々形成する。なお上記酸化膜17は、電極
配線層15保護用の第２の絶縁膜を構成するもので、個別
に形成する事もできる。
のセル電極9aと電極配線層15間を接続する為の第１のコ
ンタクトホール14を通常のホトリソ技術を用いて形成す
る。次に、第４の導電性ポリシリコン（Ｎ型）を被着
し、ホトリソ技術によりパターニングを施し電極配線層
15を形成する。次いで全面酸化する事により、第３の導
電性ポリシリコン13及び電極配線層15上に、酸化膜（Si
O2）16,17を夫々形成する。なお上記酸化膜17は、電極
配線層15保護用の第２の絶縁膜を構成するもので、個別
に形成する事もできる。
次に同図（ｉ）に示すように、第２のトレンチ12のアク
テイブ領域1a側にまたがつた第３のトレンチ18を、前述
した第１のトレンチ４と同様の方法（同図（ｂ）の工
程）で形成する。この時、トランスフアTr23のセルキヤ
パシタ10とのコンタクト部（N+型）13aの分を第２のト
レンチ12の底部上に残した深さで形成する。更に、パツ
ド酸化膜２及び耐酸化性被膜３を通常の化学的エツチン
グ法で除去し、アクテイブ領域1aと上記第３のトレンチ
18の全内面とに酸化処理を施し、トランスフアTrのゲー
ト絶縁膜（SiO2）19を形成する。
テイブ領域1a側にまたがつた第３のトレンチ18を、前述
した第１のトレンチ４と同様の方法（同図（ｂ）の工
程）で形成する。この時、トランスフアTr23のセルキヤ
パシタ10とのコンタクト部（N+型）13aの分を第２のト
レンチ12の底部上に残した深さで形成する。更に、パツ
ド酸化膜２及び耐酸化性被膜３を通常の化学的エツチン
グ法で除去し、アクテイブ領域1aと上記第３のトレンチ
18の全内面とに酸化処理を施し、トランスフアTrのゲー
ト絶縁膜（SiO2）19を形成する。
なお、上記第３のトレンチ18の深さは、例えば第２のト
レンチ12の深さが1.0μｍ、トランスフアTrの一端とセ
ルキヤパシタ10とのコンタクト部13aの縦幅が0.5μｍと
すれば0.5μｍとなる。また第３のトレンチ18の幅は第
２のトレンチ12の幅が0.5μｍとすれば、マスク合せ余
裕分を含め0.8μｍ程度であれば良い。
レンチ12の深さが1.0μｍ、トランスフアTrの一端とセ
ルキヤパシタ10とのコンタクト部13aの縦幅が0.5μｍと
すれば0.5μｍとなる。また第３のトレンチ18の幅は第
２のトレンチ12の幅が0.5μｍとすれば、マスク合せ余
裕分を含め0.8μｍ程度であれば良い。
そして、第５の導電性ポリシリコン（Ｎ型）を全面に被
着し第３のトレンチ18を埋め込んだ後、通常のホトリソ
技術を用いてトランスフアTrのゲート電極20を形成し、
次にイオン打ち込み、及び熱処理により第１の拡散層
（N+型）２、及びコンタクト部（N+型）13aからの不純
物拡散による第２の拡散層（N+型）22とを形成したのが
同図（ｊ）である。これによりシリコン基板１、ゲート
絶縁膜19、ゲート電極20、第１及び第２の拡散層21,22
を主構成とするトランスフアTr23が形成される事とな
る。
着し第３のトレンチ18を埋め込んだ後、通常のホトリソ
技術を用いてトランスフアTrのゲート電極20を形成し、
次にイオン打ち込み、及び熱処理により第１の拡散層
（N+型）２、及びコンタクト部（N+型）13aからの不純
物拡散による第２の拡散層（N+型）22とを形成したのが
同図（ｊ）である。これによりシリコン基板１、ゲート
絶縁膜19、ゲート電極20、第１及び第２の拡散層21,22
を主構成とするトランスフアTr23が形成される事とな
る。
その後同図（ｋ）に示す如く、常法によりゲート電極20
及び第１の拡散層21保護用の第３の絶縁膜（SiO2）24を
形成し、CVD法により中間絶縁膜25を被着し、第１の拡
散層21とAlから成る金属配線層（ビツト線）27とを接続
する第２のコンタクトホール26を開孔し、更に金属配線
層27及びパツシベーシヨン膜28を形成する事により図示
の如き最終構造が得られる。ここで4,12,18は夫々第1,
第2,第３のトレンチを示している。
及び第１の拡散層21保護用の第３の絶縁膜（SiO2）24を
形成し、CVD法により中間絶縁膜25を被着し、第１の拡
散層21とAlから成る金属配線層（ビツト線）27とを接続
する第２のコンタクトホール26を開孔し、更に金属配線
層27及びパツシベーシヨン膜28を形成する事により図示
の如き最終構造が得られる。ここで4,12,18は夫々第1,
第2,第３のトレンチを示している。
なお上記ゲート電極20は、ワード線（図示せず）及び周
知トランジスタと同時形成可能である。また本実施例に
おいては１素子型のメモリ素子を中心に述べたが、本発
明の技術的思想からすれば多素子を含むダイナミツクメ
モリ集積回路及びその製造方法への適用も勿論可能であ
る。
知トランジスタと同時形成可能である。また本実施例に
おいては１素子型のメモリ素子を中心に述べたが、本発
明の技術的思想からすれば多素子を含むダイナミツクメ
モリ集積回路及びその製造方法への適用も勿論可能であ
る。
以上詳細に説明したように、本発明によれば、セルキヤ
パシタをアクテイブ領域に近接して設けられた第１のト
レンチ内に絶縁分離膜を介して埋置する為、特に深さを
増大する事により小占有面積で大容量セルキヤパシタを
形成する事ができるという効果がある。
パシタをアクテイブ領域に近接して設けられた第１のト
レンチ内に絶縁分離膜を介して埋置する為、特に深さを
増大する事により小占有面積で大容量セルキヤパシタを
形成する事ができるという効果がある。
また、トランスフアTrの大部分を上記セルキヤパシタに
隣接して、即ちセルキヤパシタのアクテイブ領域側の側
壁部に形成する為、セルキヤパシタの埋め込み形成と相
まつてメモリセルを小占有面積に形成する事ができると
いう効果がある。
隣接して、即ちセルキヤパシタのアクテイブ領域側の側
壁部に形成する為、セルキヤパシタの埋め込み形成と相
まつてメモリセルを小占有面積に形成する事ができると
いう効果がある。
さらに、トランスフアTrの大部分及びセルキヤパシタを
シリコン基板内に埋め込み形成する為、上層の中間絶縁
膜、金属配線層及びバツシベーシヨン膜等の積層膜の表
面が平坦化されるので段切れが抑制でき、高信頼度化が
図れるという効果がある。
シリコン基板内に埋め込み形成する為、上層の中間絶縁
膜、金属配線層及びバツシベーシヨン膜等の積層膜の表
面が平坦化されるので段切れが抑制でき、高信頼度化が
図れるという効果がある。
また特に製造方法の観点からすれば、メモリセルの小占
有面積化はトレンチ形成を利用するものであり、この為
表面の平坦性が維持されるので、ゲート電極、電極配線
層等の下層構成要素は勿論、中間絶縁膜、金属配線層等
の上層構成要素を形成する場合、ホトリソ工程において
マスク合せが容易となり、微細パターンも高精度に形成
する事ができるという効果がある。
有面積化はトレンチ形成を利用するものであり、この為
表面の平坦性が維持されるので、ゲート電極、電極配線
層等の下層構成要素は勿論、中間絶縁膜、金属配線層等
の上層構成要素を形成する場合、ホトリソ工程において
マスク合せが容易となり、微細パターンも高精度に形成
する事ができるという効果がある。
このように本発明は、小占有面積で大容量セルキヤパシ
タを得る事ができるので、S/N比及びα線防御に優れた1
Mビツト以上の超高密度のダイナミツクメモリULSI及び
その製造方法に広く適用でき、更に16Mビツト、64Mビツ
ト等の超大容量メモリULSIをも実現する事ができるもの
であり、極めて高い工業的利用価値を有する。
タを得る事ができるので、S/N比及びα線防御に優れた1
Mビツト以上の超高密度のダイナミツクメモリULSI及び
その製造方法に広く適用でき、更に16Mビツト、64Mビツ
ト等の超大容量メモリULSIをも実現する事ができるもの
であり、極めて高い工業的利用価値を有する。
第１図は本発明の一実施例の説明図、第２図は従来例の
説明図、第３図は従来例の欠点を説明する要部断面図で
ある。 １……シリコン基板（Ｐ型）、1a……アクテイブ領域、
４……第１のトレンチ、５……フイールド酸化膜（Si
O2）、……絶縁分離膜（SiO2）、７……第１の導電性ポ
リシリコン（Ｎ型）、7a……第１のセル電極、８……セ
ルゲート用絶縁膜（Si3N4）、8a……セルゲート絶縁膜
（Si3N4）、９……第２の導電性ポリシリコン（Ｎ
型）、9a……第２のセル電極、10……セルキヤパシタ、
11……第１の絶縁膜（SiO2）、12……第２のトレンチ、
13……第３の導電性ポリシリコン、（N+型）、13a……
コンタクト部（N+型）、14……第１のコンタクトホー
ル、15……電極配線層、17……第２の絶縁膜（SiO2）、
18……第３のトレンチ、19……ゲート絶縁膜（SiO2）、
20……ゲート電極、21……第１の拡散層（N+型）、22…
…第２の拡散層（N+型）、23……トランスフアゲートト
ランジスタ、24……第３の絶縁膜（SiO2）、25……中間
絶縁膜、26……第２のコンタクトホール、27……金属配
線層（Al）、28……パツシベーシヨン膜。
説明図、第３図は従来例の欠点を説明する要部断面図で
ある。 １……シリコン基板（Ｐ型）、1a……アクテイブ領域、
４……第１のトレンチ、５……フイールド酸化膜（Si
O2）、……絶縁分離膜（SiO2）、７……第１の導電性ポ
リシリコン（Ｎ型）、7a……第１のセル電極、８……セ
ルゲート用絶縁膜（Si3N4）、8a……セルゲート絶縁膜
（Si3N4）、９……第２の導電性ポリシリコン（Ｎ
型）、9a……第２のセル電極、10……セルキヤパシタ、
11……第１の絶縁膜（SiO2）、12……第２のトレンチ、
13……第３の導電性ポリシリコン、（N+型）、13a……
コンタクト部（N+型）、14……第１のコンタクトホー
ル、15……電極配線層、17……第２の絶縁膜（SiO2）、
18……第３のトレンチ、19……ゲート絶縁膜（SiO2）、
20……ゲート電極、21……第１の拡散層（N+型）、22…
…第２の拡散層（N+型）、23……トランスフアゲートト
ランジスタ、24……第３の絶縁膜（SiO2）、25……中間
絶縁膜、26……第２のコンタクトホール、27……金属配
線層（Al）、28……パツシベーシヨン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (2)
- 【請求項１】１トランジスタ１キャパシタ型の半導体メ
モリ素子を有する半導体装置であって、 （ａ）シリコン基板の主表面のアクチイブ領域に近接し
て形成された第１のトレンチと、 （ｂ）前記シリコン基板の主表面の、前記アクチイブ領
域の所定箇所に、前記第１のトレンチと離間してに形成
され、トランジスターのドレイン電極となる第１の拡散
層と、 （ｃ）前記第１のトレンチ内に形成された絶縁分離膜
と、 （ｄ）前記第１のトレンチ内に前記絶縁分離膜を介して
埋置されたセルキャパシタであって、該セルキャパシタ
はセルゲート絶縁膜を、前記絶縁分離膜と接する第１の
セル電極と、トレンチ内部に埋め込まれた第２のセル電
極とで挟間しており、 （ｅ）前記セルキャパシタは上部に第１の絶縁膜を持
ち、該第１の絶縁膜は前記第２のセル電極を露出させる
ように穿った第１のコンタクトホールを持ち、 （ｆ）前記第１のトレンチの前記第１の拡散層側に前記
第１の拡散層から離間して形成され、前記アクチイブ領
域の一部と、前記絶縁分離膜の一部と、前記第１のセル
電極一部を、各々所定深さまで削って形成された第２の
トレンチと、 （ｇ）前記第２のトレンチ内に形成され、前記アクチイ
ブ領域の側面と、前記第１のセル電極の側面とを、電気
的に接続するように形成された第１の導電性ポリシリコ
ンと、 （ｈ）前記第１の導電性ポリシリコンと接触する、前記
第２のトレンチ内の前記アクチイブ領域の側面部に形成
され、トランジスタのソース電極となる第２の拡散層
と、 （ｉ）前記第１のコンタクトホールを介して前記第２の
セル電極と導通をとる第２の導電性ポリシリコンと、 （ｊ）前記第２のトレンチの前記第１の拡散層側に、該
第１の拡散層から離間して形成され、前記アクチイブ領
域の一部と前記第１の導電性ポリシリコンの一部を、各
々所定深さまで削って形成された第３のトレンチと、 （ｋ）前記第３のトレンチ内と前記アクチイブ領域上に
形成されたゲート絶縁膜と、 （ｌ）前記ゲート絶縁膜を介して、前記第１の導電性ポ
リシリコン上から、前記第３のトレンチを埋め込み、前
記第１の拡散層上まで延在するゲート電極と、 から成る半導体装置。 - 【請求項２】１トランジスタ１キャパシタ型のメモリ素
子を有する半導体装置の製造方法であって、 （ａ）アクチィブ領域に近接してシリコン基板内に第１
のトレンチを形成し、該トレンチ内に絶縁分離膜を形成
する工程と、 （ｂ）前記トレンチ内に前記絶縁分離膜を介して第１の
導電性ポリシリコン、セルゲート用絶縁膜を順次形成
し、第２の導電性ポリシリコンにより前記第１のトレン
チを埋め込み、前記第１のトレンチ上に第１の絶縁膜を
形成する工程と、 （ｃ）前記アクチィブ領域の縁部から前記絶縁分離膜を
通り前記第１の導電性ポリシリコンに到る領域に第２の
トレンチを形成し、該第２のトレンチ内に第３の導電性
ポリシリコンを形成して埋め込む工程と、 （ｄ）前記第１の絶縁膜に第１のコンタクトを開孔し該
第１のコンタクトを介して前記第２の導電性ポリシリコ
ンと導通をとり、上面に第２の絶縁膜が形成された第４
の導電性ポリシリコンを形成する工程と、 （ｅ）前記アクチィブ領域の縁部から前記第３の導電性
ポリシリコンに到る領域に、該第３の導電性ポリシリコ
ンと前記シリコンと基板が接触する部分を残置させるよ
うに第３のトレンチを形成し、該第３のトレンチ内と前
記アクチィブ領域上にゲート酸化膜を形成する工程と、 （ｆ）前記第３のトレンチを埋め込み、前記アクチィブ
領域まで延在する第５の導電性ポリシリコンを形成する
工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257655A JPH0760859B2 (ja) | 1985-11-19 | 1985-11-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257655A JPH0760859B2 (ja) | 1985-11-19 | 1985-11-19 | 半導体装置及びその製造方法 |
Publications (2)
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| JPH0760859B2 true JPH0760859B2 (ja) | 1995-06-28 |
Family
ID=17309265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257655A Expired - Lifetime JPH0760859B2 (ja) | 1985-11-19 | 1985-11-19 | 半導体装置及びその製造方法 |
Country Status (1)
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-
1985
- 1985-11-19 JP JP60257655A patent/JPH0760859B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62118567A (ja) | 1987-05-29 |
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