JP2606132B2 - 埋込み配線を有する半導体装置とその製造方法 - Google Patents
埋込み配線を有する半導体装置とその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特に半導体基板に埋め込まれた配線（埋込
み配線）を有している半導体装置とその製造方法に関す
る。
方法に関し、特に半導体基板に埋め込まれた配線（埋込
み配線）を有している半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の大容量化にともない、集積度、リソ
グラフィー上のマージンを向上させる手段として配線
（ビット線）を基板に埋め込む手法がある。
モリ（ＤＲＡＭ）の大容量化にともない、集積度、リソ
グラフィー上のマージンを向上させる手段として配線
（ビット線）を基板に埋め込む手法がある。
【０００３】従来のビット線を半導体基板に埋め込む手
法については、１９９０シンポジウム オン ＶＬＳＩ
テクノロジー（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）誌、第１７頁およ
び第１８頁に記載の論文に紹介されている。この従来技
術について図面を参照して説明する。
法については、１９９０シンポジウム オン ＶＬＳＩ
テクノロジー（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）誌、第１７頁およ
び第１８頁に記載の論文に紹介されている。この従来技
術について図面を参照して説明する。
【０００４】図１１（ａ）は上述の論文に紹介されてい
るスタックト・キャパシタ型のＤＲＡＭのメモリアレー
におけるトランジスタ等の配置を概略的に示す平面図、
図１１（ｂ）は図１１（ａ）のＸ−Ｘ線断面図である。
ただし、スタックト・キャパスタは図示していない。
るスタックト・キャパシタ型のＤＲＡＭのメモリアレー
におけるトランジスタ等の配置を概略的に示す平面図、
図１１（ｂ）は図１１（ａ）のＸ−Ｘ線断面図である。
ただし、スタックト・キャパスタは図示していない。
【０００５】Ｎ型のドープト・ポリシリコン１５からな
るビット線ＢＬが、開口１１を有する絶縁膜（第２のフ
ィールド酸化膜７、第３のフィールド酸化膜１７）で囲
まれてＰ型シリコン基板１に埋め込まれている。ＭＯＳ
トランジスタのソース・ドレイン領域１９ｂと埋込みビ
ット線ＢＬ（１５）とはＮ+ 型不純物拡散層１４を介し
て接続されている。
るビット線ＢＬが、開口１１を有する絶縁膜（第２のフ
ィールド酸化膜７、第３のフィールド酸化膜１７）で囲
まれてＰ型シリコン基板１に埋め込まれている。ＭＯＳ
トランジスタのソース・ドレイン領域１９ｂと埋込みビ
ット線ＢＬ（１５）とはＮ+ 型不純物拡散層１４を介し
て接続されている。
【０００６】この従来例の製造方法について説明する
と、図１２に示すように、Ｐ型シリコン基板１の表面に
薄い酸化シリコン膜２、窒化シリコン膜３を形成し、パ
ターニングして第１のフィールド酸化膜４を形成する。
次に、図１３に示すように、レジスト膜５を形成し溝６
を形成する。次に、レジスト膜を除去し、熱酸化を行な
って、図１４に示すように、溝の表面に第２のフィール
ド酸化膜７を形成したのち、図１５に示すように開口２
２を有するレジスト膜２１を形成する。次に、ＣＦ4 と
ＣＯとの混合ガスを用いるドライエッチングで第２のフ
ィールド酸化膜を選択的に除去して、図１６に示すよう
に、開口１１を形成する。次に、ポリシリコン膜１２を
全面に堆積し、ヒ素イオン１３を注入する。Ｎ+ 型不純
物拡散層１４を形成するためである。次に、図１７に示
すように、Ｎ型のドープト・ポリシリコン１５で溝を埋
め込み、熱酸化を行ない、図１１に示すように、第３の
フィールド酸化膜１７を形成し、ゲート酸化膜１６を形
成し、ワード線Ｗ（１８）を形成し、ソース・ドレイン
領域１９ｂ，１９ｃを形成する。１９ｃはメモリセルの
記憶ノードであり、続いて形成するキャパシタ（図示し
ない）の一方の電極に接続される。
と、図１２に示すように、Ｐ型シリコン基板１の表面に
薄い酸化シリコン膜２、窒化シリコン膜３を形成し、パ
ターニングして第１のフィールド酸化膜４を形成する。
次に、図１３に示すように、レジスト膜５を形成し溝６
を形成する。次に、レジスト膜を除去し、熱酸化を行な
って、図１４に示すように、溝の表面に第２のフィール
ド酸化膜７を形成したのち、図１５に示すように開口２
２を有するレジスト膜２１を形成する。次に、ＣＦ4 と
ＣＯとの混合ガスを用いるドライエッチングで第２のフ
ィールド酸化膜を選択的に除去して、図１６に示すよう
に、開口１１を形成する。次に、ポリシリコン膜１２を
全面に堆積し、ヒ素イオン１３を注入する。Ｎ+ 型不純
物拡散層１４を形成するためである。次に、図１７に示
すように、Ｎ型のドープト・ポリシリコン１５で溝を埋
め込み、熱酸化を行ない、図１１に示すように、第３の
フィールド酸化膜１７を形成し、ゲート酸化膜１６を形
成し、ワード線Ｗ（１８）を形成し、ソース・ドレイン
領域１９ｂ，１９ｃを形成する。１９ｃはメモリセルの
記憶ノードであり、続いて形成するキャパシタ（図示し
ない）の一方の電極に接続される。
【０００７】
【発明が解決しようとする課題】上述した従来の埋込み
配線を有する半導体装置は、埋込み配線と半導体基板と
のコンタクト部において、埋込み配線を構成する導電体
が第２のフィールド酸化膜に設けられた開口を埋めてい
る。開口寸法が微細になると導電体が開口を十分に埋め
るのが困難となりコンタクト抵抗が増大したりコンタク
ト不良が発生したりする危険性が大きくなる。また、開
口の大きさ特に溝の深さ方向の寸法がリソグラフィー工
程での目合せ精度の影響を受け易く上述の問題点は顕著
になる。
配線を有する半導体装置は、埋込み配線と半導体基板と
のコンタクト部において、埋込み配線を構成する導電体
が第２のフィールド酸化膜に設けられた開口を埋めてい
る。開口寸法が微細になると導電体が開口を十分に埋め
るのが困難となりコンタクト抵抗が増大したりコンタク
ト不良が発生したりする危険性が大きくなる。また、開
口の大きさ特に溝の深さ方向の寸法がリソグラフィー工
程での目合せ精度の影響を受け易く上述の問題点は顕著
になる。
【０００８】また、例としてあげたスタックト・キャパ
シタ型のＤＲＡＭセルの場合、ワード線Ｗ（１８）と開
口１１との相対位置によってはＮ+ 型不純物拡散層１４
がワード線（１８）の下部にくる可能性がありＭＯＳト
ランジスタのチャネル形状に影響し、しきい電圧などの
トランジスタ特性が悪くなるという問題点もある。開口
１１の寸法を小さくすればこの欠点は回避できるがそう
するとコンタクト不良が発生し易くなる。
シタ型のＤＲＡＭセルの場合、ワード線Ｗ（１８）と開
口１１との相対位置によってはＮ+ 型不純物拡散層１４
がワード線（１８）の下部にくる可能性がありＭＯＳト
ランジスタのチャネル形状に影響し、しきい電圧などの
トランジスタ特性が悪くなるという問題点もある。開口
１１の寸法を小さくすればこの欠点は回避できるがそう
するとコンタクト不良が発生し易くなる。
【０００９】本発明の目的は、半導体基板とのコンタク
トが確実にとれる埋込み配線とその形成方法を提供する
ことにある。
トが確実にとれる埋込み配線とその形成方法を提供する
ことにある。
【００１０】本発明の他の目的は、半導体基板とのコン
タクトが確実にとれるとともにコンタクト近傍の半導体
基板領域に形成されるＭＯＳトランジスタの特性への悪
影響を回避できる埋込み配線とその形成方法を提供する
ことにある。
タクトが確実にとれるとともにコンタクト近傍の半導体
基板領域に形成されるＭＯＳトランジスタの特性への悪
影響を回避できる埋込み配線とその形成方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の埋込み配線を有
する半導体装置は、半導体基板の表面部を選択的に除去
してなり、所定幅部と幅挟部とを有する溝と、前記幅挟
部に対応し、前記所定幅部からみて前記溝形成時に除去
されずに残っている前記半導体基板の表面部である突出
領域の一部を露出させる開口を有して前記溝の表面を被
覆する絶縁膜と、前記絶縁膜の設けられた溝を埋める導
体膜でなる埋込み配線と、前記突出領域に設けられ前記
導体膜に接続する不純物拡散層とを有するというもので
ある。
する半導体装置は、半導体基板の表面部を選択的に除去
してなり、所定幅部と幅挟部とを有する溝と、前記幅挟
部に対応し、前記所定幅部からみて前記溝形成時に除去
されずに残っている前記半導体基板の表面部である突出
領域の一部を露出させる開口を有して前記溝の表面を被
覆する絶縁膜と、前記絶縁膜の設けられた溝を埋める導
体膜でなる埋込み配線と、前記突出領域に設けられ前記
導体膜に接続する不純物拡散層とを有するというもので
ある。
【００１２】また、本発明の埋込み配線を有する半導体
装置の製造方法は、半導体基板に幅狭部を有する溝を形
成し、前記溝の表面に第１の絶縁膜を形成した後第１の
導電体で溝を途中まで埋め前記幅挟部の前記半導体基板
の突出領域を覆う前記第１の絶縁膜を前記第１の導電体
をマスクとして選択的に除去して開口を形成し、前記溝
を第２の導電体で埋め込み前記開口を介して前記半導体
基板の突出領域と接触させたのち第２の絶縁膜を形成し
前記開口を除き前記第１，第２の導電体を第１の絶縁膜
および第２の絶縁膜で囲んで埋込み配線を形成する工程
を含む。
装置の製造方法は、半導体基板に幅狭部を有する溝を形
成し、前記溝の表面に第１の絶縁膜を形成した後第１の
導電体で溝を途中まで埋め前記幅挟部の前記半導体基板
の突出領域を覆う前記第１の絶縁膜を前記第１の導電体
をマスクとして選択的に除去して開口を形成し、前記溝
を第２の導電体で埋め込み前記開口を介して前記半導体
基板の突出領域と接触させたのち第２の絶縁膜を形成し
前記開口を除き前記第１，第２の導電体を第１の絶縁膜
および第２の絶縁膜で囲んで埋込み配線を形成する工程
を含む。
【００１３】
【作用】突出領域と導体膜とを接続するので埋込み配線
と半導体基板との接触面積が大きくとれる。また半導体
基板の突出領域にコンタクト用の不純物拡散層が設けら
れているので前記突出領域を除く半導体基板部に設けら
れるＭＯＳトランジスタのチャネル領域と前記不純物拡
散層との重なりを避けることができる。
と半導体基板との接触面積が大きくとれる。また半導体
基板の突出領域にコンタクト用の不純物拡散層が設けら
れているので前記突出領域を除く半導体基板部に設けら
れるＭＯＳトランジスタのチャネル領域と前記不純物拡
散層との重なりを避けることができる。
【００１４】ま、第１の導電体で溝を途中まで埋めた後
第１の絶縁膜をエッチングして開口を形成するので開口
の深さ方向の寸法はリソグラフィー上の目合せ精度の影
響を受けない。
第１の絶縁膜をエッチングして開口を形成するので開口
の深さ方向の寸法はリソグラフィー上の目合せ精度の影
響を受けない。
【００１５】
【実施例】次に本発明の実施例について説明する。
【００１６】図１（ａ）は本発明の一実施例の半導体装
置の主要部（スタックト・キャパシタ型のメモリアレー
におけるトランジスタ等の配置）を概略的に示す平面
図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図である。
置の主要部（スタックト・キャパシタ型のメモリアレー
におけるトランジスタ等の配置）を概略的に示す平面
図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図である。
【００１７】この実施例は、開口１１を有する絶縁膜
（第２のフィールド酸化膜７および第３のフィオールド
酸化膜１７）で囲まれてＰ型シリコン基板１に埋込まれ
たＮ型のドープト・ポリシリコン１５からなる埋込みビ
ット線ＢＬを有し、シリコン基板領域１−２ａがドープ
ト・ポリシリコン１５側へ突出ている。シリコン基板の
突出領域１−２ａの先端部にはコンタクト用のＮ+ 型不
純物拡散層１４が設けられ、ＭＯＳトランジスタのソー
ス・ドレイン領域１９ｂと埋込みビット線ＢＬ（１５）
とを接続している。シリコン基板とドープト・ポリシリ
コンとは３面で接触している（図１１の従来例では１面
で接触）ので接触面積が大きくとれる。リソグラフィー
上の目合せずれによって、たとい開口１１の縁端とワー
ド線Ｗ（１８）の縁端とが一致するほど接近してもワー
ド線Ｗ（１８）をゲート電極とするＭＯＳトランジスタ
のチャネル領域とＮ+ 型不純物拡散層１４は重ならない
のでしきい値などのトランジスタ特性が悪くなることは
回避できる。
（第２のフィールド酸化膜７および第３のフィオールド
酸化膜１７）で囲まれてＰ型シリコン基板１に埋込まれ
たＮ型のドープト・ポリシリコン１５からなる埋込みビ
ット線ＢＬを有し、シリコン基板領域１−２ａがドープ
ト・ポリシリコン１５側へ突出ている。シリコン基板の
突出領域１−２ａの先端部にはコンタクト用のＮ+ 型不
純物拡散層１４が設けられ、ＭＯＳトランジスタのソー
ス・ドレイン領域１９ｂと埋込みビット線ＢＬ（１５）
とを接続している。シリコン基板とドープト・ポリシリ
コンとは３面で接触している（図１１の従来例では１面
で接触）ので接触面積が大きくとれる。リソグラフィー
上の目合せずれによって、たとい開口１１の縁端とワー
ド線Ｗ（１８）の縁端とが一致するほど接近してもワー
ド線Ｗ（１８）をゲート電極とするＭＯＳトランジスタ
のチャネル領域とＮ+ 型不純物拡散層１４は重ならない
のでしきい値などのトランジスタ特性が悪くなることは
回避できる。
【００１８】なお、通常の選択酸化（ＬＯＣＯＳ）法で
形成される第１のフィールド酸化膜４と第２のフィール
ド酸化膜７とで素子分離が行なわれ、第３のフィールド
酸化膜１７は埋込みビット線ＢＬ（１５）とワード線Ｗ
Ｌ（１８）などとを絶縁分離している。また１６はゲー
ト酸化膜である。
形成される第１のフィールド酸化膜４と第２のフィール
ド酸化膜７とで素子分離が行なわれ、第３のフィールド
酸化膜１７は埋込みビット線ＢＬ（１５）とワード線Ｗ
Ｌ（１８）などとを絶縁分離している。また１６はゲー
ト酸化膜である。
【００１９】次に、一実施例の製造方法について説明す
る。
る。
【００２０】まず、図２に示すように、選択酸化法によ
りＰ型シリコン基板１の表面に第１のフィールド酸化膜
４を形成する。２はパッド酸化膜、３は窒化シリコン膜
である。
りＰ型シリコン基板１の表面に第１のフィールド酸化膜
４を形成する。２はパッド酸化膜、３は窒化シリコン膜
である。
【００２１】次に、図３に示すように、レジスト膜５を
形成し、窒化シリコン膜３、パッド酸化膜２、Ｐ型シリ
コン膜１をエッチングして複数の溝６を平行に形成す
る。ここでＰ型シリコン基板領域１−２は溝側に突出て
いる。溝の幅（１−２のない部分）は０．４μｍ、深さ
は１μｍとする。また、溝と溝との間隔は０．４μｍと
する。次に、レジスト膜５を除去し、熱酸化を行ない図
４に示すように、厚さ０．１μｍの第２のフィールド酸
化膜７を形成して溝の表面を被覆する。次に、ドープト
・ポリシリコン膜を堆積し、エッチバックを行ない、溝
内に残す。ドープト・ポリシリコン８で埋められずに残
った溝上部の深さは０．４μｍ程度にする。次に、図５
に示すように、ＢＰＳＧ膜９を堆積し平坦化処理を行な
い、レジスト膜１０を形成する。レジスト膜１０は窒化
シリコン膜３からなるマスクよりライン幅が広く凸部が
無く下層の窒化シリコン膜３を突出領域１−２ａ上を除
いて覆っており、前記レジスト膜１０と下層との目ずれ
マージンは、主として配線方向と垂直になる方向のみ考
えればよく、目ずれマージン分を考慮してシリコン基板
領域１−２の大きさ、及びレジスト膜１０の幅を設定す
ればよい。
形成し、窒化シリコン膜３、パッド酸化膜２、Ｐ型シリ
コン膜１をエッチングして複数の溝６を平行に形成す
る。ここでＰ型シリコン基板領域１−２は溝側に突出て
いる。溝の幅（１−２のない部分）は０．４μｍ、深さ
は１μｍとする。また、溝と溝との間隔は０．４μｍと
する。次に、レジスト膜５を除去し、熱酸化を行ない図
４に示すように、厚さ０．１μｍの第２のフィールド酸
化膜７を形成して溝の表面を被覆する。次に、ドープト
・ポリシリコン膜を堆積し、エッチバックを行ない、溝
内に残す。ドープト・ポリシリコン８で埋められずに残
った溝上部の深さは０．４μｍ程度にする。次に、図５
に示すように、ＢＰＳＧ膜９を堆積し平坦化処理を行な
い、レジスト膜１０を形成する。レジスト膜１０は窒化
シリコン膜３からなるマスクよりライン幅が広く凸部が
無く下層の窒化シリコン膜３を突出領域１−２ａ上を除
いて覆っており、前記レジスト膜１０と下層との目ずれ
マージンは、主として配線方向と垂直になる方向のみ考
えればよく、目ずれマージン分を考慮してシリコン基板
領域１−２の大きさ、及びレジスト膜１０の幅を設定す
ればよい。
【００２２】次に、レジスト膜１０をマスクとして、Ｃ
Ｆ4 とＣＯとの混合ガスを用いてＢＰＳＧ膜および第２
のフィールド酸化膜７をエッチングして、シリコン基板
領域１−２ａの側面を露出させ、図６に示すように、配
線コンタクト部（開口１１）を形成する。その際、ドー
プト・ポリシリコン８はエッチングストップ膜となる。
Ｆ4 とＣＯとの混合ガスを用いてＢＰＳＧ膜および第２
のフィールド酸化膜７をエッチングして、シリコン基板
領域１−２ａの側面を露出させ、図６に示すように、配
線コンタクト部（開口１１）を形成する。その際、ドー
プト・ポリシリコン８はエッチングストップ膜となる。
【００２３】次に、レジスト膜１０とＢＰＳＧ膜９を除
去し、図７に示すように、ポリシリコン膜１２を堆積さ
せた後、コンタクト補強注入として砒素イオン１３を注
入する。開口１１部にＮ+ 型不純物拡散層１４（図１，
図８）を形成するためである。次に、ポリシリコン膜１
２を除去し（ドープト・ポリシリコン膜８は殆んどその
まま残る）、再びドープト・ポリシリコン膜を堆積し、
エッチバックを行ない溝内に残す。こうして図８に示す
ように、ドープト・ポリシリコン膜１５で溝を埋めるこ
とができる。次に、熱酸化を行ない、図９に示すよう
に、第３のフィオールド酸化膜１７（厚さ０．２μｍ）
を形成する。次に、窒化シリコン膜３およびパッド酸化
膜２を除去し、ゲート酸化膜１６を形成する。次に、図
１に示すように、ポリシリコン膜１８からなるワード線
Ｗを形成し、イオン注入を行ないＮ型のソース・ドレイ
ン領域１９ｂ，１９ｃを形成する。次に、ソース・ドレ
イン領域１９ｃに接続する図示しないスタット・キャパ
シタ等を形成する。なお、ＢＰＳＧ膜９は必ずしも形成
しなくてもよい。開口１１の深さ方向の寸法はドープト
・ポリシリコン８を形成するときのエッチバック工程で
定まり、リソグラフィー上の目合せ精度によらない。ま
た、シリコン基板領域１−２ａが溝側へ突出しているの
で、ドープト・ポリシリコンで溝を埋めるときに十分に
接触を保つことができる。従来例では、第２のフィール
ド酸化膜７の開口１１をドープト・ポリシリコンで埋め
なければならないので、開口寸法が小さいと十分に埋め
ることができず接触が不十分となる恐れがあった。
去し、図７に示すように、ポリシリコン膜１２を堆積さ
せた後、コンタクト補強注入として砒素イオン１３を注
入する。開口１１部にＮ+ 型不純物拡散層１４（図１，
図８）を形成するためである。次に、ポリシリコン膜１
２を除去し（ドープト・ポリシリコン膜８は殆んどその
まま残る）、再びドープト・ポリシリコン膜を堆積し、
エッチバックを行ない溝内に残す。こうして図８に示す
ように、ドープト・ポリシリコン膜１５で溝を埋めるこ
とができる。次に、熱酸化を行ない、図９に示すよう
に、第３のフィオールド酸化膜１７（厚さ０．２μｍ）
を形成する。次に、窒化シリコン膜３およびパッド酸化
膜２を除去し、ゲート酸化膜１６を形成する。次に、図
１に示すように、ポリシリコン膜１８からなるワード線
Ｗを形成し、イオン注入を行ないＮ型のソース・ドレイ
ン領域１９ｂ，１９ｃを形成する。次に、ソース・ドレ
イン領域１９ｃに接続する図示しないスタット・キャパ
シタ等を形成する。なお、ＢＰＳＧ膜９は必ずしも形成
しなくてもよい。開口１１の深さ方向の寸法はドープト
・ポリシリコン８を形成するときのエッチバック工程で
定まり、リソグラフィー上の目合せ精度によらない。ま
た、シリコン基板領域１−２ａが溝側へ突出しているの
で、ドープト・ポリシリコンで溝を埋めるときに十分に
接触を保つことができる。従来例では、第２のフィール
ド酸化膜７の開口１１をドープト・ポリシリコンで埋め
なければならないので、開口寸法が小さいと十分に埋め
ることができず接触が不十分となる恐れがあった。
【００２４】以上、普通のＭＯＳトランジスタを使用し
たＤＲＡＭに本発明を適用した例について説明したが、
図１０に示すように、縦型ＭＯＳトランジスタを使用し
てもよい。この場合は、図２〜図９を参照して説明した
埋込みビット線の形成は一実施例と同じでよい。ただし
第１のフィールド酸化膜は形成しない。その後、Ｎ型シ
リコン膜１Ａを形成し、Ｎ+ 型不純物拡散層２０を形成
し、Ｎ型シリコン膜１Ｂを形成し、溝を形成し、溝表面
をゲート酸化膜１６で被覆し、ポリシリコン膜を堆積
し、エッチバックを行なうことによってワード線Ｗを形
成し、ソース・ドレイン領域１９ｂ，１９ｃを形成す
る。次いで図示しないスタックト・キャパシタを形成す
る。ソース・ドレイン領域１９ｂと埋込みビット線ＢＬ
（１５）との接続はＮ+ 型不純物拡散層２０，１４を介
して実現される。Ｎ+ 型不純物拡散層２０と１４もしく
は１９ｂとの目合せマージンは十分に大きくとれるので
コンタクト不良となる恐れは殆んどない。
たＤＲＡＭに本発明を適用した例について説明したが、
図１０に示すように、縦型ＭＯＳトランジスタを使用し
てもよい。この場合は、図２〜図９を参照して説明した
埋込みビット線の形成は一実施例と同じでよい。ただし
第１のフィールド酸化膜は形成しない。その後、Ｎ型シ
リコン膜１Ａを形成し、Ｎ+ 型不純物拡散層２０を形成
し、Ｎ型シリコン膜１Ｂを形成し、溝を形成し、溝表面
をゲート酸化膜１６で被覆し、ポリシリコン膜を堆積
し、エッチバックを行なうことによってワード線Ｗを形
成し、ソース・ドレイン領域１９ｂ，１９ｃを形成す
る。次いで図示しないスタックト・キャパシタを形成す
る。ソース・ドレイン領域１９ｂと埋込みビット線ＢＬ
（１５）との接続はＮ+ 型不純物拡散層２０，１４を介
して実現される。Ｎ+ 型不純物拡散層２０と１４もしく
は１９ｂとの目合せマージンは十分に大きくとれるので
コンタクト不良となる恐れは殆んどない。
【００２５】なお、ドープト・ポリシリコン８，１５の
代りにタングステンなどの高融点金属を用いることもで
きる。また、埋込みビット線を例にあげて説明したがビ
ット線以外にも埋込み配線として使用できることは当業
者にとって明らかであろう。
代りにタングステンなどの高融点金属を用いることもで
きる。また、埋込みビット線を例にあげて説明したがビ
ット線以外にも埋込み配線として使用できることは当業
者にとって明らかであろう。
【００２６】
【発明の効果】以上説明したように本発明の埋込み配線
を有する半導体装置は、埋込み配線を構成する導電体側
へ半導体基板領域が突出ているので埋込み配線と半導体
基板との接触面積が大きくとれコンタクト抵抗が小さく
なる。また、前記半導体基板の突出領域にコンタクト用
の不純物拡散層が設けられているので、前記突出領域を
除く半導体基板部に設けられるＭＯＳトランジスタのチ
ャネル領域と重ならず、前記ＭＯＳトランジスタのしき
い値などの特性に影響はない。また、製法的には、導電
体を埋込む溝の表面を被覆する絶縁膜に開口を設ける際
に、ドープト・ポリシリコンなどの第１の導電体で溝を
途中まで埋めてからエッチングするので開口の深さ方向
の寸法はリソグラフィー上の目合せ精度の影響を受けず
に半導体基板領域の先端部を露出させることができる。
次いで第２の導電体で溝を埋めることにより第１，第２
の導電体からなる埋込み配線と半導体基板との接触を確
実にとれる。
を有する半導体装置は、埋込み配線を構成する導電体側
へ半導体基板領域が突出ているので埋込み配線と半導体
基板との接触面積が大きくとれコンタクト抵抗が小さく
なる。また、前記半導体基板の突出領域にコンタクト用
の不純物拡散層が設けられているので、前記突出領域を
除く半導体基板部に設けられるＭＯＳトランジスタのチ
ャネル領域と重ならず、前記ＭＯＳトランジスタのしき
い値などの特性に影響はない。また、製法的には、導電
体を埋込む溝の表面を被覆する絶縁膜に開口を設ける際
に、ドープト・ポリシリコンなどの第１の導電体で溝を
途中まで埋めてからエッチングするので開口の深さ方向
の寸法はリソグラフィー上の目合せ精度の影響を受けず
に半導体基板領域の先端部を露出させることができる。
次いで第２の導電体で溝を埋めることにより第１，第２
の導電体からなる埋込み配線と半導体基板との接触を確
実にとれる。
【図１】本発明の一実施例を示すＤＲＡＭメモリセルア
レーの主要部の平面図（図１（ａ））および断面図（図
１（ｂ））である。
レーの主要部の平面図（図１（ａ））および断面図（図
１（ｂ））である。
【図２】本発明の一実施例の製造方法の説明のための平
面図（図２（ａ））および断面図（図２（ｂ））であ
る。
面図（図２（ａ））および断面図（図２（ｂ））であ
る。
【図３】図２に続いて示す平面図（図３（ａ））および
断面図（図３（ｂ））である。
断面図（図３（ｂ））である。
【図４】図３に続いて示す平面図（図４（ａ））および
断面図（図４（ｂ））である。
断面図（図４（ｂ））である。
【図５】図４に続いて示す平面図（図５（ａ））および
断面図（図５（ｂ））である。
断面図（図５（ｂ））である。
【図６】図５に続いて示す平面図（図６（ａ））および
断面図（図６（ｂ））である。
断面図（図６（ｂ））である。
【図７】図６に続いて示す平面図（図７（ａ））および
断面図（図７（ｂ））である。
断面図（図７（ｂ））である。
【図８】図７に続いて示す平面図（図８（ａ））および
断面図（図８（ｂ））である。
断面図（図８（ｂ））である。
【図９】図８に続いて示す平面図（図９（ａ））および
断面図（図９（ｂ））である。
断面図（図９（ｂ））である。
【図１０】本発明の一実施例の変形を示す平面図（図１
０（ａ））、図１０（ａ）のＸ−Ｘ線断面図（図１０
（ｂ））およびＹ−Ｙ線断面図（図１０（ｃ））であ
る。
０（ａ））、図１０（ａ）のＸ−Ｘ線断面図（図１０
（ｂ））およびＹ−Ｙ線断面図（図１０（ｃ））であ
る。
【図１１】従来技術の説明のためのＤＲＡＭメモリセル
アレー平面図（図１１（ａ））および断面図（図１１
（ｂ））である。
アレー平面図（図１１（ａ））および断面図（図１１
（ｂ））である。
【図１２】従来技術の製造方法の説明のための平面図
（図１２（ａ））および断面図（図１２（ｂ））であ
る。
（図１２（ａ））および断面図（図１２（ｂ））であ
る。
【図１３】図１２に続いて示す平面図（図１３（ａ））
および断面図（図１３（ｂ））である。
および断面図（図１３（ｂ））である。
【図１４】図１３に続いて示す平面図（図１４（ａ））
および断面図（図１４（ｂ））である。
および断面図（図１４（ｂ））である。
【図１５】図１４に続いて示す平面図（図１５（ａ））
および断面図（図１５（ｂ））である。
および断面図（図１５（ｂ））である。
【図１６】図１５に続いて示す平面図（図１６（ａ））
および断面図（図１６（ｂ））である。
および断面図（図１６（ｂ））である。
【図１７】図１６に続いて示す平面図（図１７（ａ））
および断面図（図１７（ｂ））である。
および断面図（図１７（ｂ））である。
１ Ｐ型シリコン基板 １−２ Ｐ型シリコン基板領域 １−２ａ シリコン基板の突起領域 ２ パッド酸化膜 ３ 窒化シリコン膜 ４ 第１のフィールド酸化膜 ５ レジスト膜 ６ 溝 ７ 第２のフィールド酸化膜 ８ ドープト・ポリシリコン ９ ＢＤＳＧ膜 １０ レジスト膜 １１ 開口 １２ ポリシリコン膜 １３ ヒ素イオン １４ Ｎ+ 型不純物拡散層 １５ ドープト・ポリシリコン膜 １６ ゲート酸化膜 １７ 第３のフィールド酸化膜 １８ ポリシリコン膜 Ｗ ワード線 ＢＬ 埋込みビット線
Claims (5)
- 【請求項１】 半導体基板の表面部を選択的に除去して
なり、所定幅部と幅狭部とを有する溝と、前記幅狭部に
対応し、前記所定幅部からみて前記溝形成時に除去され
ずに残っている前記半導体基板の表面部である突出領域
の一部を露出させる開口を有して前記溝の表面を被覆す
る絶縁膜と、前記絶縁膜の設けられた溝を埋める導体膜
でなる埋込み配線と、前記突出領域に設けられ前記導体
膜に接続する不純物拡散層とを有することを特徴とする
埋込み配線を有する半導体装置。 - 【請求項２】 半導体基板がシリコン基板、絶縁膜が酸
化シリコン膜、導電体がドープト・ポリシリコンである
請求項１記載の半導体装置。 - 【請求項３】 半導体基板に幅狭部を有する溝を形成
し、前記溝の表面に第１の絶縁膜を形成した後第１の導
電体で溝を途中まで埋め前記幅狭部の前記半導体基板の
突出領域を覆う前記第１の絶縁膜を前記第１の導電体を
マスクとして選択的に除去して開口を形成し、前記溝を
第２の導電体で埋込み前記開口を介して前記半導体基板
の突出領域と接触させたのち第２の絶縁膜を形成し前記
開口を除き前記第１，第２の導電体を第１の絶縁膜およ
び第２の絶縁膜で囲んで埋込み配線を形成する工程を含
むことを特徴とする埋込み配線を有する半導体装置の製
造方法。 - 【請求項４】 第２の導電体としてドープト・ポリシリ
コンを溝内に形成し、突出領域に第１の不純物拡散層を
形成する請求項３記載の埋込み配線を有する半導体装置
の製造方法。 - 【請求項５】 半導体基板の表面部のうち突出領域とそ
の近傍に第１の不純物拡散層に連結する第２の不純物拡
散層を含む半導体素子を形成する工程を含む請求項４記
載の埋込み配線を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116396A JP2606132B2 (ja) | 1994-05-30 | 1994-05-30 | 埋込み配線を有する半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116396A JP2606132B2 (ja) | 1994-05-30 | 1994-05-30 | 埋込み配線を有する半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326678A JPH07326678A (ja) | 1995-12-12 |
| JP2606132B2 true JP2606132B2 (ja) | 1997-04-30 |
Family
ID=14686011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6116396A Expired - Lifetime JP2606132B2 (ja) | 1994-05-30 | 1994-05-30 | 埋込み配線を有する半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606132B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911687B1 (en) * | 2000-06-21 | 2005-06-28 | Infineon Technologies Ag | Buried bit line-field isolation defined active semiconductor areas |
| KR100709453B1 (ko) * | 2001-06-27 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
-
1994
- 1994-05-30 JP JP6116396A patent/JP2606132B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07326678A (ja) | 1995-12-12 |
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