KR20020079792A - 자기정렬 무경계 콘택트를 마스킹 프로세스없이 형성하는방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 135
- 230000008569 process Effects 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 238000002955 isolation Methods 0.000 claims abstract description 50
- 230000000873 masking effect Effects 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 239000004020 conductor Substances 0.000 claims description 95
- 238000000151 deposition Methods 0.000 claims description 50
- 238000009792 diffusion process Methods 0.000 claims description 38
- 150000004767 nitrides Chemical class 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 25
- 239000002019 doping agent Substances 0.000 claims description 19
- 238000005498 polishing Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 description 18
- 239000000463 material Substances 0.000 description 13
- 125000006850 spacer group Chemical group 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015654 memory Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000007943 implant Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명에 따라서 자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법은 활성 영역(110)의 주위에 얕은 트렌치 소자 분리 영역(114)을 형성하는 단계와 상기 활성 영역을 통과하는 게이트 구조(130)를 형성하는 단계를 포함한다. 상기 게이트 구조 및 얕은 트렌치 소자 분리 영역이 기판(102)의 표면 위에 연장되어 있고 상기 기판이 상기 게이트 구조와 얕은 트렌치 소자 분리 영역 사이에 노출된 부분을 갖는다. 도핑되지 않은 폴리실리콘(138)이 상기 게이트 구조, 얕은 트렌치 소자 분리 영역 및 기판의 노출된 부분 위에 증착되어 있다. 상기 폴리실리콘이 상기 게이트 구조 및 얕은 트렌치 소자 분리 영역으로 부터 제거되고, 남아 있는 폴리실리콘이 도핑되어 상기 기판과 접촉하는 콘택트를 형성한다.
Description
예를 들어 DRAM (dynamic random access memories)과 같은 반도체 메로리를 가능한 가장 저렴하게 제조하기 위해서, 마스크의 전체 수를 줄이는 새로운 프로세스를 찾는 것이 중요하다. 종래 기술에는 (예를 들어 워드라인을 포함하는)인접한 게이트 구조에 대해 경계가 없는 소스-드레인 (bitline-node) 확산 콘택트가 제시된다. 게이트에 대해서 경계 없는 이러한 콘택트를 형성하기 위한 프로세스는 임계 마스크의 적용을 요구한다.
종래의 DRAM 프로세스에서 소위 무경계(Aborderless@) 디퓨젼 콘택트는 단지 인접한 게이트에 대해서 경계가 없고 인접한 소자 분리 영역과 중첩된다. 인접한소자 분리 영역의 콘택트 오버에치(overetch)와 아울러 콘택트 마스크 및 활성 영역 마스크의 오정렬이 활성 영역 실리콘의 측벽을 따라서 형성되는 원하는 접합(junction) 보다 더 깊은 접합을 초래할 수 있다. 더 깊은 접합은 활성 영역 실리콘에 형성된 트랜지스터(예를 들어 MOSFET(metal oxide semiconductor field effect transistor))의 쇼트 채널 특성(short channel characteristics)을 악화시키고 트랜지스터의 임계전압의 전체적인 변화를 증가시킨다.
종래의 DRAM 프로세스의 또 다른 우려점은 주입된 소스-드레인(source-drain) 확산에 의해서 메모리 어레이 안에서 유발되는 실리콘 결함의 효과이다. 이러한 결함은 접합 누출 메카니즘(벌크, 표면 및 GIDL(gate induced drain leakage))을 악화시키기 때문에 주입된 불순물(일반적으로 인 또는 비소)의 주입량(dose)이 다소 작은 값(예를 들어, 1 ×1014cm-2미만)으로 제한된다. 어레이 소스-드레인 이온 주입에 이용된 적은 주입량은 증가된 전체 직렬 저항값에 일조하며, 성능을 떨어뜨린다.
따라서, 오정렬을 방지하고 접합 저하 및 누출 문제를 감소시키는 자기정렬 무마스크 콘택트 제조 프로세스가 필요하다.
본 발명은 반도체 제조와 관련이 있으며 특히, 자기정렬(self-aligned)되고 게이트 컨덕터와 소자 분리 영역(isolation region)에 대해 경계가 없는 확산 콘택트(diffusion contact)를 형성하기 위한 무마스크(maskless) 프로세스와 관련이 있다.
본 발명에서는 다음에 따르는 도면을 참조하여 다음에 따르는 바람직한 실시예의 상세한 서술을 제공할 것이다.
도 1은 본 발명에 따른 얕은 트렌치 소자 분리 영역 안에 형성된 유전체 층을 갖는 반도체 소자의 평면도이다.
도 2는 본 발명에 따라 증착된 연마/에칭 스톱 층을 보이는 도 1의 2-2 분리 선에 따라 잘려진 단면도이다.
도 3은 본 발명에 따른 얕은 트렌치 소자 분리 영역 및 활성 영역 안에 형성된 채널을 갖는 도 1의 반도체 소자의 평면도이다.
도 4는 본 발명에 따라 형성된 채널을 보이는 도 3의 4-4 분리 선에 따라서 잘려진 단면도이다.
도 5는 본 발명에 따라 형성된 채널을 보이는 도 3의 5-5 분리 선에 따라 잘려진 단면도이다.
도 6은 본 발명에 따라 희생 산화물이 성장하고 웰 주입이 실시되어진 후에 도 3의 4-4 분리 선에 따라 잘려진 단면도이다.
도 7은 본 발명에 따라 증착된 게이트 콘덕터를 보이는 도 6의 소자의 단면도이다.
도 8은 본 발명에 따라 채널 안으로 리세싱된 게이트 콘덕터 및 형성된 보호 캡을 나타내는 도 7의 소자의 단면도이다.
도 9는 본 발명에 따라서 그 위에 형성된 폴리실리콘 층을 갖는 반도체 소자의 평면도이다.
도 10은 본 발명에 따른 게이트 구조 및 얕은 트렌치 소자 분리 영역에 인접하여 형성된 측벽 스페이서 및 증착된 폴리실리콘 구조를 도시하는 도 9의 10-10 분리 선에 따라서 잘려진 단면도이다.
도 11은 본 발명에 따라서 증착된 폴리실리콘 층을 나타내는 도 9의 11-11 분리 선에 따라서 잘려진 단면도이다.
도 12는 본 발명에 따라서 평탄화된 폴리실리콘 층 및 남아 있는 폴리실리콘 안에 주입된 도펀트를 갖는 도 9의 반도체 소자의 평면도이다.
도 13은 본 발명에 따라서 평탄화되고 도펀트가 주입되어 마스크를 이용하지 않고 무경계 자기정렬 콘택트를 형성하는 폴리실리콘 층을 도시하는 도 12의 13-13 분리 선을 따라서 잘려진 단면도이다.
도 14는 본 발명에 따른 도 12의 14-14 분리 선을 따라서 잘려진 단면도이다.
도 15는 본 발명에 따라서 어레이 영역 및 서포트 영역에 형성된 무경계 자기정렬 콘택트를 갖는 반도체 소자의 단면도이다.
도 16은 본 발명에 따라서 어레이 영역에 형성되고 서포트 영역으로부터 제거된 무경계 자기정렬 콘택트를 갖는 반도체 소자의 단면도이다.
도 17은 본 발명에 따라서 형성된 인터레벨 유전체 층 및 인터레벨 유전체 층의 비아/트렌치 안에 형성되어 콘택트에 전기적으로 연결된 도전성 물질을 도시하는 반도체 소자의 단면도이다.
도 18은 본 발명에 따라서 그 사이에 형성된 콘택트를 갖는 성장된 구조를 도시하는 반도체 소자의 단면도이다.
본 발명에 따른, 자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법은 활성 영역의 주위에 얕은 트렌치 소자 분리 영역을 형성하는 단계와 활성영역을 통과하는 게이트 구조를 형성하는 단계를 포함한다. 게이트 구조 및 얕은 트렌치 소자 분리 영역이 기판의 표면 위에 연장되어 있고, 기판이 게이트 구조 및 얕은 트렌치 소자 분리 영역 사이에 노출된 부분을 갖는다. 도핑되지 않은 폴리실리콘이 게이트 구조, 얕은 트렌치 소자 분리 영역 및 기판의 노출된 영역 위에 증착되어 있다. 폴리실리콘이 게이트 구조 및 얕은 트렌치 소자 분리 영역으로부터 제거되며, 남아 있는 폴리실리콘이 도핑되어 기판과 닿아 있는 콘택트를 형성한다.
다른 방법에 있어서, 게이트 구조를 형성하는 단계는 기판의 표면 위에 제 1 유전체 층을 증착하는 단계, 제 1 유전체 층을 통해서 아래로 기판까지 그리고 트렌치 소자 분리 영역 안으로 채널을 형성하는 단계, 채널 안 기판에 게이트 유전체 층을 형성하는 단계, 채널 안 게이트 유전체 층에 게이트 콘덕터를 형성하는 단계, 채널 안 게이트 콘덕터에 캡 층을 형성하는 단계를 포함할 수 있다.
캡 층은 산화물을 포함할 수 있고, 캡 층을 형성하는 단계는 채널 안 게이트 콘덕터 위에 산화물을 증착하고 산화물 층을 평탄화하여 캡 층을 형성하는 단계를 포함할 수 있다. 제 1 유전체 층이 질화물을 포함할 수 있고, 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계가 포함될 수 있다. 제 2 유전체 층이 질화물을 포함할 수 있다.
또 다른 실시예에 있어서, 채널 안 게이트 유전체 층 위에 게이트 콘덕터를증착하는 단계는 채널 안 제 2 유전체 층 위에 게이트 콘덕터를 증착하고, 제 2 유전체 층을 연마 또는 에칭 스톱으로 사용하여 게이트 콘덕터를 제 2 유전체 층으로 부터 평탄화하고, 게이트 콘덕터를 채널 안으로 리세싱(recessing)하는 단계를 포함할 수 있다. 게이트 구조를 형성하는 단계는 게이트 콘덕터 위에 산화물을 증착하고 상기 산화물을 에칭하여 게이트 콘덕터의 면을 절연시키는 단계를 포함할 수 있다. 산화물을 증착하는 단계가 상기 게이트 콘덕터를 산화시켜 게이트 콘덕터의 면을 좀더 절연시키는 단계를 포함할 수 있다. 활성 영역 안에 확산 영역을 형성하는 단계가 포함될 수 있다. 활성 영역 안에 확산 영역을 형성하는 단계는 바람직하게는 콘택트 안에 주입된 도펀트를 기판으로 외방 확산하여 확산 영역을 형성하는 단계를 포함한다. 상기 방법은 콘택트, 얕은 트렌치 소자 분리 영역 및 게이트 구조 위에 에칭 스톱 층을 형성하는 단계, 에칭 스톱 층 위에 인터레벨 유전체 층을 증착하는 단계, 인터레벨 유전체 층 안 콘택트의 위치에 대응하는 곳에 홀 또는 트렌치를 에칭하는 단계, 콘택트 위의 에칭 스톱 층을 개구하는 단계, 콘택트에 전기적으로 연결하기 위해서 홀 또는 트렌치를 도전성 물질로 채우는 단계를 포함할 수 있다.
자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하기 위한 또 다른 방법은 활성 영역의 주위에 얕은 트렌치 소자 분리 영역을 형성하는 단계, 활성 영역 안 기판에 웰을 주입하는 단계, 활성 영역 위에 게이트 구조를 형성하는 단계를 포함한다. 게이트 구조 및 얕은 트렌치 소자 분리 영역이 기판의 표면 위에 연장되어 있고, 기판은 게이트 구조 및 얕은 트렌치 소자 분리 영역 사이에 노출된 부분을 가지고 있다. 도핑되지 않은 폴리실리콘이 게이트 구조, 얕은 트렌치 소자 분리 영역 및 기판의 노출된 부분위에 증착되어있다. 폴리실리콘이 게이트 구조 및 얕은 트렌치 영역으로부터 제거되고, 남아있는 폴리실리콘이 도핑되어 기판과 접촉하고 있는 콘택트를 형성한다. 도펀트가 콘택트로부터 기판으로 외방 확산되어 소스와 드레인 확산 영역을 형성한다.
다른 방법에 있어서, 게이트 구조를 형성하는 단계는 기판의 표면 위에 제 1 질화물 층을 증착하는 단계, 제 1 질화물 층을 통해서 아래로 기판까지 그리고 얕은 트렌치 소자 분리 영역 안으로 채널을 형성하는 단계, 채널 안 기판 위에 게이트 산화물 층을 형성하는 단계, 채널 안 게이트 산화물 층 위에 게이트 콘덕터를 증착하는 단계, 채널 안 게이트 콘덕터 위에 산화물 캡 층을 형성하는 단계를 포함할 수 있다. 게이트 구조를 형성하는 단계는 제 1 질화물 층 위에 제 2 질화물 층을 형성하는 단계를 포함할 수 있다. 채널 안 게이트 산화물 층 위에 게이트 콘덕터를 증착하는 단계는 채널 안 그리고 제 2 질화물 층 위에 게이트 콘덕터를 증착하는 단계, 제 2 질화물 층을 연마 또는 에칭 스톱 층으로 사용함으로써 제 2 질화물 층으로부터 게이트 콘덕터를 평탄화 하는 단계, 게이트 콘덕터를 채널 안으로 리세싱하는 단계를 포함할 수 있다. 게이트 구조를 형성하는 단계가 게이트 콘덕터 위에 산화물을 도포하고 산화물을 에칭하여 게이트 콘덕터의 면을 절연시키는 단계를 포함할 수 있다. 산화물을 증착하는 단계는 게이트 콘덕터를 산화시켜 좀더 게이트 콘덕터의 면을 절연시키는 단계를 포함할 수 있다. 상기 방법은 콘택트, 얕은 트렌치 소자 분리 영역 및 게이트 구조 위에 에칭 스톱 층을 형성하는 단계, 에칭 스톱 층 위에 인터레벨 유전체 층을 증착하는 단계, 인터레벨 유전체 층 안 콘택트의 위치에 대응하는 곳에 홀 또는 트렌치를 에칭하는 단계, 콘택트 위의 에칭 스톱 층을 개구하는 단계, 콘택트에 전기적으로 연결되기 위해서 홀 또는 트렌치를 도전성 물질로 채우는 단계를 포함할 수 있다.
자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 또 다른 방법은 그 사이에 기판의 노출된 부분을 갖는 기판의 표면 위에 성장된 구조를 형성하는 단계, 성장된 구조 위에 도전성 물질을 증착하는 단계, 성장된 구조의 위 표면으로부터 도전성 물질을 평탄화하여 기판과 접촉하며 기판의 노출된 부분에 자기정렬하고 인접한 성장한 구조에 대해 경계가 없는 콘택트를 형성하는 단계를 포함한다.
다른 방법에 있어서, 도전성 물질이 폴리실리콘을 포함할 수 있고, 상기 방법은 폴리실리콘을 도핑하여 노출된 부분에 기판과 접촉하는 콘택트를 형성하는 단계, 콘택트에 주입된 도펀트를 기판 안으로 외방 확산하여 노출된 부분에 확산 영역을 형성하는 단계를 포함할 수 있다. 상기 방법은 도전성 물질을 증착하기 전에 기판의 노출된 부분 안에 주입된 접합을 형성하는 단계를 포함할 수 있다. 성장된 구조는 하나 이상의 게이트 구조와 트렌치 소자 분리 영역을 포함할 수 있다. 게이트 구조는 기판의 표면에 제 1 유전체 층을 증착하고, 제 1 유전체 층을 통해서 아래로 기판에 까지 채널을 형성하고, 채널 안 기판 위에 게이트 유전체 층을 형성하고, 채널 안 게이트 유전체 층 위에 게이트 콘덕터를 증착하고 채널 안 게이트 콘덕터 위에 캡 층을 형성함으로써 형성될 수 있다. 캡 층은 산화물을 포함할 수 있고, 캡 층을 형성하는 단계는 채널 안 게이트 콘덕터 위에 산화물을 증착하고 산화물 층을 평탄화하여 캡 층을 형성하는 단계를 포함할 수 있다. 제 1 유전체 층은 질화물을 포함할 수 있고 상기 방법은 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계를 포함할 수 있다. 제 2 유전체 층은 질화물을 포함할 수 있다.채널 안 게이트 유전체 층 위에 게이트 콘덕터를 도포하는 단계는 채널 안 제 2 유전체 층 위에 게이트 콘덕터를 증착하는 단계, 제 2 유전체 층을 연마 또는 에칭 스톱으로 사용함으로써 제 2 유전체층으로부터 게이트 콘덕터를 평탄화하는 단계, 채널 안으로 게이트 콘덕터를 리세싱하는 단계를 포함할 수 있다. 게이트 구조는 게이트 콘덕터 위에 산화물을 증착하고 산화물을 에칭하여 게이트 콘덕터의 면을 절연시킴으로써 형성될 수 있다. 산화물을 증착하는 단계는 게이트 콘덕터를 산화시켜 게이트 콘덕터의 면을 더욱 절연시키는 단계를 포함할 수 있다. 상기 방법은 콘택트 및 성장된 구조 위에 에칭 스톱 층을 형성하는 단계, 에칭 스톱 층 위에 인터레벨 유전체 층을 증착하는 단계, 콘택트의 위치에 대응하는 인터레벨 유전체 층 안에 홀 및 트렌치를 에칭하는 단계, 콘택트 위 에칭 스톱 층을 개구하는 단계, 콘택트에 전기적으로 연결하기 위한 도전성 물질로 홀 또는 트렌치를 채우는 단계를 포함할 수 있다.
본 발명의 이와 같은 그리고 또 다른 목적, 특징 및 장점이 뒤 따르는 본 발명의 설명적인 실시예의 상세한 설명으로부터 명백해질 것이며 상세한 설명은 첨부된 도면과 연관되어 기술될 것이다.
본 발명은 반도체 소자를 위한 무경계(borderless) 콘택트를 형성하기 위한 방법을 포함한다. 무경계 콘택트는 마스킹(masking)하는 프로세스 또는 단계의 사용 없이 형성된다는 장점이 있다. 본 발명의 하나의 실시예에는, 마스크의 필요 없이 어레이 트랜지스터(MOSFETS)의 소스-드레인 확산 콘택트를 형성하는 프로세스가 포함된다. 또한, 본 명세서에서 기술되어 있는 프로세스에 의해서 형성된 어레이 확산 콘택트는 근접한 게이트 컨덕터와 소자 분리 영역에 자기정렬하지만 중첩하지는 않는다. 본 발명은 게이트 구조 및 트렌치 영역 사이에 위치하는 무경계 자기정렬 콘택트와 관련하여 기술되겠지만, 본 발명은 콘택트가 필요한 어떠한 구조 사이에 형성된 콘택트에도 적용가능하다. 예를 들어, 콘택트는, 본 발명에 따라서, 두 개의 게이트 구조 사이 또는 깊은 트렌치(deep trench)와 게이트 구조 사이 또는 두 개의 소자 분리 영역 사이 등에 형성될 수 있다.
다른 실시예에서, 본 발명은 주입(implantation) 대신 폴리실리콘(polysilicon)의 외방 확산에 의한 어레이 소스-드레인 확산을 형성하며 따라서 어레이 내에 접합 이온주입의 사용에 의한 실리콘 결함의 발생을 피할 수 있는 프로세스를 제시한다. 비록 몇몇 실시예에서의 경우이지만, 주입 접합이 형성된 후에 무마스크 콘택트 형성이 적용될 수 있다. 또한, 본 발명은 (질화물 대신) 산화물 게이트 스페이서의 사용 및 게이트 구조를 위한 절연 상부 캡의 사용을 허용하며 따라서 비슷한 절연체 두께가 유지될때 비트라인(bitline) 정전용량(capacitance)을 감소시킨다. 본 발명은 또한 웰(well) 확산이 소스-드레인 확산의 아래로 연장되는 것을 방지하며, 더 나가서 접합 정전용량을 감소시킨다. 본 발명의 또 다른 특징은 반도체 메모리 소자를 위한 적층 캐패시터(STC : stacked capacitor) 뿐만아니라 깊은 트렌치(DT : deep trench) 저장 캐패시터에도 적용 가능한 프로세스라는 점이다.
몇가지 시점을 통해서 같은 참조 번호는 유사한 또는 동일한 요소를 나타내는 도면을 세부적으로 참조하고 우선은 도 1과 2를 참조하면, 부분적으로 제조된 반도체 소자(100)가 도시되어 있다. 소자(100)는 DRAM (dynamic random acces membory), SRAM (static random access memory), 내장형 메모리 칩(embedded memory chip), 주문형 집적회로(application specific integrated circuit) 또는 다른 반도체 소자일 수 있다. 소자(100)은 바람직하게는 적층 캐패시터 셀(cell) 또는 깊은 트렌치 캐패시터 셀을 갖는 메모리 어레이를 사용하는 메모리 소자를 포함할 수 있다. 바람직하게는 단결정 실리콘을 포함하고 있는 기판(102)이 제공된다.
바람직하게는 질화물(패드(pad) 질화물)인 유전체 층(106)이 기판(102)에 증착된다. 깊은 웰이 유전체 층(106)을 증착하기 전에 선택적으로 형성될 수 있다. 이러한 웰은 이온 주입 방법에 의해서 기판(102)에 주입된 N 또는 P 웰을 포함할 수 있다. 증착 후에 유전체 층(106)이 패턴닝되고, 예를 들어 깊은 트렌치, 매설 비트라인(buried bitline)(도시 안됨) 등인 소자분리(isolation) 트렌치 및 다른 요소와 같은 에치 트렌치(108)에 이용된다. 트렌치(108)가 활성 영역(110)의 주위에 배치되어 있고, 활성 영역(110)은 적어도 하나의 트랜지스터의 형성에 이용될것이다. 트렌치(108)가 산화물과 같은 충전 물질(filler material)(112)로 채워져서 활성 영역(110)을 둘러싸는 얕은 트렌지 소자분리 영역(shallow trench isolation region)(114)을 형성한다. 위 표면(116)이 예를 들어 화학적 기계적 연마(CMP : chemical mechanical polishing) 프로세스를 이용함으로써 평탄화된다. 연마 스톱(polish stop) 또는 에치 스톱(etch stop) 층(118)이 평탄화된 위 표면(116)에 형성된다. 에치 스톱 층(118)은 이하 기술되는 바와 같이 나중 단계에서 이용될 것이다.
도 3 내지 5를 참조하면, 게이트 콘덕터 마스크가 에치 스톱 층(118) 위에 하드 마스크(hard mask)(도시 안됨), 바람직하게는 산화물 하드 마스크 또는 레지스트(resist)를 패턴닝하기 위해서 이용될 수 있다. 게이트 콘덕터 마스크를 사용함으로써, 채널(120)이 유전체 층(106) 및 영역(114), 활성 영역(110) 위의 유전체 층(118)에 에칭된다. 채널(120)의 에칭은 예를 들어 RIE (reactive ion etch) 프로세스와 같은 비등방성(anisotropic) 에칭 프로세스에 의해서 실시될 수 있다. 에칭 프로세스는 유전체 층(106, 118) 및 충전 물질(112)에 대해서는 비선택적(non-selective)이나 기판(102)에 대해서는 선택적(selective)이다.
도 6을 참조하면, 희생(sacrificial) 산화물 층(122)이 기판(102)의 노출된 표면 위에서 성장한다. 웰 또는 웰 영역(124)이, 형성될 트랜지스터 소자에 적절한 도전성을 갖는 도펀트(dopant)를 이용함으로써 주입된다. 웰 영역(124)이 희생 산화물 층(122)을 통해서 기판(102) 안에 도펀트 종류를 주입함으로써 형성된다. 주입은 소자 분리 물질(112) 및 유전체 층(106)을 많이 투과하지 않는다. 주입이채널(120) 안에서 발생한다. 기판(102)에서 채널에 인접하여 형성될 소스-드레인 영역과 같은 또 다른 영역은 층(106)에 의해서 차단된다. 그리고 나서 희생 산화물 층(122)이 제거된다.
도 7 및 8을 참조하면 게이트 산화물(124)이 채널(120) 안의 기판(102) 위에서 성장한다. 그리고 나서 게이트, 바람직하게는 듀얼 워크 펑션(dual work function) 게이트를 형성하기 위해서 게이트 콘덕터 물질(126)이 증착된다. 듀얼 워크 펑션 게이트는 폴리실리콘을 포함하고, 이 폴리실리콘에는 선택된 게이트 콘덕터 영역에 적절한 N 및 P 타입 도펀트가 주입된다. 게이트 콘덕터 물질(126)은 폴리실리콘, 금속 그리고/또는 금속 실리사이드(silicide)를 포함할 수 있다. 한 실시예에서, 게이트 콘덕터(126)는 주입된 폴리실리콘 및 주입된 폴리실리콘 위에 형성된 금속 층을 포함할 수 있다. 다른 도전체 물질 및 이의 조합이 또한 사용될 수 있다. 게이트 콘덕터 물질(126)이 평탄화되고 유전체 층(116)의 위 표면의 아래로 리세싱된다. 유전체 층(128)이 증착되고 유전체 층(118)의 위 표면과 같게 연마된다. 유전체 층(128)이 바람직하게는 산화물, 좀더 바람직하게는 화학 증착된 산화물을 포함한다. 유전체 층(128)이 게이트 구조(130)을 위한 유전체 캡(cap)을 형성한다.
도 9 내지 11을 참조하면, 유전체 층(116, 106)이 충전 물질(112), 유전체 층(128) 및 기판(102)에 대해서 선택적으로 제거되어진다. 게이트 측벽 스페이서(spacer)(132)가 유전체 층, 바람직하게는 산화물을 증착하고 비등방성으로(anisotropically) 에칭하여 형성된다. 하나의 바람직한 실시예에서, 증착된 스페이서(132) 뿐만 아니라 게이트 측벽 산화 프로세스가 이용되며, 이 산화 프로세스는 상승된 온도, 예를 들어 약 700 °C 에서 1100 °C 사이의 온도에서 충분한 산소를 산화 게이트 콘덕터 물질(126)에 공급하여 게이트 콘덕터 물질(126)과 게이트 구조(130)에 인접하여 형성되는 콘택트 사이의 전자 흐름을 방지하기 위해 충분한 두께의 절연 막을 제공한다. 워드라인(wordline) 스페이서(132) 및 보호캡(128)을 위한 산화 물질을 이용함으로써, 종래의 질화물 스페이서 및 캡과 비교하여 감소된 비트라인 캡패시턴스를 얻을 수 있다.
도핑되지 않은 폴리실리콘 층(138)이 소자(100)위에 증착되고 게이트 구조(130) 및 영역(114) 사이의 영역을 채운다. 도 9에서 층(138)에 의해 감추어진 특징은 괄호 안의 번호로 나타낸다. 층(138)은 대용으로 금속과 같은, 예를 들어 텅스텐인 도전성 물질을 포함할 수 있다. 그러나 만약 금속이 사용되면, 접합 주입 단계가, 우선 콘택트 홀(contact hole)이 형성되어 있는 기판(102) 안에 소스 및 드레인 확산 영역을 형성하기 위해서 필요하다. 또 다른 실시예에서, 콘택트(140) 아래 확산 영역의 주입 후에 확산 방벽 또는 다른 도체성 층이 형성될 수 있다.
콘택트(140)가 트렌치 영역(114) (예를 들어 STI) 및 게이트 구조(130)에 대해서 경계가 없이 형성되는 장점이 있다. 하나의 실시예에서, 콘택트(140)가 확산 영역(142)에 대해 자기정렬되는데 이는 확산 영역(142)이 콘택트(140) 자신으로부터 외방 확산 형성되기 때문이다. 또한, 콘택트(140)를 형성하기 위해서 마스크가 필요하지 않은데 이는 비아 홀(via hole)이 더 이상 패턴닝되지 않기 때문이다.대신, 폴리실리콘이 소자(100) 위에 단순히 증착되고 무마스크 평탄화 프로세스를 이용함으로써 필요로 하지 않는 영역으로부터 제거된다.
도 12 내지 14를 참조하면, 폴리실리콘(138)이 유전체 층(128) 및 충전 물질(112)의 위 표면과 같게 연마된다. 폴리실리콘(138)이 활성 영역(110)안에 남아서 영역(114) 및 게이트 구조(130) (예를 들어 워드라인 구조) 사이에 콘택트(140)를 형성한다. 폴리실리콘(138)에 도펀트가 주입된다. 예를 들어, 도펀트는 약 1 x 1013cm-2과 약 1 x 1016cm-2사이의 도우즈를 갖고 이용되는 도펀트의 종류에 따라서 약 5에서 100 keV 사이의 에너지로 주입되는 (NFET 또는 PFET가 형성되느냐에 따라서) 비소, 3가의 인(phosphorous) 또는 보론(boron) 을 포함할 수 있다. 폴리실리콘(138)에 주입된 도펀트가 기판(102) 안으로 외방 확산되어 소스 및 드레인 영역(142)를 형성한다. 외방 확산은 어닐(anneal) 프로세스를 행함으로써 강화될 수 있다. 예를 들어, 사용된 도펀트 종류와 외방 확산의 원하는 정도에 따라서, 소자(100)를 약 750 °C 및 1100 °C 사이에서 약 5 초 및 약 60 분 사이의 시간 동안에, , 가열한다. 또한 소자(100)의 연속되는 프로세싱 동안에 외방 확산의 발생이 허여될 수 있다. 이 경우에, 별개의 프로세스 단계가 필요치 않다. 다른 방법으로, 폴리실리콘(138)의 증착 전에 기판(102) 안에 도펀트를 주입함으로써 주입된 접합(확산 영역)이 이용될 수 있다.
도 15를 참조하면, 소자(100)가 어레이 영역(150) 및 서포트(support) 영역(152)을 포함할 수 있다. 서포트 영역(152)은 어레이 영역(150) 안에 있는 메모리 어레이를 원조하기 위한 논리 소자 및 다른 회로 소자를 포함하고 있다. 어레이 영역(150)이 트랜지스터(154)를, 서포트 영역(152)이 트랜지스터(156)을 포함하고 있다. 트랜지스터(156)가 실리사이딩(siliciding) 프로세스, 주입에 의해서 또는 위에서 설명한 외방 확산에 의해서 형성된 소스 및 드레인 영역(158)을 포함할 수 있다. 콘택트(160)가 콘택트(140)와 같은 방법으로 서포트 영역(152)에 형성될 수 있다.
비임계(non-critical) 마스크가 서포트 영역 트랜지스터(156)를 주입하기 위해서 사용될 수 있다. 확산 영역(162)에 도펀트를 주입하는 것은 소자(100) 위에 비임계 마스크(164)를 그리고 확산 영역(158) 위에 마스크(164)의 개구부를 제공함으로써 실시된다. 도펀트가 콘택트(160)의 폴리실리콘을 통해서 주입된다. 콘택트(160)가 성장된 소스-드레인 영역을 형성하기 위한 주입 후에 남아있을 수 있다.
도 16을 참조하면, 또 다른 실시예에서, 다른 콘택트 구조가 서포트 영역(152)에 바람직할 수 있다. 이 경우에 폴리실리콘(138)이, 비임계 마스크를 가지고 우선 어레이 영역(150)을 마스크하고 콘택트(160)를 에칭해 냄으로써, 서포트 영역(152)으로부터 완전히 제거될 수 있다.
도 17을 참조하면, 유전체 층(168)이 증착되어 에칭 스톱(etch stop)의 역할을 한다. 그리고 나서, 인터레벨(interlevel) 유전체 층(170)이 증착된다. 유전체 층(168)이 바람직하게는 질화물이며 반면에 유전체 층(170)은 예를 들어 BPSG(boro-phospho silicate glass) (또는 다른 적절한 소자 분리 물질)와 같은 산화물을 포함할 수 있다. 비아 홀(172)이 유전체 층(168)에 선택적으로 유전체층(170)을 통하도록 에칭된다. 에칭이 반응성 이온 에칭를 포함할 수 있으며 유전체 층(168)위에서 멈춘다. 그리고 나서, 유전체 층(168)의 에칭이 비아 홀 또는 트렌치(172)를 콘택트(140)에 열리도록 하기 위해 행해진다.
비아 홀 또는 트렌치(172)가, 층(170) 위에 증착되는 텅스텐, 알류미늄, 구리 등과 같은 도전성 물질(174)(또는 도전성 물질의 층)로 채워진다. 도전성 물질(174)이 그리고 나서 평탄화되어 그 위의 유전체 층 및 금속 라인(line)에 적당한 표면을 제공한다. 추가적인 인터레벨 유전체 층, 배선 도체(wiring conductors), 비아 그리고/또는 저장 캐패시터를 포함하는 종래의 프로세싱이 뒤따른다.
도 18을 참조하면, 성장된 구조(204)를 포함하는 반도체 소자(200)를 위한 무경계 자기정렬 콘택트(202)가 도시되어있다. 성장된 구조(204)가 게이트 구조, 낮은 트렌치 소자 분리 영역, 깊은 트렌치 구조 또는 다른 성장된 구조를 포함할 수 있다. 콘택트(202)가 위에서 설명된 방법에 따라서 형성된다. 콘택트(202)가 영역(206)에 자기정렬 되며, 이 영역(206)은, 비록 도전성 라인 또는 전극 영역이 영역(206) 및 영역(208)에 이용될 수 있지만, 바람직하게는 기판(208) 안에 형성된 확산 영역이다. 콘택트(202)가 마스킹 프로세스 없이 성장된 구조에 증착되고 평탄화되는 장점이 있다. 이것은 반도체 제조에서 복잡성을 줄이고 시간을 절약하며 비용을 줄인다.
본 발명은 뒤따르는 점을 포함하는 장점이 있다.
1) (같은 두께에서 산화물의 약 두 배의 유전 상수 즉 두 배의 정전하용량을갖는 종래의 SiN 스페이서와 보호 캡 대신에) 산화물 워드라인 스페이서 및 보호 캡을 사용함으로써 그리고 소스-드레인 확산 아래로 많이 연장되지 않는 웰 주입을 제공함으로써 감소된 비트라인 정전하용량을 제공한다.
2) 폴리실리콘 콘택트로부터의 외방 확산에 의해, 따라서 소스-드레인 주입에 의해 유발되는 주입 결함을 형성된 소스-드레인 확산이 형성된다.
3) 적층 및 깊은 트렌치 메모리 셀에 적용가능하다.
4) 얕은 트렌치 소자 분리 영역에 오버에칭되어 발생하는 깊은 소스-드레인 확산을 회피할 수 있다.
종래의 DRAM 프로세스의 무경계 확산 콘택트가 단지 인접하는 게이트에 대해 경계가 없을 뿐이고 인접하는 소자 분리 영역과는 중첩되지 않는다. 인접한 소자 분리 영역 안으로 콘택트 오버에칭되는 것과 아울러 콘택트 마스크 및 활성 영역 마스크의 오정렬이 활성 영역 실리콘의 측벽을 따라서 형성되는 원하는 접합보다 더 깊은 접합의 원인이 된다. 더 깊은 접합이 활성 영역 실리콘안에 형성된 트랜지스터(예를 들어, MOSFET(metal oxide semiconductor field effect transistor))의 쇼트 채널 특성을 악화시키고 트랜지스터의 임계값 전압의 전체적 변화를 증가시킨다. 본 발명은 깊은 디퓨젼 영역을 회피한다.
비록 자기정렬 콘택트에 대한 무마스크 프로세스에 대한 바람직한 실시예를 설명하였지만(한정을 위한 의도가 아니라 설명을 위한 것임), 위에서 설명한 것을 고려하여 당업자에 의해서 변경 및 수정이 가능하다. 따라서 설명된 본 발명의 특별한 실시예가 수정될 수 있으며 이러한 수정은 뒤따르는 청구항에 의해서 포괄되어지는 것과 같은 본 발명의 범위와 정신 안에 있다. 자세하게, 특히 특허법에서 요구하는 정도로 본 발명을 기술하였지만 특허장(Letters Patent)에 의해서 청구되고 보호 받기를 원하는 것이 뒤에 붙은 청구항에 기술되어 있다.
Claims (30)
- 자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법에 있어서,활성 영역의 주위에 트렌치 소자 분리 영역을 형성하는 단계,상기 활성 영역을 통과하는 게이트 구조를 형성하는 단계 - 여기서, 상기 게이트 구조 및 상기 트렌치 소자 분리 영역이 이들 사이에 노출된 부분을 갖는 기판의 표면 위에 연장되어 있음 -상기 게이트 구조, 상기 트렌치 소자 분리 영역 및 상기 기판의 노출된 영역 위에 도핑되지 않은 폴리실리콘을 증착하는 단계,상기 게이트 구조 및 상기 트렌치 소자 분리 영역으로부터 상기 폴리실리콘을 제거하는 단계,남아있는 폴리실리콘을 도핑하여 상기 기판과 접촉하는 콘택트를 형성하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 1항에 있어서,게이트 구조를 형성하는 상기 단계가상기 기판의 표면 위에 제 1 유전체 층을 증착하는 단계,상기 제 1 유전체 층을 통해서 아래로 상기 기판까지 그리고 상기 트렌치 소자 분리 영역 안으로 채널을 형성하는 단계,상기 채널 안 상기 기판 위에 게이트 유전체 층을 형성하는 단계,상기 채널 안 상기 게이트 유전체 층 위에 게이트 콘덕터를 증착하는 단계,상기 채널 안 상기 게이트 콘덕터 위에 캡 층을 형성하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 2 항에 있어서,상기 캡 층이 산화물을 포함하고, 상기 캡 층을 형성하는 상기 단계가 상기 채널 안 상기 게이트 콘덕터 위에 산화물을 증착하고 상기 산화물 층을 평탄화하여 상기 캡 층을 형성하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 2 항에 있어서,상기 제 1 유전체 층이 질화물을 포함하고, 상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계를 더 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 4 항에 있어서,상기 제 2 유전체 층이 질화물을 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 4 항에 있어서,상기 채널 안 상기 게이트 유전체 층 위에 게이트 콘덕터를 증착하는 상기 단계가상기 채널 안 상기 제 2 유전체 층 위에 상기 게이트 콘덕터를 증착하는 단계,상기 제 2 유전체 층을 연마 또는 에칭 스톱으로 사용하여 상기 게이트 콘덕터를 상기 제 2 유전체 층으로 부터 평탄화시키는 단계,상기 채널 안으로 상기 게이트 콘덕터를 리세싱하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 1 항에 있어서,게이트 구조를 형성하는 상기 단계가 상기 게이트 콘덕터 위에 산화물을 증착하고 상기 산화물을 에칭하여 상기 게이트 콘덕터의 면을 절연시키는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 7 항에 있어서,산화물을 도포하는 상기 단계가 상기 게이트 콘덕터를 산화시켜 상기 게이트 콘덕터의 면을 좀더 절연시키는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 1 항에 있어서,상기 활성 영역에 확산 영역을 형성하는 단계를 더 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 9 항에 있어서,상기 활성 영역에 확산 영역을 형성하는 상기 단계가 상기 콘택트 안에 주입 된 도펀트를 기판 안으로 외방확산시켜 상기 확산 영역을 형성하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 1 항에 있어서,상기 콘택트, 상기 얕은 트렌치 소자 분리 영역 및 상기 게이트 구조 위에 에칭 스톱 층을 형성하는 단계,상기 에칭 스톱 층 위에 인터레벨 유전체 층을 증착하는 단계,상기 콘택트의 위치에 대응하는 상기 인터레벨 유전체 층 안에 홀 또는 트렌치를 에칭하는 단계,상기 콘택트 위의 상기 에칭 스톱 층을 개구하는 단계,상기 콘택트에 전기적으로 연결되기 위해서 상기 홀 또는 트렌치를 도전성 물질로 채우는 단계를 더 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법에 있어서,활성 영역 주위에 얕은 트렌치 소자 분리 영역을 형성하는 단계,상기 활성 영역 안의 기판 안에 웰을 주입하는 단계,상기 활성 영역 위에 게이트 구조를 형성하는 단계 - 여기서, 상기 게이트 구조 및 상기 얕은 트렌치 소자 분리 영역이 상기 게이트 구조 및 상기 얕은 트렌치 소자 분리 영역 사이에 노출된 부분을 갖는 상기 기판의 표면 위에 연장되어 있음 -상기 게이트 구조, 상기 얕은 트렌치 소자 분리 영역 및 상기 기판의 노출된 부분 위에 도핑되지 않은 폴리실리콘을 증착하는 단계,상기 게이트 구조 및 상기 얕은 소자 분리 영역으로 부터 상기 폴리실리콘을 제거하는 단계,남아 있는 폴리실리콘을 도핑하여 상기 기판에 접촉하는 콘택트를 형성하는 단계,도펀트를 상기 콘택트로 부터 상기 기판으로 외방 확산하여 소스 및 드레인 확산 영역을 형성하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 12 항에 있어서,게이트 구조를 형성하는 상기 단계가상기 기판의 표면에 제 1 질화물 층을 증착하는 단계,상기 제 1 질화물 층을 통해서 아래로 상기 기판까지 그리고 상기 얕은 트렌치 소자 분리 영역 안으로 채널을 형성하는 단계,상기 채널 안 상기 기판 위에 게이트 산화물 층을 형성하는 단계,상기 채널 안 상기 게이트 산화물 층 위에 게이트 콘덕터를 증착하는 단계,상기 채널 안 상기 게이트 콘덕터 위에 산화물 캡 층을 형성하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 13 항에 있어서,상기 제 1 질화물 층 위에 제 2 질화물 층을 형성하는 단계를 더 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 13 항에 있어서,상기 채널 안 상기 게이트 산화물 층 위에 게이트 콘덕터를 증착하는 단계가상기 채널 안 그리고 상기 제 2 질화물 층 위에 상기 게이트 콘덕터를 증착하는 단계,상기 제 2 질화물 층을 연마 또는 에칭 스톱으로 이용하여 상기 게이트 콘덕터를 상기 제 2 질화물로부터 평탄화시키는 단계,상기 채널 안으로 상기 게이트 콘덕터를 리세싱하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 12 항에 있어서,게이트 구조를 형성하는 상기 단계가 상기 게이트 콘덕터 위에 산화물을 증착하고 상기 산화물을 에칭하여 상기 게이트 콘덕터의 면을 절연시키는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 16 항에 있어서,산화물을 증착하는 상기 단계가 상기 게이트 콘덕터를 산화시켜 상기 게이트 콘덕터의 면을 더욱 절연시키는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 12 항에 있어서,상기 콘택트, 상기 얕은 트렌치 소자 분리 영역 및 상기 게이트 구조 위에 에칭 스톱 층을 형성하는 단계,상기 에칭 스톱 층 위에 인터레벨 유전체 층을 증착하는 단계,상기 콘택트의 위치에 대응하는 상기 인터레벨 유전체 층의 안에 홀 또는 트렌치를 에칭하는 단계,상기 콘택트 위의 상기 에칭 스톱 층을 개구하는 단계,상기 콘택트에 전기적으로 연결되기 위해서 상기 홀 또는 트렌치를 도전성 물질로 채우는 단계를 더 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법에 있어서,기판의 표면 위에 성장된 구조를 형성하는 단계 - 여기서, 상기 기판이 상기 성장된 구조 사이에 노출된 부분을 구비함 -상기 성장된 구조 위에 도전성 물질을 도포하는 단계,상기 성장된 구조의 위 표면으로 부터 상기 도전성 물질을 평탄화하여 상기 기판과 접촉하며 상기 기판의 상기 노출된 부분에 자기정렬하고 인접한 상기 성장한 구조에 대해서 경계가 없는 콘택트를 형성하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 19 항에 있어서,상기 도전성 물질이 폴리실리콘을 포함하고,상기 폴리실리콘을 도핑하여 상기 노출된 부분에 상기 기판과 접촉하는 콘택트를 형성하는 단계,상기 콘택트 안에 주입 된 도펀트를 상기 기판 안으로 외방 확산하여 상기 노출된 부분에 확산 영역을 형성하는 단계를 더 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 19 항에 있어서,상기 도전성 물질을 증착하기 전에 상기 기판의 노출된 부분안에 주입된 접합을 형성하는 단계를 더 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 19 항에 있어서,상기 성장된 구조가 하나 이상의 게이트 구조 및 트렌치 소자 분리 영역을 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 22 항에 있어서,상기 게이트 구조가상기 기판의 표면 위에 제 1 유전체 층을 증착하는 단계,상기 제 1 유전체 층을 통해서 아래로 상기 기판까지 채널을 형성하는 단계,상기 채널 안 상기 기판 위에 게이트 유전체 층을 형성하는 단계,상기 채널 안 상기 게이트 유전체 층 위에 게이트 콘덕터를 증착하는 단계,상기 채널 안 상기 게이트 콘덕터 위에 캡 층을 형성하는 단계에 의해서 형성되는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 23 항에 있어서,상기 캡 층이 산화물을 포함하고, 캡 층을 형성하는 상기 단계가 채널 안 상기 게이트 콘덕터 위에 산화물을 증착하고 상기 산화물 층을 평탄화하여 상기 캡 층을 형성하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 23 항에 있어서,상기 제 1 유전체 층이 질화물을 포함하고, 상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계를 더 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 25 항에 있어서,상기 제 2 유전체 층이 질화물을 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 23 항에 있어서,상기 채널 안 상기 게이트 유전체 층 위에 게이트 콘덕터를 증착하는 상기 단계가상기 채널 안 그리고 상기 제 2 유전체 층 위에 상기 게이트 콘덕터를 증착하는 단계,상기 제 2 유전체 층을 연마 또는 에칭 스톱으로 사용하여 상기 게이트 콘덕터를 상기 제 2 유전체 층으로부터 평탄화하는 단계,상기 게이트 콘덕터를 상기 채널 안으로 리세싱하는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 23 항에 있어서,상기 게이트 구조가, 산화물을 상기 게이트 콘덕터 위에 증착하고 상기 산화물을 에칭하여 상기 게이트 콘덕터의 면을 절연함으로써 형성되는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 28 항에 있어서,산화물을 증착하는 상기 단계가 상기 게이트 콘덕터를 산화시켜 상기 게이트콘덕터의 면을 좀더 절연시키는 단계를 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
- 제 19 항에 있어서,상기 콘택트 및 성장된 구조 위에 에칭 스톱 층을 형성하는 단계,상기 에칭 스톱 층 위에 인터레벨 유전체 층을 증착하는 단계,상기 콘택트의 위치에 대응하는 상기 인터레벨 유전체 층 안에 홀 또는 트렌치를 에칭하는 단계,상기 콘택트 위의 상기 에칭 스톱 층을 개구하는 단계,상기 콘택트와 전기적으로 연결하기 위하여 상기 홀 또는 트렌치를 도전성 물질로 채우는 단계를 더 포함하는자기정렬 무경계 콘택트를 마스킹 프로세스 없이 형성하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/489,865 | 2000-01-21 | ||
| US09/489,865 US6261924B1 (en) | 2000-01-21 | 2000-01-21 | Maskless process for self-aligned contacts |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020079792A true KR20020079792A (ko) | 2002-10-19 |
| KR100522475B1 KR100522475B1 (ko) | 2005-10-18 |
Family
ID=23945582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-7009361A KR100522475B1 (ko) | 2000-01-21 | 2001-01-18 | 자기정렬 무경계 콘택트를 마스킹 프로세스없이 형성하는방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6261924B1 (ko) |
| EP (1) | EP1249038A1 (ko) |
| KR (1) | KR100522475B1 (ko) |
| WO (1) | WO2001054185A1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11972983B2 (en) | 2020-06-24 | 2024-04-30 | Etron Technology, Inc. | Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method |
| US11973120B2 (en) | 2020-06-24 | 2024-04-30 | Etron Technology, Inc. | Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2001-01-18 KR KR10-2002-7009361A patent/KR100522475B1/ko not_active IP Right Cessation
- 2001-01-18 WO PCT/US2001/001830 patent/WO2001054185A1/en active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2001054185A1 (en) | 2001-07-26 |
| KR100522475B1 (ko) | 2005-10-18 |
| EP1249038A1 (en) | 2002-10-16 |
| US6261924B1 (en) | 2001-07-17 |
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Legal Events
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| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20131004 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20141002 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20151001 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |