KR20060127747A - 반도체 디바이스의 형성방법 - Google Patents

반도체 디바이스의 형성방법 Download PDF

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Abstract

본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이다. 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 가진 기판이 제공된다. 상기 리세스드 게이트의 돌출부와 상기 딥 트렌치 캐패시터 디바이스의 상부가 노출된다. 스페이서는 상기 상부와 상기 돌출부의 측벽에 형성된다. 도전체의 매립부는 상기 스페이서 사이의 공간에 형성된다. 기판, 스페이서 및 매립부는 패턴화되어, 활성 영역을 한정하기 위한 평행한 샐로우 트렌치를 형성한다. 유전체 층은 샐로우 트렌치 내에 형성되고, 일부 매립부는 매립된 비트 라인 콘택으로서 작용한다.

Description

반도체 디바이스의 형성방법{Method for forming a semiconductor device}
본 발명은 이어지는 다음의 상세한 설명과 첨부 도면을 참조한 예를 읽음으로써 보다 완벽하게 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예의 리세스드 트렌치를 형성하기 위한 방법을 도시하는 횡단면도이다.
도 2는 본 발명의 일 실시예의 돌출부를 갖는 리세스드 트랜지스터를 형성하기 위한 방법을 도시하는 횡단면도이다.
도 3은 본 발명의 일 실시예의 스페이서에 의한 공간을 형성하기 위한 방법을 도시하는 횡단면도이다.
도 4는 본 발명의 일 실시예의 매립부(매립된 비트 라인 콘택)를 형성하기 위한 방법을 도시하는 횡단면도이다.
도 5는 본 발명의 일 실시예의 딥 트렌치 캐패시터 디바이스, 리세스드 게이트, 스페이서, 및 매립부의 배열을 도시하는 평면도이다.
도 6은 본 발명의 일 실시예의 샐로우 트렌치, 패턴화된 딥 트렌치 캐패시터 디바이스, 패턴화된 리세스드 게이트, 패턴화된 스페이서, 및 패턴화된 매립부의 배열을 도시하는 평면도이다.
<도면 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 딥 트렌치 캐패시터 디바이스
104 : 딥 트렌치 캐패시터 디바이스의 상부
106 : 패드 층 108 : 유전체 캡 층
110 : 리세스드 트렌치 112 : 리세스드 트랜지스터
114 : 채널 영역 116 : 게이트 유전체 층
118 : 리세스드 게이트 전극 120 : 리세스드 게이트 전극의 돌출부
122 : 확산 유출 영역 124 : 스페이서
126 : 스페이서 사이의 공간 128 : 소오스/드레인 영역
130 : 매립부 132 : 평행한 샐로우 트렌치
134a, 134b : 패턴화된 매립부 136 : 활성 영역(도전체 층)
본 출원은, "반도체 디바이스를 형성하는 방법"이란 명칭으로 2005년 5월 31일 출원한 미국 특허출원 제11/141,656호(NTC 94042)의 일부 계속출원이다.
본 발명은 일반적으로 반도체 디바이스를 형성하는 방법에 관한 것으로, 보다 상세하게는 반도체 디바이스의 워드 라인을 형성하기 위한 방법에 관한 것이다.
메모리 디바이스, 정보 저장을 위한 DRAM(Dynamic Random Access Memory) 등과 같은 반도체 디바이스는 현재 무수히 많은 용도로 널리 사용되고 있다.
그러나, 트랜지스터와 비트 라인 콘택을 형성하기 위한 종래의 방법은 적어도 2개의 포토리소그래피 공정을 필요로 하므로, 마스크 또는 망선(reticle)에 관한 높은 제조 코스트를 초래한다. 또한, 캐패시터, 활성 영역, 트랜지스터, 및 비트 라인 콘택으로 이루어지는 4개의 포토리소그래피 공정 간의 심각한 오정렬도 발생하여 제조 분야에 영향을 미친다. 특히, 이러한 불량은 DRAM 크기가 줄어듦에 따라 점점 심각해질 수 있다. 따라서, 메모리 디바이스의 워드 라인과 비트 라인 콘택을 형성하기 위한 새로운 방법이 요구된다.
반도체 디바이스를 형성하는 방법이 제공된다. 반도체 디바이스를 형성하는 방법의 예시적인 일 실시예는, 내부에 리세스드 게이트(recessed gate)와 딥 트렌치 캐패시터 디바이스(deep trench capacitor devices)를 갖는 기판을 제공하는 단계를 포함한다. 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부는 노출된다. 스페이서가 상기 상부와 돌출부의 측벽에 형성된다. 도전체의 매립부(buried portion)는 스페이서 사이의 공간 안에 형성된다. 기판, 스페이서 및 매립부는 패턴화되어, 활성 영역을 한정하기 위한 평행한 샐로우 트렌치를 형성한다. 유전체 층은 샐로우 트렌치 내에 형성되는데, 여기에서 매립부의 일부는 매립된 비트 라인 콘택으로서 작용한다.
반도체 디바이스를 형성하는 방법을 제공하는 본 발명은, 본 명세서에 첨부된 도면을 참조하여 보다 상세하게 기술하기로 한다. 첨부 도면에서, 유사 및/또 는 대응하는 요소는 유사한 참조 번호를 통해 지칭하는 점을 주목해야 한다. 다음의 설명은 본 발명을 수행하는 모드 중 고려되는 최상의 모드를 개시한다. 이 설명은 본 발명의 일반적인 원리를 설명하기 위하여 이루어진 것으로, 제한하려는 의도로 해석하지 않아야 한다. 본 발명의 범주는 첨부한 청구범위를 참조하여 가장 잘 결정된다.
본 명세서에서, "기판 위에 놓이는", "층 위에", 또는 "층 상에"와 같은 표현은 중간 층의 존재와는 무관하게, 베이스층(base layer)의 표면에 대한 상대적인 위치 관계를 단순히 나타낸다. 따라서, 이들 표현은 층의 직접 접촉뿐만이 아니라, 하나 이상의 적층된 층의 비-접촉 상태도 나타낼 수 있다.
도 1을 참조하면, 기판(100)이 제공된다. 기판(100)은 내부에 딥 트렌치 캐패시터 디바이스(102)를 구비하고, 딥 트렌치 캐패시터 디바이스(102)의 상부(104)는 기판(100)의 표면 위에 놓인다. 패드 층(106) 및, 질화물(SiN)과 같은 유전체 캡 층(108)은 딥 트렌치 캐패시터 디바이스(102)의 상부(104) 측벽 상에 형성된다. 유전체 캡 층(108)의 프로파일은, 근처의 딥 트렌치 캐패시터의 2개의 상부(104) 거의 중간에 위치하는 오목한 영역(concave area)을 갖는다. 따라서, 유전체 캡 층(108), 패드 층(106), 및 기판(100)은 자체 정렬되고 에칭되어, 트렌치 캐패시터 디바이스(102) 사이에 리세스드 트렌치(110)를 형성할 수 있다.
도 2를 참조하면, 리세스드 트렌치(110)에 인접한 기판(100)은 도핑되어 리세스드 트렌치(110)를 둘러싸는 채널 영역(114)을 형성한다. 이어, 게이트 유전체 층(116), 바람직하게는 실리콘 산화물을 포함하는 게이트 유전체 층(116)은 기 판(100) 상의 리세스드 트렌치(110) 안에 형성된다. 폴리실리콘, 텅스텐 또는 텅스텐 실리사이드와 같은 도전체가 리세스드 트렌치(110) 내에 채워져서 리세스드 게이트 전극(118)을 형성한다. 확산 유출(out diffusion) 영역(122)은 게이트 유전체 층(116)을 형성하는 열처리 공정 및/또는 후속 공정에서의 다른 열처리 공정 동안 형성된다.
딥 트렌치 캐패시터 디바이스(102)의 상부(104), 유전체 캡 층(108) 및 리세스드 게이트 전극(118)의 상면을 평탄화한 다음, 유전체 캡 층(108)을 선택적 습식 에칭에 의해 박리하여, 딥 트렌치 캐패시터 디바이스(102)의 상부(104)와 리세스드 게이트 전극(118)의 돌출부(120)를 노출시킨다. 평탄화 방법은 화학 기계적 연마(CMP : chemical mechanical polishing) 공정, 블랭킷 에칭 백(blanket etching back) 공정 또는 리세스 에칭 공정을 포함할 수 있다. 리세스드 게이트 전극(118)의 돌출부(120) 상면은 딥 트렌치 캐패시터 디바이스(102)의 상부(104)와 실질적으로 동일한 높이를 갖는다.
도 3을 참조하면, 스페이서(124)는 상부(104)와 돌출부(120)의 측벽 상에 형성되고, 스페이서(124) 사이의 공간(126)은 그 위에 자체 정렬된다. 스페이서(124)는 CVD 실리콘 질화물 막의 증착 및 건식 에칭 백을 통해 형성할 수 있다. 그러므로, 스페이서(124)는 상부(104)와 돌출부(120)를 감싼다. 그리고, 기판(100)은 딥 트렌치 캐패시터 디바이스(102), 리세스드 트랜지스터(112) 및 원형 공간(126) 너머의 스페이서(124)에 의해 덮인다. 그 후, 이온 주입이 실행되어, 리세스드 채널 영역(114)의 양측면 및 공간(126)의 하부에 소오스/드레인 영역(128) 을 형성한다.
도 4 및 도 5를 참조하면, 도전체(conductive material) 층, 바람직하게는 도핑된 폴리 또는 금속을 포함하는 도전체 층은 기판(100) 위에 형성되고, 스페이서(124) 사이의 공간(126)을 채운다. 그 후, 도전체 층, 스페이서(124), 딥 트렌치 캐패시터 디바이스(102) 및 리세스드 게이트(112)는 평탄화되어, 스페이서(124) 사이의 공간(126) 내에 매립부(130)를 형성한다. 매립부(130)는 도 4 및 도 5에 도시된 바와 같이, 딥 트렌치 캐패시터 디바이스(102)의 상부(104)를 둘러싼다. 평탄화 공정은 화학 기계적 연마(CMP) 공정, 블랭킷 에칭 백 공정 또는 리세스 에칭 공정에 의해 달성할 수 있다.
도 5는, 평탄화 이후 딥 트렌치 캐패시터 디바이스(102)의 상부(104), 스페이서(124), 매립부(130) 및 리세스드 트랜지스터(112)의 돌출부(120)로 이루어진 패턴의 평면도를 도시한다.
도 5 및 도 6을 참조하면, 스페이서(124), 매립부(130), 딥 트렌치 캐패시터 디바이스(102) 및 리세스드 게이트(112)를 패턴화하여, 평행한 샐로우 트렌치(132)를 형성한다. 패턴화 공정은 포토리소그래피 공정과 에칭 공정을 이용하여 달성할 수 있다. 트랜지스터를 차단하기 위해서, 패턴화 공정에서는 활성 영역(136)을 한정함과 동시에 아이솔레이션을 생성한다. 평행한 샐로우 트렌치(132)는 딥 트렌치 캐패시터 디바이스(102)와 리세스드 게이트(112)의 패턴화된 에지에 인접한다. 즉, 나머지 스페이서(124) 및 나머지 매립부(130)는 딥 트렌치 캐패시터(102)와 리세스드 게이트(112)의 측면에서 수 개의 영역으로 분할된다. 그러므 로, 패턴화된 매립부(134a 및 134b)가 형성되고, 패턴화된 매립부(134a)는 매립된 콘택 또는 매립된 비트 라인 콘택(134a)으로 작용한다.
그 후, 유전체 층이 샐로우 트렌치 내에 형성된다. 유전체는 관련 기술 분야에서 샐로우 트렌치 아이솔레이션을 형성하기 위하여 고밀도 플라즈마(HDP : high density plasma) 공정에 의해 증착되는 산화물일 수 있다. 결과적으로, 유전체 층을 평탄화하여, 상부(104), 스페이서(124), 패턴화된 매립부(134a 및 134b) 및 돌출부(120)를 노출시킨다.
이상으로 본 발명을 예시를 통해 그리고 바람직한 실시예에 관해서 기술하였으나, 본 발명이 개시된 실시예로 한정되지 않음을 이해해야 한다. 그와는 반대로, (당업자에게는 자명한 바와 같이) 다양한 변경과 유사한 장치를 포함하는 것이다. 그러므로, 첨부한 청구범위의 범주는 이러한 모든 변경 및 유사한 장치를 포함하도록 가장 넓은 해석이 허용되어야 한다.

Claims (26)

  1. 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부가 노출되는 상태로, 기판의 내부에 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 제공하는 단계와,
    상기 상부와 상기 돌출부의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서 사이의 공간에 도전체(conductive material)의 매립부를 형성하는 단계와,
    상기 기판, 상기 스페이서 및 상기 매립부를 패턴화하여, 활성 영역을 한정하기 위한 평행한 샐로우 트렌치를 형성하는 단계와,
    상기 샐로우 트렌치 내에 유전체(dielectric material) 층을 형성하는 단계로서, 상기 매립부의 일부는 매립된 비트 라인 콘택으로 작용하는, 유전체 층의 형성 단계를 포함하는 반도체 디바이스의 형성방법.
  2. 제 1 항에 있어서, 상기 스페이서가 SiN을 포함하는 반도체 디바이스의 형성방법.
  3. 제 1 항에 있어서, 상기 도전체가 폴리실리콘을 포함하는 반도체 디바이스의 형성방법.
  4. 제 1 항에 있어서, 상기 스페이서가 상기 딥 트렌치 캐패시터 디바이스의 상부를 추가로 둘러싸는 반도체 디바이스의 형성방법.
  5. 제 1 항에 있어서, 상기 유전체가 산화물을 포함하는 반도체 디바이스의 형성방법.
  6. 제 1 항에 있어서, 상기 기판, 상기 스페이서 및 상기 매립부를 패턴화하는 단계가 포토리소그래피 공정과 에칭 공정을 포함하는 반도체 디바이스의 형성방법.
  7. 제 1 항에 있어서, 상기 평행한 샐로우 트렌치가 상기 딥 트렌치 캐패시터 디바이스 및 상기 리세스드 게이트의 패턴화된 에지에 인접하여 형성되는 반도체 디바이스의 형성방법.
  8. 제 1 항에 있어서, 상기 매립된 콘택이 비트 라인 콘택을 포함하는 반도체 디바이스의 형성방법.
  9. 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부가 노출되는 상태로, 기판의 내부에 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 제공하는 단계와,
    상기 상부와 상기 돌출부의 측벽에 스페이서를 형성하는 단계와,
    상기 기판 위에 도전체 층을 형성하는 단계와,
    상기 도전체 층을 평탄화하여, 상기 스페이서 사이의 공간에 매립부를 형성하는 단계와,
    상기 기판, 상기 스페이서, 상기 매립부, 상기 딥 트렌치 캐패시터 디바이스 및 상기 리세스드 게이트를 패턴화하여, 활성 영역을 한정하기 위한 평행한 샐로우 트렌치를 형성하는 단계와,
    상기 샐로우 트렌치 내에 유전체 층을 형성하는 단계로서, 상기 매립부의 일부는 매립된 비트 라인 콘택으로 작용하는, 유전체 층의 형성 단계를 포함하는 반도체 디바이스의 형성방법.
  10. 제 9 항에 있어서, 상기 스페이서가 SiN을 포함하는 반도체 디바이스의 형성방법.
  11. 제 9 항에 있어서, 상기 도전체가 폴리실리콘을 포함하는 반도체 디바이스의 형성방법.
  12. 제 9 항에 있어서, 상기 평탄화 방법이 화학 기계적 연마(CMP), 블랭킷 에칭 백 또는 리세스 에칭을 포함하는 반도체 디바이스의 형성방법.
  13. 제 9 항에 있어서, 상기 공간이 상기 딥 트렌치 캐패시터 디바이스의 상부를 추가로 둘러싸는 반도체 디바이스의 형성방법.
  14. 제 9 항에 있어서, 상기 유전체가 산화물을 포함하는 반도체 디바이스의 형성방법.
  15. 제 9 항에 있어서, 상기 기판을 패턴화하는 단계가 포토리소그래피 공정과 에칭 공정을 이용하는 단계를 포함하는 반도체 디바이스의 형성방법.
  16. 제 9 항에 있어서, 상기 평행한 샐로우 트렌치가 상기 딥 트렌치 캐패시터 디바이스 및 상기 리세스드 게이트의 패턴화된 에지에 인접하여 형성되는 반도체 디바이스의 형성방법.
  17. 제 9 항에 있어서, 상기 매립된 콘택이 비트 라인 콘택을 포함하는 반도체 디바이스의 형성방법.
  18. 리세스드 게이트의 돌출부와 딥 트렌치 캐패시터 디바이스의 상부가 노출되는 상태로, 기판의 내부에 리세스드 게이트와 딥 트렌치 캐패시터 디바이스를 제공하는 단계와,
    상기 상부와 상기 돌출부의 측벽에 스페이서를 형성하는 단계와,
    상기 기판 위에 도전체 층을 형성하는 단계와,
    상기 도전체 층, 상기 스페이서, 상기 딥 트렌치 캐패시터 디바이스 및 상기 리세스드 게이트를 평탄화하여, 상기 스페이서 사이의 공간에 매립부를 형성하는 단계로서, 상기 딥 트렌치 캐패시터 디바이스의 상기 상부이 상기 매립부로 둘러싸이는, 평탄화 단계와,
    상기 기판, 상기 스페이서, 상기 매립부, 상기 딥 트렌치 캐패시터 디바이스 및 상기 리세스드 게이트를 패턴화하여, 활성 영역을 한정하기 위한 평행한 샐로우 트렌치를 형성하는 단계와,
    상기 샐로우 트렌치 내에 유전체 층을 형성하는 단계로서, 상기 매립부의 일부는 매립된 비트 라인 콘택으로 작용하는, 유전체 층의 형성 단계를 포함하는 반도체 디바이스의 형성방법.
  19. 제 18 항에 있어서, 상기 스페이서가 SiN을 포함하는 반도체 디바이스의 형성방법.
  20. 제 18 항에 있어서, 상기 도전체가 폴리실리콘을 포함하는 반도체 디바이스의 형성방법.
  21. 제 18 항에 있어서, 상기 평탄화 방법이 화학 기계적 연마(CMP), 블랭킷 에칭 백, 또는 리세스 에칭을 포함하는 반도체 디바이스의 형성방법.
  22. 제 18 항에 있어서, 상기 공간이 상기 딥 트렌치 캐패시터 디바이스의 상기 상부를 추가로 둘러싸는 반도체 디바이스의 형성방법.
  23. 제 18 항에 있어서, 상기 유전체가 산화물을 포함하는 반도체 디바이스의 형성방법.
  24. 제 18 항에 있어서, 상기 기판을 패턴화하는 단계가 포토리소그래피 공정과 에칭 공정을 이용하는 단계를 포함하는 반도체 디바이스의 형성방법.
  25. 제 18 항에 있어서, 상기 평행한 샐로우 트렌치가 상기 딥 트렌치 캐패시터 디바이스와 상기 리세스드 게이트의 패턴화된 에지에 인접하여 형성되는 반도체 디바이스의 형성방법.
  26. 제 18 항에 있어서, 상기 매립된 콘택이 비트 라인 콘택을 포함하는 반도체 디바이스의 형성방법.
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