TWI419266B - 半導體裝置之製造方法 - Google Patents
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Description
本發明係有關於一種半導體裝置及其製造方法，且特別有關於，且特別有關於一種具有不同閘極介電層厚度之記憶裝置及其製造方法。
積體電路的發展技術日新月異，其發展趨勢往功能強大，尺寸縮小與速度加快的方向前進，而動態隨機存取記憶體(DRAM)的製造技術亦是如此，尤其是其記憶容量的增加更是最重要的關鍵。
現今大多數的DRAM單元是由一個電晶體與一個電容器所構成。由於目前DRAM之記憶容量已達到512百萬位甚至一千萬位元以上，在元件積集度要求越來越高的情況下，記憶單元與電晶體的尺寸需要大幅縮小，才可能製造出記憶容量更高，處理速度更快的DRAM。然而，傳統平板電容的設計方式，會占據太多晶片表面的面積而無法符合上述需求。利用立體化的製程技術，可以大量地減少電晶體與電容器於半導體基底上所佔佈之面積，因此立體化技術開始被運用於DRAM的製程上，例如嵌入式閘極垂直電晶體技術(recessed vertical gate transistor，RVERT)和嵌入式通道(recessed channel)技術。相對於傳統平板式電晶體佔佈半導體表面相當大的面積，無法滿足目前高度積集化的需求，因此可大幅改善習知的半導體
記憶單元的缺點，已成為目前及未來製造半導體記憶單元的主要潮流。
一般而言，在半導體記憶裝置中需製造多種厚度的閘極介電層，以提供不同之臨界電壓，然而，製作不同厚度之閘極介電層卻增加製程的複雜性，因此，目前亟需一種新的方法及製程以克服上述問題。
有鑑於此，本發明提供一種整合的製程，其可在嵌入式閘極記憶裝置中製作多種不同厚度之閘極介電層。
本發明提供一種半導體裝置的製造方法，包括：提供一半導體基底，該基底具有一記憶陣列區及一周邊電路區；在該記憶陣列區形成一閘極用溝槽；在該周邊電路區形成一溝槽隔離區，以定義一第一主動區及一第二主動區；在該閘極用溝槽中形成一第一閘極介電層，該閘極介電層具有一第一厚度；進行一離子佈植製程，以在該第一主動區植入一摻雜質，而不在該第二主動區植入該摻雜質；以及在該半導體基底形成一第二閘極介電層，其中在該第一主動區之該第二閘極介電層具有一第二厚度，在該第二主動區之該第二閘極介電層具有一第三厚度，該第二厚度小於該第三厚度。
本發明又提供一種半導體裝置，包括：一半導體基底，其具有一記憶陣列區及一周邊電路區；一第一主動區及一第二主動區，位於該周邊電路區；一嵌入式閘極，形成在該記憶陣列區中，該嵌入式閘極包括形成在該半導體
基底中的一第一閘極介電層，該第一閘極介電層具有一第一厚度；一第二閘極介電層，形成在該周邊電路區，其中在該第一主動區之該第二閘極介電層具有一第二厚度，在該第二主動區之該第二閘極介電層具有一第三厚度，該第二厚度小於該第三厚度。
以下實施例將伴隨著圖式說明本發明之概念，在圖式或說明中，相似或相同之部分係使用相同之標號，並且在圖式中，元件之形狀或厚度可擴大或縮小。需特別注意的是，圖中未繪示或描述之元件，可以是熟習此技藝之人士所知之形式，此外，當敘述一層係位於一基板或是另一層上時，此層可直接位於基板或是另一層上，或是其間亦可有中介層。
以下配合第1至21B圖說明本發明實施例之半導體裝置的製造方法，其可在記憶裝置中製作三種不同厚度之閘極介電層，以下實施例以動態隨機存取記憶體(DRAM)作說明。
首先，請參照第1圖，提供一基底200，例如矽晶圓等半導體基底，基底200具有記憶陣列區(memory array region)10及周邊電路區(peripheral circuit region)30。後續的說明將配合記憶陣列區10及周邊電路區30的剖面圖說明本發明實施例的製程。
請參照第2A至2B圖，第2A圖係繪示記憶陣列區10之剖面圖，第2B圖係繪示周邊電路區30之剖面圖。依序
在基底200上全面性地形成第一墊層202及第二墊層204，第一墊層202可包括氧化矽或氮氧化矽，第二墊層204可包括氮化矽。接著，利用微影(lithography)及蝕刻(etching)技術圖案化位於記憶陣列區10的第一墊層202及第二墊層204，以至少形成二個開口201。之後，利用圖案化的第一墊層202及第二墊層204為遮罩以蝕刻基底200，藉以在記憶陣列區10的基底200中至少形成二個溝槽206。
請參照第3A至3B圖，在溝槽206中形成深溝槽電容器(deep trench capacitor)208。深溝槽電容器208之下半部可包括如為多晶矽之上電極210、如為氧化矽-氮化矽-氧化矽(ONO)堆疊層之電容器介電層212、以及由基底200中的摻雜區構成之下電極214。深溝槽電容器208之上半部可包括領形介電層(collar dielectric)216、與上電極210電性連接之導電層218、以及位於溝槽頂部之單邊絕緣層220。單邊絕緣層220僅隔離導電層218之一側，而暴露導電層218之另一側，導電層218暴露的一側與埋藏帶222電性連接。埋藏帶222可為基底200中的摻雜區，深溝槽電容器208可藉由埋藏帶222電性連接後續形成之電晶體。在本實施例中，單邊絕緣層220之頂部表面可大致上和第二墊層204共面。在記憶陣列區10形成深溝槽電容器208的過程中，周邊電路區30可利用如罩幕層之遮罩(圖中未繪示)以覆蓋保護。
請參照第4A至4B圖，去除基底200上的第二墊層
204以形成突出於基底200表面的單邊絕緣層220，在本實施例中，藉由熱磷酸溶液去除第二墊層204。接著，依序在基底200上全面性且順應性地形成襯層224及材料層226，較佳者，襯層224為氮化矽，材料層226為非晶矽。之後，進行斜向離子佈植製程(tilt angle ion implantation)400，其中記憶陣列區10中部份的材料層226被摻雜，而部份之材料層226未被摻雜。
請參照第5A至5B圖，在周邊電路區30形成光阻層102以作為遮罩。接著，以非等向性(anisotropic)蝕刻方式回蝕刻(etch back)材料層226，藉此在單邊絕緣層220之側壁留下材料層226，如第5A圖所示。
請參照第6A及6C圖，進行濕蝕刻製程402以去除未被摻雜的材料層226而留下被摻雜的材料層226。第6C圖係繪示記憶陣列區10之上視圖，由於前述的斜向離子佈植製程400僅對鄰近X-X’方向的材料層226進行摻雜，而鄰近Y-Y’方向的材料層226不被摻雜，因此在濕蝕刻製程402之後，鄰近Y-Y’方向的材料層226被去除，而留下鄰近X-X’方向的材料層226，第6A圖即是第6C圖中沿X-X’線之剖面圖。在斜向離子佈植製程400中，由於周邊電路區30的材料層226被全面性地摻雜，因此在濕蝕刻製程402之後，周邊電路區30的材料層226被留下。
請參照第7A至7B圖，實施氧化製程404以氧化留下的材料層226，藉此在單邊絕緣層220的側壁形成氧化的材料層226a。較佳者，氧化製程404可包括爐氧化法
(furnace oxidation)或快速熱處理氧化法(RTP oxidation)。氧化製程404可增加材料層226的厚度，也就是說，氧化材料層226a的厚度較未氧化前之材料層226厚度大。氧化材料層226a可定義源/汲極預定區，亦即，在記憶陣列區10中，被氧化材料層226a所覆蓋之基底200係後續形成嵌入式閘極的源/汲極區域。
請參照第8A至8B圖，以氧化材料層226a及單邊絕緣層220遮罩蝕刻基底200，藉以在基底200中形成自對準(self-aligned)的凹陷區290。較佳者，在此之蝕刻步驟係乾蝕刻。
請參照第9A至9B圖，在凹陷區290的側壁形成摻雜介電層228，其形成方法可先順應性的形成摻雜介電層228在記憶陣列區10的基底200上，接著再非等向性地回蝕刻摻雜介電層228，以在凹陷區290的側壁留下摻雜介電層228，如第9A圖所示。摻雜介電層228可包括矽酸磷玻璃(PSG)。
請參照第10A至10B圖，以氧化材料層226a、摻雜介電層228及單邊絕緣層220為遮罩，進一步蝕刻凹陷區290中的基底200，藉此形成閘極用溝槽290a。較佳者，在此之蝕刻步驟係乾蝕刻。
請參照第11A至11B圖，在基底200上全面性的形成覆蓋層230，覆蓋層230可包括氮化矽。接著，進行熱處理製程405，使摻雜介電層228中的摻雜質可擴散至基底200中，嵌入式閘極的源/汲極區232便形成於閘極用溝槽
290a之兩側。熱處理製程405可包括快速熱處理製程(RTP)，例如是在溫度約800℃至1000℃下進行約5秒至1小時。
請參照第12A至12B圖，藉由蝕刻法去除覆蓋層230、摻雜介電層228、氧化材料層226a、以及部份之單邊絕緣層220。在本實施例中，可先藉由熱磷酸溶液蝕刻覆蓋層230並同時蝕刻部份之襯層224，接著再藉由稀釋之氫氟酸(dilute HF，DHF)蝕刻摻雜介電層228、氧化材料層226a、以及部份之單邊絕緣層220。
請參照第13A至13B圖，毯覆性地在記憶陣列區10及周邊電路區30的基底200上形成罩幕層234。接著，利用微影、蝕刻及沈積技術分別在記憶陣列區10及周邊電路區30形成隔離區236、239，以隔絕後續形成的電晶體，如第14A至14B圖。在本實施例中，隔離區236、239為淺溝槽隔離區(shallow trench isolation，STI)。隔離區236定義在記憶陣列區10的主動區310，隔離區239定義在周邊電路區30的主動區320、330。隔離區236、239形成之後，可去除記憶陣列區10及周邊電路區30的罩幕層234。
請參照第15A至15B圖，對鄰近閘極用溝槽290a的基底200進行摻雜，以形成環繞閘極用溝槽290a的通道區240。在本實施例中，可藉由離子佈植製程進行摻雜以形成通道區240，並可利用此離子佈植製程同時形成周邊電路區中的N井及/或P井(圖中未繪示)等摻雜區。較
佳者，通道區240形成之後，可去除周邊電路區30的第一墊層202。接著，全面性地在基底200上依序形成第一閘極介電層242及第一閘極導電層244。在本實施例中，可藉由熱氧化法於基底200上成長氧化層，若基底200為矽則該氧化層便為氧化矽。在閘極用溝槽290a的氧化層可作為第一閘極介電層242，之後在基底200上沈積多晶矽層，填入閘極用溝槽290a之第一閘極導電層244可作為嵌入式閘極。閘極用溝槽290a中的第一閘極介電層242具有厚度T1
。
請參照第16A至16B圖，在記憶陣列區10形成光阻層104。之後，藉由蝕刻法去除周邊電路區30的第一閘極導電層244，並且在主動區330上形成光阻層105。接著，進行離子佈植製程406以對周邊電路區30的主動區320進行摻雜。較佳者，離子佈植製程406係摻雜氮於基底200中。進行離子佈植製程406之後，可去除光阻層104、105，並去除周邊電路區30中基底200上的第一閘極介電層242。
請參照第17A至17B圖，依序在基底200上形成第二閘極介電層246及第二閘極導電層248。在本實施例中，可藉由熱氧化法於周邊電路區30的基底200上成長氧化層，若基底200為矽則該氧化層便為氧化矽，以作為周邊電路區30之平面電晶體的第二閘極介電層246、246’，之後在基底200上沈積多晶矽層，以作為周邊電路區30之平面電晶體的第二閘極導電層248。由於主動區320的基
底200在前述之離子佈植製程406中被摻雜氮，因此主動區320成長的第二閘極介電層246’之厚度T2
較未被摻雜的主動區330之第二閘極介電層246的厚度T3
薄。較佳者，厚度T1
、T2
、T3
皆不相等，以在記憶裝置的記憶陣列區及周邊電路區提供三種不同的操作電壓。
請參照第18A至18B圖，在周邊電路區30形成光阻層106，之後去除記憶陣列區10的第二閘極介電層246及第二閘極導電層248。接著，去除光阻層106。
請參照第19A至19B圖，依序在基底200上形成字元線材料層，較佳者，字元線材料層包括字元線導電層252及字元線蓋層254。字元線導電層252可包括多晶矽或/及如矽化鎢之金屬矽化物，字元線蓋層254包括氮化矽。
請參照第20A至20B圖，藉由微影及蝕刻技術圖案化字元線蓋層254、字元線導電層252及第一、第二閘極導電層244、248以及源/汲極區232上的第一閘極介電層242，以在記憶陣列區10形成複數個跨過嵌入式閘極及深溝槽電容器208之字元線結構，且在周邊電路區30的主動區320、330形成平面電晶體之閘極結構。
請參照第21A至21B圖，全面性地在基底200上方形成介電層256。較佳者，形成介電層256的方法可先沈積硼磷矽玻璃(BPSG)，再進行熱回流(reflow)製程。接著，藉由微影及蝕刻製程圖案化介電層256，以在記憶陣列區10形成暴露源極區232的位元線插塞洞，且在周邊電路區30形成暴露源/汲極區260的插塞洞。之後，在位
元線插塞洞及插塞洞之中填入導電層以形成接觸插塞258，其中記憶陣列區10的接觸插塞258電性連接至位元線(圖中未繪示)與源/汲極區232，周邊電路區30的接觸插塞258電性連接至電極(圖中未繪示)與源/汲極區260。
利用本發明之上述實施例，可在具有嵌入式閘極的記憶裝置中形成三種不同厚度的閘極介電層，其中記憶陣列區的嵌入式閘極具有一種閘極介電層厚度，而周邊電路區的平面電晶體具有兩種閘極介電層厚度。在記憶裝置中此三種不同厚度的閘極介電層，可提供不同之臨界電壓而提供不同之電路設計。本發明係提供在嵌入式閘極記憶裝置中製作多種不同厚度之閘極介電層的整合製程。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧記憶陣列區
30‧‧‧周邊電路區
102、104、105、106‧‧‧光阻層
200‧‧‧基底
201‧‧‧開口
202‧‧‧第一墊層
204‧‧‧第二墊層
206‧‧‧溝槽
208‧‧‧深溝槽電容器
210‧‧‧上電極
212‧‧‧電容器介電層
214‧‧‧下電極
216‧‧‧領形介電層
218‧‧‧導電層
220‧‧‧單邊絕緣層
222‧‧‧埋藏帶
224‧‧‧襯層
226‧‧‧材料層
226a‧‧‧氧化材料層
228‧‧‧摻雜介電層
230‧‧‧覆蓋層
232‧‧‧源/汲極區
234‧‧‧罩幕層
236、239‧‧‧隔離區
240‧‧‧通道區
242‧‧‧第一閘極介電層
244‧‧‧第一閘極導電層
246、246’‧‧‧第二閘極介電層
248‧‧‧第二閘極導電層
252‧‧‧字元線導電層
254‧‧‧字元線蓋層
256‧‧‧介電層
258‧‧‧接觸插塞
290‧‧‧凹陷區
290a‧‧‧閘極用溝槽
310、320、330‧‧‧主動區
400‧‧‧斜向離子佈植區
402‧‧‧濕蝕刻製程
404‧‧‧氧化製程
405‧‧‧熱處理製程
406‧‧‧離子佈植製程
第1至21B圖繪示本發明實施例之半導體裝置的製造方法。
105‧‧‧光阻層
200‧‧‧基底
239‧‧‧隔離區
242‧‧‧第二閘極介電層
320、330‧‧‧主動區
406‧‧‧離子佈植製程
Claims (15)
- 一種半導體裝置的製造方法，包括：提供一半導體基底，其具有一記憶陣列區及一周邊電路區；在該記憶陣列區形成一溝槽；在該周邊電路區形成一隔離區，以定義一第一主動區及一第二主動區；在該溝槽中形成一第一閘極介電層，該第一閘極介電層具有一第一厚度；進行一離子佈植製程，以在該周邊電路區之該第一主動區植入一摻雜質，而不在該第二主動區植入該摻雜質；以及於該離子佈植製程後在該周邊電路區上形成一第二閘極介電層，其中在該第一主動區之該第二閘極介電層具有一第二厚度，在該第二主動區之該第二閘極介電層具有一第三厚度。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二厚度小於該第三厚度。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一、第二及第三厚度皆不相等。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括在該記憶陣列區中形成一深溝槽電容器。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該溝槽形成之後，更包括： 在該記憶陣列區形成一源/汲極區。
- 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該源/汲極區的形成方法包括：在該半導體基底中形成一凹陷區；在該凹陷區之側壁形成一摻雜介電層；蝕刻該凹陷區中的該半導體基底，以形成該溝槽；以及進行一熱處理製程，以擴散該摻雜介電層中的摻雜質至該半導體基底，藉以在該半導體基底中形成該源/汲極區。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，進行該離子佈植製程之前，更包括：在該溝槽內形成一第一閘極導電層。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在該第二閘極介電層上形成一第二閘極導電層。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該摻雜質包括氮。
- 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該摻雜介電層包括矽酸磷玻璃。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一閘極介電層和該第二閘極介電層包括氧化矽。
- 如申請專利範圍第6項所述之半導體裝置的製造方 法，其中該熱處理製程包括一快速熱處理製程。
- 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該快速熱處理製程在溫度約800℃至1000℃下進行約5秒至1小時。
- 如申請專利範圍第7項所述之半導體裝置的製造方法，更包括去除該第一閘極導電層上的該第二閘極介電層。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括在該記憶陣列區形成複數個字元線結構。
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