KR100955923B1 - 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법 - Google Patents

매몰형 비트라인 구조를 갖는 반도체소자의 제조방법 Download PDF

Info

Publication number
KR100955923B1
KR100955923B1 KR1020030029318A KR20030029318A KR100955923B1 KR 100955923 B1 KR100955923 B1 KR 100955923B1 KR 1020030029318 A KR1020030029318 A KR 1020030029318A KR 20030029318 A KR20030029318 A KR 20030029318A KR 100955923 B1 KR100955923 B1 KR 100955923B1
Authority
KR
South Korea
Prior art keywords
forming
layer
conductive layer
film
trench
Prior art date
Application number
KR1020030029318A
Other languages
English (en)
Other versions
KR20040096339A (ko
Inventor
유재령
윤경일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030029318A priority Critical patent/KR100955923B1/ko
Publication of KR20040096339A publication Critical patent/KR20040096339A/ko
Application granted granted Critical
Publication of KR100955923B1 publication Critical patent/KR100955923B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법에 관한 것으로, 반도체기판상에 산화막과 질화막을 순차적으로 형성한 후 상기 질화막, 산화막 및 반도체기판을 선택적으로 제거하여 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치에 도전층을 형성한 후 상기 도전층의 상부부분을 제거하는 단계; 상기 도전층 상부의 상기 제 1 트렌치내에 평탄화용 절연막을 형성한 후 상기 평탄화용 절연막을 연마하여 상기 질화막 상면을 노출시키는 단계; 상기 노출된 질화막, 산화막 및 반도체기판을 선택적으로 제거하여 상기 반도체기판에 제 2 트렌치를 형성한 후 상기 제 2 트렌치내에 소자분리용 절연막을 형성하는 단계; 상기 소자분리용 절연막을 연마하여 상기 질화막을 노출시킨 후 상기 노출된 질화막을 제거하는 단계; 상기 소자분리용 절연막과 상기 평탄화용 절연막을 일부 세정하여 소자분리막을 완성한 후 액티브영역에 게이트라인과 하드마스크층을 순차적으로 형성하는 단계; 상기 반도체기판내에 소오스/드레인영역을 형성하고 상기 게이트라인의 측벽에 스페이서를 형성한 후 상기 결과물의 전체상부에 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막을 일부 제거하여 상기 소오스/드레인영역과 도전층을 노출시키는 콘택홀을 형성한 후 상기 콘택홀내에 플러그용 도전층을 형성하는 단계; 및 상기 결과물의 상부에 하부전극층, 유전막 및 상부전극층을 형성하여 캐패시터를 완성하는 단계를 포함하여 구성된다.

Description

매몰형 비트라인 구조를 갖는 반도체소자의 제조방법{Method for manufacturing semiconductor device having buried bit line}
도 1a 및 도 1b는 종래기술에 따른 디램 셀의 단면을 도시한 사진과 이를 확대한 사진.
도 2는 종래기술에 따른 디램 셀의 레이아웃도를 도시한 평면도.
도 3은 본 발명에 따른 반도체소자의 레이아웃도를 도시한 평면도.
도 4a 내지 도 4l은 도 3의 라인 I-I 및 II-II에 따른 도면으로서, 본 발명의 바람직한 일실시예에 따른 반도체소자의 제조방법을 도시한 공정별 단면도.
도 5는 본 발명의 바람직한 다른 실시예에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
(도면의 주요부분에 대한 부호설명)
100 : 실리콘기판 102 : 패드 산화막
104 : 패드 질화막 105 : 제 1 트렌치
106 : 제 1 표면산화막 108 : 제 1 산화막
110, 110a : 폴리실리콘층 112 : 평탄화용 산화막
114 : 제 2 트렌치 116 : 제 2 표면산화막
118,118a : 소자분리용 산화막 120 : 스페이서용 산화막
122 : 게이트용 폴리실리콘층 124 : 텅스텐 실리사이드
125 : 게이트라인 126 : 하드마스크용 질화막
127 : 소오스/드레인영역 128 : 스페이서용 질화막
130 : 제 1 층간산화막 132 : 콘택홀
134, 134a, 134b, 134c : 플러그용 폴리실리콘층
136 : 제 2 산화막 138 : 질화막
140 : 제 2 층간산화막 142 : 하부전극층
144 : ONO유전막 146 : 상부전극층
본 발명은 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 비트라인에 의해 높아진 부분을 캐패시터로 이용함으로써 캐패시터 용량을 확대시키는 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법에 관한 것이다.
도 1a 및 도 1b는 종래기술에 따른 디램 셀의 단면을 도시한 사진이며, 도 2는 종래기술에 따른 디램 셀의 레이아웃도를 도시한 평면도로서, 게이트(1)와 액티브영역(2)을 도시하고 있다.
도 1a 및 도 1b에 도시된 바와 같이, 일반적인 디램 셀의 제조방법에서는 캐 패시터 용량을 크게 하기 위해서는 캐패시터의 높이를 높게 형성하고 있다.
또한, 캐패시터를 실리콘 기판의 액티브영역과 연결시키기 위해 비트라인(6) 사이에 제 2 플러그 폴리(9)를 채워넣고 이어서 게이트 사이에 랜딩 플러그 폴리(4)를 채워 넣어서 연결시키고 있다.
그러나, 비트라인사이에 콘택홀을 형성하여 플러그 폴리를 채워넣는 공정에서, 비트라인에 의해 높아진 부분인 화살표 A부분에 의해 후속공정에서 형성될 캐패시터의 시작점이 높게 형성되고 이로 인해 셀 영역과 주변영역간의 단차가 커져 캐패시터의 높이를 높이는데 제한이 된다는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 게이트 형성 이전에 트렌치형 소자분리막 형성시 비트라인을 트렌치에 형성함으로써, 셀영역과 주변영역간 단차를 감소시킬 수 있으며, 캐패시터의 높이를 높여서 캐패시터 용량을 증가시킬 수 있는 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 산화막과 질화막을 순차적으로 형성한 후 상기 질화막, 산화막 및 반도체기판을 선택적으로 제거하여 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치에 도전층을 형성한 후 상기 도전 층의 상부부분을 제거하는 단계; 상기 도전층 상부의 상기 제 1 트렌치내에 평탄화용 절연막을 형성한 후 상기 평탄화용 절연막을 연마하여 상기 질화막 상면을 노출시키는 단계; 상기 노출된 질화막, 산화막 및 반도체기판을 선택적으로 제거하여 상기 반도체기판에 제 2 트렌치를 형성한 후 상기 제 2 트렌치내에 소자분리용 절연막을 형성하는 단계; 상기 소자분리용 절연막을 연마하여 상기 질화막을 노출시킨 후 상기 노출된 질화막을 제거하는 단계; 상기 소자분리용 절연막과 상기 평탄화용 절연막을 일부 세정하여 소자분리막을 완성한 후 액티브영역에 게이트라인과 하드마스크층을 순차적으로 형성하는 단계; 상기 반도체기판내에 소오스/드레인영역을 형성하고 상기 게이트라인의 측벽에 스페이서를 형성한 후 상기 결과물의 전체상부에 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막을 일부 제거하여 상기 소오스/드레인영역과 도전층을 노출시키는 콘택홀을 형성한 후 상기 콘택홀내에 플러그용 도전층을 형성하는 단계; 및 상기 결과물의 상부에 하부전극층, 유전막 및 상부전극층을 형성하여 캐패시터를 완성하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3은 본 발명에 따른 반도체소자의 레이아웃도를 도시한 평면도로서, 두 번에 걸쳐 소자분리공정을 진행해야 하기 때문에 액티브영역/제 2 소자분리영역을 형성하기 위한 두가지 마스크가 필요하며, 게이트는 종래와 동일하다.
도 4a 내지 도 4l은 본 발명의 바람직한 일실시예에 따른 반도체소자의 제조방법을 도시한 공정별 단면도이다.
여기서, 도 4h 내지 도 4l에서 왼쪽도면은 도 3의 라인 I-I에 따른 단면도이고, 오른쪽 도면은 도 3의 라인 II-II에 따른 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 실리콘기판(100)상에 패드산화막(102)과 패드질화막(104)을 순차적으로 증착하고 도 3의 액티브영역(20)의 레이아웃을 따라 패턴을 형성한 다음, 상기 패드질화막(104), 패드산화막(102) 및 실리콘기판(100)을 차례로 식각하여 제 1 트렌치(105)를 형성한다.
그 다음, 도 4b에 도시된 바와 같이, 상기 실리콘기판(100)의 표면을 산화시켜 제 1 표면산화막(106)을 형성하고 그 상부에 추가로 제 1 산화막(108)을 증착한 다음, 상기 결과물의 전체상부에 폴리실리콘층(110)을 증착한다.
이어서, 도 4c에 도시된 바와 같이, 상기 폴리실리콘층(110)을 식각하여 상기 제 1 트렌치(105)내부의 일부에만 폴리실리콘층(110a)을 잔류시킨 다음, 평탄화용 산화막(112)을 증착하여 상기 폴리실리콘층(110a)의 상부를 매립한다.
그 다음, 상기 패드질화막(104) 상면이 노출될 때 까지 상기 평탄화용 산화막(112)을 CMP공정으로 연마하여 평탄화시킨다.
이어서, 도 4d에 도시된 바와 같이, 도 3의 소자분리막(25)용 마스크를 이용하여 상기 패드질화막(104), 패드산화막(102) 및 실리콘기판(100)을 차례로 식각하면 상기 실리콘기판(100)을 노출시키는 제 2 트렌치(114)가 형성된다.
그 다음, 도 4e 및 도 4f에 도시된 바와 같이, 상기 노출된 실리콘기판(100) 표면을 산화시켜 제 2 표면산화막(116)을 형성하고, 상기 결과물의 전체상부에 소자분리용 산화막(118)을 증착해 매립한 다음, 이를 CMP공정으로 연마하여 연마된 소자분리용 산화막(118a)을 형성한다.
이어서, 도 4g에 도시된 바와 같이, 상기 패드질화막(104)을 제거한다.
그 다음, 도 4h에 도시된 바와 같이, 산화막 세정공정으로 실리콘기판(100) 표면의 연마된 소자분리용 산화막(118a)을 식각하게 되면 상기 평탄화용 산화막(112)도 함께 식각되어 상기 제 2 표면산화막(116)과 상기 연마된 소자분리용 산화막(118a)으로 이루어진 소자분리막이 형성된다.
이어서, 도 4i에 도시된 바와 같이, 게이트용 폴리실리콘층(122)과 텅스텐실리사이드(124)를 적층하여 게이트라인(125)을 형성한 후 후속의 콘택과의 쇼트를 방지하기 위해 상기 게이트라인(125)위에 하드마스크용 질화막(126)을 증착한다.
그 다음, 상기 실리콘기판(100)내에 불순물을 이온주입하여 소오스/드레인영역(127)을 형성한 후, 상기 결과물의 전면에 스페이서용 산화막(120)과 스페이서용 질화막(128)을 순차적으로 형성한다.
그 다음, 도 4j에 도시된 바와 같이, 상기 결과물의 전체상부에 제 1 층간산화막(130)을 형성한 후, 이를 일부 식각하여 상기 소오스/드레인영역(127)과 후속의 플러그용 폴리실리콘층과의 콘택을 형성하기 위한 콘택홀(132)을 형성하여 상기 소오스/드레인영역(127)과 상기 폴리실리콘층(110a)을 노출시킨다.
이어서, 도 4k에 도시된 바와 같이, 상기 콘택홀(132)에 플러그용 폴리실리 콘층(134)을 증착하고 이를 CMP공정으로 연마하여 콘택홀(132)을 매립하는 플러그용 폴리실리콘층(134a)(134b)(134c)을 형성한다.
이때, 상기 폴리실리콘층(110a)과 상기 플러그용 폴리실리콘층(134b)은 연결되어 있으므로 상기 플러그용 폴리실리콘층(134b)을 디램 셀의 비트라인으로 사용할 수 있게 된다.
그 다음, 도 4l에 도시된 바와 같이, 상기 플러그용 폴리실리콘층(134)을 포함한 결과물의 전체상부에 제 2 산화막(136), 질화막(138) 및 제 2 층간산화막(140)을 형성한 후, 이를 일부 제거하고 하부전극층(142), ONO 유전막(144) 및 상부전극층(146)을 형성하여 캐패시터를 완성한다.
한편, 본 발명의 다른 실시예로서, 도 5에 도시된 바와 같이, 앞서 설명한 실시예의 도 4c에서 제 1 트렌치를 폴리실리콘층(210)으로 매립한 후, 상기 폴리실리콘층(210)의 상부에 Ti 또는 Co등의 금속층을 증착시켜 고온에서 폴리실리콘층과 반응하게 하는 살리사이드 공정을 이용하면 상기 폴리실리콘층(210)의 상부부분만이 금속살리사이드층(211)으로 변형되어 저항이 상기 폴리실리콘층(210) 보다 낮아진다.
상술한 바와 같이, 본 발명은 게이트 형성 전에 트렌치형 소자분리막 형성시 비트라인을 트렌치의 내부에 형성함으로써, 셀영역과 주변영역간 단차를 감소시켜 공정마진을 개선할 수 있으며, 캐패시터의 높이를 증가시켜 캐패시터 용량을 증가 시킴으로써 리프레시 특성을 개선할 수 있다는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

  1. 반도체기판상에 산화막과 질화막을 순차적으로 형성한 후 상기 질화막, 산화막 및 반도체기판을 선택적으로 제거하여 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치에 도전층을 형성한 후 상기 도전층의 상부부분을 제거하는 단계;
    상기 도전층 상부의 상기 제 1 트렌치내에 평탄화용 절연막을 형성한 후 상기 평탄화용 절연막을 연마하여 상기 질화막 상면을 노출시키는 단계;
    상기 노출된 질화막, 산화막 및 반도체기판을 선택적으로 제거하여 상기 반도체기판에 제 2 트렌치를 형성한 후 상기 제 2 트렌치내에 소자분리용 절연막을 형성하는 단계;
    상기 소자분리용 절연막을 연마하여 상기 질화막을 노출시킨 후 상기 노출된 질화막을 제거하는 단계;
    상기 소자분리용 절연막과 상기 평탄화용 절연막을 일부 제거하여 소자분리막을 완성한 후 액티브영역에 게이트라인과 하드마스크층을 순차적으로 형성하는 단계;
    상기 반도체기판내에 소오스/드레인영역을 형성하고 상기 게이트라인의 측벽에 스페이서를 형성한 후 상기 게이트라인, 상기 소오스/드레인영역 및 상기 스페이서를 포함한 전면에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막을 일부 제거하여 상기 소오스/드레인영역과 도전층을 노출시키는 콘택홀을 형성한 후 상기 콘택홀내에 플러그용 도전층을 형성하는 단계; 및
    상기 플러그용 도전층을 포함한 일부분 상에 하부전극층, 유전막 및 상부전극층을 형성하여 캐패시터를 완성하는 단계를 포함하여 구성된 것을 특징으로 하는 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 콘택홀을 통해 상기 도전층과 상기 플러그용 도전층이 콘택되는 것을 특징으로 하는 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 1 트렌치내에 도전층을 형성한 이후에, 상기 도전층의 상부에 금속층을 형성하는 단계와, 상기 금속층을 어닐링하여 상기 도전층의 상부부분을 금속살리사이드층으로 변형시키는 단계를 추가로 수행하는 것을 특징으로 하는 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법.
  4. 제 3 항에 있어서, 상기 금속층은 Ti 또는 Co인 것을 특징으로 하는 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법.
KR1020030029318A 2003-05-09 2003-05-09 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법 KR100955923B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030029318A KR100955923B1 (ko) 2003-05-09 2003-05-09 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030029318A KR100955923B1 (ko) 2003-05-09 2003-05-09 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20040096339A KR20040096339A (ko) 2004-11-16
KR100955923B1 true KR100955923B1 (ko) 2010-05-03

Family

ID=37375076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030029318A KR100955923B1 (ko) 2003-05-09 2003-05-09 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100955923B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660881B1 (ko) 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100725370B1 (ko) 2006-01-05 2007-06-07 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
KR100739532B1 (ko) * 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
KR101129919B1 (ko) * 2010-04-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144899B1 (ko) * 1995-04-25 1998-07-01 김광호 매몰 비트라인 디램 셀 및 그 제조방법
KR0151012B1 (ko) * 1994-11-30 1998-10-01 김광호 매몰 비트라인 디램 셀 및 제조방법
JPH1154728A (ja) 1997-07-24 1999-02-26 Shijie Xianjin Jiti Electric Co Ltd ダイナミックランダムアクセスメモリの構造とその製造方法
US6355520B1 (en) 1999-08-16 2002-03-12 Infineon Technologies Ag Method for fabricating 4F2 memory cells with improved gate conductor structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0151012B1 (ko) * 1994-11-30 1998-10-01 김광호 매몰 비트라인 디램 셀 및 제조방법
KR0144899B1 (ko) * 1995-04-25 1998-07-01 김광호 매몰 비트라인 디램 셀 및 그 제조방법
JPH1154728A (ja) 1997-07-24 1999-02-26 Shijie Xianjin Jiti Electric Co Ltd ダイナミックランダムアクセスメモリの構造とその製造方法
US6355520B1 (en) 1999-08-16 2002-03-12 Infineon Technologies Ag Method for fabricating 4F2 memory cells with improved gate conductor structure

Also Published As

Publication number Publication date
KR20040096339A (ko) 2004-11-16

Similar Documents

Publication Publication Date Title
US6649490B1 (en) Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region and integrated circuit devices formed thereby
US9825146B2 (en) Dummy bit line MOS capacitor and device using the same
US9299827B2 (en) Semiconductor integrated circuit devices including gates having connection lines thereon
JP5073157B2 (ja) 半導体装置
US7491603B2 (en) Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same
US20210272962A1 (en) Semiconductor structure with capacitor landing pad and method of making the same
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
US6709972B2 (en) Methods for fabricating semiconductor devices by forming grooves across alternating elongated regions
KR20100057203A (ko) 반도체 장치의 배선 구조물 및 이의 형성방법
TW201947707A (zh) 記憶體裝置及其製造方法
US20030008453A1 (en) Semiconductor device having a contact window and fabrication method thereof
JP2001257325A (ja) 半導体記憶装置及びその製造方法
KR101168606B1 (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
JP2007103652A (ja) 半導体装置およびその製造方法
CN107808882A (zh) 半导体集成电路结构及其制作方法
KR100889313B1 (ko) 반도체 소자의 제조 방법
KR100955923B1 (ko) 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법
KR20020030505A (ko) 반도체 소자의 제조방법
CN110534150B (zh) 存储器装置及其制造方法
JP2001298167A (ja) 半導体メモリ装置の製造方法
KR100528765B1 (ko) 반도체 소자의 제조 방법
KR20070111795A (ko) 콘택 구조물 및 그 제조 방법
KR20000008799A (ko) 고집적 반도체 공정의 토폴로지 개선을 위한디램 구조 및 제조방법
KR100945498B1 (ko) 반도체소자의 게이트 형성방법
KR20090009392A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee