KR100725370B1 - 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 Download PDF

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Abstract

반도체 장치의 제조 방법이 제공된다. 이 반도체 장치의 제조 방법은, 반도체 기판의 일부를 식각하여 필라형 액티브 영역을 형성하고, 필라형 액티브 영역의 하단부 측벽을 선택적으로 노출시키는 블록킹막을 형성하고, 노출된 필라형 액티브 영역의 하단부 측벽에 선택적으로 비트라인을 형성하는 것을 포함한다. 이에 의해 제조된 반도체 장치 또한 제공된다.
반도체 장치, 필라형 액티브 영역, 비트라인

Description

반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치{Method for fabricating a semiconductor device and semiconductor device by the same}
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 2는 도 1에 도시된 반도체 장치의 I-I' 선에 따른 단면을 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 4a 내지 도 4g는 도 3에 도시된 반도체 장치를 제조하는 방법을 순차적으로 도시한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100,200: 반도체 기판 110,210: 필라형 액티브 영역
111,211: 상부 액티브 영역 115,215: 하부 액티브 영역
125,225: 비트라인 130,230: 트랜지스터
131,231: 드레인 영역 133,233: 게이트 전극
135,235: 소스 영역 137,237: 게이트 절연막
140,240: 소자 분리 영역 150,250: 워드라인
본 발명은 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 장치의 디자인 룰을 감소시킬 수 있는 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치에 관한 것이다.
일반적으로 반도체 장치는 반도체 기판의 액티브 영역에 형성된 트랜지스터, 비트라인, 캐피시터 등을 구비한다. 여기서 트랜지스터의 게이트 전극은 그 자체가 워드라인 형태로 형성되며, 비트라인과 캐패시터 등은 주로 트랜지스터의 상부에 형성되어 각각 트랜지스터의 드레인 영역 및 소스 영역과 연결되는 것이 통상적이다.
최근 반도체 장치가 고집적화되고 소형화, 박막화되는 등 디자인 룰(design rule)이 감소하고 있다. 그런데, 종래와 같은 형태로서는 반도체 장치의 최근의 디자인 룰의 감소화 경향을 만족시키기에는 한계가 있다. 또한, 감소된 디자인 룰에 의하여 비트라인 브릿지(bridge), 게이트 전극 및 비트라인 사이의 단락 등으로 인한 셀간 전기적 절연이 문제될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 디자인 룰을 감소시키면서도 셀간 전기적 절연이 우수한 반도체 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 전술한 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으 며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판의 일부를 식각하여 필라형 액티브 영역을 형성하고, 상기 필라형 액티브 영역의 하단부 측벽을 선택적으로 노출시키는 블록킹막을 형성하고, 상기 노출된 필라형 액티브 영역의 하단부 측벽에 선택적으로 비트라인을 형성하는 것을 포함한다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판에 정의된 필라형 액티브 영역을 포함하는 반도체 기판, 상기 필라형 액티브 영역의 상단부에 형성된 소스 영역, 상기 소스 영역과 이격되어 상기 필라형 액티브 영역 내에 형성된 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 상기 필라형 액티브 영역의 측벽에 형성된 게이트 절연막 상의 게이트 전극을 포함하는 트랜지스터 및 상기 게이트 전극과 이격되어 상기 드레인 영역과 연결되며 상기 필라형 액티브 영역의 하단부 측벽에 선택적으로 형성된 비트라인을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 일 실시예에 따른 반도체 장치를 도 1 및 도 2를 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 일부를 도시한 사시도이고, 도 2는 도 1의 I-I'선에 따라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 소자 분리 영역(140)에 의해 정의된 필라형 액티브 영역(110)을 포함하는 반도체 기판(100)을 포함한다.
이러한 반도체 기판(100)으로는 실리콘 성분을 함유한 기판으로서, 예를 들면 Si, SiGe, SiC, SiGeC 등이 사용될 수 있는데, 이에 한정되는 것은 아니다. 필라형 액티브 영역(110)은 반도체 기판(100)의 리세스된 영역에 형성된 소자 분리 영역(140)에 의해 정의될 수 있다. 도면에 도시된 바와 같이, 필라형 액티브 영역(100)은 반도체 기판(100)에 수직 방향으로 형성된 기둥 형상일 수 있다. 도 면상에는 필라형 액티브 영역(100)의 상면이 사각형으로 도시되었으나, 이러한 모양에 한정되는 것은 아니며 본 발명의 목적 범위 안에서 다양한 모양으로 변형이 가능함은 물론이다.
이러한 필라형 액티브 영역(110)에는 게이트 전극(133)과 소스 및 드레인 영역(131,135)을 포함하는 트랜지스터(130)가 형성된다. 도면에 도시된 바와 같이, 필라형 액티브 영역(110)은 상부 액티브 영역(111)과 상부 액티브 영역(111)보다 넓은 폭을 갖는 하부 액티브 영역(115)으로 구분될 수 있는데, 소스 영역(135)은 상부 액티브 영역(111)의 상단부에 형성될 수 있고, 드레인 영역(131)은 하부 액티브 영역(115) 내에 형성될 수 있다.
또한, 게이트 전극(133)은 상부 액티브 영역(111)의 측벽에 형성될 수 있는데, 예를 들어 소스 영역(135) 및 드레인 영역(131) 사이에 위치하며 상부 액티브 영역(111)의 측벽에 형성된 게이트 절연막(137) 상에 형성될 수 있다. 이러한 게이트 전극(133)은 예를 들면 TiN, TaN, WN 또는 WCN 등으로 이루어질 수 있다. 또한, 게이트 전극(133)은 예를 들어 텅스텐과 같은 금속으로 이루어진 워드라인(150)과 연결될 수 있다.
필라형 액티브 영역(110)의 하단부, 즉, 하부 액티브 영역(115)의 측벽에는 드레인 영역(131)과 연결되는 비트라인(125)이 구비된다. 이 때, 비트라인(125)은 인접한 다른 트랜지스터, 구체적으로 전술한 워드라인(150)에 연결된 다른 트랜지스터와는 절연된다. 이러한 비트라인(125)은 실리사이드막, 예를 들면 Co, Ni, Mo, Ta, Zr, W 또는 Ti와 같은 금속을 포함하는 실리사이드막일 수 있다. 이러한 비트라인(125)은 게이트 전극(133)으로부터 충분히 이격되어 반도체 기판 내에 형성되므로, 게이트 전극(133)과 비트라인(125) 간의 단락 현상이 최소화될 수 있다.
한편, 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판 상으로 돌출된 필라형 액티브 영역을 포함하는 구조물 간의 간격(Wx, Wy)이 서로 상이하게 형성될 수 있다. 구체적으로, 도 2를 참조하면, 이러한 폭은 인접한 필라형 액티브 영역 간의 거리를 의미하는데, 워드라인(150) 방향의 간격이 비트라인 방향의 간격보다 더 넓게 형성될 수 있다. 예를 들면, 워드라인 방향의 간격(Wx)는 약 100 내지 110nm 정도 일 수 있으며, 비트라인 방향의 간격(Wy)는 약 50nm 이하 정도일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 필라형태의 액티브 영역에 트랜지스터가 형성되고, 또한 반도체 기판 내에 비트라인이 인접한 셀과 절연되어 위치하므로, 디자인 룰을 보다 감소시킬 수 있을 뿐만 전기적 특성이 개선될 수 있다.
이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치에 대하여 설명하기로 한다. 도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 단면을 도 시한 것이다. 여기서, 도 2에 도시된 반도체 장치와 중복되는 구성요소에 대한 설명은 생략하거나 간략하게 하기로 한다.
도 3을 참조하면, 필라형 액티브 영역(210), 특히 상부 액티브 영역(211)은 리세스된 외벽을 구비한다. 이러한 리세스된 외벽 상에는 게이트 절연막(237)과 리세스된 영역을 매립하는 게이트 전극(233)이 형성될 수 있다. 이렇듯, 게이트 전극(233)은 필라형 액티브 영역(210)의 리세스된 영역을 매립하여, 상부 액티브 영역(211)의 상단부의 측면 프로파일에 정렬되도록 형성될 수 있다.
또한, 도 3에 도시된 바와 같이, 하부 액티브 영역(215)의 하단부는 구형으로 형성될 수 있다. 여기서 구형이라 함은 하부 액티브 영역(215)의 하단부(215b)가 그 상단부(215a)에 비하여 소정의 곡률로 리세스되어 인접한 셀과의 간격이 보다 확장된 형태를 의미하는 것으로서, 그 단면이 완전한 원형을 형성하는 것만을 의미하는 것은 아님은 물론이다.
이러한 하부 액티브 영역(215)의 구형의 하단부 측벽에는 비트라인(225)이 위치한다. 비트라인(225)은 트랜지스터의 드레인 영역과(231)과 연결되되 인접한 다른 트랜지스터와는 절연된다. 또한, 전술한 바와 같이, 비트라인(225)이 게이트 전극(233)으로부터 충분히 이격되어 반도체 기판 내에 형성되므로, 게이트 전극(233)과 비트라인(225) 간의 단락 현상이 최소화될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 반도체 장치는 트랜지스터가 형성된 필라형 액티브 영역과, 반도체 기판 내에 셀들을 전기적으로 분리시키는 비트라인을 포함함으로써, 보다 감소된 디자인 룰을 만족시킬 수 있다.
이하에서는 도 4a 내지 도 4h를 참조하여, 도 3에 도시된 반도체 장치의 제조 방법을 예시적으로 설명하기로 한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한, 앞의 구조에서 설명한 각 구성요소들의 크기, 형상, 재질 등에 대해서는 설명의 중복을 피하기 위하여 생략하거나 간략하게 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(200)의 일부를 1차 식각하여, 상부 액티브 영역(211)을 형성한다. 이 때, 상부 액티브 영역(211)의 측벽이 리세스되도록 형성할 수 있다.
별도의 도면으로 도시하지는 않았으나 구체적인 예로서, 상부 액티브 영역(211)을 형성하는 1차 식각 공정은 다음과 같은 다수의 공정을 포함하여 이루어질 수 있다.
먼저, 상부 액티브 영역(211)의 상단부(211A)를 형성할 깊이만큼 반도체 기판(200)을 식각하고, 식각된 결과물의 측벽에 스페이서(미도시)를 형성한다. 그런 다음, 스페이서를 식각 마스크로 하여, 상부 액티브 영역(211)이 형성될 높이로 반도체 기판(200)을 더 식각한다. 이후, 스페이서가 형성되지 않고 노출된 반도체 기판의 측벽을 등방성 식각으로 리세스시킴으로써, 도면에 도시된 바와 같이 외벽에 리세스 영역이 형성된 상부 액티브 영역(211)을 완성할 수 있다.
이어서, 형성된 상부 액티브 영역(211)의 측벽을 둘러싸는 스페이서(213)를 형성한다.
다음으로, 반도체 기판을 2차 식각하여, 상부 액티브 영역의 아래에 위치하는 하부 액티브 영역을 형성한다. 이러한 2차 식각 공정은 상부 액티브 영역의 측벽에 형성된 스페이서를 식각 마스크로 하여 1차 식각 공정을 수행한 반도체 기판을 더 식각함으로써 수행될 수 있다.
구체적으로 설명하면, 2차 식각 공정은 도 4b 내지 도 4c에 도시된 바와 같이 다수의 공정에 의해 수행될 수 있다.
먼저, 도 4b를 참조하면, 상부 액티브 영역(211)의 측벽에 형성된 스페이서(213)를 식각 마스크로 하여, 반도체 기판(200)을 이방성 식각한다. 이러한 이방성 식각에 의한 식각 깊이는 트랜지스터의 드레인 영역이 형성될 깊이를 고려하여 그 식각 정도를 조절할 수 있다.
그런 다음, 앞서 식각되어 노출된 반도체 기판의 측벽에만 선택적으로 식각 방지막(217s)을 형성한다. 이러한 식각 방지막(217s)은 노출된 반도체 기판 상에 컨포멀하게 식각 방지 물질을 증착한 다음 에치백함으로써 형성될 수 있다. 이로써 반도체 기판의 식각된 영역의 저면만이 노출될 수 있다. 여기서 식각 방지막(217s)은 실리콘 기판과 식각 선택비가 다른 물질이라면 특별히 제한되지는 않는데, 예를 들면 실리콘 산화막 또는 질화막 등이 사용될 수 있다.
이어서, 도 4c에 도시된 바와 같이, 앞서 노출된 식각 영역(도 4b의 217a)의 저면을 등방성 식각하여 확장된 트렌치 영역(217b)를 형성함으로써, 하부 액티브 영역(215)을 완성할 수 있다. 이 때, 하부 액티브 영역(215)의 하단부(215b)는 그 상단부(215a)에 비하여 측벽이 더 리세스될 수 있는데, 도면에 도시된 바와 같이 구형으로 형성될 수 있다. 이로써, 상부 액티브 영역(211) 및 하부 액티브 영역(215)를 포함하는 필라형 액티브 영역(210)을 완성할 수 있다.
다음으로, 도 4d에 도시된 바와 같이 블록킹막을 형성한다.
도 4d를 참조하면, 필라형 액티브 영역(210)의 하단부, 구체적으로는 하부 액티브 영역(215)의 구형의 하단부 측벽을 선택적으로 노출시키는 블록킹막(220)을 형성한다. 구체적으로, 블록킹막(200)은 필라형 액티브 영역(210)의 상면, 스페이서(213)의 측벽 및 하부 액티브 영역(215)에 인접하는 트렌치 영역(217b)의 저면에 선택적으로 형성될 수 있다.
이러한 블록킹막(220)은 예를 들면 반도체 기판의 실리콘 성분과 금속 성분의 실리사이드화를 방지할 수 있는 물질로 형성할 수 있다. 특히, 하부 액티브 영역(215)의 측벽을 노출시키되 트렌치 영역(217b)의 저면을 블록킹하기 위하여, 블록킹막(220)을 형성하는 공정은 직진성이 우수한 이온화 PVD(Ionized Physical Vapor Deposition)법으로 수행할 수 있다. 이 때, 블록킹막 형성 물질은 TiN, TaN, WN 등일 수 있는데 이에 한정되는 것은 아니다.
다음으로, 도 4e에 도시된 바와 같이 필라형 액티브 영역(210)의 하단부 측벽에 비트라인(225)을 형성한다.
이러한 비트라인(225)은 먼저 금속막(221)을 도 4d에 도시된 결과 구조물의 전면에 컨포멀하게 형성한 다음 열처리하여 형성할 수 있다. 이러한 열처리를 통해, 블록킹막(220)에 의해 노출된 필라형 액티브 영역(210)에 실리사이드막이 형성될 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 블록킹막(220)이 형성된 영역에는 실리사이드막이 형성되지 않는 반면, 필라형 액티브 영역(210)의 하단부 측벽에는 실리사이드막이 선택적으로 형성될 수 있다. 따라서, 도면에 도시된 바와 같이, 이러한 비트라인(225)들은 반도체 기판 내에 형성되며 인접한 비트라인과 서로 분리되어 형성될 수 있다.
여기서, 금속막(221)은 Co, Ni, Mo, Ta, Zr, W, Ti 등을 저온, 즉 금속막의 증착시 실리사이드화되지 않는 온도에서 증착함으로써 형성될 수 있으며, 이후 약 600 내지 850℃에서 열처리 함으로써 금속 실리사이드막을 형성할 수 있다. 이 때, 열처리 공정시 금속막의 산화를 방지하기 위하여 열처리 공정 전에 금속막(221)의 상부에 캡핑막(223)을 더 형성할 수 있다. 이 때, 금속막(221)과 캡핑막(223)은 CVD, PVD 또는 ALD와 같은 본 발명이 속하는 기술분야에 잘 알려진 방법에 의해 형성될 수 있다.
한편, 본 발명의 또 다른 실시예에 의하면, 비트라인을 형성하는 공정은 금속막(221)을 고온, 즉 실리사이드화 반응이 일어날 정도의 온도인 약 600 내지 850℃에서 증착함으로써 금속막 형성과 동시에 노출된 필라형 액티브 영역(210)에 실리사이드막을 형성할 수 있다. 이러한 경우, 캡핑막(223)은 형성하지 않을 수 있다.
다음으로, 도 4f에 도시된 바와 같이, 형성된 비트라인만을 잔류시키고, 미반응된 않은 금속막 및 캡핑막, 그리고 블록킹막을 제거한다.
이러한 제거 공정은 앞서 형성된 실리사이드막인 비트라인(225) 및 반도체 기판(220)과는 식각 선택비가 다른 식각 방법에 의할 수 있는데, 예를 들면 PAN과 같은 황산(H2SO4) 계열의 용액을 이용한 습식 식각 방법으로 제거할 수 있다.
이어서, 도 4g에 도시된 바와 같이, 필라형 액티브 영역(210)에 트랜지스터를 완성한다.
구체적으로 설명하면, 필라형 액티브 영역(210) 사이의 트렌치 영역을 절연막으로 매립하여 소자 분리 영역(240)을 형성하고, 필라형 액티브 영역(210)을 둘러싸는 스페이서(도 4f의 213)를 제거한다. 그런 다음, 필라형 액티브 영역(210)의 측벽에 게이트 절연막(237)과 게이트 전극(233)을 순차적으로 형성한다. 이 때 게이트 절연막(237)과 게이트 전극(233)은 각각의 형성 물질을 컨포멀하게 증착한 다음 식각하여 형성할 수 있다.
그런 다음, 불순물을 주입하여, 필라형 액티브 영역(210)의 상단부에 소스 영역(235)을 형성하고, 인접한 반도체 기판(200) 내에 드레인 영역(231)을 형성한다.
이와 같이 게이트 전극 형성 및 소스/드레인 영역을 형성하여 트랜지스터를 완성하는 공정은 비트라인을 형성한 이후에 모두 이루어질 수 있으나, 이와 달리 비트라인을 형성하기 이전의 소정의 공정 단계 중에 이루어질 수도 있다.
또한, 본 발명의 다른 실시예에 의하면, 게이트 전극 형성은 비트라인 형성 이전에 소정의 단계에서 수행하고, 소스/드레인 영역을 형성하는 것은 비트라인 형성 이후에 소정의 단계에서 수행할 수도 있다. 이와는 반대로, 게이트 전극 형성은 비트라인 형성 이후에 소정의 단계에서 수행하고, 소스/드레인 영역을 형성하는 것 은 비트라인 형성 이전에 소정의 단계에서 수행할 수도 있다.
이와 같이, 게이트 전극의 형성과 소스/드레인 영역을 형성하는 것은 비트라인 형성 이전 또는 그 이후에 적절한 공정 순서에 이루어질 수 있으며, 따라서 본 발명의 목적범위 내에서 이러한 순서는 변경할 수 있음은 물론이다.
다음으로, 게이트 전극(231)을 연결하는 워드라인(250)을 형성하여, 도 3에 나타낸 반도체 소자를 형성한다. 이러한 워드라인(250)은 금속 재질로서 예를 들면 텅스텐으로 이루어질 수 있다.
이러한 워드라인(250)을 형성한 후에는, 콘택 공정을 수행하기 이전에 불순물 영역의 농도와 저항을 조절하기 위하여 추가적으로 불순물 주입 공정을 더 진행할 수도 있다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 각각의 트랜지스터와 연결되는 캐패시터를 형성하는 단계, 각각의 트랜지스터에 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따르면, 필라형 액티브 영역에 트랜지스터를 형성하고 반도체 기판 내에 비트라인을 형성함으로써, 디자인 룰을 감소시키면서도 셀간 전기적 절연이 우수한 반도체 장치를 제조할 수 있다.

Claims (19)

  1. 반도체 기판의 일부를 식각하여 필라형 액티브 영역을 형성하고,
    상기 필라형 액티브 영역의 하단부 측벽을 선택적으로 노출시키는 블록킹막을 형성하고,
    상기 노출된 필라형 액티브 영역의 하단부 측벽에 선택적으로 비트라인을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 필라형 액티브 영역을 형성하는 것은
    상기 반도체 기판을 소정의 깊이로 1차 식각하고,
    상기 1차 식각된 영역의 측벽에 스페이서를 형성하고,
    상기 스페이서를 식각 마스크로 하여 상기 반도체 기판을 2차 식각하여 상기 필라형 액티브 영역을 완성하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 스페이서를 형성하기 전에 상기 1차 식각된 영역의 외벽을 일부 리세스하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 2차 식각은
    상기 스페이서를 식각 마스크로 하여 상기 반도체 기판을 이방성 식각하고,
    상기 이방성 식각된 결과물의 측벽에 식각 방지막을 형성하고,
    상기 이방성 식각된 결과물의 저면을 등방성 식각하여 상기 필라형 액티브 영역의 하단부를 구형으로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 비트라인을 형성하기 전 또는 후에 상기 필라형 액티브 영역에 트랜지스터를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 비트라인을 형성하기 전에 상기 필라형 액티브 영역의 측벽에 게이트 절연막 및 게이트 전극을 형성하고,
    상기 비트라인을 형성한 후에 불순물을 주입하여 상기 필라형 액티브 영역 내에 소스 및 드레인 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 트랜지스터를 형성하는 것은 상기 비트라인을 형성하기 전에 상기 필라형 액티브 영역 내에 소스 및 드레인 영역을 형성하고,
    상기 비트라인을 형성한 후에 상기 필라형 액티브 영역의 측벽에 게이트 절연막 및 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 비트라인을 형성하는 것은
    상기 노출된 필라형 액티브 영역 및 상기 블로킹막을 덮는 금속막을 형성하고,
    열처리하여 상기 노출된 필라형 액티브 영역의 하단부 측벽에 선택적으로 실리사이드막을 형성하고,
    상기 블록킹막 및 실리사이드화되지 않은 상기 금속막을 선택적으로 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 비트라인을 형성하는 것은
    상기 노출된 필라형 액티브 영역 및 상기 블록킹막을 덮는 금속막을 형성함과 함께 상기 노출된 필라형 액티브 영역의 하단부 측벽에 선택적으로 실리사이드막을 형성하고,
    상기 블록킹막 및 실리사이드화되지 않은 상기 금속막을 선택적으로 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 실리사이드막은 Co, Ni, Mo, Ta, Zr, W 및 Ti로 이루어진 군으로부터 선택된 어느 하나 이상의 금속 실리사이드막인 반도체 장치의 제조 방법.
  11. 제8항 또는 제9항에 있어서,
    상기 블록킹막은 TiN, TaN 및 WN으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 반도체 장치의 제조 방법.
  12. 반도체 기판에 정의된 필라형 액티브 영역을 포함하는 반도체 기판;
    상기 필라형 액티브 영역의 상단부에 형성된 소스 영역, 상기 소스 영역과 이격되어 상기 필라형 액티브 영역 내에 형성된 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 상기 필라형 액티브 영역의 측벽에 형성된 게이트 절연막 상의 게이트 전극을 포함하는 트랜지스터; 및
    상기 게이트 전극과 이격되어 상기 드레인 영역과 연결되며 상기 필라형 액티브 영역의 하단부 측벽에 선택적으로 형성된 비트라인을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 필라형 액티브 영역은 상기 소스 영역 및 상기 게이트 전극을 구비하는 상부 액티브 영역 및 상기 상부 액티브 영역의 하부에 위치하여 하단부 측벽에 상기 비트라인을 구비하며 상기 상부 액티브 영역보다 폭이 넓은 하부 액티브 영역을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 상부 액티브 영역은 그 일부가 리세스된 외벽 프로파일로 형성된 반도체 장치.
  15. 제13항에 있어서,
    상기 하부 액티브 영역의 하단부 측벽은 구형으로 형성된 반도체 장치.
  16. 제12항에 있어서,
    상기 게이트 전극은 TiN, TaN, WN 및 WCN으로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어진 반도체 장치.
  17. 제16항에 있어서,
    상기 게이트 전극은 금속으로 이루어진 워드 라인과 연결되는 반도체 장치.
  18. 제12항에 있어서,
    상기 비트라인은 실리사이드막으로 이루어진 반도체 장치.
  19. 제18항에 있어서,
    상기 실리사이드막은 Co, Ni, Mo, Ta, Zr, W 및 Ti로 이루어진 군으로부터 선택된 어느 하나 이상의 금속 실리사이드막인 반도체 장치.
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