KR20020030505A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 불량을 줄이여 소자의 신뢰성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판에 소자 격리 영역을 형성하여 활성영역 및 필드영역을 정의하는 단계와, 상기 반도체 기판의 소정영역상에 복수개의 로직 게이트 및 디램 게이트를 형성하고, 상기 로직 게이트 및 디램 게이트 양측면에 절연막 측벽을 형성하는 단계와, 로직 영역 및 디램 패리 영역의 반도체 기판을 노출시키는 마스크를 이용한 불순물 이온 주입 공정으로 상기 절연막 측벽 양측의 활성영역의 반도체 기판에 소오스 및 드레인 영역을 형성하는 단계와, 상기 로직 게이트와 소오스 영역 및 드레인 영역의 표면에 살리사이드막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 절연막을 증착하는 단계와, 디램 셀 영역에 정의된 필드영역의 반도체 기판을 노출시키는 마스크를 이용하여 상기 제 1 절연막의 증착시에 상기 디램 셀 게이트 사이에 형성되는 보이드가 제거되도록 상기 제 1 절연막을 소정 깊이 제거하는 단계와, 상기 제 1 절연막이 제거된 부분에 제 2 절연막을 증착하는 단계와, 포토 및 식각 공정으로 상기 디램 셀 활성영역의 반도체 기판이 노출되도록 상기 제 2 절연막과 제 1 절연막을 제거하여 트렌치를 형성하고 상기 트렌치 내부에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성한다.
Description
본 발명은 MDL(Merged DRAM on Logic) 반도체 소자에 관한 것으로 특히, 공정 개선을 통하여 소자의 불량을 줄이고 수율을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 MDL(Merged DRAM on Logic) 소자의 공정은 로직 영역의 소오스/드레인 및 살리사이드를 형성한 이후에 디램 셀 캐패시터 공정을 위한 ILD(Inter Layer Dielectric) 공정을 실시하고 있다.
또한, 반도체 소자가 고집적화됨에 따라서 워드라인의 피치(Pitch)가 감소하는 추세이며 이에 따른 ILD 공정에 대한 고온의 플로잉(Flowing)이 필수적이다.
그러나, 이와 같이 로직 소자를 형성한 이후에 행해지는 고온 공정은 로직 소자의 특성 열화를 일으키어 불량의 원인이 되고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 반도체 소자의 제조공정 단면도이다.
우선, 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정으로 반도체 기판(11)의 소정영역에 필드 산화막(12)을 형성하여 활성영역을 정의한다.
이어, 상기 반도체 기판(11)상에 게이트 산화막과 폴리 실리콘막을 증착한후, 포토 및 식각 공정으로 로직 영역의 반도체 기판(11)의 소정영역상에만 남도록 상기 폴리 실리콘막과 게이트 산화막을 선택적으로 제거하여 복수개의 로직(Logic) 게이트(13a)를 형성한다.
이어, 상기 반도체 기판(11)의 전면에 게이트 산화막과, 폴리 실리콘막과, 텅스텐막과, 실리콘 질화막과, 산화막을 차례로 증착한 후, 포토 및 식각 공정으로 상기 디램 패리(DRAM peri) 영역 및 디램 셀(DRAM cell) 영역의 반도체 기판(11)의 소정영역상에 남도록 상기 산화막과, 실리콘 질화막과, 텅스텐막과, 폴리 실리콘막과, 게이트 산화막을 선택적으로 제거하여 복수개의 디램 게이트(13b)를 형성한다.
이어, 상기 게이트(13a)(13b)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트(13a)(13b) 양측의 활성 영역의 반도체 기판(11)에 LDD 영역(14)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 반도체 기판(11)의 표면상에 제 1 HLD막(15)과 질화막(도시하지 않음)을 차례로 증착하고, 상기 질화막상에 소정 두께의 제 1 BPSG(Boron Phosphorus Silicate Glass)막(16)을 증착한다.
여기서 상기 제 1 BPSG막(16)은 800∼840℃의 고온의 플로우(Flow) 공정을 통하여 증착한다.
그리고, 도 1c에 도시된 바와 같이, 반도체 기판(11)상에 제 1 포토레지스트(17)를 도포하고, 노광 및 현상 공정으로 상기 로직 영역 및 디램 패리 영역이 오픈되도록 상기 제 1 포토레지스트(17)를 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 이용한 습식식각(Wet-etch) 공정으로 상기 로직 영역 및 디램 패리 영역상의 제 1 BPSG막(16)을 제거한 후에 상기 제 1 포토레지스트(17)를 제거한다.
상기 공정에서 습식 식각을 이용하기 때문에 상기 제 1 포토레지스트(17)의 경계 부분의 상기 디램 셀 영역이 소정 부분 식각되게 된다.
그리고, 도 1d에 도시된 바와 같이 에치백(Etch-back) 공정으로 상기 로직 게이트(13a) 및 디램 패리 영역의 디램 게이트(13b)의 양측면에만 남도록 상기 제 1 HLD막(15)과 질화막(도시하지 않음)을 선택적으로 제거하여 절연막 측벽(15a)을 형성한다.
이어, 상기 반도체 기판(11)의 전면에 고농도 불순물 이온을 주입하여 상기 절연막 측벽(15a) 양측의 활성영역의 반도체 기판(11)에 소오스 영역(18) 및 드레인 영역(19)을 형성한다.
그리고, 도면에는 도시하지 않았지만 셀 영역 및 I/O 영역을 보호하기 위하여 상기 반도체 기판(11)의 표면상에 제 2 HLD막을 증착하고, 포토 및 식각 공정으로 상기 셀 영역 및 I/O 영역상에만 남도록 상기 제 2 HLD막을 선택적으로 제거한다.
그리고, 도 1e에 도시된 바와 같이, 상기 반도체 기판(11)의 전면에 코발트(Co)를 증착하고 열처리하여 상기 로직 게이트(13a)의 표면과 소오스 영역(18) 및 드레인 영역(19)의 표면상에 코발트 살리사이드막(20)을 형성한다.
여기서, 상기 로직 게이트(13a)와 소오스 영역(18) 및 드레인 영역(19)의 표면에서는 실리콘과 코발트가 반응하여 코발트 살리사이드막(20)이 형성되지만, 상기 디램 패리 영역의 디램 게이트(13b)는 그 상부 표면이 산화막으로 구성되므로 코발트 살리사이드가 형성되지 않는다.
이어, 상기 공정에서 반응하지 않고 남아있는 코발트를 제거한다.
그리고, 반도체 기판(11)의 표면상에 제 3 HLD막(21)을 증착하고 저온의 플로우(Flow) 공정으로 제 2 BPSG막(22)을 증착한 후에 RTA(Rapid Thermal Annealing) 공정을 실시한다.
그리고, 도 1f에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 공정으로 상기 제 2 BPSG막(22)의 표면을 평탄화한다.
이어, 상기 제 2 BPSG막(22)상에 제 4 HLD막(23)을 증착하고, 포토 및 식각 공정으로 상기 디램 셀 영역의 활성영역의 반도체 기판(11)이 노출되도록 상기 제 4 HLD막(23)과 제 2 BPSG막(22)과 제 3 HLD막(21)과 제 1 BPSG막(16)과 제 1 HLD막(15)을 차례로 제거하여 트렌치를 형성한다.
이어, 상기 트렌치를 포함한 반도체 기판(11)의 전면에 플러그 폴리(Plug poly)를 증착한 후, 전면을 에치백하여 상기 트렌치 내부에 플러그(24)를 형성한다.
그리고, 상기 반도체 기판(11)상에 제 5 HLD막(25)을 증착하여 종래 반도체 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 로직 영역과 디램 패리 영역을 습식 식각 공정으로 오픈하기 때문에 습식 식각 공정의 특성상 디램 셀 영역의 가장자리 부분도 식각이 이루어지므로 반도체 소자에 불량이 발생된다.
둘째, 디램 셀 영역의 디램 게이트 양측에는 절연막 측벽을 형성하지 않기 때문에 갭 필 특성이 저하되고 그로 인하여 플러그에 보이드가 발생된다.
셋째, 절연막 측벽의 형성시에 디램 셀 면적에 따른 식각 문제가 발생되고 균일도가 저하되며 불량률이 증대된다.
넷째, 기존 디램과 동일한 셀 캐패시터 공정 적용이 불가능하여 셀프 얼라인 콘택(SAC) 마진, 리퀴지, 캐패시터 특성 변화로 셀 특성을 신뢰할 수 없으며 수율이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 소자의 신뢰성 및 수율을 향상시키는데 적합한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 반도체 소자의 제조공정 단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도 3은 본 발명의 실시예에 따른 반도체 소자의 디램 셀 영역의 평면도
도 4a 내지 도 4f는 상기 도 3의 A-A방향 및 B-B 방향에서의 제조 공정 단면도
도면의 주요 부분에 대한 부호설명
31 : 반도체 기판 32 : 필드 산화막
33a : 로직 게이트 33b : 디램 게이트
34 : LDD 영역 35 : 절연막 측벽
36 : 제 1 포토레지스트 37 : 소오스 영역
38 : 드레인 영역 39 : 코발트 살리사이드막
40 : BPSG막 41 : 보이드
42 : 제 2 포토레지스트 43 : SOG막
44 : 제 4 HLD막 45 : 제 3 포토레지스트
46 : 트렌치 47 : 플러그
48 : 제 5 HLD막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판에 소자 격리 영역을 형성하여 활성영역 및 필드영역을 정의하는 단계와, 상기 반도체 기판의 소정영역상에 복수개의 로직 게이트 및 디램 게이트를 형성하고, 상기 로직 게이트 및 디램 게이트 양측면에 절연막 측벽을 형성하는 단계와, 로직 영역 및 디램 패리 영역의 반도체 기판을 노출시키는 마스크를 이용한 불순물 이온 주입 공정으로 상기 절연막 측벽 양측의 활성영역의 반도체 기판에 소오스 및드레인 영역을 형성하는 단계와, 상기 로직 게이트와 소오스 영역 및 드레인 영역의 표면에 살리사이드막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 절연막을 증착하는 단계와, 디램 셀 영역에 정의된 필드영역의 반도체 기판을 노출시키는 마스크를 이용하여 상기 제 1 절연막의 증착시에 상기 디램 셀 게이트 사이에 형성되는 보이드가 제거되도록 상기 제 1 절연막을 소정 깊이 제거하는 단계와, 상기 제 1 절연막이 제거된 부분에 제 2 절연막을 증착하는 단계와, 포토 및 식각 공정으로 상기 디램 셀 활성영역의 반도체 기판이 노출되도록 상기 제 2 절연막과 제 1 절연막을 제거하여 트렌치를 형성하고 상기 트렌치 내부에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이고, 도 3은 본 발명의 실시예에 따른 반도체 소자의 디램 셀 영역의 평면도이고, 도 4a 내지 도 4e는 상기 도 3의 A-A 방향 및 B-B 방향에서의 제조 공정 단면도이다.
우선, 도 2a에 도시된 바와 같이 STI 공정으로 반도체 기판(31)의 소정영역에 필드 산화막(32)을 형성하여 필드영역 및 활성영역을 정의한다.
그리고, 상기 반도체 기판(31)상에 게이트 산화막과 폴리 실리콘막을 차례로 형성하고, 포토 및 식각 공정으로 상기 로직 영역의 반도체 기판(31)의 소정영역상에만 남도록 상기 폴리 실리콘막과 게이트 산화막을 선택적으로 제거하여 복수개의로직 게이트(33a)를 형성한다.
이어, 상기 반도체 기판(31)의 전면에 게이트 산화막과, 폴리 실리콘막과, 텅스텐막과, 실리콘 질화막과, 산화막을 차례로 형성하고 포토 및 식각 공정으로 상기 디램 패리 영역 및 디램 셀 영역의 소정영역상에 남도록 상기 산화막과, 실리콘 질화막과, 텅스텐막과, 폴리 실리콘막과, 게이트 산화막을 선택적으로 제거하여 복수개의 디램 게이트(33b)를 형성한다.
그리고, 상기 게이트(33a)(33b)를 마스크로 이용하여 저농도의 불순물 이온을 주입하여 상기 게이트(33a)(33b) 양측의 활성영역의 반도체 기판(31)에 LDD 영역(34)을 형성한다.
그리고, 상기 반도체 기판(31)의 표면상에 제 1 HLD막과 질화막(도시하지 않음)을 차례로 증착한 후에 상기 게이트(33a)( 33b)의 양측면에만 남도록 상기 질화막과 제 1 HLD막을 에치백하여 절연막 측벽(35)을 형성한다.
그리고, 도 2b에 도시된 바와 같이, 반도체 기판(31)의 전면에 제 1 포토레지스트(36)를 도포하고, 노광 및 현상 공정으로 상기 로직 영역 및 디램 패리 영역이 오픈되도록 상기 제 1 포토레지스트(36)를 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(36)를 마스크로 이용하여 상기 반도체 기판(31)에 고농도 불순물 이온을 주입하여 상기 절연막 측벽(35) 양측의 활성영역의 반도체 기판(31)에 소오스 영역(37) 및 드레인 영역(38)을 형성하고 상기 제 1 포토레지스트(36)를 제거한다.
그리고, 도면에는 도시하지 않았지만 셀 영역 및 I/O 영역을 보호하기 위하여 상기 반도체 기판(11)상에 약 1000Å의 두께로 제 2 HLD막을 증착하고, 포토 및 식각 공정으로 상기 셀 영역 및 I/O 영역상에만 남도록 상기 제 2 HLD막을 선택적으로 제거한다.
그리고, 도 2c에 도시된 바와 같이, 상기 반도체 기판(31)의 표면상에 코발트(Co)를 증착하고 열처리하여 상기 로직 게이트(33a)의 표면과 상기 소오스 영역(37) 및 드레인 영역(38)의 표면에 코발트 살리사이드막(39)을 형성한다.
이어, 상기 공정에서 반응하지 않고 잔존하는 상기 코발트를 제거한다.
그리고, 도 2d에 도시된 바와 같이 상기 반도체 기판(31)의 표면상에 제 3 HLD막(도시하지 않음)을 증착하고, 상기 제 3 HLD막 상에 약 8000Å의 두께로 BPSG막(40)을 증착한 후에 낮은 온도의 어닐링 공정을 실시한다.
이때, 상기 디램 셀 영역의 디램 게이트(33b) 사이에는 도 4a에 도시된 바와 같이 보이드(41)가 발생된다.
도 4a 내지 도 4f는 도 3의 A-A 방향과 B-B 방향에서의 단면도로써, 도 4a 내지 도 4f의 왼쪽은 도 3의 A-A 방향 즉, 활성영역(51a) 및 필드 영역(51b)이 정의된 반도체 기판에서 필드영역을 가로지르는 단면도이고, 도 4a 내지 도 4f의 오른쪽은 도 3의 B-B 방향 즉, 상기 반도체 기판에서 활성영역을 가로지르는 단면도이다.
그리고, 도 3에서 미기재된 부분은 각각 비트라인 콘택(52) 및 스토리지 노드 콘택(53)을 나타낸다.
이어, CMP 공정으로 상기 BPSG막(40)의 표면을 평탄화시킨다.
그리고, 도 4b에 도시된 바와 같이, 반도체 기판(31)의 전면에 제 2 포토레지스트(42)를 도포하고, 노광 및 현상 공정으로 상기 디램 셀 영역에 정의된 필드영역의 반도체 기판(31)이 노출되도록 상기 제 2 포토레지스트(42)를 선택적으로 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(42)를 마스크로 이용하여 상기 필드영역의 디램 게이트(33b)의 상부가 소정부분 노출되도록 상기 BPSG막(40)을 제거한 후, 상기 제 2 포토레지스트(42)를 제거한다.
이때, 상기 BPSG막(40)은 그 내부에 발생된 상기 보이드(41)가 제거될 정도의 깊이로 제거한다.
이어, 도 4c에 도시된 바와 같이, 상기 반도체 기판(31)의 표면상에 1900∼2100Å의 두께로 SOG(Spin On Glass)막(43)을 코팅을 한 후에 전면에 에치백 공정을 실시하여 상기 활성영역의 BPSG막(40)과의 단차를 제거한다.
그리고, 도 4d에 도시된 바와 같이, 반도체 기판(31)상에 제 4 HLD막(44)을 증착한다.
그리고, 도 4e에 도시된 바와 같이, 반도체 기판(31)상에 제 3 포토레지스트(45)를 도포하고, 노광 및 현상 공정으로 디램 셀 영역에 정의된 활성영역의 반도체 기판(31) 상부의 제 4 HLD막(44)이 노출되도록 제 3 포토레지스트(45)를 패터닝한다.
이어, 상기 패터닝된 제 3 포토레지스트(45)를 마스크로 이용하여 상기 활성영역의 반도체 기판(31)이 노출되도록 상기 제 4 HLD막(44)과 BPSG막(40)을 제거하여 트렌치(46)를 형성한다.
그리고, 도 4f에 도시된 바와 같이, 상기 트렌치(46)를 포함한 반도체 기판(31)의 전면에 플러그 폴리를 증착하고 전면에 에치백 공정을 실시하여 상기 트렌치(46)에 플러그(47)를 형성한다.
이어, 반도체 기판(31)의 전면에 제 5 HLD막(48)을 증착하여 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 현 디램 단품과 동일한 SAC 공정이 진행이 가능하며 동일한 캐패시터 및 특성을 얻을 수 있다.
둘째, 보이드를 제거하므로 보이드로 인한 플러그간의 숏트 현상을 방지할 수 있다.
Claims (5)
- 반도체 기판에 소자 격리 영역을 형성하여 활성영역 및 필드영역을 정의하는 단계;상기 반도체 기판의 소정영역상에 복수개의 로직 게이트 및 디램 게이트를 형성하고, 상기 로직 게이트 및 디램 게이트 양측면에 절연막 측벽을 형성하는 단계;로직 영역 및 디램 패리 영역의 반도체 기판을 노출시키는 마스크를 이용한 불순물 이온 주입 공정으로 상기 절연막 측벽 양측의 활성영역의 반도체 기판에 소오스 및 드레인 영역을 형성하는 단계;상기 로직 게이트와 소오스 영역 및 드레인 영역의 표면에 살리사이드막을 형성하는 단계;상기 반도체 기판의 전면에 제 1 절연막을 증착하는 단계;디램 셀 영역에 정의된 필드영역의 반도체 기판을 노출시키는 마스크를 이용하여 상기 제 1 절연막의 증착시에 상기 디램 셀 게이트 사이에 형성되는 보이드가 제거되도록 상기 제 1 절연막을 소정 깊이 제거하는 단계;상기 제 1 절연막이 제거된 부분에 제 2 절연막을 증착하는 단계;포토 및 식각 공정으로 상기 디램 셀 활성영역의 반도체 기판이 노출되도록 상기 제 2 절연막과 제 1 절연막을 제거하여 트렌치를 형성하고 상기 트렌치 내부에 도전성 물질을 매립하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 제 1 절연막은 BPSG막이고 상기 제 2 절연막은 SOG막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 반도체 기판의 전면에 코발트를 증착하고 열처리하여 상기 로직 게이트와 로직 영역 및 디램 패리 영역의 소오스 및 드레인 영역의 표면에 코발트 살리사이드를 형성한 후, 잔존하는 코발트를 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 제 1 절연막을 증착한 후에 저온의 열처리 공정을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 플러그를 형성한 이후에 상기 반도체 기판의 표면상에 HLD막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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