KR20010061080A - 반도체소자의 제조방법 - Google Patents

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KR20010061080A
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김종환
이병렬
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박종섭
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 모스전계효과 트랜지스터를 형성하고, 전체표면 상부에 랜딩콘택플러그로 예정되는 부분을 노출시키는 제1층간절연막과 패드질화막의 적층구조를 형성한 다음, 도전층을 형성하고 전면식각공정을 실시하여 랜딩콘택플러그를 형성한 다음 비트라인을 형성한 후, 전체표면 상부에 제2층간절연막을 형성하고 저장전극 콘택마스크를 식각마스크로 상기 제2층간절연막을 식각하여 저장전극 콘택홀을 형성하되, 건식식각공정과 습식식각공정을 순차적으로 실시하여 상기 저장전극 콘택홀의 오픈영역을 최대한으로 확보하여 저장전극 콘택저항을 감소시키는 동시에 비트라인과 후속공정으로 형성되는 저장전극 콘택이 서로 쇼트되는 것을 방지하고, 상기 랜딩콘택플러그를 형성하기 위한 식각공정시 상기 제1층간절연막이 손실되어 하부구조물이 손상되는 것을 방지하여 반도체소자의 특성 및 공정수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 저장전극 콘택홀을형성하기 위한 식각공정을 건식식각공정과 습식식각공정을 순차적으로 실시하여 상기 저장전극 콘택홀의 오픈영역을 최대한으로 확보하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R) 은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R = 해상도, λ = 광원의 파장, NA = 개구수 ]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가하기 때문에 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되는 문제점이 있다.
최근 1세대와 2세대 256M SDRAM의 공정에서 저장전극 콘택은 랜딩콘택플러그를 형성한 다음, 비트라인공정을 진행하고, 상기 랜딩콘택플러그 상부에 다시 저장전극 콘택플러그를 형성하는 방법을 사용하고 있다.
그러나 상기와 같은 방법은 저장전극 콘택에 대한 저항이 커지는 단점을 가지고 있다. 뿐만아니라, 셀영역의 디자인 룰(design rule)이 감소함에 따라 상기 랜딩콘택플러그와 저장전극 콘택플러그의 접촉면적이 이전의 소자에 비해 크게 감소한 것도 저장전극 콘택의 저항을 증가시키는 요인으로 작용하고 있다.
상기 1세대 256M SDRAM의 경우 셀영역에서 저장전극 콘택저항이 비트라인 콘택 저항의 3배 이상이 나타나고 있으며, 이로부터 랜딩콘택플러그에 비하여 저장전극 콘택플러그가 저장전극 콘택 저항에 크게 영향을 미치는 것을 알 수 있다.
랜딩콘택플러그와 저장전극 콘택 식각공정에서 또 한가지 문제되는 것은 자기정렬콘택 식각시 콘택 오픈 영역이 질화막 스페이서 계면을 따라 식각되지 않고 경사를 가지면서 질화막 스페이서 사이에 있는 층간절연막들을 모두 제거해야 하지만 현재의 건식식각방식으로는 층간절연막을 완전히 제거하기 어렵다. 또한, 저장전극 콘택 하부의 접촉면적을 확보하기 위해 랜딩콘택플러그 마스크 크기를 증가시킬 경우 자기정렬콘택식각시 질화막 식각에 의해 저장전극 콘택과 비트라인이 쇼트되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 랜딩콘택플러그 식각공정 전에 패드질화막을 형성하여 콘택식각공정시 층간절연막이 손실되는 것을 방지하고, 저장전극 콘택홀을 형성하기 위한 식각공정시 건식식각과 습식식각 2단계 식각공정으로 저장전극 콘택홀을 형성하여 오픈영역을 최대로 확보하는 동시에 인접하는 소자가 손상되는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11 : 반도체기판 13 : 게이트전극
15 : 게이트전극 17 : 마스크산화막패턴
19 : 제1마스크 질화막 패턴 21 : 제1절연막 스페이서
23 : 제1층간절연막 25 : 패드질화막
27a : 제1도전층 27b : 랜딩콘택플러그
29 : 산화막 패턴 31 : 비트라인
33 : 제2마스크질화막 패턴 35 : 제2절연막 스페이서
37 : 제2층간절연막 39 : 감광막 패턴
41 : 저장전극 콘택홀 43a : 제2도전층
43b : 저장전극 콘택플러그
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트절연막, 게이트전극용 도전층 및 제1마스크절연막을 순차적으로 형성하여 적층구조를 형성하는 공정과,
게이트전극 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 게이트전극을 형성하는 공정과,
상기 게이트전극의 측벽에 제1절연막 스페이서를 형성하는 공정과,
전체표면 상부에 제1층간절연막과 패드질화막의 적층구조를 형성하는 공정과,
랜딩콘택플러그로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로상기 적층구조를 식각하여 제1콘택홀을 형성하는 공정과,
전체표면 상부에 제1도전층을 형성하고, 상기 패드질화막을 식각장벽으로 사용하여 상기 제1도전층을 전면식각공정으로 제거하여 랜딩콘택플러그를 형성하는 공정과,
전체표면 상부에 산화막, 비트라인용 도전층 및 제2마스크절연막을 순차적으로 형성하여 적층구조를 형성한 후, 비트라인 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 비트라인을 형성하는 공정과,
상기 비트라인의 측벽에 제2절연막 스페이서를 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막을 건식식각공정과 습식식각공정을 순차적으로 실시하여 저장전극 콘택홀을 형성하되, 상기 제2마스크절연막 상부에 소정 두께의 제2층간절연막을 남게 하는 공정과,
전체표면 상부에 제2도전층을 형성하고, 상기 제2마스크절연막을 식각장벽으로 사용한 CMP공정으로 저장전극 콘택을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트절연막, 게이트전극용 도전층 및 제1마스크절연막을 순차적으로 형성하여 적층구조를 형성하는 공정과,
게이트전극 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 게이트전극을 형성하는 공정과,
상기 게이트전극의 측벽에 제1절연막 스페이서를 형성하는 공정과,
전체표면 상부에 제1층간절연막과 패드질화막의 적층구조를 형성하는 공정과,
랜딩콘택플러그로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 적층구조를 식각하여 제1콘택홀을 형성하는 공정과,
전체표면 상부에 제1도전층을 형성하고, 상기 패드질화막을 식각장벽으로 사용하여 상기 제1도전층을 전면식각공정으로 제거하여 랜딩콘택플러그를 형성하는 공정과,
전체표면 상부에 금속층을 형성한 다음, 상기 랜딩콘택플러그를 실리사이드화시키는 공정과,
전체표면 상부에 산화막, 비트라인용 도전층 및 제2마스크절연막을 순차적으로 형성하여 적층구조를 형성한 후, 비트라인 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 비트라인을 형성하는 공정과,
상기 비트라인의 측벽에 제2절연막 스페이서를 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막을 건식식각공정과 습식식각공정을 순차적으로 실시하여 저장전극 콘택홀을 형성하되, 상기 제2마스크절연막 상부에 소정 두께의 제2층간절연막을 남게 하는 공정과,
전체표면 상부에 제2도전층을 형성하고, 상기 제2마스크절연막을 식각장벽으로 사용한 CMP공정으로 저장전극 콘택을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(도시안됨)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(13)을 형성하고, 그 상부에 게이트전극(15)과 마스크산화막패턴(17) 및 제1마스크질화막패턴(19)의 적층구조를 형성한다.
그 다음, 상기 적층구조의 측벽에 제1절연막 스페이서(21)를 형성하되, 상기 제1절연막 스페이서(21)는 SiN막, SiON막 또는 Si이 다량 포함된 SiON막 등의 질화막을 형성하고, 전면식각공정을 실시하여 형성한다.
다음, 전체표면 상부에 제1층간절연막(21)으로 BPSG막을 형성하고 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 소정 두께 제거하여 평탄화시킨다. 이때, 상기 CMP공정은 상기 제1층간절연막(21)이 상기 제1마스크질화막(19) 표면에서 0 ∼ 2000Å이 남을 때까지 실시한다. (도 1참조)
그 다음, 상기 제1층간절연막(21) 상부에 패드질화막(23)을 200 ∼ 1000Å 두께로 형성한다.
다음, 상기 반도체기판(11)에서 랜딩콘택플러그로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 사용하여 상기 패드질화막(23)과 제1층간절연막(21)을 식각하여 반도체기판(11)을 노출시킨다.
그 다음, 전체표면 상부에 제1도전층(27a)을 형성한다. (도 2참조)
다음, 상기 패드질화막(23)을 식각장벽으로 상기 제1도전층(27a)을 전면식각하여 랜딩콘택플러그(27b)를 형성한다. (도 3참조)
그 다음, 전체표면 상부에 산화막, 비트라인용 도전층, 제2마스크질화막의 적층구조를 형성하고, 비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 산화막 패턴(29), 비트라인(31) 및 제2마스크질화막 패턴(33)의 적층구조를 형성한다. 상기 산화막 패턴(29)은 상기 비트라인(31)과 랜딩콘택플러그(27b)를 서로 절연시키기 위하여 형성한 것으로, 고온산화막(high temperature oxide, HTO), LP-테오스(low pressure tetra ethyl ortho silicate glass, LP-TEOS) 또는 PE-테오스(plasma enhanced tetra ethyl ortho silicate glass, PE-TEOS) 등의 언도프드 산화막으로 형성한다.
한편, 상기 산화막을 형성하기 전에 콘택저항을 줄이기 위하여 상기 랜딩콘택플러그(27b)에 As이온을 이온주입한 다음, 살리사이드(salicide)를 형성할 수 있는 Ti, Co, Ni 등의 금속막을 형성하고 600 ∼ 900℃의 온도에서 급속열처리(rapid thermal annealing)공정을 실시하여 상기 랜딩콘택플러그(27b)를 실리사이드화시킨다. 상기 실리사이드화공정은 600 ∼ 800℃의 온도에서 1차급속열처리공정을 실시한 다음, 상기 제1급속열처리공정에서 반응되지 않은 금속막을 제거하기 위한 습식식각공정을 실시한 후, 다시 700 ∼ 900℃ 의 온도에서 제2급속열처리공정을 실시하여 진행할 수 있다.
다음, 상기 적층구조의 측벽에 제2절연막 스페이서(35)를 형성하되, 상기 제2절연막 스페이서(35)는 질화막으로 형성한다.
그 후, 전체표면 상부에 제2층간절연막(37)을 형성하되, 상기 제1층간절연막(23)과 같이 BPSG막을 형성한 후 CMP공정을 실시하여 평탄화시킨다. 이때, 상기 CMP공정은 제2층간절연막(37)이 상기 제2마스크질화막 패턴(33) 상부에서 500 ∼ 3000Å 남도록 실시한다.
그리고, 상기 제2층간절연막(37) 상부에 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막 패턴(39)을 형성한다. 이때, 상기 감광막 패턴(39)이 노출시키는 부분은 종래기술에서 보다 좁은 부분을 노출시키도록 형성된다. 또한, 상기 감광막 패턴(39)은 종래기술에서와 같은 크기의 저장전극으로 예정되는 부분을 노출시키도록 형성한 후 100 ∼ 150℃ 의 온도에서 리플로우시켜 CD(critical dimension)를 감소시킬 수도 있다. (도 4참조)
다음, 상기 감광막 패턴(39)을 식각마스크로 사용하여 상기 제2층간절연막(37)을 건식식각하여 저장전극 콘택홀(41)을 형성한다. 이때, 상기 저장전극 콘택홀(41)의 저부에는 상기 제2층간절연막(37)이 모두 제거되지 않고 상기 랜딩콘택플러그(27b) 상부에 0 ∼ 3000Å 정도 남아 있다.
그 다음, 상기 감광막 패턴(39)을 제거한다. (도 5참조)
이어서, 상기 제2층간절연막(37)을 불산용액 또는 BOE(buffered of etchant)용액을 이용한 습식식각공정으로 제거하여 상기 랜딩콘택플러그(27b)를 노출시킨다. 이때, 상기 습식식각공정은 등방성식각공정으로 상기 제2층간절연막(37)이 수직방향 및 수평방향으로 제거되어 상기 제2마스크질화막 패턴(33) 및 제2질화막 스페이서(35)의 손실없이 저장전극 콘택홀의 오픈영역을 충분히 확보할 수 있고, 상기 제2마스크질화막 패턴(33) 상부에 500 ∼ 3000Å 두께의 제2층간절연막(37)이 남게 된다.
다음, 전체표면 상부에 제2도전층(43a)을 형성한다. (도 6참조)
그 다음, 상기 제2도전층(43a)과 상기 제2층간절연막(37)을 CMP공정으로 제거하되, 상기 제2마스크질화막 패턴(33)을 식각장벽으로 사용하여 실시함으로써 저장전극 콘택플러그(43b)를 형성한다. 이때, 상기 CMP공정시 상기 제2마스크질화막 패턴(33)이 100 ∼ 1500Å 제거된다. (도 7참조)
그 후, 도시되어 있지는 않지만 상기 저장전극 콘택플러그(43b)와 접속되는 저장전극을 형성하되, 이너실린더형(inner cylinder type) 저장전극 또는 아우터실린더형(outter cylinder type) 저장전극의 구조를 적용한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 모스전계효과 트랜지스터를 형성하고 전체표면 상부에 랜딩콘택플러그로 예정되는 부분을 노출시키는 제1층간절연막과 패드질화막의 적층구조를 형성한 다음, 도전층을 형성하고 전면식각공정을 실시하여 랜딩콘택플러그를 형성한 다음 비트라인을 형성한 후, 전체표면 상부에 제2층간절연막을 형성하고 저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막을 식각하여 저장전극 콘택홀을 형성하되, 건식식각공정과 습식식각공정을 순차적으로 실시하여 상기 저장전극 콘택홀의 오픈영역을 최대한으로 확보하여 저장전극 콘택저항을 감소시키는 동시에 비트라인과 후속공정으로 형성되는 저장전극 콘택이 서로 쇼트되는 것을 방지하고, 상기 랜딩콘택플러그를 형성하기 위한 식각공정시 상기 제1층간절연막이 손실되어 하부구조물이 손상되는 것을 방지하여 반도체소자의 특성 및 공정수율을 향상시키는 이점이 있다.

Claims (17)

  1. 반도체기판 상부에 게이트절연막, 게이트전극용 도전층 및 제1마스크절연막을 순차적으로 형성하여 적층구조를 형성하는 공정과,
    게이트전극 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 게이트전극을 형성하는 공정과,
    상기 게이트전극의 측벽에 제1절연막 스페이서를 형성하는 공정과,
    전체표면 상부에 제1층간절연막과 패드질화막의 적층구조를 형성하는 공정과,
    랜딩콘택플러그로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 적층구조를 식각하여 제1콘택홀을 형성하는 공정과,
    전체표면 상부에 제1도전층을 형성하고, 상기 패드질화막을 식각장벽으로 사용하여 상기 제1도전층을 전면식각공정으로 제거하여 랜딩콘택플러그를 형성하는 공정과,
    전체표면 상부에 산화막, 비트라인용 도전층 및 제2마스크절연막을 순차적으로 형성하여 적층구조를 형성한 후, 비트라인 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 비트라인을 형성하는 공정과,
    상기 비트라인의 측벽에 제2절연막 스페이서를 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막을 건식식각공정과 습식식각공정을 순차적으로 실시하여 저장전극 콘택홀을 형성하되, 상기 제2마스크절연막 상부에 소정 두께의 제2층간절연막을 남게 하는 공정과,
    전체표면 상부에 제2도전층을 형성하고, 상기 제2마스크절연막을 식각장벽으로 사용한 CMP공정으로 저장전극 콘택을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1마스크절연막은 질화막 또는 산화막/질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1절연막 스페이서는 SiN막, SiON막 또는 Si가 다량 함유된 SiON막 등의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1층간절연막은 BPSG막으로 형성한 다음, CMP공정으로 식각하여 상기 제1마스크절연막 상부에서 0 ∼ 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 패드질화막은 200 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 산화막은 고온산화막, LP-TEOS산화막 또는 PE-TEOS산화막 등의 언도프트 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제2마스크절연막은 PE-질화막, SiON막 또는 Si가 다량 함유된 SiON막 등의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제2층간절연막은 BPSG막으로 형성한 다음, CMP공정으로 식각하여 상기 제2마스크절연막 상부에서 500 ∼ 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 저장전극 콘택마스크는 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막 패턴을 형성한 다음, 100 ∼ 150℃에서 리플로우시켜 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제2층간절연막은 상기 건식식각공정으로 저장전극 콘택홀의 저부에 0 ∼ 3000Å 두께가 남는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 습식식각공정은 불산 또는 BOE용액 등을 사용한 등방성식각공정인 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 CMP공정은 상기 제2마스크절연막이 100 ∼ 1500Å 제거되도록 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 반도체기판 상부에 게이트절연막, 게이트전극용 도전층 및 제1마스크절연막을 순차적으로 형성하여 적층구조를 형성하는 공정과,
    게이트전극 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 게이트전극을 형성하는 공정과,
    상기 게이트전극의 측벽에 제1절연막 스페이서를 형성하는 공정과,
    전체표면 상부에 제1층간절연막과 패드질화막의 적층구조를 형성하는 공정과,
    랜딩콘택플러그로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 적층구조를 식각하여 제1콘택홀을 형성하는 공정과,
    전체표면 상부에 제1도전층을 형성하고, 상기 패드질화막을 식각장벽으로 사용하여 상기 제1도전층을 전면식각공정으로 제거하여 랜딩콘택플러그를 형성하는 공정과,
    전체표면 상부에 금속층을 형성한 다음, 상기 랜딩콘택플러그를 실리사이드화시키는 공정과,
    전체표면 상부에 산화막, 비트라인용 도전층 및 제2마스크절연막을 순차적으로 형성하여 적층구조를 형성한 후, 비트라인 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 비트라인을 형성하는 공정과,
    상기 비트라인의 측벽에 제2절연막 스페이서를 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    저장전극 콘택마스크를 식각마스크로 사용하여 상기 제2층간절연막을 건식식각공정과 습식식각공정을 순차적으로 실시하여 저장전극 콘택홀을 형성하되, 상기 제2마스크절연막 상부에 소정 두께의 제2층간절연막을 남게 하는 공정과,
    전체표면 상부에 제2도전층을 형성하고, 상기 제2마스크절연막을 식각장벽으로 사용한 CMP공정으로 저장전극 콘택을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 금속층을 형성하기 전에 상기 랜딩콘택플러그에 As이온을 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 금속층은 Ti막 또는 Co막 또는 Ni막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 실리사이드화공정은 600 ∼ 900℃의 온도에서 급속열처리공정으로 실시하여 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 실리사이드화공정은 600 ∼ 800℃의 온도에서 제1급속열처리공정을 실시하고, 습식식각공정으로 반응하지 않은 상기 금속층을 제거한 다음, 700 ∼ 900℃ 의 온도에서 제2급속열처리공정을 실시하여 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
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KR100835505B1 (ko) * 2002-07-18 2008-06-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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KR100471403B1 (ko) * 2000-12-28 2005-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
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