KR100546144B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 주변회로영역 상에 질화막이 적층되어 있는 게이트 전극 상에 콘택을 형성하는 공정에서, 콘택을 형성하기 위한 식각공정 전에 상기 주변회로영역 상의 질화막을 제거한 다음, 콘택공정을 실시함으로써 콘택홀을 형성하기 위한 식각공정시 주변회로부에서 식각정지현상이 발생하거나 과도식각에 의해 셀영역 상의 활성영역이 손상되는 것을 방지하여 접합 누설전류를 감소시키고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 주변회로영역 상의 질화막이 적층되어 있는 게이트 전극에서 콘택으로 예정되는 부분의 질화막을 먼저 제거한 다음, 반도체기판의 셀영역 및 주변회로영역에서 콘택공정을 실시함으로써 식각공정시 상기 셀영역의 활성영역이 손상되는 것을 방지하여 소자의 특성 및 신뢰성이 저하되는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
도시되어 있지는 않으나, 종래 반도체소자의 SAC 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소정의 하부구조물, 예를 들어 소자분리 절연막과 게이트 절연막, 마스크 산화막 패턴과 중첩되어 있는 게이트 전극 및 소오스/드레인영역 등의 모스 전계효과 트랜지스터(MOS field effect transistor : 이하 MOS FET 라 함) 등을 형성한 후, 상기 구조의 전표면에 식각방지막과 산화막 재질의 층간절연막을 순차적으로 형성한다.
그 다음, 상기 반도체기판에서 저장전극이나 비트라인 등의 콘택으로 예정되어 있는 부분 상의 층간절연막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴에 의해 노출되어 있는 층간절연막을 건식식각하여 식각방지막을 노출시키고, 다시 식각방지막을 식각하여 콘택홀을 형성한다.
상기에서 식각방지막을 다결정실리콘으로 사용하는 경우, 이는 다시 식각방지막을 전면에 형성하는 방법과 콘택홀이 형성될 지역에만 다결정실리콘층 패드를 형성하는 방법으로 나누어지는데, 이러한 다결정실리콘 SAC 방법은 산화막과는 다른 식각기구를 가지는 다결정실리콘을 식각방지막으로 사용하므로 산화막과는 높은 식각선택비차를 얻을 수 있으나, 전면 증착 방법은 콘택홀간의 절연 신뢰성이 떨어지고, 패드를 형성하는 방법은 콘택 패드와 실리콘기판간의 오정렬 발생시 기판에 손상이 발생되는데, 이를 방지하기 위하여 스페이서 또는 폴리머를 사용하여 콘택 패드를 확장시키는 방법이 제시되고 있으나, 이 역시 0.18㎛ 이하의 디자인룰을 실현할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 제시되고있는 것이 질화막을 식각방지막으로 사용하는 SAC방법이다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 소자가 고집적화되어감에 따라 셀영역과 주변회로영역 사이에 단차가 증가하여 콘택을 형성하기 위한 식각공정시 단차가 낮은 주변회로부 상에 형성되어 있는 게이트 전극 상부의 질화막이 식각되지 않아 콘택홀이 완전히 오픈되지 않거나, 상기 질화막이 완전히 식각되는 동안 반도체기판의 접합영역이 손상을 받아 누설전류가 발생하여 공정수율 및 소자동작의 신뢰성을 떨어드리는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극 형성공정시 상측에 구비되는 질화막 중에서 주변회로영역 상에 형성된 부분을 제거하여 후속 콘택공정을 용이하게 실시할 수 있도록 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트 절연막, 도전층, 버퍼산화막 및 질화막의 적층구조를 형성하는 공정과,
게이트 전극 마스크를 이용한 사진식각공정으로 상기 질화막과 버퍼산화막을 패터닝하는 공정과,
상기 반도체기판의 주변회로영역 상의 질화막을 제거하는 공정과,
상기 질화막 및 버퍼산화막을 마스크로 하여 상기 도전층을 패터닝함으로써 상기 셀영역에 상기 도전층, 버퍼산화막 및 질화막 적층구조의 게이트전극을 형성하고 상기 주변회로영역에 상기 도전층과 버퍼산화막 적층구조의 게이트전극을 형성하는 공정과,
상기 게이트전극의 측벽에 절연막 스페이서를 형성하고 상기 셀영역의 반도체기판에 소오스/드레인영역을 형성하는 공정과,
전체표면상부에 층간절연막을 형성하고 상기 셀영역의 소오스/드레인영역과 상기 주변회로영역의 도전층을 각각 노출시키는 콘택홀을 형성하는 공정을 포함하는 것과,
상기 버퍼산화막은 USG막 또는 중온산화막을 100 ∼ 2000Å 두께로 형성하는 것과,
상기 질화막은 100 ∼ 2000Å 두께로 형성하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트 절연막, 도전층, 버퍼산화막 및 질화막의 적층구조를 형성하는 공정과,
셀마스크를 사진식각공정으로 주변회로영역의 상기 질화막을 식각하는 공정과,
전체표면상부에 평탄화된 제1층간절연막을 형성하는 공정과,
게이트전극 마스크를 사진식각공정으로 반도체기판 상의 적층구조를 식각하여 셀영역에 게이트절연막, 도전층, 버퍼산화막, 질화막 및 제1층간절연막의 적층구조를 형성하고, 주변회로영역에 게이트절연막, 도전층, 버퍼산화막 및 제1층간절연막의 적층구조를 형성하는 공정과,
상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,
상기 반도체기판의 셀영역에 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하고 상기 셀영역의 소오스/드레인영역과 상기 주변회로영역의 도전층을 노출시키는 콘택홀을 형성하는 공정을 포함하는 것과,
상기 제1층간절연막은 BPSG막, USG막 또는 PSG막을 사용하여 500 ∼ 10000Å 두께로 형성하는 것과,
상기 제1층간절연막은 전체표면상부에 층간절연막을 형성하고 CMP 또는 전면식각공정으로 평탄화식각하되, 상기 셀영역의 질화막 상부에 100 ∼ 1000 Å 이 남을 때까지 실시하여 형성하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 제1실시예에 대하여 설명하기로 한다.
도 1a 내지 도 1h 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 구분되어 있는 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(12)을 형성하고, 나머지 반도체기판(11)에 게이트 절연막(13)을 형성한다.
그 다음, 상기 게이트 절연막(13) 상부에 도전층(14), 버퍼산화막(15) 및 질화막(16)의 적층구조를 순차적으로 형성한다. 이때, 상기 도전층(14)은 텅스텐 실리사이드층으로 형성하고, 상기 버퍼산화막(15)은 USG(undoped silicate glass) 또는 중온산화막(middle temperature oxide, MTO)를 사용하여 100 ∼ 2000Å 두께로 형성하고, 상기 질화막(16)도 100 ∼ 2000Å 두께로 형성한다. (도 1a참조)
다음, 상기 질화막(16) 상부에 게이트전극 마스크(미도시)를 이용한 노광 및 현상공정으로 제1감광막 패턴(17)을 형성하고, 상기 제1감광막 패턴(17)을 식각마스크로 사용하여 상기 질화막(16)과 버퍼산화막(15)을 건식식각한다. (도 1b참조)
그 후, 상기 제1감광막 패턴(17)을 제거하고, 상기 반도체기판(11)의 셀영역(I)을 보호하는 제2감광막 패턴(18)을 형성한다.
이때, 상기 제2감광막 패턴(18)은 셀마스크(미도시)를 이용한 노광 및 현상공정으로 형성한 것이다. (도 1c참조)
다음, 상기 제2감광막 패턴(18)을 식각마스크로 사용하여 상기 주변회로영역(Ⅱ) 상의 질화막(16)을 제거한다. (도 1d참조)
그 다음, 상기 제2감광막 패턴(18)을 제거한다.
다음, 상기 셀영역(Ⅰ) 상에서 질화막(16)을 식각마스크로 사용하여 상기 도전층(14)을 건식식각하는 동시에 상기 주변회로영역(Ⅱ) 상에서 버퍼산화막(15)을 식각마스크로 사용하여 상기 도전층(14)을 건식식각하여 게이트전극을 형성한다. (도 1d참조)
그 다음, 전체표면 상부에 절연막을 형성한 후, 전면식각공정을 실시하여 상기 셀영역(Ⅰ)의 질화막(16), 버퍼산화막(15) 및 도전층(14)의 식각면과, 상기 주변회로영역(Ⅱ)의 버퍼산화막(15)과 도전층(14)의 식각면에 절연막 스페이서(19)를 형성한 후, 상기 셀영역(Ⅰ) 상에만 패드질화막(23)을 형성한다. 그 후, 상기 절연막 스페이서(19) 양측의 반도체기판(11)에 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한다.
다음, 전체표면 상부에 층간절연막(20)을 형성하고, 상기 층간절연막(20) 상부에 콘택으로 예정되는 부분을 노출시키는 제3감광막 패턴(21)을 형성한다. 이때, 상기 제3감광막패턴(21)은 콘택마스크(미도시)를 이용한 노광 및 현상 공정으로 형성한 것이다.
그 다음, 상기 제3감광막 패턴(21)을 식각마스크로 사용하여 상기 셀영역(Ⅰ)의 층간절연막(20)과 패드질화막(23)을 제거하고, 상기 주변회로영역(Ⅱ)의 층간절연막(20)과 버퍼산화막(15)을 제거하여 콘택홀(도시안됨)을 형성한다.
그 후, 전체표면 상부에 상기 콘택홀을 매립하는 제2도전층을 형성한 다음, 상기 제2도전층을 전면식각(etch back) 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 콘택플러그(22)를 형성한다.
도 2a 내지 도 2k 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀영역(I)과 주변회로영역(Ⅱ)이 구분되어 있는 반도체기판(31)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(31)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(32)을 형성하고, 나머지 반도체기판(31)에 게이트 절연막(33)을 형성한다.
그 다음, 상기 게이트 절연막(33) 상부에 도전층(34), 버퍼산화막(35) 및 질화막(36)의 적층구조를 순차적으로 형성한다. 이때, 상기 도전층(34)은 텅스텐 실리사이드층으로 형성하고, 상기 버퍼산화막(35)은 USG(undoped silicate glass) 또는 중온산화막(middle temperature oxide, MTO)을 사용하여 100 ∼ 2000Å 두께로 형성하고, 상기 질화막(36)도 100 ∼ 2000Å 두께로 형성한다.
그 다음, 상기 질화막(36) 상부의 셀영역(I)을 보호하는 제1감광막 패턴(37)을 형성한다.
이때, 상기 제1감광막패턴(37)은 셀마스크(미도시)를 이용한 노광 및 현상공정으로 형성한 것이다. (도 2a, 도 2b참조)
그 다음, 상기 제1감광막 패턴(37)을 식각마스크로 사용하여 상기 주변회로영역(Ⅱ)의 질화막(36)을 식각하고, 상기 제1감광막 패턴(37)을 제거한다. (도 2c참조)
그 다음, 상기 구조 전표면 상부에 PSG(phospho silicate glass)막, BPSG(borophospho silicate glass)막 또는 USG막으로 제1층간절연막(38)을 500 ∼ 10000Å 두께로 형성한다. 여기서, 상기 주변회로영역(Ⅱ) 상에는 질화막(36)이 없기 때문에 셀영역(Ⅰ)과 주변회로영역(Ⅱ) 간에 단차가 발생한다. (도 2d참조)
그 후, 상기 제1층간절연막(38)을 CMP 또는 전면식각공정으로 상기 셀영역(Ⅰ)과 주변회로영역(Ⅱ) 간에 발생한 단차를 제거하되, 상기 셀영역(Ⅰ) 상의 질화막(36) 상부에 상기 제1층간절연막(38)이 100 ∼ 1000Å 두께가 남을 때까지 실시한다. (도 2e참조)
다음, 상기 제1층간절연막(38) 상부에 게이트 전극으로 예정되는 부분을 보호하는 제2감광막 패턴(39)을 형성한다. 이때, 상기 제2감광막패턴(39)은 게이트전극마스크(미도시)를 이용한 노광 및 현상 공정으로 형성된 것이다.
그 다음, 상기 제2감광막 패턴(39)을 식각마스크로 사용하여 상기 셀영역(Ⅰ) 상에 제1층간절연막(38), 질화막(36), 버퍼산화막(35) 및 도전층(34)의 제1적층구조를 식각하는 동시에 상기 주변회로영역(Ⅱ) 상에 구비되는 제1층간절연막(38), 버퍼산화막(35) 및 도전층(34)의 제2적층구조를 식각하고 상기 제2감광막 패턴(39)을 제거함으로써 상기 셀영역(I)에 질화막(36), 버퍼산화막(35) 및 도전층(34) 적층구조의 게이트전극 상측에 제1층간절연막(38)이 구비되는 적층구조를 제공하고, 상기 주변회로영역(Ⅱ)에 버퍼산화막(35) 및 도전층(34) 적층구조의 게이트전극 상측에 제1층간절연막(38)이 구비되는 적층구조를 제공한다. (도 2g참조)
다음, 전체표면 상부에 절연막을 형성한 후, 전면식각공정을 실시하여 상기 제1적층구조 및 제2적층구조의 식각면에 절연막 스페이서(40)를 형성한 다음, 상기 셀영역(Ⅰ) 상에 패드질화막(41)을 형성한다.
그 후, 상기 절연막 스페이서(40) 양측의 반도체기판(31)에 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한다. (도 2h참조)
그 다음, 상기 구조 전표면에 BPSG막으로 제2층간절연막(42)을 형성한다. (도 2i참조)
그리고, 상기 제2층간절연막(42) 상부에 콘택으로 예정되는 부분을 노출시키는 제3감광막 패턴(43)을 형성한다. 이때, 상기 제3감광막패턴(43)은 콘택마스크(미도시)를 이용한 노광 및 현상 공정으로 형성한 것이다. (도 2j참조)
그 다음, 상기 제3감광막 패턴(43)을 마스크로 상기 셀영역(Ⅰ) 상의 제2층간절연막(42)과 패드질화막(41)을 식각하여 반도체기판(31)을 노출시키는 콘택홀(미도시)을 형성하는 동시에 상기 주변회로영역(Ⅱ) 상의 제2층간절연막(42), 제1층간절연막(38) 및 버퍼산화막(35)을 식각하여 상기 도전층(34)을 노출시키는 콘택홀을 각각 형성한다.
그 후, 상기 제3감광막 패턴(43)을 제거하고, 상기 콘택홀을 매립하는 제2도전층을 전체표면 상부에 형성한 후, 전면식각 또는 CMP공정을 실시하여 콘택플러그(44)를 형성한다. (도 2k참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판의 주변회로영역 상에 질화막이 적층되어 있는 게이트 전극 상에 콘택을 형성하는 공정에서, 콘택을 형성하기 위한 식각공정 전에 상기 주변회로영역 상의 질화막을 제거한 다음, 콘택공정을 실시함으로써 콘택홀을 형성하기 위한 식각공정시 주변회로부에서 식각정지현상이 발생하거나 과도식각에 의해 셀영역 상의 활성영역이 손상되는 것을 방지하여 접합 누설전류를 감소시키고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.
도 1a 내지 도 1h 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2k 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11, 31 : 반도체기판 12, 32 : 소자분리 절연막
13, 33 : 게이트 절연막 14, 34 : 도전층
15, 35 : 버퍼산화막 16, 36 : 질화막
17, 37 : 제1감광막 패턴 18, 39 : 제2감광막 패턴
19, 40 : 절연막 스페이서 20 : 층간절연막
21, 43 : 제3감광막 패턴 22, 44 : 콘택플러그
38 : 제1층간절연막 23, 41 : 패드질화막
42 : 제2층간절연막

Claims (6)

  1. 반도체기판 상부에 게이트 절연막, 도전층, 버퍼산화막 및 질화막의 적층구조를 형성하는 공정과,
    게이트 전극 마스크를 이용한 사진식각공정으로 상기 질화막과 버퍼산화막을 패터닝하는 공정과,
    상기 반도체기판의 주변회로영역 상의 질화막을 제거하는 공정과,
    상기 질화막 및 버퍼산화막을 마스크로 하여 상기 도전층을 패터닝함으로써 상기 셀영역에 상기 도전층, 버퍼산화막 및 질화막 적층구조의 게이트전극을 형성하고 상기 주변회로영역에 상기 도전층과 버퍼산화막 적층구조의 게이트전극을 형성하는 공정과,
    상기 게이트전극의 측별에 절연막 스페이서를 형성하고 상기 셀영역의 반도체기판에 소오스/드레인영역을 형성하는 공정과,
    전체표면상부에 층간절연막을 형성하고 상기 셀영역의 소오스/드레인영역과 상기 주변회로영역의 도전층을 각각 노출시키는 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 버퍼산화막은 USG막 또는 중온산화막을 100 ∼ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 질화막은 100 ∼ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 반도체기판 상부에 게이트 절연막, 도전층, 버퍼산화막 및 질화막의 적층구조를 형성하는 공정과,
    셀마스크를 사진식각공정으로 주변회로영역의 상기 질화막을 식각하는 공정과,
    전체표면상부에 평탄화된 제1층간절연막을 형성하는 공정과,
    게이트전극 마스크를 사진식각공정으로 반도체기판 상의 적층구조를 식각하여 셀영역에 게이트절연막, 도전층, 버퍼산화막, 질화막 및 제1층간절연막의 적층구조를 형성하고, 주변회로영역에 게이트절연막, 도전층, 버퍼산화막 및 제1층간절연막의 적층구조를 형성하는 공정과,
    상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 반도체기판의 셀영역에 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하고 상기 셀영역의 소오스/드레인영역과 상기 주변회로영역의 도전층을 노출시키는 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제1층간절연막은 BPSG막, USG막 또는 PSG막을 사용하여 500 ∼ 10000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 제1층간절연막은 전체표면상부에 층간절연막을 형성하고 CMP 또는 전면식각공정으로 평탄화식각하되, 상기 셀영역의 질화막 상부에 100 ∼ 1000 Å 이 남을 때까지 실시하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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