KR102323253B1 - 반도체 소자 및 반도체 소자의 제조방법 - Google Patents

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Abstract

본 개시의 일 실시예는, 셀 영역과 주변 영역을 포함하는 기판과, 상기 셀 영역 상에 배치된 셀 게이트 구조물과, 상기 셀 게이트 구조물의 양측의 상기 셀 영역 내에 배치된 제1 불순물 영역 및 제2 불순물 영역과, 상기 셀 게이트 구조물 상에 배치되며, 상기 셀 게이트 구조물과 교차하고, 상기 제1 불순물 영역에 연결된 비트 라인 구조물과, 상기 주변 영역 상에 배치된 주변 게이트 구조물과, 상기 주변 영역 상에 배치되며, 상기 주변 게이트 구조물을 덮고, 상기 비트 라인 구조물의 상단과 실질적으로 동일한 레벨의 상면을 갖는 주변 캐핑층과, 상기 제2 불순물 영역 상에 배치되며, 도전성 배리어와 상기 도전성 배리어 상의 콘택 물질층을 가지고, 상기 도전성 배리어는 상기 비트 라인 구조물의 상단을 덮는 셀 콘택 구조물을 포함하는 반도체 소자를 제공한다.

Description

반도체 소자 및 반도체 소자의 제조방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 개시의 기술적 사상은 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다.
하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 예를 들어, 셀 영역과 주변 영역의 단차로 인해 후속 랜드 형성 공정에서 불량이 발생되는 문제가 있을 수 있다.
본 개시에서 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 개시에서 해결하고자 하는 다른 과제는 공정을 단순화할 수 있는 반도체소자의 제조 방법을 제공하는데 있다.
본 개시의 일 실시예는, 셀 영역과 주변 영역을 포함하는 기판과, 상기 셀 영역 상에 배치된 셀 게이트 구조물과, 상기 셀 게이트 구조물의 양측의 상기 셀 영역 내에 배치된 제1 불순물 영역 및 제2 불순물 영역과, 상기 셀 게이트 구조물 상에 배치되며, 상기 셀 게이트 구조물과 교차하고, 상기 제1 불순물 영역에 연결된 비트 라인 구조물과, 상기 주변 영역 상에 배치된 주변 게이트 구조물과, 상기 주변 영역 상에 배치되며, 상기 주변 게이트 구조물을 덮고, 상기 비트 라인 구조물의 상단과 실질적으로 동일한 레벨의 상면을 갖는 주변 캐핑층과, 상기 제2 불순물 영역 상에 배치되며, 도전성 배리어와 상기 도전성 배리어 상의 콘택 물질층을 가지고, 상기 도전성 배리어는 상기 비트 라인 구조물의 상단을 덮는 셀 콘택 구조물을 포함하는 반도체 소자를 제공한다.
본 개시의 일 실시예는, 셀 영역과 주변 영역을 포함하는 기판과; 상기 셀 영역 상에 배치된 셀 게이트 구조물과; 상기 셀 게이트 구조물의 양측에 상기 셀 영역 내에 배치된 제1 불순물 영역 및 제2 불순물 영역과; 상기 셀 게이트 구조물 상에 배치되며, 제1 도전성 층과 상기 제1 도전성 층 상의 하부 캐핑층과 상기 하부 캐핑층 상의 상부 캐핑층과, 상기 제1 도전성 층과 상기 제1 불순물 영역 사이의 비트 라인 콘택 플러그를 갖는 비트 라인 구조물과; 상기 주변 영역의 일 영역 상에 배치되며 상기 제1 도전성 층과 동일한 물질을 포함하는 주변 게이트 전극과; 상기 주변 게이트 전극 상에 배치되며 상기 하부 캐핑층과 동일한 물질을 포함하는 게이트 캐핑층을 갖는 주변 게이트 구조물과; 상기 주변 게이트 구조물의 양측의 상기 주변 영역 내에 배치된 주변 소스/드레인 영역과; 상기 주변 영역 상에서 상기 주변 게이트 구조물의 주위에 배치된 주변 층간 절연층과; 상기 주변 게이트 구조물과 상기 주변 층간 절연층 상에 배치되며, 상기 상부 캐핑층과 동일한 물질을 포함하며, 상기 비트 라인 구조물의 상단과 실질적으로 동일한 레벨의 상면을 갖는 주변 캐핑층과; 상기 제2 불순물 영역에 연결된 제1 콘택 홀을 가지며, 상기 제1 콘택 홀의 아래에 배치된 하부 콘택 패턴과, 상기 하부 콘택 패턴의 상면 및 상기 제1 콘택 홀의 내부 측벽에 배치되며 상기 비트 라인 구조물의 상단을 덮는 제1 도전성 배리어와, 상기 제1 도전성 배리어 상에 배치되며 상기 제1 콘택 홀을 충전하는 콘택 물질층을 갖는 제1 콘택 구조물과; 상기 주변 소스/드레인 영역에 배치되며, 상기 주변 층간 절연층과 상기 주변 캐핑층을 관통하는 제2 콘택 홀을 통해 상기 주변 소스/드레인 영역에 연결된 제2 콘택 구조물을 포함하는 반도체 소자를 제공한다.
본 개시의 일 실시예는, 셀 영역과 주변 영역을 포함하는 기판과, 상기 셀 영역 상에 배치된 셀 게이트 구조물과, 상기 셀 게이트 구조물의 양측의 상기 셀 영역 내에 배치된 제1 불순물 영역 및 제2 불순물 영역과, 상기 셀 게이트 구조물 상에 배치되며, 상기 제1 불순물 영역에 연결되고, 평탄한 상면을 갖는 비트 라인 구조물과, 상기 주변 영역의 일 영역 상에 배치된 주변 게이트 구조물과, 상기 주변 게이트 구조물의 양측의 상기 주변 영역 내에 배치된 주변 소스/드레인 영역과, 상기 주변 영역 상에 배치되며, 상기 주변 게이트 구조물을 덮고, 상기 비트 라인 구조물의 상면과 실질적으로 동일한 레벨의 상면을 갖는 주변 캐핑층과, 상기 제2 불순물 영역 상에 배치되며, 도전성 배리어와 상기 도전성 배리어 상의 콘택 물질층을 가지고, 상기 도전성 배리어는 상기 비트 라인 구조물의 상단을 덮는 제1 콘택 구조물을 포함하고, 상기 제1 콘택 구조물은 상기 비트 라인 구조물 상에 연장된 부분으로 제공되는 도전성 패드를 갖는 반도체 소자를 제공한다.
본 개시의 일 실시예는, 기판의 제1 활성 영역에 셀 게이트 구조물을 형성하는 단계 - 상기 셀 게이트 구조물의 양측의 제1 활성 영역에는 제1 및 제2 불순물 영역들을 가짐 - 과, 상기 기판의 제1 활성 영역 및 제2 활성 영역에 각각 비트 라인 구조물과, 주변 게이트 구조물을 포함한 주변 회로 구조물을 형성하는 단계 - 상기 주변 게이트 구조물의 양측의 제2 활성 영역에는 주변 소스/드레인 영역을 가짐 - 과, 상기 기판의 제1 활성 영역에 제2 불순물 영역과 연결되는 콘택 홀을 형성하는 단계와, 상기 기판의 제1 및 제2 활성 영역들 상에 희생층을 형성하는 단계와, 상기 희생층을 연마하여 상기 비트 라인 구조물의 상단과 상기 주변 회로 구조물의 상면을 평탄화시키는 단계와, 상기 평탄화 단계 후, 상기 희생층을 제거하여 콘택 홀을 개방하는 단계와, 상기 콘택 홀에 제2 불순물 영역에 전기적으로 셀 콘택 구조물을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
셀 영역의 비트 라인 구조물과, 주변 영역의 주변 회로 구조물(특히, 주변 캐핑층)의 단차를 해소함으로써 도전성 패드 및/또는 도전성 배선층의 형성과정에서 불량을 방지할 수 있다.
특히, 비트 라인 구조물의 상단을 평탄한 면을 갖도록 함으로써 도전성 패드 및/또는 도전성 배선층의 형성을 위한 분리공정에서 충분한 마진을 확보할 수 있다. 그 결과, 신뢰성 있는 반도체 소자를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 각각 본 개시의 일 실시예에 따른 반도체 소자의 셀 영역과 주변 영역을 나타내는 평면도들이다.
도 3a 및 도 3b는 도 1에 도시된 반도체 소자의 셀 영역 및 주변 영역을 절개하여 본 단면도들이다.
도 4a 및 도 4b는 도 3a의 A1 및 A2 부분을 나타내는 부분 확대도들이다.
도 5는 본 개시의 일 실시예에 따른 반도체 소자의 일부를 나타내는 확대도이다.
도 6 내지 도 19는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 주요 공정별 단면도들이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1 및 도 2는 각각 본 개시의 일 실시예에 따른 반도체 소자의 셀 영역과 주변 영역을 나타내는 평면도들이며, 도 3a는 도 1에 도시된 반도체 소자의 셀 영역을 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선을 따라 절개하여 본 단면도들이고, 도 3b는 도 1에 도시된 반도체 소자의 셀 영역을 Ⅳ-Ⅳ' 선으로 절개하여 본 단면도들이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 본 실시예에 따른 반도체 소자는 제1 영역(A) 및 제2 영역(B)을 포함하는 기판(5)을 포함할 수 있다.
상기 기판(5)은 반도체 기판일 수 있다. 일부 실시예들에서, 상기 제1 영역(A)은 메모리 셀 어레이 영역("셀 영역"이라고도 함)일 수 있고, 상기 제2 영역(B)은 주변 회로 영역("주변 영역"이라고도 함)일 수 있다.
상기 기판(5)에 활성 영역을 한정하는 필드 영역이 배치될 수 있다. 예를 들어, 상기 기판(5)의 상기 제1 영역(A) 상에 제1 필드 영역(10a)에 의해 정의되는 제1 활성 영역들(12a)이 배치될 수 있고, 상기 기판(5)의 상기 제2 영역(B) 상에 상기 제2 필드 영역(10b)에 의해 정의되는 제2 활성 영역(12b)이 배치될 수 있다.
도 3a에 도시된 바와 같이, 상기 기판(5)의 상기 제1 영역(A) 상에서, 상기 제1 활성 영역(12a) 및 상기 제1 필드 영역(10a)을 가로지르는 셀 게이트 트렌치(25)가 배치될 수 있다. 상기 셀 게이트 트렌치(25) 내에 셀 게이트 구조물(80)이 배치될 수 있다. 상기 제1 활성 영역(12a) 내에 제1 불순물 영역(15a) 및 제2 불순물 영역(15b)이 배치될 수 있다. 상기 제1 및 제2 불순물 영역들(15a, 15b)은 셀 소스/드레인 영역들일 수 있다. 상기 셀 게이트 트렌치(25)는 상기 제1 및 제2 불순물 영역들(15a, 15b) 사이를 가로지를 수 있다.
상기 셀 게이트 구조물(80)은 셀 게이트 유전체층(30), 셀 게이트 전극(50) 및 셀 게이트 캐핑층(60)을 포함할 수 있다. 상기 셀 게이트 유전체층(30)은 상기 셀 게이트 전극(50)과 상기 제1 활성 영역들(12a) 각각의 사이에 배치될 수 있다. 상기 셀 게이트 캐핑층(60)은 상기 셀 게이트 전극(50) 상에 배치될 수 있다.
상기 제1 영역(A) 상에는 셀 절연층(109)이 배치될 수 있다. 상기 셀 절연층(109)은 하부 절연층(103)과, 상기 하부 절연층(103) 상의 상부 절연층(106)을 포함할 수 있다. 상기 셀 절연층(109)은 하부 절연층(103) 및 상기 하부 절연층(103) 상의 상부 절연층(106)을 포함할 수 있다. 상기 셀 절연층(109) 상에는 상기 비트 라인 구조물(140)이 배치될 수 있다. 상기 비트 라인 구조물(140)은 제1 개구부(O1)를 가질 수 있다. 상기 비트 라인 구조물(140)은 순차적으로 적층된 상기 제1 도전성 층(121a) 및 셀 캐핑 구조물(145)을 포함할 수 있다. 상기 셀 캐핑 구조물(145)은 차례로 적층되는 제1 하부 캐핑층(124a), 제1 중간 캐핑층(136a) 및 제1 상부 캐핑층(142a)을 포함할 수 있다. 상기 비트 라인 구조물(140)은 상기 셀 절연층(109)을 관통하며 상기 제1 도전성 층(121a)과 상기 제1 불순물 영역(15a)을 전기적으로 연결하는 비트 라인 콘택 플러그(114)를 포함할 수 있다.
도 3b에 도시된 바와 같이, 상기 제2 영역(B), 즉 주변 회로 영역 상에 주변 게이트 구조물(120)이 배치될 수 있다. 따라서, 상기 주변 게이트 구조물(120)은 순차적으로 적층된 주변 게이트 유전체층(110), 제2 도전성 층(121b) 및 제2 하부 캐핑층(124b)을 포함할 수 있다. 여기서, 상기 제2 도전성 층(121b)은 주변 게이트 전극(121b)이라고 하며, 상기 제2 하부 캐핑층(124b)은 게이트 캐핑층(124b)이라고도 한다. 또한, 상기 주변 게이트 구조물(120)의 측면 상에 주변 게이트 스페이서(130)가 배치될 수 있다.
상기 제2 영역(B) 상에서, 상기 주변 게이트 구조물(120) 주위에 주변 층간 절연층(139)이 배치될 수 있다. 상기 주변 층간 절연층(139)과 상기 주변 게이트 스페이서(130) 사이에 개재되며, 상기 주변 층간 절연층(139)과 상기 기판(5) 사이로 연장되고, 상기 주변 게이트 구조물(120)의 상면을 덮는 제2 중간 캐핑층, 즉 주변 중간 캐핑층(136b)이 배치될 수 있다. 상기 주변 층간 절연층(139) 및 상기 주변 중간 캐핑층(136b) 상에 제2 상부 캐핑층, 즉 주변 캐핑층(142b)이 배치될 수 있다.
본 실시예에서, 상기 제2 영역(B)에 위치한 주변 구조물, 즉 주변 캐핑층(142b)의 상면(142T)은 상기 제1 영역(A)에 위치한 비트 라인 구조물(140)의 상단과 실질적으로 동일한 레벨(L1)을 갖는다.
도 4a를 참조하면, 상기 비트 라인 구조물(140)의 상단은 평탄한 상면(140T)을 가질 수 있다. 이러한 평탄한 상면(140T)은 상기 주변 캐핑층(142b)의 상면(142T)과 실질적으로 동일한 레벨을 가질 수 있다. 이와 유사하게, 도 4b를 참조하면, 제1 콘택 구조물(180A)에 인접한 일부 펜스(166)의 상면도 상기 제2 영역(B)에 위치한 주변 구조물, 즉 주변 캐핑층(142b)의 상면(142T)과 실질적으로 동일한 레벨을 가질 수 있다.
이와 같이, 상기 제1 영역(즉, 셀 영역)의 비트 라인 구조물과, 상기 제2 영역(즉, 주변 영역)의 주변 회로 구조물(특히, 주변 캐핑층(142b))를 실질적으로 동일한 레벨로 형성하여 단차를 해소함으로써 도전성 패드(Pa) 및/또는 도전성 배선층(Pb)의 형성과정에서 불량을 방지할 수 있다. 특히, 비트 라인 구조물(140)의 상단을 평탄한 면(140T)을 갖도록 함으로써 도전성 패드(Pa) 및/또는 도전성 배선층(Pb)의 형성을 위한 분리공정에서 충분한 마진을 확보할 수 있다. 그 결과, 신뢰성이 우수한 반도체 소자를 제공할 수 있다.
상기 제1 및 제2 도전성 층들(121a,121b)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 도전성 층들(121a, 121b)의 각각은 순차적으로 적층되는 제1 물질층(112), 제2 물질층(116) 및 제3 물질층(118)을 포함할 수 있다. 상기 비트 라인 콘택 플러그(114)는 상기 제1 도전성 층(121a)의 상기 제1 물질층(112)과 접촉하며 상기 셀 절연층(109)을 관통하여 상기 제1 불순물 영역(15a)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 하부 캐핑층들(124a, 124b)은 서로 동일한 물질로 형성될 수 있다.
상기 기판(5)의 상기 제2 영역(B) 상에서, 상기 주변 게이트 구조물(120)은 상기 제2 활성 영역(12b)을 가로지르며 상기 제2 필드 영역(10b) 상으로 연장될 수 있다. 상기 기판(5)의 상기 제2 영역(B) 상에서, 상기 주변 게이트 구조물(120) 양 옆의 상기 제2 활성 영역(12b) 내에 주변 소스/드레인 영역(133)이 배치될 수 있다.
도 1에 도시된 바와 같이, 상기 제1 영역(A) 상에서, 상기 비트 라인 구조물(140)은 제1 개구부(O1)에 의해 서로 이격되는 복수의 라인형 구조물들로 형성될 수 있다.
상기 비트 라인 구조물(140)의 상기 제1 개구부(O1) 내에 제1 콘택 구조물들(180A) 및 펜스들(166)이 배치될 수 있다. 상기 제1 콘택 구조물들(180A)의 각각은 차례로 적층되는 상기 하부 콘택 패턴(181) 및 상기 상부 콘택 패턴(189)을 포함할 수 있다. 상기 제1 콘택 구조물들(180A)은 상기 제2 불순물 영역들(15b)과 전기적으로 연결될 수 있다.
상기 주변 소스/드레인 영역(133) 상에 배치되며, 상기 주변 층간 절연층(139) 및 상기 주변 캐핑층(142b)을 관통하는 제2 콘택 구조물(180B)이 배치될 수 있다. 여기서, 제1 콘택 구조물들(180A) 및 제2 콘택 구조물(180B)은 각각 셀 콘택 구조물들 및 주변 콘택 구조물들이라고도 한다.
상기 제1 콘택 구조물(180A)의 상부 콘택 패턴(189) 및 상기 제2 콘택 구조물(180B)은 각각 도전성 배리어(182)와 상기 도전성 배리어(182) 상의 콘택 물질층(185)을 포함한다. 예를 들어, 상기 도전성 배리어(182)는 TiN, TaN, WN와 같은 도전성 물질로 형성될 수 있고, 상기 콘택 물질층(185)은 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합으로 형성될 수 있다.
도 3a를 참조하면, 상기 제1 영역(A)에서, 도전성 배리어(182)는 제1 콘택 홀들(CH1)의 내부 측벽 및 바닥면(예, 하부 콘택 패턴(181)의 상면) 뿐만 아니라, 비트 라인 구조물(140)의 상단(140T)을 덮도록 배치된다. 상기 도전성 배리어(182) 상의 콘택 물질층(185)은 상기 제1 콘택 홀들(CH1)의 내부를 충전된 제1 부분(185a)뿐만 아니라, 비트 라인 구조물(140)의 상단(140T)보다 높은 레벨에 위치한 제2 부분(185b)을 포함한다. 상기 콘택 물질층(185)의 제1 부분(185a)은 상기 제1 콘택 구조물(180A)(특히, 상부 콘택 패턴(189))으로 제공되며, 상기 콘택 물질층(185)의 제2 부분(185b)은 도전성 패드(Pa)로 제공될 수 있다.
이와 유사하게, 도 3b를 참조하면, 제2 영역(B)에서, 도전성 배리어(182)는 제2 콘택 홀들(CH2)의 내부 측벽 및 바닥면뿐만 아니라, 주변 구조물의 상면인 주변 캐핑층(142b)의 상면(142T)을 덮도록 형성될 수 있다. 상기 도전성 배리어(182) 상의 콘택 물질층(185)은 상기 제2 콘택 홀들(CH2)의 내부를 충전된 제1 부분(185a)뿐만 아니라, 주변 캐핑층(142b)의 상면(142T)보다 높은 레벨에 위치한 제2 부분(185b)을 포함한다. 상기 콘택 물질층(185)의 제1 부분(185a)은 상기 제2 콘택 구조물(180B)으로 제공되며, 상기 콘택 물질층(185)의 제2 부분(185b)은 도전성 배선들(Pb1,Pb2)로 제공될 수 있다.
이와 같이, 후속 공정에서 형성되는 도전성 패드(Pa)는 상기 제1 콘택 구조물(180A)의 상부 콘택 패턴(189)과 "연속적인 단일체 구조(continuously integrated structure)"를 갖는다. 이와 유사하게, 후속 공정에서 형성되는 도전성 배선층(Pb1,Pb2)은 상기 제2 콘택 구조물(180B)과 연속적 단일체 구조를 갖는다. 본 명세서에서 사용되는 "연속적인 단일체 구조"는, 다른 공정에 의해 형성된 두 구성 요소가 단순히 접촉된 상태(불연속성)가 아니라, 동일한 공정에 의해 동일한 물질로 형성됨으로써 불연속적인 계면이 없는 연속적으로 일체화된 구조를 말한다. 즉, 도전성 패드(Pa) 및 도전성 배선(Pb1,Pb2)은 각각 제1 콘택 구조물(180A) 및 제2 콘택 구조물(180B)의 적어도 일부와 다른 공정이 아니라 동일한 공정에 의해 형성될 수 있다.
도 3a에 도시된 바와 같이, 도전성 패드들(Pa)은 부분적으로 상기 제1 콘택 구조물들(180A)과 일체화되어 전기적으로 연결될 수 있다. 도 3b에 도시된 바와 같이, 상기 도전성 배선들(Pb)은 부분적으로 상기 제2 콘택 구조물들(180B)과 일체화되어 전기적으로 연결될 수 있는 제1 도전성 배선들(Pb1) 및 상기 제1 도전성 배선들(Pb1) 사이에 배치되는 제2 도전성 배선들(Pb2)을 포함할 수 있다(도 2 참조). 상기 제2 도전성 배선들(Pb2)은 상기 주변 게이트 구조물(120)과 중첩할 수 있다.
상기 도전성 패드들(Pa)은 제1 절연 패턴(202a)에 의해 정의될 수 있다. 상기 제1 절연 패턴(202a)은 상기 도전성 패드들(Pa) 사이에 배치되며 아래로 연장될 수 있다. 상기 제1 절연 패턴(202a)의 바닥은 상기 제1 상부 캐핑층(142a)의 바닥면보다 낮은 높이 레벨에 위치할 수 있다. 상기 도전성 패드들(Pa) 각각의 하면은 서로 인접하는 하나의 제1 콘택 구조물(180A)의 상면과 연결되면서, 상기 제1 콘택 구조물(180A)과 인접하는 비트 라인 구조물(140)의 상면(140T)의 일부와 접촉할 수 있다. 상기 도전성 배선들(Pb)은 제2 절연 패턴(202b)에 의해 정의될 수 있다. 상기 제2 절연 패턴(202b)은 상기 도전성 배선들(Pb) 사이에 배치되며 아래로 연장되어 상기 주변 캐핑층(142b)을 관통할 수 있다.
상기 도전성 패드(Pa)와 상기 도전성 배선들(Pb)을 제공하는 콘택 물질층(185)의 제2 부분(185b)은 제1 및 제2 절연 패턴들(202a,202b)의 상면들과 실질적인 공면을 가질 수 있다.
상기 비트 라인 구조물(140)과 상기 제1 콘택 구조물(180A) 사이에 배치된 하나 또는 복수의 스페이서층으로 구성된 비트 라인 스페이서를 포함할 수 있다. 예를 들어, 상기 비트 라인 구조물(140)의 측면과 상기 제1 콘택 구조물(180A) 사이에 내측 스페이서층(151), 중간 스페이서층(154) 및 외측 스페이서층(157)이 배치될 수 있다. 상기 중간 스페이서(154) 상에 상부 스페이서층(175)이 추가적으로 배치될 수 있다. 상기 중간 스페이서층(154)은 상기 내측 스페이서층(151)과 상기 외측 스페이서층(157) 사이에 배치될 수 있다. 일부 실시예들에서, 상기 중간 스페이서층(154)은 에어갭(airgap)일 수 있다. 이에 한정되지는 않으나, 상기 비트 라인 스페이서의 두께는 상기 주변 게이트 스페이서(140)의 두께보다 얇을 수 있다. 또한, 상기 비트 라인 스페이서의 높이는 상기 주변 게이트 스페이서(140)의 높이보다 클 수 있다.
도 3a에 도시된 바와 같이, 상기 제1 영역(A)에서 상기 도전성 패드들(Pa) 상에 정보 저장 요소들(210)이 배치될 수 있다. 본 실시예에 따른 반도체 소자는 휘발성 메모리 소자 또는 비휘발성 메모리 소자이고, 상기 정보 저장 요소들(210)은 휘발성 메모리 소자 또는 비휘발성 메모리 소자의 셀 캐패시터들일 수 있다.
예를 들어, 상기 정보 저장 요소들(210)은 상기 식각 정지층(204)을 관통하며 상기 도전성 패드들(Pa)과 전기적으로 연결되는 제1 전극들(211), 상기 제1 전극들(211)의 노출된 표면을 콘포멀하게 덮는 캐패시터 유전체층(213) 및 상기 캐패시터 유전체층(213)을 덮는 제2 전극(216)을 포함할 수 있다. 다른 예에서, 상기 정보 저장 요소들(210)은 엠램(MRAM) 등과 같은 비휘발성 메모리 소자의 정보 저장 요소들일 수도 있다.
상부 층간 절연층(220)을 형성할 수 있다. 상기 상부 층간 절연층(220)은 상기 제1 영역(A) 상에서 상기 정보 저장 요소들(210)을 덮을 수 있다. 상기 상부 층간 절연층(220)은 상기 제2 영역(B) 상에서, 상기 식각 정지층(204)을 덮도록 형성될 수 있다. 예를 들어, 상부 층간 절연층(220)은 실리콘 산화물일 수 있다. 상기 상부 층간 절연층(220)은 상기 정보 저장 요소들(210)을 형성한 후에 형성될 수 있다. 상기 제2 영역(B) 상에서, 상기 상부 층간 절연 층(220) 및 상기 식각 정지 층(204)을 관통하며 상기 도전성 배선들(Pb)과 전기적으로 연결되는 상부 콘택 구조물들(223)을 형성할 수 있다.
본 실시예와 같이, 상기 제1 영역(A)의 비트 라인 구조물(140)과, 상기 제2 영역(B)의 주변 회로 구조물(특히, 주변 캐핑층(142b))를 실질적으로 동일한 레벨(L)로 형성하고, 도전성 패드(Pa) 및/또는 도전성 배선층(Pb)를 콘택 물질층과 함께 형성함으로써, 전체적인 공정을 간소화하면서도 도전성 패드(Pa) 및/또는 도전성 배선층(Pb)의 형성을 위한 분리공정에서 브릿지(bridge) 불량을 방지할 수 있다. 특히, 비트 라인 구조물(140)의 상단을 평탄한 면(140T)을 갖도록 함으로써 분리 공정시의 충분한 마진을 확보할 수 있다.
하지만, 다른 실시예에서, 비트 라인 구조물(140)의 상단(140T')은 거의 평탄한 상면을 갖지 않을 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 상기 비트 라인 구조물(140)의 상단(140T')은 완만한 곡면을 가질 수 있다. 이 경우에도 상기 비트 라인 구조물(140)의 상단(140T')은 상기 제2 영역(B)에 위치한 주변 구조물과 거의 동일한 레벨(L1)을 가질 수 있다. 또한, 도전성 배리어(182) 및 콘택 물질층(185)(특히, 제2 부분(185b))은 상기 비트 라인 구조물(140)의 상단(140T')을 덮도록 형성될 수 있다. 이러한 상단 형상은 a) 충분한 연마공정을 진행하지 않거나(비트 라인 구조물이 노출되면 바로 중단), b) 제2 영역(B)에 대해서만 에치-백 등의 공정을 적용하여 주변 회로 구조물의 높이(예, 주변 캐핑층의 두께)를 낮추거나, c) 희생층(도 15의 "201")을 제거하는 식각 과정에서 추가적인 마모로 인해 발생될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 일 실시예에 따른 반도체 소자의 제조방법을 설명한다. 본 제조방법을 설명하는 과정에서 본 개시의 일 실시예에 따른 반도체 소자의 구조적 특징 및 그에 따른 장점이 더 상세하게 이해될 수 있을 것이다.
도 6 내지 도 19는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 주요 공정별 단면도들이다. 각 공정의 단면도들은 도 1에 도시된 제1 영역(A)을 Ⅰ-Ⅰ'선 및 Ⅲ-Ⅲ'선으로 절개하여 본 단면도들과, 도 2에 도시된 제2 영역(B)을 Ⅳ-Ⅳ' 선으로 절개하여 본 단면도를 포함한다.
도 6을 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 기판(5)을 마련하고, 상기 기판(5)의 제1 영역(A)에 셀 게이트 구조물(80)을 형성한다. 이어 상기 기판(5)의 제1 영역(A)과 제2 영역(B)에 각각 셀 게이트 구조물을 위한 패턴 구조물들(109,121a,124a)과 주변 게이트 구조물(120)을 형성할 수 있다.
상기 기판(5)은 반도체 기판일 수 있다. 일부 실시예들에서, 상기 제1 영역(A)은 메모리 셀 어레이 영역일 수 있고, 상기 제2 영역(B)은 주변 회로 영역일 수 있다.
상기 기판(5)에 활성 영역(12a,12b) 및 필드 영역(10a,10b)을 형성할 수 있다. 상기 필드 영역은 얕은 트렌치 소자분리 영역(shallow trench isolation region)일 수 있다. 상기 필드 영역은 상기 기판(5)의 상기 제1 영역(A) 상에 형성되는 제1 필드 영역(10a)과, 상기 기판(5)의 상기 제2 영역(B) 상에 형성되는 제2 필드 영역(10b)을 포함할 수 있다. 상기 기판(5)의 상기 제1 영역(A) 상에 상기 제1 필드 영역(10a)에 의해 정의되는 제1 활성 영역들(12a)이 제공되고, 상기 기판(5)의 상기 제2 영역(B) 상에 상기 제2 필드 영역(10b)에 의해 정의되는 제2 활성 영역(12b)이 제공될 수 있다.
상기 기판(5)의 상기 제1 영역(A)에서, 상기 제1 활성 영역(12a) 및 상기 제1 필드 영역(10a)을 식각하여 셀 게이트 트렌치(25)를 형성할 수 있다.
상기 셀 게이트 트렌치(25)를 형성하기 전에, 이온 주입 공정을 진행하여 상기 제1 활성 영역(12a) 내에 제1 불순물 영역(15a) 및 제2 불순물 영역(15b)을 형성할 수 있다. 여기서, 상기 제1 및 제2 불순물 영역들(15a,15b)은 셀 소스/드레인 영역들이라고도 한다.
상기 셀 게이트 트렌치(25) 내에 셀 게이트 구조물(80)을 형성할 수 있다. 상기 셀 게이트 구조물(80)은 셀 게이트 유전체층(30), 셀 게이트 전극(50) 및 셀 게이트 캐핑층(60)을 포함할 수 있다. 상기 셀 게이트 유전체층(30)은 상기 셀 게이트 전극(50)과 상기 제1 활성 영역들(12a) 각각의 사이에 형성될 수 있다. 상기 셀 게이트 캐핑층(60)은 상기 셀 게이트 전극(50) 상에 형성될 수 있다. 일부 실시예들에서, 상기 셀 게이트 전극(50)은 메모리 소자의 워드 라인일 수 있다.
상기 기판(5)의 상기 제1 영역(A) 상에 셀 절연층(109), 비트라인 콘택 플러그(114), 제1 도전성 층(121a) 및 제1 하부 캐핑층(124a)을 형성할 수 있다.
상기 기판(5)의 상기 제2 영역(B) 상에 차례로 적층되는 주변 게이트 유전체층(110), 제2 도전성 층(121b) 및 제2 하부 캐핑층(124b)을 형성한 후, 차례로 적층된 상기 주변 게이트 유전체층(110), 상기 제2 도전성 층(121b) 및 상기 제2 하부 캐핑층(124b)을 패터닝하여 주변 게이트 구조물(120)을 형성할 수 있다. 이와 같이, 상기 주변 게이트 구조물(120)은 순차적으로 적층된 상기 주변 게이트 유전체층(110), 상기 제2 도전성 층(121b) 및 상기 제2 하부 캐핑층(124b)을 포함할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 도전성 층들(121a,121b)은 동일한 공정에 의해 형성될 수 있다. 여기서, 상기 제1 도전성 층(121a)은 상기 제2 도전성 층(121b)에 "대응하는(corresponding) 층이라고 표현할 수 있다. 예를 들어, 상기 제1 도전성 층(121a)은 상기 제2 도전성 층(121b)과 동일한 물질을 가질 수 있다.
일부 실시예에서, 상기 제1 및 제2 도전성 층들(121a,121b)의 각각은 순차적으로 적층되는 제1 물질층(112), 제2 물질층(116) 및 제3 물질층(118)을 포함할 수 있다. 예를 들어, 상기 제1 물질층(112)은 폴리 실리콘을 형성될 수 있다. 상기 제2 물질층(116)은 금속 실리사이드(예, 텅스텐 실리사이드 등) 및/또는 금속 질화물(예, TiN 또는 WN 등)로 형성될 수 있다. 상기 제3 물질층(118)은 금속 물질(예, 텅스텐 등)로 형성될 수 있다. 상기 제1 도전성 층(121a)의 제1 물질층(112), 제2 물질층(116) 및 제3 물질층(118)은 각각 상기 제2 도전성 층(121b)의 제1 물질층(112), 제2 물질층(116) 및 제3 물질층(118)에 대응하는 층들일 수 있다.
상기 기판(5)의 상기 제1 영역(A)에서, 상기 비트라인 콘택 플러그(114)는 상기 제1 도전성 층(121a)의 상기 제1 물질층(112)과 접촉하며, 상기 셀 절연층(109)을 관통하여 상기 제1 불순물 영역(15a)과 전기적으로 연결될 수 있다.
상기 제1 하부 캐핑층(124a)은 상기 제2 하부 캐핑층(124b)에 대응하는 층일 수 있다. 상기 제1 및 제2 하부 캐핑층들(124a,124b)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 하부 캐핑층들(124a,124b)은 질화물 계열의 절연성 물질(예, 실리콘 질화물 등)로 형성될 수 있다.
일부 실시예들에서, 상기 셀 절연층(109)은 하부 절연층(103) 및 상기 하부 절연층(103) 상의 상부 절연층(106)을 포함할 수 있다. 상기 주변 게이트 유전체층(110)은 하부 절연층(103) 및/또는 상부 절연층(106)에 대응하는 층(들)을 포함할 수 있다. 예를 들어, 주변 게이트 유전체층(110)은 실리콘 산화막보다 높은 유전율을 갖는 유전체막을 포함할 수 있다. 유전체막은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 란탄(La) 중 적어도 하나를 포함하는 산화물, 질화물 또는 산질화물일 수 있다.
상기 기판(5)의 상기 제1 영역(A)에서, 제1 도전성 층(121a) 및 제1 하부 캐핑층(124a)을 패터닝하여 도 6에 도시된 바와 같이 비트라인 구조물을 위한 패턴 구조물들을 형성할 수 있다. 상기 패턴 구조물은 제1 개구부(O1)에 의해 서로 이격되는 라인 형상의 패턴을 가질 수 있다.
상기 기판(5)의 상기 제2 영역(B)에서, 제2 도전성 층(121b) 및 제2 하부 캐핑층(124b)과 함께, 주변 게이트 유전체층(110)을 패터닝하여 주변 게이트 구조물(120)을 형성한다. 상기 주변 게이트 구조물(120)의 측면 상에 주변 게이트 스페이서(130)를 형성할 수 있다. 상기 주변 게이트 스페이서(130)는 절연성 물질(예, 실리콘 산화물 또는 실리콘 질화물 등)로 형성될 수 있다.
상기 기판(5)의 상기 제2 영역(B) 상에서, 상기 주변 게이트 구조물(120)은 상기 제2 활성 영역(12b)을 가로지르며 상기 제2 필드 영역(10b) 상으로 연장될 수 있다. 상기 기판(5)의 상기 제2 영역(B) 상에서, 상기 주변 게이트 구조물(120) 양 측의 상기 제2 활성 영역(12b) 내에 주변 소스/드레인 영역들(133)을 형성할 수 있다.
상기 주변 게이트 구조물(120)의 상기 제2 도전성 층(121b)은 주변 게이트 전극일 수 있고, 상기 주변 게이트 유전체층(110) 및 상기 주변 소스/드레인 영역들(133)과 함께 주변 회로 트랜지스터를 구성할 수 있다.
도 7을 참조하면, 상기 주변 게이트 구조물(120) 및 상기 주변 게이트 스페이서(130)를 갖는 기판(5)의 상기 제1 영역(A) 및 상기 제2 영역(B) 상에 절연성 라이너를 콘포멀하게 형성하고, 상기 제2 영역(A)에 주변 층간 절연층(139)을 형성한 후에 상기 제1 및 제2 영역(A,B)에 각각 제1 및 제2 상부 캐핑층(142a,142b)을 형성할 수 있다.
상기 절연성 라이너는 상기 제1 영역(A) 및 상기 제2 영역(B) 상에 각각 형성된 제1 중간 캐핑층(136a) 및 제2 중간 캐핑층(136b)을 포함할 수 있다. 제1 중간 캐핑층(136a)은 제2 중간 캐핑층(136b)과 대응하는 층으로서 상기 제1 및 제2 중간 캐핑층(136a,136b)은 제1 및 제2 영역(A,B) 상에 동일한 공정에 의해 형성될 수 있다.
구체적으로, 상기 제1 중간 캐핑층(136a)은 상기 제1 영역(A) 상에서 상기 제1 하부 캐핑층(124a)을 덮도록 형성될 수 있고, 상기 제2 중간 캐핑층(136b)은 상기 제2 영역(B) 상에서 상기 주변 게이트 구조물(120), 상기 주변 게이트 스페이서(130), 상기 주변 소스/드레인 영역들(133) 및 상기 제2 필드 영역(10b)을 덮도록 형성될 수 있다. 예를 들어, 상기 제1 및 제2 중간 캐핑층들(136a, 136b)은 절연성 물질(예, 실리콘 질화물 등)로 형성될 수 있다.
다음으로, 상기 제1 및 제2 중간 캐핑층들(136a, 136b) 상에 절연성 물질을 형성하고, 상기 제1 및 제2 중간 캐핑층들(136a, 136b)의 상부면들이 노출될 때까지 상기 절연성 물질을 평탄화하여 상기 제2 영역(B) 상에 잔존하는 주변 층간 절연층(139)을 형성할 수 있다. 상기 주변 층간 절연층(139)은 실리콘 산화물로 형성될 수 있다. 상기 주변 층간 절연층(139)은 상기 주변 게이트 구조물(120)의 측면 상에 형성될 수 있다.
상기 주변 층간 절연층(139)을 형성한 후에, 상기 제1 영역(A) 및 상기 제2 영역(B) 상에 각각 형성된 제1 상부 캐핑층(142a) 및 제2 상부 캐핑층(142b)을 포함할 수 있다. 제1 상부 캐핑층(142a)은 제2 상부 캐핑층(142b)과 대응하는 층으로서 상기 제1 및 제2 상부 캐핑층(142a,142b)은 제1 및 제2 영역(A,B) 상에 동일한 공정에 의해 형성될 수 있다.
구체적으로, 상기 제1 상부 캐핑층(142a)은 상기 제1 영역(A) 상에서 상기 제1 중간 캐핑층(136a) 상에 형성될 수 있고, 상기 제2 상부 캐핑층(142ba)은 상기 제2 영역(B) 상에서 상기 제2 중간 캐핑층(136b) 및 상기 주변 층간 절연층(139)을 덮도록 형성될 수 있다. 여기서, 상기 제1 상부 캐핑층(142b)은 상부 캐핑층이라고도 하며, 상기 제2 상부 캐핑층(142b)은 주변 캐핑층이라고도 한다. 상기 제1 및 제2 상부 캐핑층들(142a, 142b)은 서로 동일한 절연성 물질, 예를 들어 질화물 계열의 물질(예, 실리콘 질화물 등)로 형성될 수 있다.
이로써, 비트 라인 구조물(140)은 상기 제1 도전성 층(121a) 상에 순차적으로 적층된 상기 제1 하부 캐핑층(124a), 상기 제1 중간 캐핑층(136a) 및 상기 제1 상부 캐핑층(142a)을 갖는 셀 캐핑 구조물(145)을 포함할 수 있다. 상기 기판(5) 상에서 셀 캐핑 구조물(145)은 제1 도전성 층(121a)와 함께 제1 개구부(O1)에 의해 구분되어 상기 비트 라인 구조물(140)의 일부로 제공될 수 있다.
상기 비트 라인 구조물(140)은 상기 제1 영역(A) 상에서 순차적으로 적층된 상기 제1 도전성 층(121a) 및 상기 제1 하부 캐핑층(124a), 상기 제1 중간 캐핑층(136a) 및 상기 제1 상부 캐핑층(142a)을 갖는 패턴 구조물을 포함할 수 있다. 또한, 상기 비트 라인 구조물(140)은 앞서 설명한 바와 같이, 제1 도전성 층(121a)과 제1 불순물 영역(15a)을 연결하는 비트 라인 콘택 플러그(114)를 포함할 수 있다.
일부 실시예들에서, 상기 비트 라인 구조물(140)은 제1 개구부(O1)에 의해 서로 이격되는 라인 형상들을 가질 수 있다. 상기 비트 라인 구조물(140)에서, 상기 제1 도전성 층(121a)은 비트 라인일 수 있다.
도 8을 참조하면, 상기 비트 라인 구조물(140)을 갖는 기판(5) 상에 내측 스페이서층(151) 및 중간 스페이서층(154)을 차례로 형성하고, 상기 내측 및 중간 스페이서층들(151,154)을 이방성 식각할 수 있다. 그 결과, 상기 비트 라인 구조물(140)의 측면 상에 내측 스페이서층(151) 및 중간 스페이서층(154)이 형성될 수 있다.
상기 기판(5)의 제1 및 제2 영역(A,B)에 상기 내측 및 중간 스페이서층들(151,154)이 함께 형성되지만, 상기 비트 라인 구조물(140)의 측면에만 잔류시키기 위한 이방성 식각과정에서 제2 영역에 형성된 내측 및 중간 스페이서층들(151,154)을 위한 물질층들은 제거될 수 있다. 예를 들어, 상기 내측 스페이서층들(151)은 질화물 계열의 절연성 물질(예, 실리콘 질화물 등)을 포함하고, 상기 중간 스페이서층들(154)은 산화물 계열의 절연성 물질(예, 실리콘 산화물 등)을 포함할 수 있다.
이어, 상기 기판(5)의 제1 및 제2 영역(A,B)에 외측 스페이서층(157)과 갭필 물질층(160)을 형성할 수 있다.
상기 기판의 제1 및 제2 영역(A,B) 상에 외측 스페이서층(157)을 콘포멀하게 형성할 수 있다. 상기 외측 스페이서층(157)은 상기 제1 영역(A) 상에서, 상기 비트 라인 구조물(140)의 상부면과, 상기 중간 스페이서층(154)과, 상기 제1 개구부(O1)의 바닥면을 콘포멀하게 덮도록 형성될 수 있고, 상기 제2 영역(B) 상에서, 상기 제2 상부 캐핑층, 즉 주변 캐핑층(142b)을 콘포멀하게 덮도록 형성될 수 있다. 예를 들어, 상기 외측 스페이서층(157)은 질화물 계열의 절연성 물질(예, 실리콘 질화물 등)로 형성될 수 있다.
상기 외측 스페이서층(157) 상에 갭필 물질층(160)을 형성할 수 있다. 상기 갭필 물질층(160)은 상기 제1 개구부들(O1)을 채울 수 있다. 예를 들어, 상기 갭필 물질층(160)은 산화물 계열의 절연성 물질(예, 실리콘 산화물 등)로 형성될 수 있다.
도 9를 참조하면, 상기 갭필 물질층(160)을 평탄화하여 상기 제1 개구부(O1) 내에 잔존하는 갭필층(160')을 형성할 수 있다.
상기 갭필 물질층(160)을 평탄화하는 공정은 화학 기계적 연마 공정에 의해 수행될 수 있다. 상기 갭필 물질층(160)은 상기 제1 및 제2 상부 캐핑층들(142a,142b)의 상면들이 노출될 때까지 연마될 수 있다.
상기 갭필 물질층(160)을 평탄화하는 과정에서, 상기 제1 및 제2 상부 캐핑층들(142a,142b)의 일부가 제거되어 상기 제1 및 제2 상부 캐핑층들(142a,142b)의 상면들이 다소 낮아질 수 있다.
도 10을 참조하면, 상기 기판(5)의 제2 영역(B)에 제1 마스크 패턴(M1)을 형성하고, 상기 기판(5)의 제1 영역(A)에서 상기 갭필층(160')의 일부 영역을 패터닝하여 상기 제1 개구부(O1) 내에 상기 펜스 홀들(FH) 내에 펜스들(166)을 형성할 수 있다.
본 공정을 포함한 일련 후속 공정들을 통해서 상기 기판(5)의 제1 영역(A)에서 셀 콘택 구조물(도 3a의 "180A")을 형성할 수 있다. 상기 제1 마스크 패턴(M1)에 의해 상기 기판(5)의 제2 영역(B)에는 후속 공정이 적용되지 않고, 상기 기판(5)의 제1 영역(A)에서 상기 갭필층(160')의 일부 영역을 패터닝하여 갭필 패턴들(160") 및 펜스 홀들(FH)을 형성할 수 있다. 상기 갭필 패턴들은 제1 개구부(O1)에서 상기 셀 콘택 구조물이 형성될 공간을 정의하며, 상기 펜스 홀들(FH)은 각각 서로 인접한 갭필 패턴(160")과 다른 구조물(예, 비트 라인 구조물(140)) 사이에 위치하여 펜스들(166)이 형성될 공간을 정의할 수 있다. 상기 펜스 홀들(FH)의 공간에 상기 펜스들(166)을 형성하여, 비트 라인 구조물(140)을 지지하면서 비트 라인 구조물(140)을 후속 공정에서 형성될 셀 콘택 구조물로부터 분리시킬 수 있다. 예를 들어, 상기 펜스들(166)은 질화물 계열의 절연성 물질(예, 실리콘 질화물 등)을 포함할 수 있다.
도 11을 참조하면, 상기 갭필 패턴들(도 10의 160")을 제거하여 제1 콘택 홀들(CH1)을 형성할 수 있다.
상기 제1 콘택 홀들(CH1)은 상기 제1 영역(A) 상에 형성될 수 있다. 상기 제1 콘택홀(CH1)은 "콘택 홀들"이라고 할 수도 있다. 상기 제1 콘택 홀들(CH1)을 형성하는 것은 상기 갭필 패턴들(도 10의 160")을 식각하여 상기 갭필 패턴들을 제거하면서, 상기 갭필 패턴들 아래에 위치한 외측 스페이서층(157) 및 셀 절연층(109)을 함께 식각하여 상기 제1 활성 영역들(12a)의 일부를 노출시키는 과정을 포함할 수 있다. 이로써, 상기 제1 콘택 홀들(CH1)은 그 바닥면에서 상기 제1 활성 영역들(12a) 내에 형성되는 상기 제2 불순물 영역들(15b)을 노출시킬 수 있다.
갭필 패턴들(160")의 식각 과정에서, 제1 콘택 홀들(CH1)의 상단의 주위 구조물들도 부분적으로 식각될 수 있다. 예를 들어, 제1 콘택 홀들(CH1) 주위의 비트 라인 구조물(140)과 펜스들(166)의 상단들의 모서리 부분이 식각되어 돔형상을 가질 수 있다. 이 과정에서, 외측 스페이서층(157), 중간 스페이서층(154) 및 내측 스페이서층(151)도 부분적으로 식각될 수 있다. 따라서, 상기 제1 영역(A)의 비트 라인 구조물(140)과 펜스들(166)의 상단들의 레벨(L1')은 상기 제2 영역(B)의 주변 회로 구조물, 즉 주변 캐핑층(142b)의 상면 레벨(L0)보다 다소 낮아질 수 있다.
도 12를 참조하면, 상기 제1 콘택 홀들(CH1)을 채우는 예비 하부 콘택 패턴들(175')을 형성할 수 있다.
상기 예비 하부 콘택 패턴들(175')은 상기 제2 불순물 영역들(15b)과 전기적으로 연결될 수 있다. 예를 들어, 상기 예비 하부 콘택 패턴들(175')은 폴리 실리콘을 포함할 수 있다.
상기 외측 스페이서층(157)의 일부 및 상기 중간 스페이서층(154)의 일부를 식각할 수 있다. 예를 들어, 상기 예비 하부 콘택 패턴들(175')보다 높은 레벨에 위치하는 상기 제1 콘택 홀들(CH1)의 상부 영역 내에 위치하는 상기 외측 스페이서층(157) 및 상기 중간 스페이서층(154)의 부분들을 식각하여 제거할 수 있다. 일부 실시예에서, 상기 예비 하부 콘택 패턴들(175')의 상면의 레벨은 상기 제1 도전성 층(121a)의 상면의 레벨보다 높을 수 있다. 이 과정에서, 상기 제1 영역(A)의 비트 라인 구조물(140)과 펜스들(166)의 상단들의 레벨은 상기 제2 영역(B)의 주변 회로 구조물, 즉 주변 캐핑층(142b)의 상면 레벨(L0)보다 더 낮아질 수 있다.
도 13을 참조하면, 상기 예비 하부 콘택 패턴들(175)을 부분적으로 식각하여 하부 콘택 패턴들(181)을 형성할 수 있다.
본 식각 공정에 앞서, 상기 제1 콘택 홀들(CH1) 각각의 상부 영역의 측벽 상에 상부 스페이서층(159)을 형성할 수 있다. 상기 상부 스페이서층(159)은 절연성 물질, 예를 들어 질화물 계열의 절연성 물질로 형성될 수 있다. 일부 실시예들에서, 상기 하부 콘택 패턴들(181)의 상부면은 상기 제1 도전성 층(121a)의 상부면의 레벨보다 낮은 레벨로 형성될 수 있다.
이러한 과정에서, 앞선 식각과정과 유사하게, 상기 제1 영역(A)의 비트 라인 구조물(140)과 펜스들(166)의 상단들은 추가적으로 식각공정에 노출되어 그 상단의 레벨(L1")은 상기 제2 영역(B)의 주변 회로 구조물, 즉 주변 캐핑층(142b)의 상면 레벨(L0)보다 더 낮아질 수 있다.
이와 같이, 상기 제1 영역(A)인 셀 영역은 상기 제2 영역(B)인 주변 영역과 달리, 비트 라인 구조물(140) 형성 및 셀 콘택 구조물 등의 형성과정에서 다수의 식각공정들(예, 도 10 내지 도 13 참조)이 노출되므로, 비트 라인 구조물(140)의 상단들의 레벨(L2")은 상당히 낮아지고, 그 상단 레벨(L2")은 상기 제2 영역(B)의 주변 회로 구조물, 즉 주변 캐핑층(142b)의 상면 레벨(L0)과 큰 단차를 가질 수 있다.
이렇게 발생되는 셀 영역의 비트 라인 구조물(140)과, 주변 영역의 주변 회로 구조물(특히, 주변 캐핑층(142b))의 단차는 도전성 패드 및/또는 도전성 배선층의 형성과 같은 후속 공정에서 불량을 유발할 수 있으며, 반도체 소자의 신뢰성을 저하시킬 수 있다. 본 실시예에서, 도 13의 공정 후에 일련의 평탄화 공정(도 14 내지 도16 참조)을 도입하여 비트 라인 구조물(140)의 상단을 주변 영역의 주변 회로 구조물(특히, 주변 캐핑층(142b))의 상면과 평탄화시킬 수 있다.
도 14를 참조하면, 상기 기판(5)의 제1 및 제2 영역들(A,B) 상에 희생층(201)을 형성한다.
상기 희생층(201)은 상기 기판(5)의 제1 영역(A) 및 제2 영역(B)의 상면뿐만 아니라, 상기 제1 콘택 홀(CH1)을 충전하도록 형성될 수 있다. 상기 희생층은 제1 영역 및 상기 제2 영역의 단차가 해소되도록 제공될 수 있다. 예를 들어, 상기 희생층은 산화막(예, SOH(Spin-On-Hardmask))일 수 있다.
도 15를 참조하면, 상기 비트 라인 구조물(140)의 상단과 상기 주변 회로 구조물(특히, 주변 캐핑층(142b))의 상면을 평탄화시킨다.
본 평탄화 공정은 화학 기계적 연마(CMP) 또는 에치 백(etch-back) 공정을 이용하여 수행될 수 있다. 일부 실시예들에서, 화학 기계적 연마 공정을 이용하여 상기 비트 라인 구조물(140)의 상단과 상기 주변 회로 구조물(특히, 주변 캐핑층(142b))의 상면이 노출될 때까지 상기 희생층(201)을 연마함으로써 상기 비트 라인 구조물(140)과 상기 주변 회로 구조물을 평탄화시킬 수 있다.
일부 실시예들에서, 이러한 평탄화 과정에서 비트 라인 구조물(140)의 상단이 평탄한 면을 갖도록 충분히 연마함으로써 도전성 패드 및/또는 도전성 배선층의 형성을 위한 분리공정에서 충분한 마진을 확보할 수도 있다.
도 16을 참조하면, 상기 평탄화 단계 후, 상기 희생층(201)을 제거하여 제1 콘택 홀(CH1)을 개방한다.
평탄화 공정 후에 제1 콘택 홀(CH)에 잔류한 희생층(201)은 식각 공정을 이용하여 제거될 수 있다. 이와 같이, 평탄화 공정을 위해 사용된 희생층(201)은 제거되어 최종 구조에는 잔류하지 않을 수 있다.
이어, 도 16에 도시된 바와 같이, 상기 제2 영역(B)으로부터 제1 마스크(M)를 제거한 후에, 주변 층간 절연층(139)에 주변 소스/드레인 영역(133)을 노출시키는 제2 콘택홀(CH2)을 형성할 수 있다.
본 실시예와 같이, 상기 제2 콘택 홀들(CH2)은 상기 제1 영역(A) 상에서 상기 하부 콘택 패턴들(181)을 형성한 후에 형성될 수 있다. 상기 제2 콘택 홀들(CH2)은 상기 제2 상부 캐핑층(142b), 상기 주변 층간 절연층(139) 및 상기 제2 중간 캐핑층(136b)을 순차적으로 관통하도록 형성될 수 있다.
이와 같이, 도 13의 공정 후에 일련의 평탄화 공정(도 14 및 도 15 참조)을 도입하여 비트 라인 구조물(140)의 상단을 주변 영역의 주변 회로 구조물(특히, 주변 캐핑층)의 상면과 평탄화시킬 수 있다. 이로써 도전성 패드 및/또는 도전성 배선층의 형성과정에서 불량을 방지할 수 있다.
상술된 실시예와 달리, 도 13의 공정 후에, 희생층(201)을 형성하는 대신에 제2 영역(B)이 개방되도록 포토레지스트와 같은 마스크를 제1 영역(A)에 형성하고, 이어 주변 회로 구조물의 주변 캐핑층(142b)에 에치-백 공정을 적용하여 상기 단차를 감소시킬 수 있다. 이러한 단차 감소 공정들은 희생층을 이용한 일련의 평탄화공정(도 14 내지 도 16)을 대체하거나, 그와 결합하여 수행될 수 있다. 희생층을 이용한 일련의 평탄화 공정과 결합할 경우에, 제2 영역에 대한 선택적 에치-백 공정은 희생층을 이용한 일련의 평탄화 공정 전에 수행될 수 있다.
도 17을 참조하면, 제1 콘택 홀들(CH1)과 제2 콘택 홀들(CH2)에 각각 상부 콘택 패턴(189)과 제2 콘택 구조물(180B)을 형성할 수 있다.
상기 제1 콘택 홀들(CH1)에 형성된 상부 콘택 패턴(189)은 미리 형성된 하부 콘택 패턴(181)과 결합하여 상기 제2 불순물 영역에 연결된 제1 콘택 구조물(180A)을 제공할 수 있다.
본 공정은 도전성 배리어(182)와 콘택 물질층(185)을 순차적으로 형성하는 공정으로 수행될 수 있다. 예를 들어, 상기 도전성 배리어(182)는 TiN, TaN, WN와 같은 도전성 물질로 형성될 수 있고, 상기 콘택 물질층(185)은 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합으로 형성될 수 있다.
본 실시예에서, 제1 영역(A)에서, 도전성 배리어(182)는 제1 콘택 홀들(CH1)의 내부 측벽 및 바닥면(예, 하부 콘택 패턴(181)의 상면) 뿐만 아니라, 비트 라인 구조물(140)의 상단(140T)을 덮도록 형성될 수 있다. 상기 도전성 배리어(182) 상의 콘택 물질층(185)은 상기 제1 콘택 홀들(CH1)의 내부를 충전된 제1 부분(185a)뿐만 아니라, 비트 라인 구조물(140)의 상단(140T)보다 높은 레벨에 위치한 제2 부분(185b)을 포함한다. 상기 콘택 물질층(185)의 제1 부분(185a)은 상기 제1 콘택 구조물(180A)(특히, 상부 콘택 패턴(189))으로 제공되며, 상기 콘택 물질층(185)의 제2 부분(185b)은 후속 분리 공정(도 18 및 도 19)을 통해서 도전성 패드(도 18 및 도 19의 "Pa")로 제공될 수 있다.
이와 유사하게, 본 실시예에서, 제2 영역(B)에서, 도전성 배리어(182)는 제2 콘택 홀들(CH2)의 내부 측벽 및 바닥면뿐만 아니라, 주변 구조물의 상면인 주변 캐핑층(142b)의 상면(142T)을 덮도록 형성될 수 있다. 상기 도전성 배리어(182) 상의 콘택 물질층(185)은 상기 제2 콘택 홀들(CH2)의 내부를 충전된 제1 부분(185a)뿐만 아니라, 주변 캐핑층(142b)의 상면(142T)보다 높은 레벨에 위치한 제2 부분(185b)을 포함한다. 상기 콘택 물질층(185)의 제1 부분(185a)은 상기 제2 콘택 구조물(180B)으로 제공되며, 상기 콘택 물질층(185)의 제2 부분(185b)은 후속 분리 공정(도 18 및 도 19)을 통해서 도전성 배선층(도 18 및 도 19의 "Pb1" 및 "Pb2")로 제공될 수 있다.
후속 공정에서 형성되는 도전성 패드(Pa) 및 도전성 배선층(Pb1,Pb2)는 각각 상기 제1 콘택 구조물(180A)의 상부 콘택 패턴(189) 및 상기 제2 콘택 구조물(180B)과 연속적인 단일체 구조를 가질 수 있다. 이와 같이, 도전성 패드(Pa) 및 도전성 배선층(Pb1,Pb2)은 각각 제1 콘택 구조물(180A) 및 제2 콘택 구조물(180B)의 적어도 일부와 다른 공정이 아니라 동일한 공정에 의해 형성될 수 있다.
본 실시예에서, 상부 콘택 패턴(189)과 제2 콘택 구조물(190B)의 형성공정은 동일한 공정으로 수행된 형태로 예시되었으나, 각각 별도의 공정으로 형성될 수도 있다.
도 18을 참조하면, 제2 마스크 패턴(M2)를 이용하여 콘택 물질층(185)의 제2 부분(185b)을 식각하여 도전성 패드(Pa)와 도전성 배선층(Pb1,Pb2)과 같은 도전성 패턴을 형성할 수 있다.
상기 제2 마스크 패턴(M2)는 상기 제1 영역(A) 상에 위치하는 콘택 물질층(185)의 제2 부분(185b)의 일부와 상기 제2 영역(B) 상에 위치하는 콘택 물질층(185)의 제2 부분(185b)의 일부를 노출시킬 수 있다.
상기 제2 마스크 패턴(M2)을 식각 마스크로 이용하는 식각 공정으로 콘택 물질층(185)의 제2 부분(185b)에 제1 개구부(O2)와 제2 개구부(O3)를 형성함으로써, 도전성 패드(Pa)와 도전성 배선층(Pb1,Pb2)을 형성할 수 있다.
구체적으로, 상기 제1 영역(A)에서는, 상기 도전성 패드들(Pa)을 형성하기 위하여 콘택 물질층(185)의 제2 부분(185b)의 일부를 식각하고, 연속적으로 상기 제1 중간 스페이서층(154)이 노출될 때까지 식각하여 상기 제2 개구부(O2)를 형성할 수 있다. 상기 제2 개구부(O2)의 바닥면은 상기 제1 상부 캐핑층(142a)의 바닥면보다 낮은 레벨에 위치하도록 형성될 수 있다.
예시적인 예에서, 상기 제1 영역(A) 상에서, 상기 제2 개구부(O2)에 의해 노출되는 상기 중간 스페이서층(154)이 에어 갭으로 형성될 수 있다. 예를 들어, 상기 제1 영역(A) 상에서, 상기 제2 개구부(O2)에 의해 노출되는 상기 중간 스페이서층(154)의 물질을 제거하여 상기 에어 갭을 형성할 수 있다.
이와 같이 형성된 도전성 패드들(Pa)의 각각은 서로 인접하는 하나의 제1 콘택 구조물(180A)의 상부면의 일부와 접촉하며 상기 제1 콘택 구조물(180A)과 인접하는 어느 하나의 상기 셀 캐핑 구조물(145)의 상부면의 일부와 접촉할 수 있다. 상기 도전성 패드들(Pa)의 예시적인 평면 배열은 도 1을 참조할 수 있다.
상기 제2 영역(B)에서, 상기 도전성 배선들(Pb)을 형성하기 위하여 콘택 물질층(185)의 제2 부분(185b)의 일부를 식각하고, 연속적으로 상기 주변 캐핑층(142b)을 식각하여 상기 제3 개구부(O3)를 형성할 수 있다. 상기 제3 개구부(O3)의 바닥면은 상기 주변 캐핑층(142b)의 바닥면보다 낮은 높이 레벨에 위치하도록 형성될 수 있다.
이와 같이 형성된 도전성 배선층(Pb)은 상기 제2 콘택 구조물들(180B)과 연결된 제1 도전성 배선층(Pb1)과, 상기 제1 도전성 배선층(Pb1) 사이에 배치된 제2 도전성 배선층(Pb2)을 포함할 수 있다. 상기 제2 도전성 배선층(Pb2)은 상기 주변 게이트 구조물(120)과 중첩하도록 배치될 수 있다. 상기 제1 및 제2 도전성 배선층(Pb1,Pb2)의 예시적인 평면 배열은 도 2를 참조할 수 있다
도 19를 참조하면, 상기 기판(5)의 전면 상에 절연층(202)을 형성한다.
상기 절연층(202) 형성은 상기 제2 및 제3 개구부(O2,O3)가 충전되도록 수행될 수 있다. 예를 들어, 상기 절연층(202)은 실리콘 질화물일 수 있다. 상기 도전성 패드들(Pa)의 상면들, 상기 도전성 배선들(Pb)의 상면들 등이 노출될 때까지 상기 절연층(202)을 에치-백할 수 있다. 따라서, 상기 제1 영역(A) 상에서, 상기 절연층(202)은 상기 제2 개구부(O2) 내에 잔존하는 제1 절연 패턴(202a)으로 형성될 수 있고, 상기 제2 영역(B) 상에서, 상기 제3 개구부(O3) 내에 잔존하는 제2 절연 패턴(202b)으로 형성될 수 있다.
이어, 상기 제1 영역(A) 상에 상술된 정보 저장 요소 및 층간 배선층과 함께 상부 층간 절연층을 형성함으로써 도 3 및 도 4에 도시된 반도체 소자를 완성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
5: 기판 10a, 10b: 필드 영역
12a: 제1 활성 영역 12b: 제2 활성 영역
15a, 15b: 제1 및 제2 불순물 영역들
25: 게이트 트렌치 80: 셀 게이트 구조물
109: 셀 절연층 110: 주변 게이트 유전체층
112, 116, 118: 제1, 제2, 제3 물질층
114: 비트라인 콘택 플러그 121a: 제1 도전성 층
121b: 제2 도전성 층(주변 게이트 전극)
124a, 124b: 제1 및 제2 하부 캐핑층 120: 주변 게이트 구조물
130: 주변 게이트 스페이서 133: 주변 소스/드레인 영역
136a, 136b: 절연성 라이너(제1 및 제2 중간 캐핑층)
139: 주변 층간 절연층 O1: 제1 개구부
O2: 제2 개구부 O3: 제3 개구부
142a: 제1 상부 캐핑층
142b: 제2 상부 캐핑층(주변 캐핑 구조물) 145: 셀 캐핑 구조물
140: 비트 라인 구조물 151: 내측 스페이서층
154: 중간 스페이서층 157: 외측 스페이서층
159: 상부 스페이서층 160: 갭필 물질층
160': 갭필층 160": 갭필 패턴
163: 펜스 홀 166: 펜스들
CH1, CH2: 제1 및 제2 콘택 홀
181: 하부 콘택 패턴
182: 도전성 배리어 185: 콘택 물질
185a: 제1 부분(홀필) 185b: 제2 부분(패드 영역)
Pa: 도전성 패드 Pb1, Pb2: 도전성 배선
189: 상부 콘택 패턴
180A: 제1 콘택 구조물(셀 콘택 구조물)
180B: 제2 콘택 구조물(주변 콘택 구조물)
M1: 제1 마스크 패턴 M2: 제2 마스크 패턴
210: 정보 저장 요소

Claims (20)

  1. 셀 영역과 주변 영역을 포함하는 기판;
    상기 셀 영역 상에 배치된 셀 게이트 구조물;
    상기 셀 게이트 구조물의 양측의 상기 셀 영역 내에 배치된 제1 불순물 영역 및 제2 불순물 영역;
    상기 셀 게이트 구조물 상에 배치되며, 상기 셀 게이트 구조물과 교차하고, 상기 제1 불순물 영역에 연결된 비트 라인 구조물;
    상기 주변 영역 상에 배치된 주변 게이트 구조물;
    상기 주변 영역 상에 배치되며, 상기 주변 게이트 구조물을 덮고, 상기 비트 라인 구조물의 상단과 동일한 레벨의 상면을 갖는 주변 캐핑층; 및
    상기 제2 불순물 영역 상에 배치되며, 도전성 배리어와 상기 도전성 배리어 상의 콘택 물질층을 가지고, 상기 도전성 배리어는 상기 비트 라인 구조물의 상단을 덮는 셀 콘택 구조물을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 비트 라인 구조물의 상단은 상기 주변 캐핑층의 상면과 동일한 레벨을 갖는 평탄한 상면을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 콘택 물질층은 상기 비트 라인 구조물 상에 연장된 부분을 가지며, 상기 연장된 부분은 도전성 패드로 제공되는 반도체 소자.
  4. 제3항에 있어서,
    상기 주변 캐핑층 상에 배치된 도전성 배선층을 더 포함하며,
    상기 도전성 배선층의 두께는 상기 도전성 패드의 두께와 동일한 반도체 소자.
  5. 제4항에 있어서,
    상기 도전성 배선층은 상기 셀 콘택 구조물의 상기 도전성 배리어와 상기 콘택 물질층에 각각 대응되는 층들을 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 주변 게이트 구조물의 주위에 배치된 주변 층간 절연층을 더 포함하며,
    상기 주변 캐핑층은 상기 주변 게이트 구조물과 상기 주변 층간 절연층 상에 배치되는 반도체 소자.
  7. 제6항에 있어서,
    상기 주변 게이트 구조물의 양측의 상기 주변 영역 내에 배치된 주변 소스/드레인 영역을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 주변 소스/드레인 영역에 연결되며, 상기 주변 층간 절연층과 상기 주변 캐핑층을 관통하는 주변 콘택 구조물을 더 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 비트 라인 구조물은, 도전성 층과, 상기 도전성 층 상의 하부 캐핑층과, 상기 하부 캐핑층 상의 상부 캐핑층과, 상기 도전성 층과 상기 제1 불순물 영역 사이의 비트 라인 콘택 플러그를 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 주변 캐핑층은 상기 비트 라인 구조물의 상기 상부 캐핑층에 대응되는 층을 포함하는 반도체 소자.
  11. 제9항에 있어서,
    상기 주변 게이트 구조물은 주변 게이트 유전체층과, 상기 주변 게이트 유전체층 상의 주변 게이트 전극과, 상기 주변 게이트 전극 상의 게이트 캐핑층을 포함하고,
    상기 주변 게이트 전극은 상기 비트 라인 구조물의 상기 도전성 층에 대응되는 층을 포함하며, 상기 게이트 캐핑층은 상기 비트 라인 구조물의 상기 하부 캐핑층에 대응되는 층을 포함하는 반도체 소자.
  12. 제6항에 있어서,
    상기 비트 라인 구조물의 측면과 상기 셀 콘택 구조물 사이에 배치되는 비트 라인 스페이서를 더 포함하는 반도체 소자.
  13. 제12항에 있어서,
    상기 주변 게이트 구조물의 측면과 상기 주변 층간 절연층 사이에 배치된 주변 게이트 스페이서를 더 포함하며,
    상기 주변 게이트 스페이서의 두께는 상기 비트 라인 스페이서의 두께보다 큰 반도체 소자.
  14. 제13항에 있어서,
    상기 비트 라인 스페이서의 높이는 상기 주변 게이트 스페이서의 높이보다 큰 반도체 소자.
  15. 셀 영역과 주변 영역을 포함하는 기판;
    상기 셀 영역 상에 배치된 셀 게이트 구조물;
    상기 셀 게이트 구조물의 양측에 상기 셀 영역 내에 배치된 제1 불순물 영역 및 제2 불순물 영역;
    상기 셀 게이트 구조물 상에 배치되며, 제1 도전성 층과 상기 제1 도전성 층 상의 하부 캐핑층과 상기 하부 캐핑층 상의 상부 캐핑층과, 상기 제1 도전성 층과 상기 제1 불순물 영역 사이의 비트 라인 콘택 플러그를 갖는 비트 라인 구조물;
    상기 주변 영역의 일 영역 상에 배치되며 상기 제1 도전성 층과 동일한 물질을 포함하는 주변 게이트 전극과, 상기 주변 게이트 전극 상에 배치되며 상기 하부 캐핑층과 동일한 물질을 포함하는 게이트 캐핑층을 갖는 주변 게이트 구조물;
    상기 주변 게이트 구조물의 양측의 상기 주변 영역 내에 배치된 주변 소스/드레인 영역;
    상기 주변 영역 상에서 상기 주변 게이트 구조물의 주위에 배치된 주변 층간 절연층;
    상기 주변 게이트 구조물과 상기 주변 층간 절연층 상에 배치되며, 상기 상부 캐핑층과 동일한 물질을 포함하며, 상기 비트 라인 구조물의 상단과 동일한 레벨의 상면을 갖는 주변 캐핑층;
    상기 제2 불순물 영역에 연결된 제1 콘택 홀을 가지며, 상기 제1 콘택 홀의 아래에 배치된 하부 콘택 패턴과, 상기 하부 콘택 패턴의 상면 및 상기 제1 콘택 홀의 내부 측벽에 배치되며 상기 비트 라인 구조물의 상단을 덮는 제1 도전성 배리어와, 상기 제1 도전성 배리어 상에 배치되며 상기 제1 콘택 홀을 충전하는 콘택 물질층을 갖는 제1 콘택 구조물; 및
    상기 주변 소스/드레인 영역에 배치되며, 상기 주변 층간 절연층과 상기 주변 캐핑층을 관통하는 제2 콘택 홀을 통해 상기 주변 소스/드레인 영역에 연결된 제2 콘택 구조물을 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 비트 라인 구조물의 상단은 상기 주변 캐핑층의 상면과 동일한 레벨을 갖는 평탄한 상면을 가지며,
    상기 제1 도전성 배리어는 상기 비트 라인 구조물의 평탄한 상면에 배치되는 반도체 소자.
  17. 제15항에 있어서,
    상기 제2 콘택 구조물은, 상기 제2 콘택 홀의 내부 측벽에 배치되며 상기 주변 캐핑층의 상면을 연장된 제2 도전성 배리어와, 상기 제2 도전성 배리어 상의 제2 콘택 물질층을 포함하고,
    상기 제2 도전성 배리어와 상기 제2 콘택 물질층의 물질들은 각각 상기 제1 도전성 배리어와 제1 콘택 물질층의 물질들과 동일한 반도체 소자.
  18. 제17항에 있어서,
    상기 비트 라인 구조물 상에 배치되며 상기 제1 콘택 물질층과 일체화된 콘택 물질을 갖는 도전성 패드와, 상기 주변 캐핑층 상에 배치되며 상기 제2 콘택 물질층과 일체화된 콘택 물질을 갖는 도전성 배선층을 더 포함하고,
    상기 도전성 배선층의 두께는 상기 도전성 패드의 두께와 동일한 반도체 소자.
  19. 셀 영역과 주변 영역을 포함하는 기판;
    상기 셀 영역 상에 배치된 셀 게이트 구조물;
    상기 셀 게이트 구조물의 양측의 상기 셀 영역 내에 배치된 제1 불순물 영역 및 제2 불순물 영역;
    상기 셀 게이트 구조물 상에 배치되며, 상기 제1 불순물 영역에 연결되고, 평탄한 상면을 갖는 비트 라인 구조물;
    상기 주변 영역의 일 영역 상에 배치된 주변 게이트 구조물;
    상기 주변 게이트 구조물의 양측의 상기 주변 영역 내에 배치된 주변 소스/드레인 영역;
    상기 주변 영역 상에 배치되며, 상기 주변 게이트 구조물을 덮고, 상기 비트 라인 구조물의 상면과 동일한 레벨의 상면을 갖는 주변 캐핑층;
    상기 제2 불순물 영역 상에 배치되며, 도전성 배리어와 상기 도전성 배리어 상의 콘택 물질층을 가지고, 상기 도전성 배리어는 상기 비트 라인 구조물의 상단을 덮는 제1 콘택 구조물을 포함하고,
    상기 제1 콘택 구조물은 상기 비트 라인 구조물 상에 연장된 부분으로 제공되는 도전성 패드를 갖는 반도체 소자.
  20. 기판의 제1 활성 영역에 셀 게이트 구조물을 형성하는 단계 - 상기 셀 게이트 구조물의 양측의 제1 활성 영역에는 제1 및 제2 불순물 영역들을 가짐 -;
    상기 기판의 제1 활성 영역 및 제2 활성 영역에 각각 비트 라인 구조물과, 주변 게이트 구조물을 포함한 주변 회로 구조물을 형성하는 단계 - 상기 주변 게이트 구조물의 양측의 제2 활성 영역에는 주변 소스/드레인 영역을 가지며, 상기 주변 회로 구조물의 상면은 상기 비트 라인 구조물의 상단 레벨보다 높은 레벨을 가짐 - ;
    상기 기판의 제1 활성 영역에 제2 불순물 영역과 연결되는 콘택 홀을 형성하는 단계;
    상기 기판의 제1 및 제2 활성 영역들 상에 희생층을 형성하는 단계;
    상기 비트 라인 구조물의 상단과 상기 주변 회로 구조물의 상면이 평탄화되도록 상기 희생층을 연마하는 단계;
    상기 평탄화 단계 후, 상기 희생층을 제거하여 콘택 홀을 개방하는 단계; 및
    상기 콘택 홀에 제2 불순물 영역에 전기적으로 셀 콘택 구조물을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
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