KR20220032738A - 반도체장치 및 그 제조 방법 - Google Patents

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윤재만
김대익
이홍균
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Abstract

본 기술은 콘택플러그, 제1스페이서 및 제2스페이서를 구비한 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조방법은 기판 내에 비트라인콘택홀을 형성하는 단계; 비트라인콘택홀의 측벽 상에 제1스페이서를 형성하는 단계; 제1스페이서 상에 희생스페이서를 형성하는 단계; 희생스페이서 상에 비트라인콘택홀을 채우는 제1도전물질을 형성하는 단계;제1도전물질 상에 제2도전물질을 형성하는 단계; 제2도전물질을 식각하여 비트라인을 형성하는 단계; 및 비트라인에 정렬되도록 제1도전물질 및 희생스페이서를 부분적으로 식각하여, 비트라인콘택플러그 및 비트라인콘택플러그와 제1스페이서의 사이의 갭을 형성하는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로, 상세하게는 콘택플러그, 제1스페이서 및 제2스페이서를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체장치의 집적도가 증가하면서 패턴들의 점유 면적이 감소되고 있다. 그에 따라, 콘택플러그 형성시 도전물질이 식각되지 않고 잔류하므로, 인접한 다른 콘택플러그와 쇼트(Short)불량이 발생한다. 따라서, 콘택플러그를 에워싸는 스페이서를 형성하여 쇼트(Short)불량을 방지하는 기술이 제안되었다.
본 발명의 실시예들은 콘택플러그의 쇼트불량을 방지할 수 있는 제1스페이서 및 제2스페이서를 구비한 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 내에 비트라인콘택홀을 형성하는 단계; 비트라인콘택홀의 측벽 상에 제1스페이서를 형성하는 단계; 제1스페이서 상에 희생스페이서를 형성하는 단계; 희생스페이서 상에 비트라인콘택홀을 채우는 제1도전물질을 형성하는 단계; 제1도전물질 상부에 제2도전물질을 형성하는 단계; 제2도전물질을 식각하여 비트라인을 형성하는 단계; 및 비트라인에 정렬되도록 제1도전물질 및 희생스페이서를 부분적으로 식각하여, 비트라인콘택플러그 및 비트라인콘택플러그와 제1스페이서의 사이의 갭을 형성하는 단계를 포함할 수 있다.
본 기술은, 제1스페이서를 형성함으로써 콘택플러그의 도펀트가 기판으로 유입되지 않을 수 있다. 따라서, 반도체장치의 특성불량을 개선할 수 있다.
본 기술은, 제1스페이서를 형성함으로써 콘택플러그 형성시 기판의 추가식각을 방지할 수 있다. 따라서, 콘택플러그의 쇼트불량을 개선할 수 있다.
본 기술은, 제2스페이서를 형성함으로써 제1스페이서를 보호할 수 있다.
본 기술은, 제2스페이서를 형성함으로써 콘택플러그 형성시 식각속도를 증가시킬 수 있고, 갭의 면적을 확보할 수 있다. 따라서, 콘택플러그의 쇼트불량을 개선할 수 있다.
도 1a는 일 실시예에 따른 반도체장치의 일부를 도시한 탑뷰(Top-View)이다.
도 1b는 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2a 내지 2e는 일 실시예에 따른 반도체장치 제조방법의 예시 중 하나이다.
도 3a 내지 3h는 일 실시예에 따른 반도체장치의 일부를 도시한 탑뷰(Top-View)이다.
도 4는 일 실시예에 따른 반도체장치를 도시한 탑뷰(Top-View)이다.
도 5는 일 실시예에 따른 반도체장치를 도시한 단면도이다.
도 6a 내지 6l은 일 실시예에 따른 반도체장치 제조방법의 예시 중 하나이다.
도 7a 내지 7e는 일 실시예에 따른 반도체장치 제조방법의 예시 중 하나이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이므로, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함한다. 즉, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면의 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 설명의 간소화를 위하여 디램(DRAM)을 기준으로 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 다른 메모리 또는 반도체장치들에 적용될 수 있다.
도 1a 내지 1b는 일 실시예에 따른 반도체장치(100)를 도시한 도면이다. 도 1a는 일 실시예에 따른 반도체장치(100)의 탑뷰(Top-View)를 도시한 도면이다. 도 1b는 도 1a의 A-A', B-B'선에 따른 단면도이다.
도 1a 및 1b에 도시된 바와 같이, 기판(11)이 준비될 수 있다. 기판(11)은 반도체 기판을 포함할 수 있다. 기판(11)은 실리콘 함유물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ-Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수 있다.
기판(11) 내에 콘택홀(H)이 위치할 수 있다. 콘택홀(H)은 오프닝으로 지칭될 수 있다. 콘택홀(H)의 탑뷰는 원형 또는 타원형일 수 있다.
콘택홀(H) 내에 콘택플러그(15)가 위치할 수 있다. 콘택플러그(15)는 기판(11)내에 위치할 수 있다. 콘택플러그(15)는 기판(11) 내에 매립될 수 있다. 콘택플러그(15)는 기판(11)과 직접 접촉하며 콘택홀(H)의 일부를 채울 수 있다. 콘택플러그(15)의 상부면은 기판(11)의 상부면과 동일레벨일 수 있다. 콘택플러그(15)는 반도체물질을 포함할 수 있다. 콘택플러그(15)는 실리콘 함유물질을 포함할 수 있다. 콘택플러그(15)는 폴리실리콘을 포함할 수 있다. 폴리실리콘은 도펀트(Dopant)가 도핑될 수 있다. 콘택플러그(15)는 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 다른 실시예에서, 콘택플러그(15)는 선택적에피택셜성장(SEG)에 의해 형성될 수도 있다.
콘택홀(H) 내에 콘택플러그(15)를 사이에 두고 한 쌍의 갭(G1, G2)이 위치할 수 있다. 한 쌍의 갭(G1, G2)은 제1방향(D1)을 따라, 콘택플러그(15)를 사이에 두고 서로 마주보는 한쌍일 수 있다. 한 쌍의 갭(G1, G2)은 콘택플러그(15)를 사이에 두고 대칭일 수 있다. 한 쌍의 갭(G1, G2)의 바닥면은 콘택플러그(15)의 바닥면보다 낮은레벨일 수 있다. 한 쌍의 갭(G1, G2)에 의해 기판(11)의 일부가 노출될 수 있다.
콘택플러그(15) 상에 도전라인구조물(Conductive Line Structure, CL)이 위치할 수 있다. 도전라인구조물(CL)은 배리어메탈층(16), 도전라인(17) 및 도전라인하드마스크층(18)을 포함할 수 있다. 도전라인구조물(CL)은 콘택홀(H)을 가로지르는 라인형상을 포함할 수 있다. 도전라인구조물(CL)은 라인형상으로 연장될 수 있다. 도전라인구조물(CL)은 콘택플러그(15)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 콘택플러그(15), 배리어메탈층(16), 도전라인(17) 및 도전라인하드마스크층(18)의 선폭은 동일할 수 있다. 비트라인구조물은 도전라인구조물(CL)의 일 예일 수 있다.
콘택플러그(15) 상에 배리어메탈층(16)이 형성될 수 있다. 배리어메탈층(16)은 금속 또는 금속질화물을 포함할 수 있다. 배리어메탈층(16)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 배리어메탈층(16)은 생략될 수도 있다.
배리어메탈층(16) 상에 도전라인(17)이 형성될 수 있다. 도전라인(17)은 단일층, 이중층 또는 3중층 이상의 복수의 적층 구조를 포함할 수 있다. 도전라인(17)은 콘택플러그(15)보다 비저항이 낮은 물질을 포함할 수 있다. 도전라인(17)은 콘택플러그(15)보다 비저항이 낮은 금속물질을 포함할 수 있다. 도전라인(17)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 도전라인(17)은 텅스텐 함유물질을 포함할 수 있다. 도전라인(17)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 도전라인(17)은 텅스텐실리사이드, 텅스텐질화막 및 텅스텐막을 적층하여 형성할 수 있다. 도전라인(17)이 복수의 적층구조인 경우, 하부도전층은 도전성 폴리실리콘을 포함할 수 있고, 중간도전층 및 상부도전층은 각각 TiN, TiSiN, W, 텅스텐실리사이드 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 중간도전층은 TiN, TiSiN 또는 이들의 조합으로 이루어지고, 상부도전층은 텅스텐(W)으로 이루어질 수 있다.
도전라인(17) 상에 도전라인하드마스크층(18)이 형성될 수 있다. 도전라인하드마스크층(18)의 두께는 도전라인(17)의 두께보다 클 수 있다. 도전라인하드마스크층(18)은 절연물질로 형성될 수 있다. 도전라인하드마스크층(18)은 도전라인(17)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 도전라인하드마스크층(18)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 도전라인하드마스크층(18)은 실리콘질화물로 형성될 수 있다.
콘택홀(H)의 측벽 상에 제1스페이서(13)가 위치할 수 있다. 콘택플러그(15), 한 쌍의 갭(G1, G2), 제1스페이서(13)는 제1방향(D1)을 따라 수평하게 배열될 수 있다. 제1스페이서(13)는 콘택홀(H)의 측벽을 에워싸는 링형상(Ring-Shape)을 포함할 수 있다. 제1스페이서(13)는 도전라인구조물(CL)과 부분적으로 중첩될 수 있다. 제1스페이서(13)는 절연물질을 포함할 수 있다. 제1스페이서(13)는 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 제1스페이서(13)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제1스페이서(13)는 실리콘산화물로 형성될 수 있다. 제1스페이서(13)는 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다.
제1스페이서(13) 상에 제2스페이서(14)가 위치할 수 있다. 제2스페이서(14)는 한 쌍의 갭(G1, G2)와 비-오버랩될 수 있다. 제2스페이서(14)는 콘택플러그(15)와 제1스페이서(13)의 사이에 위치할 수 있다. 제2스페이서(14)는 콘택플러그(15)와 직접 접촉할 수 있다. 제2스페이서(14)는 제1방향(D1)에 수직하는 제2방향(D2)을 따라 콘택플러그(15)의 끝단에 위치할 수 있다. 제2스페이서(14)는 제2방향(D2)을 따라 콘택플러그(15)의 양 끝단에 위치하는 한 쌍을 포함할 수 있다. 콘택플러그(15), 제2스페이서(14) 및 제1스페이서(13)는 제2방향(D2)을 따라 수평하게 배열될 수 있다. 제2스페이서(14) 상에 도전라인구조물(CL)이 위치할 수 있다. 제2스페이서(14)의 두께는 제1스페이서(13)의 두께보다 두꺼울 수 있다. 제2스페이서(14)는 제1스페이서(13)보다 식각속도가 빠른 물질을 포함할 수 있다. 제2스페이서(14)는 실리콘함유물질일 수 있다. 제2스페이서(14)는 비정질실리콘(Amorphous Si), 폴리실리콘(Poly Si), 언도프드-폴리실리콘(Undoped-Poly Si) 또는 실리콘저마늄(SiGe)을 포함할 수 있다. 제2스페이서(14)는 금속질화물을 포함할 수도 있다. 예를들어, 제2스페이서(14)는 티타늄질화물(TiN)을 포함할 수도 있다.
상술한 실시예에 따르면, 제1스페이서(13)를 형성함으로써 콘택플러그(15)의 도펀트가 기판(11)으로 유입되지 않을 수 있다. 따라서, 도펀트가 기판(11)으로 유입되어 발생하는 반도체 장치의 특성불량을 제거할 수 있다. 또한, 제2스페이서(14)를 형성함으로써 제1스페이서(13)를 보호할 수 있다. 제2스페이서(14)로 인해 도전라인구조물(CL) 형성 시 식각속도를 증가시킬 수 있다. 제2스페이서(14)가 비정질실리콘(Amorphous Si), 언도프드-폴리실리콘(Undoped-Poly Si), 실리콘저마늄(SiGe), 티타늄질화물(TiN) 또는 이들의 조합을 포함함으로써 제2스페이서(14)가 도전라인구조물(CL)과 비-오버랩되는 부분을 감소시킬 수 있다. 따라서, 콘택플러그(15)의 쇼트(Short)불량을 개선할 수 있다.
도 2a 내지 2e는 일 실시예에 따른 반도체장치(100) 제조방법을 도시한 도면이다. 도 2a 내지 2e는 도 1의 A-A', B-B'선에 따른 단면도이다.
도 2a에 도시된 바와 같이, 기판(11)이 준비될 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘 함유물질을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ-Ⅴ족 반도체기판을 포함할 수 있다. 예를 들어, 기판(11)은 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
선택적으로, 기판(11) 상에 층간절연층(도시생략)을 더 포함할 수 있다. 층긴절연층(도시생략)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k materials) 또는 이들의 조합을 포함할 수 있다. 층긴절연층(도시생략)은 하나 이상의 레이어를 포함할 수 있다. 층긴절연층(도시생략)은 서로 다른 물질로 형성된 하나 이상의 레이어를 포함할 수 있다.
기판(11) 내에 오프닝(12)이 형성될 수 있다. 오프닝(12)은 '콘택홀(Contact Hole)'으로 지칭될 수 있다. 오프닝(12)의 탑 뷰(Top-View)는 원형 또는 타원형을 포함할 수 있다.
도 2b에 도시된 바와 같이, 오프닝(12) 내에 예비제1스페이서(13L)가 형성될 수 있다. 예비제1스페이서(13L)는 기판(11)을 커버링할 수 있다. 예비제1스페이서(13L)는 오프닝(12)의 바닥면 및 측벽을 커버링할 수 있다. 예비제1스페이서(13L)는 절연물질을 포함할 수 있다. 예비제1스페이서(13L)는 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 예비제1스페이서(13L)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 예비제1스페이서(13L)는 실리콘산화물로 형성될 수 있다. 예비제1스페이서(13L)는 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다.
예비제1스페이서(13L) 상에 예비희생스페이서(14L)가 형성될 수 있다. 예비희생스페이서(14L)는 예비제1스페이서(13L)를 커버링할 수 있다. 예비희생스페이서(14L)의 두께는 예비제1스페이서(13L)의 두께보다 두꺼울 수 있다. 예비희생스페이서(14L)는 오프닝(12) 내에 형성될 수 있다. 예비희생스페이서(14L)는 예비제1스페이서(13L)보다 식각속도가 빠른 물질을 포함할 수 있다. 예비희생스페이서(14L)는 실리콘함유물질일 수 있다. 예비희생스페이서(14L)는 비정질실리콘(Amorphous Si), 폴리실리콘(Poly Si), 언도프드-폴리실리콘(Undoped-Poly Si) 또는 실리콘저마늄(SiGe)을 포함할 수 있다. 예비희생스페이서(14L)가 실리콘저마늄(SiGe)을 포함하는 경우, '실리콘저마늄(SiGe)층'으로 지칭될 수 있다. 예비희생스페이서(14L)는 금속질화물을 포함할 수도 있다. 예를 들어, 예비희생스페이서(14L)는 티타늄질화물(TiN)을 포함할 수도 있다.
도 2c에 도시된 바와 같이, 예비희생스페이서(14L)를 식각하여 희생스페이서(14P)를 형성할 수 있다. 예비제1스페이서(13L)를 식각하여 제1스페이서(13)를 형성할 수 있다. 제1스페이서(13) 및 희생스페이서(14P)를 형성함에 따라 기판(11)의 일부가 노출될 수 있다. 제1스페이서(13) 및 희생스페이서(14P)를 형성함에 따라 기판(11)의 상부면 및 바닥면이 노출될 수 있다. 제1스페이서(13)는 오프닝(12)의 측벽을 에워싸는 링형상(Ring-Shape)을 포함할 수 있다. 제1스페이서(13)는 오프닝(12)의 측벽을 에워싸는 서라운딩형상(Surrounding-Shape)일 수 있다. 희생스페이서(14P)는 제1스페이서(13) 상에서 오프닝(12)의 측벽을 커버링할 수 있다. 탑뷰(Top View)로 볼 때, 제1스페이서(13) 및 희생스페이서(14P)는 링형상(Ring-Shape)일 수 있다.
제1스페이서(13) 및 희생스페이서(14P)를 형성함에 따라 오프닝(12)의 바닥면이 노출될 수 있다. 제1스페이서(13) 및 희생스페이서(14P)를 이용하여 오프닝(12)의 내부에서 노출된 기판(11)의 표면을 추가로 확장시킬 수 있다. 제1스페이서(13) 및 희생스페이서(14P)를 이용하여 오프닝(12)의 내부에서 노출된 기판(11)을 추가로 리세스시킬 수 있다. 제1스페이서(13) 및 희생스페이서(14P)를 이용하여 오프닝(12)의 내부에서 노출된 기판(11)의 표면을 추가로 식각할 수 있다. 따라서, 리세스된 오프닝(12R)이 형성될 수 있다. 리세스된 오프닝(12R)이 형성됨에 따라 제1스페이서(13) 및 희생스페이서(14P)의 바닥면보다 리세스된 오프닝(12R)의 바닥면이 더 낮은레벨일 수 있다.
도 2d에 도시된 바와 같이, 리세스된 오프닝(12R) 내에 제1도전물질(15A)이 형성될 수 있다. 제1도전물질(15A)은 리세스된 오프닝(12R)을 채울 수 있다. 제1도전물질(15A)을 형성하기 위해 기판(11)을 커버링하는 예비제1도전물질층(도시생략)을 형성한 후, 기판(11)의 상부면이 노출되도록 예비제1도전물질층(도시생략)을 평탄화하는 공정을 포함할 수 있다. 제1도전물질(15A)의 상부면은 기판(11) 상부면과 동일한 레벨일 수 있다.
제1도전물질(15A)은 반도체물질을 포함할 수 있다. 제1도전물질(15A)은 도전물질을 포함할 수 있다. 제1도전물질(15A)은 실리콘 함유물질을 포함할 수 있다. 제1도전물질(15A)은 폴리실리콘을 포함할 수 있다. 폴리실리콘은 도펀트(Dopant)가 주입될 수 있다. 제1도전물질(15A)은 도프트-실리콘(Doped-Si)을 포함할 수 있다. 제1도전물질(15A)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 제1도전물질(15A)은 '폴리실리콘층'으로 지칭될 수도 있다. 다른 실시예에서, 제1도전물질(15A)은 선택적에피택셜성장(SEG)에 의해 형성될 수도 있다. 다른 실시예에서, 제1도전물질(15A)은 선택적에피택셜성장(Selective Epitaxial Growth)에 의해 형성될 수도 있다.
제1도전물질(15A) 및 기판(11) 상에 예비배리어메탈층(16A)이 형성될 수 있다. 예비배리어메탈층(16A) 금속 또는 금속질화물을 포함할 수 있다. 예비배리어메탈층(16A)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
예비배리어메탈층(16A) 상에 제2도전물질(17A)이 형성될 수 있다. 제2도전물질(17A)은 단일층, 이중층 또는 3층 이상의 복수의 적층구조를 포함할 수 있다. 제2도전물질(17A)은 제1도전물질(15A)보다 비저항이 낮은 물질을 포함할 수 있다. 제2도전물질(17A)은 제1도전물질(15A)보다 비저항이 낮은 금속물질을 포함할 수 있다. 제2도전물질(17A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제2도전물질(17A)은 텅스텐을 주성분으로 하는 텅스텐함유물질을 포함할 수 있다. 예를 들어, 제2도전물질(17A)은 텅스텐실리사이드, 텅스텐질화막 및 텅스텐막을 적층하여 형성할 수 있다. 제2도전물질(17A)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제2도전물질(17A) 상에 예비도전라인하드마스크층(18A)이 형성될 수 있다. 예비도전라인하드마스크층(18A)은 절연물질로 형성될 수 있다. 예비도전라인하드마스크층(18A)은 제2도전물질(17A)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예비도전라인하드마스크층(18A)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 예비도전라인하드마스크층(18A)은 실리콘질화물로 형성될 수 있다.
예비도전라인하드마스크층(18A) 상에 도전라인마스크(19)가 형성될 수 있다. 도전라인마스크(19)는 감광막패턴을 포함할 수 있다. 도전라인마스크(19)는 어느 한 방향으로 연장된 라인 형상을 포함할 수 있다. 도전라인마스크(19)의 선폭은 제1도전물질(15A)의 바닥면 직경보다 작을 수 있다.
도 2e에 도시된 바와 같이, 도전라인구조물(CL)이 형성될 수 있다. 도전라인구조물(CL)은 배리어메탈층(16), 도전라인(17) 및 도전라인하드마스크층(18)을 포함할 수 있다. 비트라인구조물은 도전라인구조물(CL)의 일 예일 수 있다.
도전라인마스크(19)를 식각마스크로 이용하여 예비도전라인하드마스크층(18A)을 식각할 수 있다. 이에 따라, 도전라인하드마스크층(18)이 형성될 수 있다. 도전라인하드마스크층(18)을 식각마스크로 이용하여 제2도전물질(17A), 예비배리어메탈층(16A) 및 제1도전물질(15A)을 식각할 수 있다. 이에 따라, 도전라인(17), 배리어메탈층(16) 및 콘택플러그(15)가 형성될 수 있다. 도전라인하드마스크층(18), 도전라인(17), 배리어메탈층(16) 및 콘택플러그(15)의 선폭은 동일할 수 있다. 도전라인(17)은 콘택플러그(15)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 도전라인(17) 라인형상으로 연장될 수 있다.
콘택플러그(15)를 형성함에 따라, 희생스페이서(14P)의 일부가 제거될 수 있다. 따라서, 제2스페이서(14)가 형성될 수 있다. 즉, 제2스페이서(14)는 희생스페이서(14P)의 잔류부분을 포함할 수 있다. 제2스페이서(14)는 희생스페이서(14P)를 컷팅(Cutting)함에 따라 형성될 수 있다. 제2스페이서(14)는 콘택플러그(15)의 비-노출 측벽을 커버링할 수 있다. 제2스페이서(14)는 제1스페이서(13)의 일부를 커버링할 수 있다. 제2스페이서(14)는 콘택플러그(15)와 제1스페이서(13)의 사이에 형성될 수 있다. 콘택플러그(15), 제2스페이서(14) 및 제1스페이서(13)는 도 1의 제2방향(D2)을 따라 수평하게 배열될 수 있다. 제2스페이서(14)는 제2방향(D2)을 따라 콘택플러그(15)를 사이에 두고 서로 마주보는 한 쌍으로 형성될 수 있다. 제2스페이서(14)는 콘택플러그(15)를 사이에 두고 대칭되거나 비대칭될 수 있다. 제2스페이서(14)는 제1스페이서(13)와 직접 접촉할 수 있다. 제2스페이서(14)는 콘택플러그(15)와 직접 접촉할 수 있다. 콘택플러그(15) 형성 시, 제2스페이서(14)는 제1스페이서(13)를 보호할 수 있다. 따라서 제1스페이서(13)가 식각되지 않고 잔류할 수 있다.
콘택플러그(15)를 형성함에 따라, 제1도전물질(15A)의 일부분 및 희생스페이서(14P)의 일부분이 제거된 공간에 갭(G1, G2)이 형성될 수 있다. 콘택플러그(15)를 식각함에 따라, 콘택플러그(15)의 양 측벽에 한 쌍의 갭(G1, G2)이 형성될 수 있다. 한 쌍의 갭(G1, G2)은 도 1의 제1방향(D1)을 따라 콘택플러그(15)를 사이에 두고 서로 마주보는 한 쌍으로 형성될 수 있다. 제1방향(D1)과 제2방향(D2)은 서로 교차할 수 있다. 한 쌍의 갭(G1, G2)은 콘택플러그(15)의 양측벽에 독립적으로 형성될 수 있다. 한 쌍의 갭(G1, G2)은 콘택플러그(15)에 의해 분리될 수 있다. 한 쌍의 갭(G1, G2)은 콘택플러그(15)를 사이에 두고 대칭되거나 비대칭될 수 있다. 한 쌍의 갭(G1, G2)은 제2스페이서(14)와 비-오버랩될 수 있다. 한 쌍의 갭(G1, G2)에 의해 노출된 기판(11)은 추가로 리세스(Recess)될 수 있다. 콘택플러그(15) 형성 시, 희생스페이서(14P)의 일부가 제거됨에 따라 갭(G1, G2)의 면적을 확보할 수 있다. 따라서, 콘택플러그(15)의 쇼트불량을 감소시킬 수 있다.
후속하여, 갭(G1, G2)의 체적을 확장하기 위해 습식케미컬을 이용한 세정공정을 수행할 수 있다. 세정공정을 수행함에 따라, 희생스페이서(14P)의 잔류량이 줄어들 수 있다. 따라서, 제2스페이서(14)의 제1방향(D1)에 대한 직선길이는 콘택플러그(15)의 제1방향(D1)에 대한 직선길이와 같을 수 있다. 제2스페이서(14)가 실리콘저마늄(SiGe)을 포함하는 경우, 세정공정에 의해 형성되는 제2스페이서(14)의 제1방향(D1)에 대한 직선길이는 다른 물질을 포함하는 경우보다 작을 수 있다. 즉, 세정공정에 의해 희생스페이서(14P)가 더 많이 제거될 수 있다. 따라서, 한 쌍의 갭(G1, G2)의 체적을 크게 형성할 수 있으므로, 콘택플러그(15)의 쇼트(Short)불량을 줄일 수 있다.
상술한 실시예에 따르면, 제1스페이서(13)를 형성함으로써 콘택플러그(15)의 도펀트가 기판(11)으로 유입되지 않을 수 있다. 따라서, 도펀트가 기판(11)으로 유입되어 발생하는 반도체 장치의 특성불량을 제거할 수 있다. 도전라인구조물(CL) 형성 시, 제1스페이서(13)에 의해 기판(11)이 추가로 식각되는 것을 방지할 수 있다. 따라서, 후속 공정에서 한 쌍의 갭(G1, G2)을 보이드(Void) 없이 채울 수 있다.
도전라인구조물(CL) 형성 시, 희생스페이서(14P)는 제1스페이서(13)를 보호할 수 있다. 도전라인구조물(CL) 형성 시, 희생스페이서(14P)에 의해 식각속도를 증가시킬 수 있다. 또한, 후속 세정공정에서 희생스페이서(14P)가 선택적으로 제거될 수 있으므로, 한 쌍의 갭(G1, G2)을 더 크게 형성할 수 있다. 따라서, 제2스페이서(14)가 도전라인구조물(CL)과 중첩되는 영역에만 잔류할 수 있으므로, 콘택플러그(15)의 쇼트(Short)불량을 개선할 수 있다.
도 3a 내지 3h는 일 실시예에 따른 반도체장치의 탑뷰(Top-View)를 도시한 도면이다. 도 3a 내지 3h는 도 1a에 대한 변형예를 도시한 도면이다. 변형예들은 도 1a 내지 1b의 반도체장치(100)와 유사할 수 있다. 도 1a 내지 1b의 반도체장치(100)와 중복되는 구성요소는 같은 도면부호를 사용할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 3a 내지 3h에 따른 반도체 장치는 도 2a 내지 도 2e에 따른 제조방법에 의해 형성될 수 있다. 특히 도 2d를 참조할 때, 도전라인구조물(CL)을 형성하기 위한 도전라인마스크(19)에 따라 도전라인구조물(CL)의 위치가 달라질 수 있다. 도전라인구조물(CL)은 도 1a에 도시된 바와 같이 제1스페이서(13)의 가운데를 지나면서 연장되는 형상일 수 있다. 다른 실시예에서, 제1스페이서(13)의 오른쪽 또는 왼쪽을 지나면서 연장되는 형상일 수 있다. 또한 도 2e를 참조하면, 희생스페이서(14P)가 제거되는 양에 따라 한 쌍의 갭(G1, G2)의 체적이 달라질 수 있다. 희생스페이서(14P)를 구성하는 물질, 세정공정에서 사용되는 케미컬(Chemical), 도전라인구조물(CL) 형성시 희생스페이서(14P)의 식각량 등에 의해 갭(G1, G2)의 체적이 달라질 수 있다. 예를 들어, 희생스페이서(14P)가 실리콘저마늄(SiGe)을 포함하는 경우, 다른 물질을 포함하는 경우보다 세정공정을 통해 더 많이 제거될 수 있다. 따라서, 제2스페이서(14)가 도전라인구조물(CL)과 완전히 오버랩될 수 있다. 이하, 구체적인 실시예들을 살펴보기로 한다.
도 3a에 도시된 바와 같이, 제2스페이서(14A)는 도전라인구조물(CL)과 완전히 오버랩될 수 있다. 제2스페이서(14A)는 도전라인구조물(CL)의 하부에만 위치할 수 있다. 도전라인구조물(CL)은 제1스페이서(13)의 가운데보다 왼쪽으로 치우쳐 연장되는 라인형상을 포함할 수 있다. 따라서, 콘택플러그(15)를 사이에 두고 형성되는 한 쌍의 갭(GA1, GA2)은 비대칭으로 형성될 수 있다. 예를 들어, 한 쌍의 갭(GA1, GA2)의 체적은 다를 수 있다.
도 3b에 도시된 바와 같이, 제2스페이서(14B)는 도전라인구조물(CL)과 완전히 오버랩될 수 있다. 제2스페이서(14B)는 도전라인구조물(CL)의 하부에만 위치할 수 있다. 도전라인구조물(CL)은 제1스페이서(13)의 가운데보다 오른쪽으로 치우쳐 연장되는 라인형상을 포함할 수 있다. 따라서, 콘택플러그(15)를 사이에 두고 형성되는 한 쌍의 갭(GB1, GB2)은 비대칭으로 형성될 수 있다. 예를 들어, 한 쌍의 갭(GB1, GB2)의 체적은 다를 수 있다.
도 3c에 도시된 바와 같이, 제2스페이서(14C)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 콘택플러그(15)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 제2스페이서(14C)는 도전라인구조물(CL)을 형성한 후 세정공정에서 제거되지 않고 잔류할 수 있다. 제2스페이서(14C)는 도 1a의 제2스페이서(14)보다 희생스페이서가 더 많이 잔류할 수 있다. 제2스페이서(14C)는 제1스페이서(13)와 콘택플러그(15)의 사이에 형성될 수 있다. 도전라인구조물(CL)은 제1스페이서(13)의 가운데를 지나면서 연장되는 라인형상을 포함할 수 있다. 따라서, 콘택플러그(15)를 사이에 두고 형성되는 한 쌍의 갭(GC1, GC2)은 대칭으로 형성될 수 있다. 예를 들어, 한 쌍의 갭(GC1, GC2)의 체적은 같을 수 있다.
도 3d에 도시된 바와 같이, 제2스페이서(14D)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 콘택플러그(15)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 제2스페이서(14D)는 도전라인구조물(CL)을 형성한 후 세정공정에서 제거되지 않고 잔류할 수 있다. 제2스페이서(14D)는 도 3a의 제2스페이서(14A)보다 희생스페이서가 더 많이 잔류할 수 있다. 제2스페이서(14D)는 제1스페이서(13)와 콘택플러그(15)의 사이에 형성될 수 있다. 도전라인구조물(CL)은 제1스페이서(13)의 가운데보다 왼쪽으로 치우쳐 연장되는 라인형상을 포함할 수 있다. 따라서, 콘택플러그(15)를 사이에 두고 형성되는 한 쌍의 갭(GD1, GD2)은 비대칭으로 형성될 수 있다. 예를 들어, 한 쌍의 갭(GD1, GD2)의 체적은 다를 수 있다.
도 3e에 도시된 바와 같이, 제2스페이서(14E)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 콘택플러그(15)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 제2스페이서(14E)는 도전라인구조물(CL)을 형성한 후 세정공정에서 제거되지 않고 잔류할 수 있다. 제2스페이서(14E)는 도 3b의 제2스페이서(14B)보다 희생스페이서가 더 많이 잔류할 수 있다. 제2스페이서(14E)는 제1스페이서(13)와 콘택플러그(15)의 사이에 형성될 수 있다. 도전라인구조물(CL)은 제1스페이서(13)의 가운데보다 오른쪽으로 치우쳐 연장되는 라인형상을 포함할 수 있다. 따라서, 콘택플러그(15)를 사이에 두고 형성되는 한 쌍의 갭(GE1, GE2)은 비대칭으로 형성될 수 있다. 예를 들어, 한 쌍의 갭(GE1, GE2)의 체적은 다를 수 있다.
도 3f에 도시된 바와 같이, 제2스페이서(14F)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 콘택플러그(15)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 제2스페이서(14F)는 도전라인구조물(CL)을 형성한 후 세정공정에서 제거되지 않고 잔류할 수 있다. 제2스페이서(14F)는 도 3c의 제2스페이서(14C)보다 희생스페이서가 더 많이 잔류할 수 있다. 제2스페이서(14F)는 제1스페이서(13)와 콘택플러그(15)의 사이에 형성될 수 있다. 도전라인구조물(CL)은 제1스페이서(13)의 가운데를 지나면서 연장되는 라인형상을 포함할 수 있다. 따라서, 콘택플러그(15)를 사이에 두고 형성되는 한 쌍의 갭(GF1, GF2)은 대칭으로 형성될 수 있다. 예를 들어, 한 쌍의 갭(GF1, GF2)의 체적은 같을 수 있다.
도 3g에 도시된 바와 같이, 제2스페이서(14G)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 콘택플러그(15)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 제2스페이서(14G)는 도전라인구조물(CL)을 형성한 후 세정공정에서 제거되지 않고 잔류할 수 있다. 제2스페이서(14G)는 도 3d의 제2스페이서(14D)보다 희생스페이서가 더 많이 잔류할 수 있다. 제2스페이서(14G)는 제1스페이서(13)와 콘택플러그(15)의 사이에 형성될 수 있다. 도전라인구조물(CL)은 제1스페이서(13)의 가운데보다 왼쪽으로 치우쳐 연장되는 라인형상을 포함할 수 있다. 따라서, 콘택플러그(15)를 사이에 두고 형성되는 한 쌍의 갭(GG1, GG2)은 비대칭으로 형성될 수 있다. 예를 들어, 한 쌍의 갭(GG1, GG2)의 체적은 다를 수 있다.
도 3h에 도시된 바와 같이, 제2스페이서(14H)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 콘택플러그(15)는 도전라인구조물(CL)과 일부 오버랩될 수 있다. 제2스페이서(14H)는 도전라인구조물(CL)을 형성한 후 세정공정에서 제거되지 않고 잔류할 수 있다. 제2스페이서(14H)는 도 3e의 제2스페이서(14H)보다 희생스페이서가 더 많이 잔류할 수 있다. 제2스페이서(14H)는 제1스페이서(13)와 콘택플러그(15)의 사이에 형성될 수 있다. 도전라인구조물(CL)은 제1스페이서(13)의 가운데보다 오른쪽으로 치우쳐 연장되는 라인형상을 포함할 수 있다. 따라서, 콘택플러그(15)를 사이에 두고 형성되는 한 쌍의 갭(GH1, GH2)은 비대칭으로 형성될 수 있다. 예를 들어, 한 쌍의 갭(GH1, GH2)의 체적은 다를 수 있다.
본 발명은 도 3a 내지 3h에 따른 실시예에 한정되는 것은 아니며, 그 밖에 다양한 모양으로 형성될 수 있다. 제2스페이서(14)가 도전라인구조물(CL)과 중첩되는 영역에만 잔류할 수록, 콘택플러그(15)의 쇼트(Short)불량을 개선할 수 있다.
도 4는 일 실시예에 따른 반도체장치(200)의 탑뷰(Top-View)를 나타낸 도면이다. 도 4는 제1스페이서(113) 및 제2스페이서(114)를 설명하기 위해 구성요소의 일부가 생략된 도면이다. 도 5는 도 4의 A-A', B-B'에 따른 일 실시예에 따른 반도체장치(200)의 단면도이다.
도 4를 참조하면, 반도체 장치(200)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 활성영역(104), 소자분리층(도시생략), 매립게이트구조물(BG), 비트라인구조물(BL), 제1스페이서(113), 제2스페이서(114), 스토리지노드콘택플러그(SNC) 및 스토리지노드(도시생략)를 포함할 수 있다. 매립게이트구조물(BG)은 제1방향(X)으로 연장될 수 있고, 비트라인구조물(BL)은 제2방향(Y)으로 연장될 수 있다. 스토리지노드콘택플러그(SNC)는 비트라인구조물(BL)로부터 1방향(X)을 따라 이격되어 위치할 수 있다. 제1방향(X)과 제2방향(Y)은 서로 수직할 수 있다.
비트라인구조물(BL)의 하부에 비트라인콘택플러그(115)가 형성될 수 있다. 비트라인콘택플러그(115)의 X방향 선폭은 비트라인구조물(BL)의 X방향 선폭과 같을 수 있다. 스토리지노드콘택플러그(SNC)는 비트라인콘택플러그(115)와 이웃할 수 있다. 스토리지노드콘택플러그(SNC) 상에 스토리지노드(도시생략)가 위치할 수 있다.
제1스페이서(113)는 비트라인구조물(BL)과 부분적으로 중첩될 수 있다. 제1스페이서(113)의 탑뷰는 원형 또는 타원형을 포함할 수 있다. 제1스페이서(113)의 둘레는 비트라인콘택플러그(115)보다 클 수 있다. 제1스페이서(113)는 비트라인콘택플러그(115)를 에워싸는 형상을 포함할 수 있다. 제1스페이서(113)는 스토리지노드콘택플러그(SNC)와 부분적으로 접촉될 수 있다. 제1스페이서(113)는 비트라인구조물(BL)과 스토리지노드콘택플러그(SNC) 사이에 위치할 수 있다.
제2스페이서(114)는 비트라인콘택플러그(115)와 제1스페이서(113)의 사이에 위치할 수 있다. 제2스페이서(114)는 비트라인콘택플러그(115)와 직접 접촉할 수 있다. 제2스페이서(114)는 제2방향(Y)을 따라 비트라인콘택플러그(115)의 끝단에 위치할 수 있다. 제2스페이서(114)는 제2방향(Y)을 따라 비트라인콘택플러그(115)의 양 끝단에 위치하는 한 쌍을 포함할 수 있다. 비트라인콘택플러그(115), 제2스페이서(114) 및 제1스페이서(113)는 제2방향(Y)을 따라 수평하게 배열될 수 있다. 제2스페이서(114)는 비트라인구조물(BL)과 중첩될 수 있다. 제2스페이서(114)는 비트라인콘택플러그(115)와 비-오버랩될 수 있다.
도 5를 참조하면, 기판(101)에 소자분리층(103)이 형성될 수 있다. 소자분리층(103)은 분리트렌치(102) 내에 형성될 수 있다. 소자분리층(103)에 의해 활성영역(104)이 정의될 수 있다.
기판(101)은 실리콘 함유물질을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(103)은 분리트렌치(102)를 식각함에 따라 형성된 STI영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(103)은 분리트렌치(102)에 절연물질을 채워 형성할 수 있다. 소자분리층(103)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 활성영역(104) 내에 소스/드레인영역(SD)이 형성될 수 있다. 소스/드레인영역(SD)은 도전형불순물이 도핑될 수 있이다. 도전형불순물은 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다.
기판(101) 상에 제1층간절연층(105)이 형성될 수 있다. 제1층간절연층(105)상에 제2층간절연층(106)이 형성될 수 있다. 제1,2층간절연층(105, 106)은 절연물질을 포함할 수 있다. 제1,2층간절연층(105, 106)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k materials) 또는 이들의 조합을 포함할 수 있다. 예를들어, 제1층간절연층(105)은 실리콘산화물을 포함할 수 있고, 제2층간절연층(106)은 실리콘질화물을 포함할 수 있다.
기판(101) 내에 매립게이트구조물(BG)이 형성될 수 있다. 매립게이트구조물(BG)은 게이트절연층(108), 게이트전극(109) 및 게이트캡핑층(110)을 포함할 수 있다. 매립게이트구조물(BG)은 라인형상으로 연장될 수 있다.
기판(101) 내에 게이트트렌치(T)가 형성될 수 있다. 게이트트렌치(T)는 활성영역(104) 및 소자분리층(103)을 횡단하는 라인형상을 가질 수 있다. 게이트트렌치(T)의 측벽은 소스/드레인영역(SD)과 접할 수 있다. 게이트트렌치(T)의 하부면은 소스/드레인영역(SD)의 하부면보다 낮은레벨일 수 있다. 게이트트렌치(T)의 하부면은 소자분리층(103)의 하부면보다 높은레벨일 수 있다.
게이트트렌치(T)의 표면 및 측벽들 상에 게이트절연층(108)이 형성될 수 있다. 게이트절연층(108)은 게이트트렌치(T)의 표면 및 측벽들을 커버링할 수 있다. 게이트절연층(108)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다.
게이트절연층(108) 상에 게이트전극(109)이 형성될 수 있다. 게이트전극(109)은 게이트트렌치(T)를 부분적으로 채울 수 있다. 따라서, 게이트전극(109)은 '매립게이트전극' 또는 '매립워드라인'으로 지칭될 수 있다. 게이트전극(109)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 게이트전극(109)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(T)를 부분적으로 채우는 구조일 수 있다. 게이트전극(109)은 티타늄질화물을 포함할 수 있다. 게이트전극(109)은 텅스텐을 주성분으로 하는 텅스텐함유물질을 포함할 수 있다.
게이트전극(109) 상에 게이트캡핑층(110)이 형성될 수 있다. 게이트캡핑층(110)은 게이트트렌치(T)의 나머지 부분을 채울 수 있다. 게이트캡핑층(110)은 절연물질을 포함할 수 있다. 게이트캡핑층(110)은 실리콘질화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 게이트캡핑층(110)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
게이트트렌치(T)들의 사이에 비트라인콘택플러그(115)가 형성될 수 있다. 비트라인콘택플러그(115)는 게이트캡핑층(110)과 부분적으로 오버랩될 수 있다. 비트라인콘택플러그(115)는 제1,2층간절연층(105, 106)을 관통할 수 있다. 비트라인콘택플러그(115)는 기판(101) 내에 형성될 수 있다. 비트라인콘택플러그(115)는 제1,2층간절연층(105, 106)을 관통하여 기판(101) 내로 연장될 수 있다. 비트라인콘택플러그(115)는 '매립플러그'로 지칭될 수 있다. 비트라인콘택플러그(115)는 기판(101) 내로 연장되는 하부와 제1,2층간절연층(105,106)을 관통하는 상부를 포함할 수 있다. 비트라인콘택플러그(115)의 하부는 상부보다 깊은 깊이를 포함할 수 있다. 즉, 비트라인콘택플러그(115)는 기판(101) 내로 연장되는 부분의 깊이가 층간절연층(105)을 관통하는 부분의 깊이보다 클 수 있다. 비트라인콘택플러그(115)는 실리콘 함유물질을 포함할 수 있다. 비트라인콘택플러그(115)는 폴리실리콘을 포함할 수 있다. 비트라인콘택플러그(115)는 불순물이 도핑된 도프드-실리콘(Doped-Si)을 포함할 수 있다. 비트라인콘택플러그(115)는 선택적에피택셜성장(SEG)에 의해 형성될 수도 있다.
비트라인콘택플러그(115)를 에워싸는 제1스페이서(113)가 형성될 수 있다. 제1스페이서(113)는 게이트캡핑층(110)과 부분적으로 오버랩될 수 있다. 제1스페이서(113)는 비트라인콘택플러그(115)와 비-접촉할 수 있다. 제1스페이서(113)의 탑뷰는 원형 또는 타원형을 포함할 수 있다. 제1스페이서(113)의 바닥면은 비트라인콘택플러그(115)의 바닥면보다 높은 레벨일 수 있다. 제1스페이서(113)의 바닥면은 비트라인콘택플러그(115)의 바닥면과 동일한 레벨일수도 있다. 제1스페이서(113)는 절연물질을 포함할 수 있다. 제1스페이서(113)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 제1스페이서(13)는 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다.
제1스페이서(113) 상에 제2스페이서(114)가 위치할 수 있다. 제2스페이서(114)는 비트라인콘택플러그(115)와 비-오버랩될 수 있다. 제2스페이서(114)는 콘택플러그(115)와 제1스페이서(113)의 사이에 위치할 수 있다. 제2스페이서(114)는 비트라인콘택플러그(115)와 직접 접촉할 수 있다. 제2스페이서(114)는 제1스페이서(113)와 직접 접촉할 수 있다. 제2스페이서(114)는 마주보는 한 쌍으로 형성될 수 있다. 제2스페이서(114)는 제1스페이서(113)보다 식각속도가 빠른 물질을 포함할 수 있다. 제2스페이서(114)는 실리콘함유물질일 수 있다. 제2스페이서(114)는 언도프드-실리콘(Undoped-Si)을 포함할 수 있다. 제2스페이서(114)는 비정질실리콘(Amorphous Si), 폴리실리콘(Poly Si), 언도프드-폴리실리콘(Undoped-Poly Si) 또는 실리콘저마늄(SiGe)을 포함할 수 있다. 제2스페이서(114)는 금속질화물을 포함할 수도 있다. 예를들어, 제2스페이서(14)는 티타늄질화물(TiN)을 포함할 수도 있다. 제2스페이서(114)는 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다.
비트라인콘택플러그(115) 상에 비트라인구조물(BL)이 형성될 수 있다. 비트라인구조물(BL)은 배리어메탈층(116), 비트라인(117) 및 비트라인하드마스크층(118)을 포함할 수 있다. 비트라인구조물(BL)은 라인형상으로 연장될 수 있다. 비트라인구조물(BL)은 비트라인콘택플러그(115)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인콘택플러그(115), 배리어메탈층(116), 비트라인(117) 및 비트라인하드마스크층(118)의 선폭은 동일할 수 있다.
비트라인콘택플러그(115) 상에 배리어메탈층(116)이 형성될 수 있다. 배리어메탈층(116)은 금속 또는 금속질화물을 포함할 수 있다. 배리어메탈층(116)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
배리어메탈층(116) 상에 비트라인(117)이 형성될 수 있다. 비트라인(117)은 단일층, 이중층 또는 3중층 이상의 복수의 적층 구조를 포함할 수 있다. 비트라인(117)은 비트라인콘택플러그(115) 및 제2스페이서(114)를 커버링하면서 제2방향(Y)을 따라 연장될 수 있다. 비트라인(117)은 라인형상으로 연장될 수 있다. 비트라인(117)은 비트라인콘택플러그(115)보다 비저항이 낮은 물질을 포함할 수 있다. 비트라인(117)은 비트라인콘택플러그(115)보다 비저항이 낮은 금속물질을 포함할 수 있다. 비트라인(117)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트라인(117)은 텅스텐함유물질을 포함할 수 있다. 비트라인(117)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 비트라인(117)은 텅스텐실리사이드, 텅스텐질화막 및 텅스텐막을 적층하여 형성할 수도 있다.
비트라인(117) 상에 비트라인하드마스크층(118)이 형성될 수 있다. 비트라인하드마스크층(118)의 두께는 비트라인(117)의 두께보다 클 수 있다. 비트라인하드마스크층(118)은 절연물질로 형성될 수 있다. 비트라인하드마스크층(118)은 비트라인(117)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 비트라인하드마스크층(118)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다.
비트라인콘택플러그(115)의 양측벽 및 비트라인구조물(BL)의 양측벽에 비트라인스페이서(120)를 형성할 수 있다. 비트라인스페이서(120)는 비트라인콘택플러그(115)와 제1스페이서(113)의 사이에 형성될 수 있다. 비트라인스페이서(120)는 비트라인콘택플러그(115)의 양측에 독립적으로 형성될 수 있다. 비트라인스페이서(120)는 라인형상으로 연장될 수 있다. 비트라인스페이서(120)의 상부면은 비트라인구조물(BL)의 상부면과 동일레벨일 수 있다. 비트라인스페이서(120)는 절연물질을 포함할 수 있다. 비트라인스페이서(120)는 저유전물질을 포함할 수 있다. 비트라인스페이서(120)는 산화물 또는 질화물을 포함할 수 있다. 비트라인스페이서(120)는 다층 스페이서를 포함할 수 있다. 비트라인스페이서(120)는 에어갭(air gap, 도시생략)을 포함할 수 있다.
다른 실시예에서, 비트라인콘택플러그(115)와 제1스페이서(113)의 사이에 갭필(Gap-Fill)물질이 형성될 수 있다. 갭필(Gap-Fill)물질의 상부면은 제1스페이서(113)의 상부면과 동일레벨일 수 있다. 갭필(Gap-Fill)물질 상에 비트라인스페이서(120)가 형성될 수 있다. 갭필(Gap-Fill)물질은 절연물질을 포함할 수 있다.
비트라인구조물(BL) 사이에 스토리지노드콘택플러그(SNC)가 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 기판(101)에 접속될 수 있다. 스토리지노드콘택플러그(SNC)는 하부플러그(121), 오믹콘택층(122), 도전성라이너(123) 및 상부플러그(124)를 포함할 수 있다. 도전성라이너(123)는 선택적으로 생략될 수 있다. 스토리지노드콘택플러그(SNC)는 제1스페이서(113)와 접촉할 수 있다. 따라서, 제1스페이서(113)는 스토리지노드콘택플러그(SNC)에 접촉하는 제1절연물질과 제2스페이서에 접촉하는 제2절연물질을 포함하고, 제1절연물질 및 제2절연물질은 서로 연속될 수 있다.
기판(101) 상에 하부플러그(121)가 형성될 수 있다. 비트라인(117)과 하부플러그(121) 사이에 비트라인스페이서(120)가 위치할 수 있다. 하부플러그(121)의 바닥면은 소스/드레인영역(SD)에 접속될 수 있다. 하부플러그(121)의 상부면은 비트라인(111)의 상부면보다 낮은 레벨에 위치할 수 있다. 하부플러그(121)는 실리콘 함유물질을 포함할 수 있다. 하부플러그(121)는 불순물이 도핑될 수 있다. 하부플러그(121)는 불순물이 도핑된 도프트-실리콘(Doped-Si)을 포함할 수 있다.
하부플러그(121) 상에 오믹콘택층(122)이 형성될 수 있다. 오믹콘택층(122)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(122)은 코발트실리사이드(CoSix)를 포함할 수 있다. 본 실시예에서, 오믹콘택층(122)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다.
오믹콘택층(122)의 상부면 및 비트라인스페이서(120)의 일부 측면부에 도전성라이너(123)가 형성될 수 있다. 도전성라이너(123)는 선택적으로 생략될 수 있다. 도전성라이너(123)는 금속 또는 금속질화물을 포함할 수 있다. 도전성라이너(123)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
도전성라이너(123) 상에 상부플러그(124)가 형성될 수 있다. 상부플러그(124)는 도전성 물질을 포함할 수 있다. 상부플러그(124)는 금속함유물질을 포함할 수 있다. 상부플러그(124)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 본 실시예에서, 상부플러그(124)는 텅스텐(W) 함유물질을 포함할 수 있다. 상부플러그(124)는 텅스텐(W)을 포함할 수 있다.
상부플러그(124) 상에 스토리지노드(125)가 형성될 수 있다. 스토리지노드(125)는 캐패시터일 수 있다. 스토리지노드(125)는 실린더, 필라 또는 실린더와 필라가 결합된 형태일 수 있다. 스토리지노드(125)는 하부전극, 유전층 및 상부전극을 포함할 수 있다. 하부전극 및 상부전극은 금속층, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부전극 및 상부전극은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨 알루미늄질화물(TaAlN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조를 포함할 수 있다.
상술한 실시예에 따르면, 제1스페이서(113)를 형성함으로써 비트라인콘택플러그(115)의 도펀트가 기판(101)으로 유입되지 않을 수 있다. 따라서, 도펀트가 기판(101)으로 유입되어 발생하는 반도체 장치의 특성불량을 제거할 수 있다. 또한, 제2스페이서(114)를 형성함으로써 제1스페이서(113)를 보호할 수 있다. 제2스페이서(114)로 인해 비트라인구조물(BL) 형성 시 식각속도를 증가시킬 수 있다. 제2스페이서(114)가 비정질실리콘(Amorphous Si), 폴리실리콘(Poly Si), 언도프드-폴리실리콘(Undoped-Poly Si), 실리콘저마늄(SiGe), 티타늄질화물(TiN) 또는 이들의 조합을 포함함으로써 제2스페이서(114)가 비트라인구조물(BL)과 비-오버랩되는 부분을 감소시킬 수 있다. 따라서, 비트라인콘택플러그(115)의 쇼트(Short)불량을 개선할 수 있다.
도 6a 내지 6l 및 도 7a 내지 7e는 일 실시예에 따른 반도체장치(200) 제조방법을 도시한 도면이다. 도 6a 내지 6l은 도 4의 A-A', B-B'선에 따른 단면도이다. 도 7a 내지 7e는 도 6l에 후속한 단계로써, 도 4의 B-B'선에 따른 단면도이다. 반도체장치(200)의 탑뷰는 도 4와 같을 수 있다. 반도체장치(200)는 도4 내지 5의 반도체장치(200)와 유사할 수 있다. 도 4 내지 5의 반도체장치(200)와 중복되는 구성요소는 같은 도면부호를 사용할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 6a에 도시된 바와 같이, 기판(101)이 준비될 수 있다. 기판(101) 상에 제1층간절연층(105)이 형성될 수 있다. 제1층간절연층(105)상에 제2층간절연층(106)이 형성될 수 있다. 제1,2층간절연층(105, 106)은 절연물질을 포함할 수 있다. 제1,2층간절연층(105, 106)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k materials) 또는 이들의 조합을 포함할 수 있다. 예를들어, 제1층간절연층(105)은 실리콘산화물을 포함할 수 있고, 제2층간절연층(106)은 실리콘질화물을 포함할 수 있다.
도 6b에 도시된 바와 같이, 기판(101) 내에 게이트트렌치(T)가 형성될 수 있다. 게이트트렌치(T)는 활성영역(104) 및 소자분리층(103)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(T)는 기판(101) 상에 마스크패턴(도시생략)을 형성하고, 마스크패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(T)를 형성하기 위해, 식각장벽으로서 제1,2층간절연층(105, 106)이 사용될 수 있다. 제1,2층간절연층(105, 106)은 마스크패턴에 의해 패터닝될 수 있다.
게이트트렌치(T)의 저면은 소자분리층(103)의 저면보다 높은 레벨일 수 있다. 게이트트렌치(T)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 도시하지 않았으나, 소자분리층(103)의 일부를 리세스시켜 게이트트렌치(T) 아래의 활성영역(104)의 상부를 돌출시킬 수 있다. 예를 들어, 게이트트렌치(T) 아래의 소자분리층(103)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(T) 아래에 핀영역(fin region, 도시생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
도 6c에 도시된 바와 같이, 게이트트렌치(T)의 표면 및 측벽들 상에 예비게이트절연층(108A)이 형성될 수 있다. 예비게이트절연층(108A)을 형성하기 전에, 게이트트렌치(T) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다. 예비게이트절연층(108A)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(T)의 바닥 및 측벽들을 산화시켜 예비게이트절연층(108A)을 형성할 수 있다. 다른 실시예에서, 예비게이트절연층(108A)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다.
예비게이트절연층(108A)은 고유전물질, 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 예비게이트절연층(108A)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다. 예비게이트절연층(108A)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
도 6d에 도시된 바와 같이, 예비게이트절연층(108A) 상에 게이트전극(109)이 형성될 수 있다. 게이트전극(109)을 형성하기 위해, 게이트트렌치(T)를 채우는 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 게이트전극(109)은 게이트트렌치(T)를 부분적으로 채울 수 있다. 게이트전극(109)은 리세스된 형상을 포함할 수 있다. 게이트전극(109)의 상부면은 활성영역(104)의 상부면보다 낮은 레벨일 수 있다.
게이트전극(109)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 게이트전극(109)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(T)를 부분적으로 채우는 구조일 수 있다. 게이트전극(109)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 게이트전극(109)이라고 지칭할 수 있다.
도 6e에 도시된 바와 같이, 게이트전극(109) 상에 게이트캡핑층(110)이 형성될 수 있다. 게이트캡핑층(110)은 게이트트렌치(T)의 나머지 부분을 채울 수 있다. 게이트캡핑층(110)의 상부면은 제2층간절연층(106)의 상부면과 동일 레벨일 수 있다. 이를 위해, 예비게이트캡핑층(110A)을 형성한 후 평탄화공정이 수행될 수 있다. 게이트캡핑층(110)은 절연물질을 포함할 수 있다. 게이트캡핑층(110)은 실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함할 수 있다. 게이트캡핑층(110)은 NON(Nitride-Oxide-Nitride) 구조를 포함할 수 있다.
예비게이트캡핑층(110A)을 평탄화함에 따라, 예비게이트절연층(108A)의 일부가 제거될 수 있다. 따라서, 제2층간절연층(106)의 상부면이 노출될 수 있다. 예비게이트절연층(108A)의 일부가 제거됨에 따라 게이트절연층(108)이 형성될 수 있다. 기판(101) 내에 매립게이트구조물(BG)이 형성될 수 있다. 매립게이트구조물(BG)은 게이트절연층(108), 게이트전극(109) 및 게이트캡핑층(110)을 포함할 수 있다. 매립게이트구조물(BG)은 라인형상으로 연장될 수 있다.
후속하여, 활성영역(104) 내에 소스/드레인영역(SD)이 형성될 수 있다. 소스/드레인영역(SD)을 형성하기 위해 도핑공정(Doping process)이 수행될 수 있다. 소스/드레인영역(SD)은 동일 도전형의 불순물로 도핑될 수 있다. 소스/드레인영역(SD)은 비트라인콘택플러그 또는 스토리지노드콘택플러그가 접속될 영역일 수 있다.
도 6f에 도시된 바와 같이, 제1,2층간절연층(105, 106) 내에 비트라인콘택홀(112)이 형성될 수 있다. 비트라인콘택홀(112)은 비트라인오프닝마스크(도시 생략)를 식각마스크로 이용하여 제1,2층간절연층(105, 106)을 식각함으로써 형성될 수 있다. 비트라인오프닝마스크(도시 생략)는 감광막패턴(photoresist pattern)을 포함할 수 있다.
탑뷰(Top View)로 볼 때, 비트라인콘택홀(112)은 원형(circle) 또는 타원형(oval)일 수 있다. 비트라인콘택홀(112)에 의해 기판(101)의 일부가 노출될 수 있다. 비트라인콘택홀(112)에 의해 게이트캡핑층(110)의 일부가 노출될 수 있다. 비트라인콘택홀(112)의 직경은 소스/드레인영역(SD)의 직경보다 더 넓을 수 있다. 따라서, 비트라인콘택홀(112)에 의해 소스/드레인영역(SD) 주변의 소자분리층(103)의 일부가 노출될 수 있다. 비트라인콘택홀(112)은 기판(101)에 매립될 수 있다.
도 6g에 도시된 바와 같이, 비트라인콘택홀(112) 내에 예비제1스페이서(113L)가 형성될 수 있다. 예비제1스페이서(113L)는 기판(101)을 커버링할 수 있다. 예비제1스페이서(113L)는 비트라인콘택홀(112)의 바닥면 및 측벽들을 커버링할 수 있다. 예비제1스페이서(113L)는 제2층간절연연층(106)의 상부면을 커버링할 수 있다.
예비제1스페이서(113L)는 절연물질을 포함할 수 있다. 예비제1스페이서(113L)는 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 예비제1스페이서(13L)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 예비제1스페이서(113L)는 실리콘산화물로 형성될 수 있다. 예비제1스페이서(113L)는 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다.
예비제1스페이서(113L) 상에 예비희생스페이서(114L)가 형성될 수 있다. 예비희생스페이서(114L)는 예비제1스페이서(113L)를 커버링할 수 있다. 예비희생스페이서(114L)는 비트라인콘택홀(112) 내에 형성될 수 있다. 예비희생스페이서(114L)의 두께는 예비제1스페이서(113L)의 두께보다 두꺼울 수 있다.
예비희생스페이서(114L)는 예비제1스페이서(113L)보다 식각속도가 빠른 물질을 포함할 수 있다. 예비희생스페이서(114L)는 실리콘 함유물질일 수 있다. 예비희생스페이서(114L)는 비정질실리콘(Amorphous Si), 폴리실리콘(Poly Si), 언도프드-실리콘(Undoped-Si), 언도프드-폴리실리콘(Undoped-Poly Si) 또는 실리콘저마늄(SiGe)을 포함할 수 있다. 예비희생스페이서(114L)가 실리콘저마늄(SiGe)을 포함하는 경우, '실리콘저마늄(SiGe)층'으로 지칭될 수 있다. 예비희생스페이서(114L)는 금속질화물을 포함할 수도 있다. 예를 들어, 예비희생스페이서(114L)는 티타늄질화물(TiN)을 포함할 수도 있다.
도 6h에 도시된 바와 같이, 예비희생스페이서(114L)를 식각하여 희생스페이서(114P)를 형성할 수 있다. 예비제1스페이서(113L)를 식각하여 제1스페이서(113)를 형성할 수 있다.
제1스페이서(113) 및 희생스페이서(114P)를 형성함에 따라 기판(101)의 일부가 노출될 수 있다. 제1스페이서(113) 및 희생스페이서(114P)를 형성함에 따라 제2층간절연층(106)의 상부면이 노출될 수 있다. 제1스페이서(113)는 비트라인콘택홀(112)의 측벽을 에워싸는 링형상(Ring-Shape)을 포함할 수 있다. 제1스페이서(113)는 비트라인콘택홀(112)의 측벽을 에워싸는 서라운딩형상(Surrounding-Shape)을 포함할 수 있다. 희생스페이서(114P)는 제1스페이서(113) 상에서 비트라인콘택홀(112)의 측벽을 커버링할 수 있다. 도 4를 참조하면, 제1스페이서(13) 및 희생스페이서(14P)의 탑뷰는 링형상(Ring-Shape)일 수 있다. 제1스페이서(113) 및 희생스페이서(114P)를 형성함에 따라 비트라인콘택홀(112)의 바닥면이 노출될 수 있다. 제1스페이서(113) 및 희생스페이서(114P)는 게이트캡핑층(110)과 부분적으로 오버랩될 수 있다.
제1스페이서(113) 및 희생스페이서(114P)를 형성하기 위한 식각공정에서 소스/드레인영역(SD), 소자분리층(103) 및 게이트캡핑층(110)의 일부가 식각될 수 있다. 제1스페이서(113) 및 희생스페이서(114P)를 이용하여 비트라인콘택홀(112)의 내부에서 노출된 기판(101)의 표면을 추가로 확장시킬 수 있다. 즉, 비트라인콘택홀(112) 아래의 게이트캡핑층(110), 소스/드레인영역(SD) 및 소자분리층(103)이 일정 깊이 리세스될 수 있다. 비트라인콘택홀(112)의 바닥면을 기판(101) 내부로 확장시킴으로써, 리세스된 비트라인콘택홀(112R)이 형성될 수 있다. 리세스된 비트라인콘택홀(112R)이 형성됨에 따라, 일부 소스/드레인영역(SD)의 표면이 리세스될 수 있고, 일부 소스/드레인영역(SD)의 표면은 활성영역(104)의 상부면보다 낮은 레벨일 수 있다. 리세스된 비트라인콘택홀(112R)이 형성됨에 따라, 제1스페이서(113) 및 희생스페이서(114P)의 바닥면보다 리세스된 비트라인콘택홀(112R)의 바닥면이 더 낮은레벨일 수 있다.
도 6i에 도시된 바와 같이, 리세스된 비트라인콘택홀(112R) 내에 제1도전물질(115A)이 형성될 수 있다. 제1도전물질(115A)은 리세스된 비트라인콘택홀(112R)을 채울 수 있다. 제1도전물질(115A)을 형성하기 위해 제2층간절연층(106)을 커버링하는 예비제1도전물질층(115A')을 형성한 후, 제2층간절연층(106)의 상부면이 노출되도록 예비제1도전물질층(115A')을 평탄화하는 공정을 포함할 수 있다. 제1도전물질(115A)의 상부면은 제2층간절연층(106)) 상부면과 동일레벨일 수 있다. 다른 실시예에서, 제1도전물질(115A)은 선택적에피택셜성장(SEG)에 의해 형성될 수도 있다.
제1도전물질(115A)은 반도체물질을 포함할 수 있다. 제1도전물질(115A)은 실리콘 함유물질을 포함할 수 있다. 제1도전물질(115A)은 폴리실리콘을 포함할 수 있다. 제1도전물질(115A)은 불순물이 도핑된 도프드-실리콘(Doped-Si)을 포함할 수 있다. 제1도전물질(115A)은 불순물이 도핑된 도프드-폴리실리콘(Doped-Poly Si)을 포함할 수 있다. 제1도전물질(115A)은 예비희생스페이서(114L)보다 식각속도가 느린 물질을 포함할 수 있다.
도 6j에 도시된 바와 같이, 제2층간절연층(106), 제1도전물질(115A), 제1스페이서(113) 및 희생스페이서(114P) 상에 비트라인스택(BS)이 형성될 수 있다. 비트라인스택(BS)은 예비배리어메탈층(116A), 제2도전물질(117A) 및 예비비트라인하드마스크층(118A)을 포함할 수 있다.
제2층간절연층(106), 제1도전물질(115A), 제1스페이서(113) 및 희생스페이서(114P) 상에 예비배리어메탈층(116A)이 형성될 수 있다. 예비배리어메탈층(116A)의 높이는 제2층간절연층(106)의 높이보다 작을 수 있다. 예비배리어메탈층(116A)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
예비배리어메탈층(116A) 상에 제2도전물질(117A)이 형성될 수 있다. 제2도전물질(117A)은 제1도전물질(115A) 보다 비저항이 낮은 물질을 포함할 수 있다. 제2도전물질(117A)은 제1도전물질(115A) 보다 비저항이 낮은 금속물질을 포함할 수 있다. 제2도전물질(117A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2도전물질(117A)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제2도전물질(117A) 상에 예비비트라인하드마스크층(118A)이 형성될 수 있다. 예비비트라인하드마스크층(118A)은 절연물질로 형성될 수 있다. 예비비트라인하드마스크층(118A)은 제2도전물질(117A)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예비비트라인하드마스크층(118A)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다.
도 6k에 도시된 바와 같이, 예비비트라인하드마스크층(118A) 상에 비트라인마스크(BLM)가 형성될 수 있다. 비트라인마스크(BLM)는 감광막패턴을 포함할 수 있다. 비트라인마스크(BLM)는 어느 한 방향으로 연장된 라인 형상을 포함할 수 있다. 비트라인마스크(BLM)의 선폭은 비트라인콘택홀(112)의 직경보다 작을 수 있다.
비트라인마스크(BLM)를 식각마스크로 이용하여 예비비트라인하드마스크층(118A)을 식각할 수 있다. 이에 따라, 비트라인하드마스크층(118)이 형성될 수 있다. 비트라인하드마스크층(118)을 식각마스크로 이용하여 제2도전물질(117A) 및 배리어메탈층(116A)을 식각할 수 있다. 이 때, 제2층간절연층(106), 제1층간절연층(105), 제1스페이서(113), 희생스페이서(114P) 및 제1도전물질(115A)의 일부가 식각될 수 있다. 이에 따라, 비트라인(117) 및 배리어메탈층(116)이 형성될 수 있다. 비트라인하드마스크층(118), 비트라인(117) 및 배리어메탈층(116)의 선폭은 동일할 수 있다. 비트라인하드마스크층(118), 비트라인(117) 및 배리어메탈층(116)은 비트라인구조물(BL)을 구성할 수 있다. 비트라인(117)은 배리어메탈층(116)을 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(117)은 라인형상으로 연장될 수 있다.
도 6l에 도시된 바와 같이, 제1도전물질(115A) 및 희생스페이서(114P)가 추가로 식각될 수 있다. 비트라인(117)에 정렬되도록 제1도전물질(115A) 및 희생스페이서(114P)를 부분적으로 식각할 수 있다. 추가 식각은 도 6k의 식각공정과 함께 수행될 수 있다. 추가 식각은 도 6k의 식각공정과 인시츄(In-situ)로 수행될 수 있다. 이에 따라, 비트라인콘택플러그(115), 제2스페이서(114) 및 갭(G1, G2)이 형성될 수 있다. 비트라인콘택플러그(115)의 선폭은 비트라인구조물(BL)의 선폭과 같을 수 있다. 비트라인(117)은 비트라인콘택플러그(115)를 커버링하면서 어느 한 방향으로 연장될 수 있다.
제1도전물질(115A) 및 희생스페이서(114P)가 추가로 식각될 때, 제1스페이서(113)는 잔류할 수 있다. 희생스페이서(114P)는 제1스페이서(113)가 식각되지 않도록 제1스페이서(113)를 보호할 수 있다. 따라서, 제1스페이서(113)는 비트라인콘택플러그(115)를 에워싸는 형상을 포함할 수 있다. 도4에서 알 수 있듯이, 제1스페이서(113)의 탑뷰는 원형 또는 타원형을 포함할 수 있다. 제1스페이서(113)에 의해 비트라인콘택플러그(115) 형성시 기판(101)의 추가 식각을 방지할 수 있다. 즉, 제1스페이서(113)는 식각저지막으로 사용될 수 있다. 또한, 제1스페이서(113)는 비트라인콘택플러그(115)에 주입된 도펀트가 기판(101)으로 유입되는 것을 방지할 수 있다. 따라서, 도펀트가 인접한 활성영역으로 유입됨에 따른 반도체장치의 특성불량을 개선할 수 있다.
비트라인콘택플러그(115)를 형성하기 위해 제1도전물질(115A)의 일부분이 제거된 공간에 갭(G1, G2)이 형성될 수 있다. 비트라인콘택플러그(115)의 양 측벽에 한 쌍의 갭(G1, G2)이 형성될 수 있다. 갭(G1, G2)은 비트라인콘택플러그(115)와 제1스페이서(113) 사이에 형성될 수 있다. 갭(G1, G2)은 도 4의 제1방향(X)을 따라 비트라인콘택플러그(115)를 사이에 두고 서로 마주보는 한 쌍으로 형성될 수 있다. 한 쌍의 갭(G1, G2)은 비트라인콘택플러그(115)의 양측벽에 독립적으로 형성될 수 있다. 한 쌍의 갭(G1, G2)은 비트라인콘택플러그(115)에 의해 분리될 수 있다. 한 쌍의 갭(G1, G2)은 비트라인콘택플러그(115)를 사이에 두고 대칭되거나 비대칭될 수 있다. 예를들어, 도 3a 내지 3h 중 어느 하나의 형상을 포함할 수도 있다. 비트라인콘택플러그(115), 갭(G1, G2) 및 제1스페이서(113)는 제1방향(X)을 따라 수평하게 배열될 수 있다. 갭(G1, G2)에 의해 제1스페이서(113)가 부분적으로 노출될 수 있다. 제1스페이서(113)에 의해 비트라인콘택플러그(115) 형성시 기판(101)의 추가 식각을 방지할 수 있으므로, 후속공정에서 한 쌍의 갭(G1, G2)을 보이드(Void)없이 채울 수 있다.
한 쌍의 갭(G1, G2)을 형성한 후 기판(101)을 추가로 리세스(Recess)할 수 있다. 따라서, 한 쌍의 갭(G1, G2)은 추가리세스부(GR)를 포함할 수 있다. 추가리세스부(GR)에 의해 한 쌍의 갭(G1, G2)의 바닥면은 비트라인콘택플러그(115)의 바닥면보다 낮은레벨일 수 있다.
제2스페이서(114)는 갭(G1, G2)으로 부터 이격되어 위치하는 희생스페이서(114P)의 잔류부분을 포함할 수 있다. 제2스페이서(114)는 희생스페이서(114P)를 컷팅(Cutting) 또는 트리밍(Trimming)하여 형성될 수 있다. 제2스페이서(114)는 비트라인콘택플러그(115)의 비-노출 측벽을 커버링할 수 있다. 즉, 제2스페이서(114)는 한 쌍의 갭(G1, G2)과 비-오버랩될 수 있다. 제2스페이서(114)는 제1스페이서(113)를 부분적으로 커버링할 수 있다. 제2스페이서(114)는 비트라인콘택플러그(115)와 제1스페이서(113)의 사이에 형성될 수 있다. 비트라인콘택플러그(115), 제2스페이서(114) 및 제1스페이서(113)는 도 4의 제2방향(Y)을 따라 수평하게 배열될 수 있다. 제2스페이서(114)는 제2방향(Y)을 따라 비트라인콘택플러그(115)를 사이에 두고 서로 마주보는 한 쌍으로 형성될 수 있다. 제2스페이서(114)는 비트라인콘택플러그(115)를 사이에 두고 대칭되거나 비대칭될 수 있다. 제2스페이서(114)는 도 3a 내지 3h 중 어느 하나의 형상을 포함할 수도 있다. 제2스페이서(114)는 제1스페이서(113)와 직접 접촉할 수 있다. 제2스페이서(114)는 비트라인콘택플러그(115)와 직접 접촉할 수 있다. 비트라인콘택플러그(115) 형성 시, 제2스페이서(114)는 제1스페이서(113)를 보호할 수 있다. 따라서 제1스페이서(113)가 식각되지 않고 잔류할 수 있다. 희생스페이서(114P)는 제1도전물질(115A)보다 식각속도가 빠를 수 있다. 또한, 제2스페이서(114)를 형성함에 따라, 한 쌍의 갭(G1, G2)의 면적을 크게 형성할 수 있으므로, 비트라인콘택플러그(115)의 쇼트(Short)불량을 감소시킬 수 있다.
후속하여, 갭(G1, G2)을 확장하기 위해 갭(G1, G2)을 세정할 수 있다. 세정공정은 습식케미컬을 이용할 수 있다. 세정공정을 수행함에 따라, 희생스페이서(114P)의 잔류량이 줄어들 수 있다. 따라서, 제2스페이서(114)의 제1방향(X)에 대한 직선길이는 비트라인콘택플러그(115)의 제1방향(X)에 대한 직선길이와 같을 수 있다. 즉, 세정공정에 의해 희생스페이서(114P)가 더 많이 제거될 수 있다. 제2스페이서(114)는 비트라인구조물(BL)과만 오버랩될 수도 있다. 따라서, 한 쌍의 갭(G1, G2)을 크게 형성할 수 있으므로, 비트라인콘택플러그(115)의 쇼트(Short)불량을 방지할 수 있다. 예를 들어, 제2스페이서(114)가 실리콘저마늄(SiGe)을 포함하는 경우, 세정공정에 의해 형성되는 제2스페이서(114)의 제1방향(X)에 대한 직선길이는 다른 물질을 포함하는 경우보다 작을 수 있다.
후속하여, 비트라인마스크(BLM)가 제거될 수 있다.
도 7a 내지 도 7e는 후속 공정에 대한 단면도이다. 다만, 도 4의 A-A'에 대한 단면도는 도 6l와 유사하므로 생략하기로 한다.
도 7a에 도시된 바와 같이, 비트라인구조물(BL) 상에 예비비트라인스페이서(120A)가 형성될 수 있다. 예비비트라인스페이서(120A)는 비트라인구조물(BL), 제1,2층간절연층(105, 106) 및 제1스페이서(113)를 커버링할 수 있다.
예비비트라인스페이서(120A)는 절연물질로 형성될 수 있다. 예비비트라인스페이서(120A)는 저유전물질을 포함할 수 있다. 예비비트라인스페이서(120A)는 산화물 또는 질화물을 포함할 수 있다. 예비비트라인스페이서(120A)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 예비비트라인스페이서(120A)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 예비비트라인스페이서(120A)는 다층 스페이서를 포함할 수 있다. 예비비트라인스페이서(120A)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 비트라인구조물(BL)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
다른 실시예에서, 예비비트라인스페이서(120A)와 제1스페이서(113)의 사이에 갭필(Gap-Fill)물질이 형성될 수 있다. 갭필물질의 상부면은 제1스페이서(113)의 상부면과 동일레벨일 수 있다. 갭필물질 상에 예비비트라인스페이서(120A)가 형성될 수 있다. 갭필물질은 절연물질을 포함할 수 있다.
도 7b에 도시된 바와 같이, 예비비트라인스페이서(120A)를 식각하여 비트라인스페이서(120)를 형성할 수 있다. 비트라인스페이서(120)는 비트라인구조물(BL)의 양측벽에 형성될 수 있다. 비트라인스페이서(120)의 상부면은 비트라인구조물(BL)의 상부면과 동일레벨일 수 있다.
도 7c에 도시된 바와 같이, 비트라인구조물(BL) 사이에 스토리지노드컨택오프닝(SNH)이 형성될 수 있다. 스토리지노드컨택오프닝(SNH)의 바닥면은 기판(101) 내부로 확장될 수 있다. 스토리지노드컨택오프닝(SNH)을 형성하는 동안 소자분리층(103), 제1,2층간절연층(105, 106) 및 소스/드레인영역(SD)이 일정 깊이 리세스될 수 있다. 스토리지노드컨택오프닝(SNH)에 의해 기판(101)의 일부분이 노출될 수 있다. 스토리지노드컨택오프닝(SNH)의 하부면은 기판(101)의 상부면보다 낮은 레벨에 위치할 수 있다. 스토리지노드컨택오프닝(SNH)의 바닥면은 비트라인콘택플러그(115)의 바닥면보다 높은 레벨일 수 있다.
스토리지노드컨택오프닝(SNH)을 형성하기 위해 딥아웃(Dip-out) 및 트리밍공정이 수행될 수 있다. 딥아웃에 의해 비트라인스페이서(120)의 손실없이 스토리지노드컨택오프닝(SNH)을 형성할 수 있다. 트리밍 공정에 의해 스토리지노드컨택오프닝(SNH)의 측면 및 하부 면적이 확장될 수 있다. 트리밍 공정에 의해 제1,2층간절연층(105, 106) 및 기판(101)의 일부가 제거될 수 있다. 스토리지노드컨택오프닝(SNH)의 하부는 측면방향으로 확장되어 벌브 형상(Bulb type)을 가질 수 있다.
도 7d에 도시된 바와 같이, 스토리지노드콘택플러그(SNC)가 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 하부플러그(121), 오믹콘택층(122), 도전성라이너(123) 및 상부플러그(124)를 포함할 수 있다. 도전성라이너(123)는 선택적으로 생략될 수 있다. 스토리지노드콘택플러그(SNC)는 제1스페이서(113)와 접촉될 수 있다. 따라서, 제1스페이서(113)는 스토리지노드콘택플러그(SNC)에 접촉하는 제1절연물질과 제2스페이서에 접촉하는 제2절연물질을 포함하고, 제1절연물질 및 제2절연물질은 서로 연속될 수 있다.
기판(101) 상에 하부플러그(121)가 형성될 수 있다. 비트라인(117)과 하부플러그(121) 사이에 비트라인스페이서(120)가 위치할 수 있다. 하부플러그(121)의 바닥면은 소스/드레인영역(SD)에 접속될 수 있다. 하부플러그(121)의 상부면은 비트라인(111)의 상부면보다 낮은 레벨에 위치할 수 있다. 하부플러그(121)는 실리콘 함유물질을 포함할 수 있다. 하부플러그(121)는 불순물이 도핑될 수 있다. 하부플러그(121)는 불순물이 도핑된 도프트-실리콘(Doped-Si)을 포함할 수 있다.
하부플러그(121) 상에 오믹콘택층(122)이 형성될 수 있다. 오믹콘택층(122)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(122)은 코발트실리사이드(CoSix)를 포함할 수 있다. 본 실시예에서, 오믹콘택층(122)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다.
오믹콘택층(122)의 상부면 및 비트라인스페이서(120)의 일부 측면부에 도전성라이너(123)가 형성될 수 있다. 도전성라이너(123)는 선택적으로 생략될 수 있다. 도전성라이너(123)는 금속 또는 금속질화물을 포함할 수 있다. 도전성라이너(123)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
도전성라이너(123) 상에 상부플러그(124)가 형성될 수 있다. 상부플러그(124)는 도전성 물질을 포함할 수 있다. 상부플러그(124)는 금속함유물질을 포함할 수 있다. 상부플러그(124)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 본 실시예에서, 상부플러그(124)는 텅스텐(W) 함유물질을 포함할 수 있다. 상부플러그(124)는 텅스텐(W)을 포함할 수 있다.
도 7e에 도시된 바와 같이, 상부플러그(124) 상에 스토리지노드(125)가 형성될 수 있다. 스토리지노드(125)는 실린더, 필라 또는 실린더와 필라가 결합된 형태일 수 있다. 스토리지노드(125)는 하부전극, 유전층 및 상부전극을 포함할 수 있다. 하부전극 및 상부전극은 금속층, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부전극 및 상부전극은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨 알루미늄질화물(TaAlN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조를 포함할 수 있다.
상술한 실시예에 따르면, 제1스페이서(113)를 형성함으로써 비트라인콘택플러그(115)의 도펀트가 기판(101)으로 유입되지 않을 수 있다. 따라서, 도펀트로 인한 반도체장치의 특성불량을 방지할 수 있다. 또한, 제1스페이서(113)를 형성함으로써 비트라인콘택플러그(115) 형성 시 기판(101)의 추가식각을 방지할 수 있다. 따라서, 후속공정에서 보이드(Void) 없이 비트라인콘택플러그(115) 양측벽에 형성되는 갭(G1, G2)을 채울 수 있다. 따라서, 비트라인콘택플러그(115)의 쇼트(Short) 불량을 제거할 수 있다.
또한, 제2스페이서(114)를 형성함으로써 비트라인콘택플러그(115) 형성시 제1스페이서(113)를 보호할 수 있다. 제2스페이서(114)로 인해 비트라인콘택플러그(115) 형성 시 식각속도를 증가시킬 수 있다. 제2스페이서(114)를 형성함으로써, 갭(G1, G2)의 면적을 크게 형성할 수 있다. 따라서, 제2스페이서(114)가 비트라인구조물(BL)과 비-오버랩되는 부분을 감소시킬 수 있다. 따라서, 비트라인콘택플러그(115)의 쇼트(Short)불량을 개선할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11: 도면 13: 제1스페이서
14: 제2스페이서 15: 콘택플러그
16: 배리어메탈층 17: 도전라인층
18: 도전라인하드마스크층 CL: 도전라인구조물
H: 콘택홀

Claims (28)

  1. 기판 내에 비트라인콘택홀을 형성하는 단계;
    상기 비트라인콘택홀의 측벽 상에 제1스페이서를 형성하는 단계;
    상기 제1스페이서 상에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 비트라인콘택홀을 채우는 제1도전물질을 형성하는 단계;
    상기 제1도전물질 상부에 제2도전물질을 형성하는 단계;
    상기 제2도전물질을 식각하여 비트라인을 형성하는 단계; 및
    상기 비트라인에 정렬되도록 상기 제1도전물질 및 희생스페이서를 부분적으로 식각하여, 비트라인콘택플러그 및 상기 비트라인콘택플러그와 상기 제1스페이서의 사이의 갭을 형성하는 단계
    를 포함하는 반도체장치 제조방법
  2. 제1항에 있어서,
    상기 비트라인콘택플러그 및 갭을 형성하는 단계는,
    상기 비트라인콘택플러그와 상기 제1스페이서 사이에 제2스페이서를 형성하는 단계를 포함하되,
    상기 제2스페이서는
    상기 갭으로부터 이격되어 위치하는 상기 희생스페이서의 잔류부분을 포함하는
    반도체장치 제조방법
  3. 제2항에 있어서,
    상기 비트라인콘택플러그, 갭 및 제1스페이서는
    제1방향을 따라 수평하게 배열되고,
    상기 비트라인콘택플러그, 제2스페이서 및 제1스페이서는
    상기 제1방향에 수직하는 제2방향을 따라 수평하게 배열되는
    반도체장치 제조방법
  4. 제3항에 있어서,
    상기 제2스페이서는
    상기 제2방향을 따라 상기 비트라인콘택플러그를 사이에 두고 서로 마주보는 한 쌍으로 형성되는
    반도체장치 제조방법
  5. 제3항에 있어서,
    상기 갭은
    상기 제1방향을 따라 상기 비트라인콘택플러그를 사이에 두고 서로 마주보는 한 쌍으로 형성되고,
    상기 한 쌍의 갭은
    상기 비트라인콘택플러그를 사이에 두고 대칭되거나 비대칭되는
    반도체장치 제조방법
  6. 제1항에 있어서,
    상기 제1도전물질은 도프드-실리콘(Doped-Si)을 포함하고,
    상기 희생스페이서는 언도프드-실리콘(Undoped-Si)을 포함하는
    반도체장치 제조방법
  7. 제1항에 있어서,
    상기 제1도전물질은 도프드-폴리실리콘(Doped-Poly Si)을 포함하고,
    상기 희생스페이서는
    비정질실리콘(Amorphous Si), 언도프드-폴리실리콘(Undoped-Poly Si), 실리콘저마늄(SiGe) 또는 티타늄질화물(TiN) 중 어느하나를 포함하는
    반도체장치 제조방법
  8. 제1항에 있어서,
    상기 제1도전물질 및 희생스페이서는 폴리실리콘을 포함하고,
    상기 제1스페이서는 산화물, 질화물 또는 이들의 조합을 포함하는
    반도체장치 제조방법
  9. 제1항에 있어서,
    상기 제1스페이서는 산화물을 포함하고
    상기 희생스페이서는
    비정질실리콘(Amorphous Si), 폴리실리콘(Poly Si), 실리콘저마늄(SiGe) 또는 티타늄질화물(TiN) 중 어느하나를 포함하는
    반도체장치 제조방법
  10. 제1항에 있어서,
    상기 제1스페이서는
    상기 비트라인콘택홀의 측벽을 에워싸는 링형상(Ring-Shape)인
    반도체장치 제조방법
  11. 제1항에 있어서,
    상기 비트라인콘택플러그 및 갭을 형성하는 단계는,
    상기 갭을 확장하기 위하여 상기 갭을 세정하는 단계를
    더 포함하는 반도체장치 제조방법
  12. 제1항에 있어서,
    상기 비트라인콘택플러그 및 갭을 형성하는 단계 이후에,
    상기 갭에 의해 노출된 상기 기판을 리세스(Recess)시키는 단계
    를 더 포함하는 반도체장치 제조방법
  13. 제1항에 있어서,
    상기 비트라인콘택플러그 및 갭을 형성하는 단계 이후에,
    상기 비트라인 및 비트라인콘택플러그의 측벽에 비트라인스페이서를 형성하는 단계;
    상기 비트라인스페이서 상에 상기 기판에 접속되는 스토리지노드콘택플러그를 형성하는 단계; 및
    상기 스토리지노드콘택플러그 상에 캐패시터를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  14. 기판 내에 오프닝을 형성하는 단계;
    상기 오프닝의 측벽 상에 제1스페이서를 형성하는 단계;
    상기 제1스페이서 상에 실리콘저마늄층(SiGe)을 형성하는 단계;
    상기 실리콘저마늄층(SiGe) 상에 상기 오프닝을 채우는 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 및 실리콘저마늄층(SiGe)을 부분적으로 식각하여, 콘택플러그 및 상기 콘택플러그와 상기 제1스페이서의 사이의 갭을 형성하는 단계; 및
    상기 갭을 확장하기 위해 상기 갭을 세정하는 단계
    를 포함하는 반도체장치 제조방법
  15. 제14항에 있어서,
    상기 콘택플러그 및 갭을 형성하는 단계는,
    상기 콘택플러그와 상기 제1스페이서 사이에 제2스페이서를 형성하는 단계를 포함하되,
    상기 제2스페이서는
    상기 갭으로부터 이격되어 위치하는 상기 실리콘저마늄층(SiGe)의 잔류부분을 포함하는
    반도체장치 제조방법
  16. 제15항에 있어서,
    상기 콘택플러그, 갭 및 제1스페이서는
    제1방향을 따라 수평하게 배열되고,
    상기 콘택플러그, 제2스페이서 및 제1스페이서는
    상기 제1방향에 수직하는 제2방향을 따라 수평하게 배열되는
    반도체장치 제조방법
  17. 제16항에 있어서,
    상기 제2스페이서는
    상기 제2방향을 따라 상기 콘택플러그를 사이에 두고 서로 마주보는 한 쌍으로 형성되는
    반도체장치 제조방법
  18. 제16항에 있어서,
    상기 갭은
    상기 제1방향을 따라 상기 콘택플러그를 사이에 두고 서로 마주보는 한 쌍으로 형성하되,
    상기 한 쌍의 갭은
    상기 콘택플러그를 사이에 두고 대칭되거나 비대칭되는
    반도체장치 제조방법
  19. 제14항에 있어서,
    상기 제1스페이서는
    산화물, 질화물 또는 이들의 조합을 포함하는
    반도체장치 제조방법
  20. 제14항에 있어서,
    상기 제1스페이서는
    상기 오프닝의 측벽을 에워싸는 링형상(Ring-Shape)인
    반도체장치 제조방법
  21. 제14항에 있어서,
    상기 콘택플러그 및 갭을 형성하는 단계는
    상기 갭에 의해 노출된 상기 기판을 리세스(Recess)시키는 단계
    를 더 포함하는 반도체장치 제조방법
  22. 기판 상의 비트라인콘택플러그 및 상기 비트라인콘택플러그 상부의 비트라인을 포함하는 비트라인구조물;
    상기 비트라인구조물로부터 제1방향을 따라 이격되어 상기 기판 상에 형성된 스토리지노드콘택플러그;
    상기 비트라인구조물과 스토리지노드콘택플러그 사이의 제1스페이서; 및
    상기 제1방향에 수직하는 제2방향을 따라 상기 비트라인콘택플러그의 양 끝단에 형성된 한 쌍의 제2스페이서
    를 포함하는 반도체장치
  23. 제22항에 있어서,
    상기 비트라인은
    상기 비트라인콘택플러그 및 제2스페이서를 커버링하면서 상기 제2방향을 따라 연장되는
    반도체장치
  24. 제22항에 있어서,
    상기 비트라인콘택플러그 및 제2스페이서는
    폴리실리콘을 포함하는
    반도체장치
  25. 제22항에 있어서,
    상기 비트라인콘택플러그는 도프드-실리콘(Doped-Si)을 포함하고,
    상기 제2스페이서는 언도프드-실리콘(Undoped-Si)을 포함하는
    반도체장치
  26. 제22항에 있어서,
    상기 비트라인콘택플러그는 도프드-폴리실리콘(Doped-Poly Si)을 포함하고,
    상기 제2스페이서는
    비정질실리콘(Amorphous Si), 언도프드 폴리실리콘(Undoped-Poly Si), 실리콘저마늄(SiGe), 티타늄질화물(TiN) 중 어느하나를 포함하는
    반도체장치
  27. 제22항에 있어서,
    상기 제1스페이서는
    산화물, 질화물 또는 이들의 조합을 포함하는
    반도체장치
  28. 제22항에 있어서,
    상기 제1스페이서는,
    상기 스토리지노드콘택플러그와 접촉하는 제1절연물질; 및
    상기 제2스페이서와 접촉하는 제2절연물질
    을 포함하고,
    상기 제1절연물질 및 제2절연물질은 연속되는
    반도체장치

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116171043B (zh) * 2023-04-24 2023-07-07 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101368803B1 (ko) * 2007-10-02 2014-02-28 삼성전자주식회사 반도체 기억 장치 및 그 형성 방법
US20100012996A1 (en) * 2008-07-16 2010-01-21 Promos Technologies Inc. Dynamic random access memory structure
KR101979752B1 (ko) * 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101934366B1 (ko) * 2012-10-25 2019-01-02 삼성전자주식회사 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법
KR20140086645A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 자기정렬된 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102002955B1 (ko) * 2013-03-05 2019-07-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102059863B1 (ko) * 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9331072B2 (en) * 2014-01-28 2016-05-03 Samsung Electronics Co., Ltd. Integrated circuit devices having air-gap spacers defined by conductive patterns and methods of manufacturing the same
KR102270361B1 (ko) 2014-08-04 2021-06-29 삼성전자주식회사 반도체 소자의 제조 방법
US9564442B2 (en) 2015-04-08 2017-02-07 Micron Technology, Inc. Methods of forming contacts for a semiconductor device structure, and related methods of forming a semiconductor device structure
KR102235120B1 (ko) * 2015-06-30 2021-04-02 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102395192B1 (ko) * 2015-11-27 2022-05-06 삼성전자주식회사 에어 스페이서를 포함하는 반도체 소자
KR102504258B1 (ko) * 2016-05-04 2023-02-28 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10468350B2 (en) * 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
KR20180071463A (ko) * 2016-12-19 2018-06-28 삼성전자주식회사 반도체 메모리 장치
CN108766969B (zh) * 2017-04-13 2023-10-13 三星电子株式会社 制造半导体存储器装置的方法
KR102630510B1 (ko) * 2017-09-19 2024-01-30 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102509322B1 (ko) * 2017-09-29 2023-03-14 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102427397B1 (ko) * 2017-11-29 2022-08-02 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102369630B1 (ko) * 2018-01-03 2022-03-03 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR102376804B1 (ko) * 2018-03-26 2022-03-21 에스케이하이닉스 주식회사 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
KR102574450B1 (ko) * 2018-07-27 2023-09-04 삼성전자 주식회사 소자 특성을 향상시킬 수 있는 반도체 소자
CN110718532B (zh) * 2018-10-09 2021-09-28 联华电子股份有限公司 半导体元件及其制作方法
KR20200072313A (ko) * 2018-12-12 2020-06-22 삼성전자주식회사 집적회로 소자
KR20200079366A (ko) * 2018-12-24 2020-07-03 삼성전자주식회사 반도체 메모리 장치
KR102323253B1 (ko) * 2019-06-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
KR20210109700A (ko) * 2020-02-27 2021-09-07 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법

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