CN116171043B - 半导体结构及其制备方法 - Google Patents

Abstract

本公开涉及一种半导体结构及其制备方法，涉及半导体技术领域，半导体结构包括衬底、位线接触插塞、插塞侧墙及电容接触节点，衬底包括隔离结构及由隔离结构定义的间隔阵列排布的有源区，有源区具有第一有源部和邻接于第一有源部沿目标方向相对两侧的第二有源部，第一有源部的顶面不低于第二有源部的顶面，目标方向为有源区的延伸方向；位线接触插塞位于第一有源部的顶面且与有源区一一对应设置；插塞侧墙环绕位线接触插塞的侧表面；电容接触节点位于第二有源部的顶面，且电容接触节点的顶面高于位线接触插塞的顶面，至少能够增加位线接触插塞与邻近的电容接触节点之间的间距且减小位线接触插塞的阻抗。

Description

半导体结构及其制备方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

在动态随机存取存储器（Dynamic Random Access Memory，DRAM）产品中， 位线接触插塞（Bite Line Contact，BLC）通常用于连接位线（Bite Line，BL）和有源区（ActiveArea，AA），外界的电信号或者存储单元存储的信号通过位线接触插塞作为传输中介，因此，信号的传输效率受到位线接触插塞的质量与阻值的影响。

随着半导体存储器件的存储密度不断提升，BLC与邻近电容接触节点（Capacitorcontact Node，NC）之间的间距不断减小，导致BLC的制备难度及连接阻抗不断增加，从而降低BLC传输信号的效率与质量。

发明内容

基于此，本公开提供一种半导体结构及其制备方法，至少能够增加位线接触插塞与邻近的电容接触节点之间的间距且减小位线接触插塞的阻抗。

为了解决上述技术问题及其他问题，根据一些实施例，本公开的一方面提供了一种半导体结构，包括衬底、位线接触插塞、插塞侧墙及电容接触节点，衬底包括隔离结构及由隔离结构定义的间隔阵列排布的有源区，有源区具有第一有源部和邻接于第一有源部沿目标方向相对两侧的第二有源部，第一有源部的顶面不低于第二有源部的顶面，目标方向为有源区的延伸方向；位线接触插塞位于第一有源部的顶面且与有源区一一对应设置；插塞侧墙环绕位线接触插塞的侧表面；电容接触节点位于第二有源部的顶面，且电容接触节点的顶面高于位线接触插塞的顶面。

在上述实施例的半导体结构中，通过设置位线接触插塞正下方的第一有源部高于或齐平于第二有源部，第二有源部邻接于该第一有源部沿有源区的延伸方向相对两侧的第二有源部，减小位线接触插塞与其正下方有源区的连接阻抗；通过在位线接触插塞与电容接触节点之间设置插塞侧墙，利用插塞侧墙保护位线接触插塞的同时，增加了位线接触插塞与邻近的电容接触节点之间的间距；通过设置电容接触节点的顶面高于位线接触插塞的顶面，便于在位线接触插塞沿有源区的延伸方向的相对两侧的电容接触节点之间制备宽度较小的位线结构，减小位线结构与位线接触插塞之间连接阻抗的同时，减小位线结构的阻抗，从而提高位线接触插塞传输信号的效率与质量。

在一些实施例中，位线接触插塞的顶面沿第一方向的尺寸小于位线接触插塞的底面沿第一方向的尺寸，使得位线接触插塞的顶部尺寸小于底部尺寸，相对增大位线接触插塞与其正下方有源区的连接阻抗，提高位线接触插塞传输信号的效率与质量。

在一些实施例中，位线接触插塞的纵截面为梯形，相对增大位线接触插塞与其正下方有源区的连接阻抗的同时，降低位线接触插塞制备的复杂度。

在一些实施例中，第一有源部的顶面高于第二有源部的顶面，插塞侧墙位于第二有源部的顶面且还覆盖第一有源部的侧壁，利用插塞侧墙隔离位线接触插塞与其正下方有源区的连接面，避免该连接面向邻接的电容接触节点放电或产生漏电流。

在一些实施例中，半导体结构还包括第一隔离结构，第一隔离结构位于沿第一方向排布的相邻位线接触插塞之间及沿第二方向排布的相邻电容接触节点之间，第一隔离结构的顶面平齐于位线接触插塞的顶面；第一方向与第二方向相交；沿第一方向延伸的位线结构，位于沿第一方向排布的多个位线接触插塞的顶面和第一隔离结构的顶面。

在一些实施例中，半导体结构还包括位线侧墙，位线侧墙覆盖位线结构的侧壁，且位于位线结构与电容接触节点之间。

在一些实施例中，半导体结构还包括第二隔离结构，第二隔离结构位于第一隔离结构上且位于沿第一方向排布的电容接触节点之间，第二隔离结构的顶面高于位线接触插塞的顶面。

在一些实施例中，电容接触节点的顶面平齐于或高于位线结构的顶面。

根据一些实施例，本公开的另一方面提供一种半导体结构的制备方法，包括：提供衬底，衬底包括隔离结构及由隔离结构定义的间隔阵列排布的有源区，有源区具有第一有源部和邻接于第一有源部的沿目标方向相对两侧的第二有源部，第一有源部的顶面不低于第二有源部的顶面，目标方向为有源区的延伸方向；于衬底的顶面形成位线接触插塞，位线接触插塞位于第一有源部的顶面且与有源区一对一设置；形成环绕位线接触插塞的侧表面的插塞侧墙；于衬底的顶面形成电容接触节点，电容接触节点位于第二有源部的顶面，且电容接触节点的顶面高于位线接触插塞的顶面。

在上述实施例的半导体结构的制备方法中，通过设置位线接触插塞正下方的第一有源部高于或齐平于第二有源部，第二有源部邻接于该第一有源部沿有源区的延伸方向相对两侧的第二有源部，减小位线接触插塞与其正下方有源区的连接阻抗；通过在位线接触插塞与电容接触节点之间设置插塞侧墙，利用插塞侧墙保护位线接触插塞的同时，增加了位线接触插塞与邻近的电容接触节点之间的间距；通过设置电容接触节点的顶面高于位线接触插塞的顶面，便于在位线接触插塞沿有源区的延伸方向的相对两侧的电容接触节点之间制备宽度较小的位线结构，减小位线结构与位线接触插塞之间连接阻抗的同时，减小位线结构的阻抗；由于电容接触节点形成于位线接触插塞之后，相对于先制备电容接触节点，再在位线接触插塞沟槽内填充导电材料以形成位线接触插塞的工艺，本实施例能够避免刻蚀形成位线接触插塞沟槽期间造成的刻蚀损伤，并且避免填充导电材料以形成位线接触插塞期间产生的空洞（void）及/或间隙（seam），降低位线接触插塞制备复杂度的同时，提高制备位线接触插塞的性能与可靠性。

在一些实施例中，于衬底的顶面形成位线接触插塞，包括：于衬底的顶面沿衬底的厚度方向依次叠置第一导电材料层、第一介质材料层和目标掩膜层；基于目标掩膜层刻蚀第一介质材料层和第一导电材料层，剩余的第一导电材料层构成阵列排布的位线接触插塞，剩余的第一介质材料层构成第一介质层，第一介质层位于位线接触插塞的顶面；基于目标掩膜层去除部分衬底，以使第一有源部的顶面高于第二有源部的顶面。

在一些实施例中，形成目标掩膜层，包括：于第一介质材料层顶面沿厚度方向依次叠置初始掩膜层、第一图形化掩膜层、填充介质层和第二图形化掩膜层；基于第二图形化掩膜层、填充介质层和第一图形化掩膜层刻蚀初始掩膜层，以形成间隔阵列排布的填充孔；在填充孔内形成目标掩膜层，并去除剩余的初始掩膜层。

在一些实施例中，形成插塞侧墙包括：形成保护材料层，保护材料层覆盖第一介质层的裸露表面、位线接触插塞的侧表面及衬底的裸露表面；去除保护材料层位于第一介质层的顶面、衬底的顶面的部分，剩余的保护材料层构成插塞侧墙。

在一些实施例中，于衬底的顶面形成电容接触节点，包括：于衬底的顶面形成第二导电材料层，第二导电材料层覆盖插塞侧墙的外表面及第一介质层的顶面；于第二导电材料层的顶面形成第三图形化掩膜层；基于第三图形化掩膜层刻蚀第二导电材料层，以形成暴露第一介质层的初始位线沟槽，且剩余的第二导电材料层构成电容接触节点；去除第一介质层并于初始位线沟槽的底部形成第一隔离结构 ，以形成沿第一方向延伸的目标位线沟槽；于目标位线沟槽内形成位线结构，位线结构位于沿第一方向排布的多个位线接触插塞的顶面和第一隔离结构的顶面。

在一些实施例中，于目标位线沟槽内形成位线结构之前，还包括：于目标位线沟槽的侧壁形成位线侧墙，位线侧墙覆盖电容接触节点的侧壁及插塞侧墙的部分侧壁。

在一些实施例中，去除第一介质层并于初始位线沟槽的底部形成第一隔离结构，包括：于初始位线沟槽中填充隔离材料层，第一介质层与隔离材料层的材料相同；回刻隔离材料层并去除第一介质层，以形成第一隔离结构，第一隔离结构的顶面平齐于位线接触插塞的顶面；形成第一隔离结构之后，还包括：于第一隔离结构上形成第二隔离结构，第二隔离结构位于第一隔离结构上且位于沿第一方向排布的电容接触节点之间，第二隔离结构的顶面高于位线接触插塞的顶面。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例中半导体结构制备方法的流程示意图；

图2a为本公开一实施例中半导体结构制备方法中步骤S20中所得结构的俯视图示意图；

图2b为图2a中所示结构沿aa’方向所得截面结构示意图；

图3a为本公开一实施例中半导体结构制备方法中步骤S40中形成第一图形化掩膜层及第二图形化掩膜层后所得结构的俯视图示意图；

图3b为图3a中所示结构沿aa’方向所得截面结构示意图；

图4a为本公开一实施例中半导体结构制备方法中步骤S40中所得结构的俯视图示意图；

图4b为图4a中所示结构沿aa’方向所得截面结构示意图；

图5a为本公开一实施例中半导体结构制备方法中步骤S60中所得结构的俯视图示意图；

图5b为图5a中所示结构沿aa’方向所得截面结构示意图；

图6a为本公开一实施例中半导体结构制备方法中步骤S80中所得结构的俯视图示意图；

图6b为图6a中所示结构沿aa’方向所得截面结构示意图；

图7为本公开另一实施例中半导体结构制备方法中步骤S80中所得结构沿aa’方向所得截面结构示意图；

图8为本公开再一实施例中半导体结构制备方法中步骤S80中所得结构沿aa’方向所得截面结构示意图；

图9为本公开又一实施例中半导体结构制备方法中步骤S80中所得结构沿aa’方向所得截面结构示意图。

附图标记说明：

10、衬底；11、隔离结构；12、有源区；121、第一有源部；122、第二有源部；13、位线接触插塞；14、插塞侧墙；15、电容接触节点；131、第一导电材料层；1321、第一介质材料层；132、第一介质层；1331、初始掩膜层；1332、第一图形化掩膜层；1333、填充介质层；1334、第二图形化掩膜层；151、第二导电材料层；152、第三图形化掩膜层；153、初始位线沟槽；154、目标位线沟槽；155、位线结构；156、位线侧墙；157、位线保护层；16、第一隔离结构。

具体实施方式

为了便于理解本公开，下面将参阅相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请注意，本公开实施例中所述的两者之间相互绝缘包括但不仅限于两者之间存在绝缘材料、绝缘气息或间隙等中一种或多种。

动态随机存储器（Dynamic Random Access Memory，DRAM）包括由多个存储单元组成的阵列区。具体地，每个存储单元包括电容和晶体管，晶体管的栅极与字线结构连接，晶体管的漏极与位线结构连接，晶体管的源极与电容结构连接。通过字线结构上的电压信号控制晶体管的开闭，进而通过位线结构读取存储在电容结构中的数据信息，或者通过位线结构将数据信息写入到电容结构中进行存储。

集成电路的持续小型化已经驱动世界范围的半导体行业持续发展，并实现了诸如存储芯片和微处理器之类的高密度集成电路，但是，随着半导体器件结构尺寸的微缩，图案间距的不断缩小和密度的增加，有源区的尺寸已经缩小到40nm以下，然而，申请人发现传统工艺中需要刻蚀部分衬底以制备位线接触插塞沟槽，由于位线接触插塞沟槽的关键尺寸不断减小，导致在位线接触插塞沟槽内填充导电材料以制备位线接触插塞的过程中，容易产生空隙（seam）及/或空洞（void），增加了位线接触插塞的连接阻抗。

本公开旨在提供一种半导体结构制备方法及半导体结构，至少能够使得位线接触插塞的阻值降低、质量升高，从而提升信号传输速率，提升半导体结构的产品良率。

在一些实施例中，请参考图1，提供一种半导体结构的制备方法，包括：

步骤S20：提供衬底，衬底包括隔离结构及由隔离结构定义的间隔阵列排布的有源区，有源区具有第一有源部和邻接于第一有源部的沿目标方向相对两侧的第二有源部，第一有源部的顶面不低于第二有源部的顶面，目标方向为有源区的延伸方向；

步骤S40：于衬底的顶面形成位线接触插塞，位线接触插塞位于第一有源部的顶面且与有源区一对一设置；

步骤S60：形成环绕位线接触插塞的侧表面的插塞侧墙；

步骤S80：于衬底的顶面形成电容接触节点，电容接触节点位于第二有源部的顶面，且电容接触节点的顶面高于位线接触插塞的顶面。

作为示例，通过设置位线接触插塞正下方的第一有源部高于或齐平于第二有源部，第二有源部邻接于该第一有源部沿有源区的延伸方向相对两侧的第二有源部，减小位线接触插塞与其正下方有源区的连接阻抗；通过在位线接触插塞与电容接触节点之间设置插塞侧墙，利用插塞侧墙保护位线接触插塞的同时，增加了位线接触插塞与邻近的电容接触节点之间的间距；通过设置电容接触节点的顶面高于位线接触插塞的顶面，便于在位线接触插塞沿有源区的延伸方向的相对两侧的电容接触节点之间制备宽度较小的位线结构，减小位线结构与位线接触插塞之间连接阻抗的同时，减小位线结构的阻抗；由于位线接触插塞形成于高于或齐平于第二有源部的第一有源部之上，相对于形成位线接触插塞再在位线接触插塞沟槽内填充导电材料以形成位线接触插塞的工艺，本实施例能够避免刻蚀形成位线接触插塞沟槽期间造成的对有源区的刻蚀损伤，并且避免填充导电材料以形成位线接触插塞期间产生的空洞（void）及/或间隙（seam），降低位线接触插塞制备复杂度的同时，提高制备位线接触插塞的性能与可靠性。

作为示例，请参考图2a-图2b，步骤S20中提供的衬底10包括隔离结构11及由隔离结构11定义的间隔阵列排布的有源区12。衬底10可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅（Si）衬底10、硅锗（SiGe）衬底10、硅锗碳（SiGeC）衬底10、碳化硅（SiC）衬底10、砷化镓（GaAs）衬底10、砷化铟（InAs）衬底10、磷化铟（InP）衬底10或其它的III/V半导体衬底10或II/VI半导体衬底10。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅（SOI）或绝缘体上硅锗的层状衬底10。本领域的技术人员可以根据衬底10上形成的晶体管类型选择衬底10类型，因此衬底10的类型不应限制本公开的保护范围。在一些实施例中，隔离结构11可以为浅沟槽隔离结构（Shallow Trench Isolation，简称STI），浅沟槽隔离结构可以于衬底10内隔离出若干个间隔排布的有源区12。例如，可以采用图案化工艺在衬底10中形成浅沟槽，再在浅沟槽中填充隔离材料，从而形成浅沟槽隔离结构；例如，上述图案化工艺包括但不限于自对准双重图案化（SADP）工艺、自对准四重图案化（SAQP）工艺等。可以采用离子注入工艺向衬底10内注入P型离子，以形成第一类型掺杂阱区（未图示），P型离子可以包括但不限于硼（B）离子、镓（Ga）离子、氟化硼离子及铟（In）离子等中至少一种。

作为示例，请参考图2a-图2b，步骤S20中衬底10包括P型衬底的实施例中，可以通过注入N型离子以形成有源区12；与之对应的，在硅衬底包括N型衬底的实施例中，可以通过注入P型离子以形成有源区12。相应地，有源区12可以为P型有源区，也可以为N型有源区。P型有源区12可以形成N型金属氧化物半导体（Negative channel Metal OxideSemiconductor，简称NMOS）器件，N型有源区12可以形成P型金属氧化物半导体（Positivechannel Metal Oxide Semiconductor，简称PMOS）器件。N型杂质离子可以包括但不限于磷（P）离子、砷（As）离子及锑（Sb）离子等中至少一种。N型或P型杂质浓度可小于或等于10¹⁸cm^-3，诸如在约10¹⁷cm^-3与约10¹⁸cm^-3之间的范围内。

作为示例，请继续参考图2a-图2b，有源区12沿目标方向（例如om方向）延伸，且有源区12呈阵列排布，每个有源区12与两条字线相交。有源区12的材料选自硅、锗、硅锗、多晶硅、掺杂多晶硅及其任意组合。例如，采用硅锗或锗作为有源区12的材料，有助于提高载流子迁移率，从而减小后续形成的位线接触插塞的电阻。例如，锗的空穴迁移率是硅的四倍，电子迁移率是硅的两倍，因而，采用锗作为有源区12时，可以减小后续形成的位线接触插塞的电阻；另外，由于在锗材料中掺杂的杂质离子的激活温度较低，还能够节省热预算。

作为示例，请参考图3a，有源区12具有第一有源部121和邻接于第一有源部121沿目标方向（例如om方向）相对两侧的第二有源部122，目标方向为有源区12的延伸方向；第一有源部121的顶面不低于第二有源部122的顶面，例如第一有源部121的顶面齐平于第二有源部122的顶面；以便于在第一有源部121的顶面形成位线接触插塞13，从而减小位线接触插塞13与其正下方有源区12的连接阻抗。

作为示例，请参考图2a-图4b，步骤S40中于衬底10的顶面形成位线接触插塞13，包括：

步骤S42：于衬底10的顶面沿衬底10的厚度方向依次叠置第一导电材料层131、第一介质材料层1321和目标掩膜层（未图示）；

步骤S44：基于目标掩膜层刻蚀第一介质材料层1321和第一导电材料层131，剩余的第一导电材料层131构成阵列排布的位线接触插塞13，剩余的第一介质材料层1321构成第一介质层132，第一介质层132位于位线接触插塞13的顶面；

步骤S46：基于目标掩膜层去除部分衬底10，以使第一有源部121的顶面高于第二有源部122的顶面。

作为示例，请继续参考图2a-图2b，步骤S42中可以采用沉积工艺于衬底10的顶面沿衬底10的厚度方向（例如OZ方向）依次叠置第一导电材料层131、第一介质材料层1321和目标掩膜层（未图示）。沉积工艺可以包括但不限于化学气相沉积工艺（Chemical VaporDeposition，CVD）、物理气相沉积工艺（Physical Vapor Deposition，CVD）、原子层沉积工艺（Atomic Layer Deposition，ALD）、高密度等离子沉积（High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层（Spin-on Dielectric，SOD）等工艺中至少一种。第一导电材料层131的材料选自单晶硅、多晶硅、掺杂多晶硅、锗硅等及其组合。第一介质材料层1321的材料可以选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。

作为示例，请继续参考图2a-图3b，步骤S42中形成目标掩膜层，可以包括：

步骤S422：于第一介质材料层1321顶面沿衬底10的厚度方向依次叠置初始掩膜层1331、第一图形化掩膜层1332、填充介质层1333和第二图形化掩膜层1334；

步骤S424：基于第二图形化掩膜层1334、填充介质层1333和第一图形化掩膜层1332刻蚀初始掩膜层1331，以形成间隔阵列排布的填充孔（未图示）；

步骤S426：在填充孔内形成目标掩膜层（未图示），并去除剩余的初始掩膜层1331。

作为示例，请继续参考图2a-图3b，步骤S422中可以采用沉积工艺于第一介质材料层1321的顶面沿厚度方向（例如OZ方向）依次叠置初始掩膜层1331、第一图形化掩膜层1332、填充介质层1333和第二图形化掩膜层1334，沉积工艺可以包括但不限于CVD、PVD、ALD、HDP及SOD等中至少一种。步骤S424中可以采用自对准图案化工艺，基于第二图形化掩膜层1334、填充介质层1333和第一图形化掩膜层1332刻蚀初始掩膜层1331，以形成间隔阵列排布的填充孔。请参考图3a，第一图形化掩膜层1332包括沿第一倾角方向延伸且间隔排布的条状掩膜图形，第二图形化掩膜层1334包括沿第二倾角方向延伸且间隔排布的条状掩膜图形，第一倾角方向与第二倾角方向相交（例如相垂直），且第二图形化掩膜层1334和第一图形化掩膜层1332相交构成网格状掩膜，网格状掩膜中的网孔通过刻蚀而图形转移至初始掩膜层1331，以形成填充孔。填充孔内目标掩膜层对应的有源区区域为第一有源部121，网格状掩膜覆盖的有源区区域为第二有源部122。刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺，干法刻蚀工艺可以包括但不限于反应离子刻蚀工艺（RIE）、感应耦合等离子体刻蚀工艺（ICP）或高浓度等离子体刻蚀工艺（HDP）中的任意一种。步骤S426中可以采用沉积工艺于填充孔内形成目标掩膜层，然后采用刻蚀工艺去除剩余的初始掩膜层1331。目标掩膜层的材料可以选自二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、无定形碳及其组合。初始掩膜层1331的材料与目标掩膜层的材料不相同，从而可以选择性去除剩余的初始掩膜层1331，保留目标掩膜层。

作为示例，请继续参考图2b-图4b，步骤S44中可以基于目标掩膜层采用干法刻蚀工艺去除部分第一介质材料层1321和第一导电材料层131，剩余的第一导电材料层131构成阵列排布的位线接触插塞13，剩余的第一介质材料层1321构成第一介质层132。干法刻蚀工艺可以包括但不限于RIE、ICP及HDP等中一种或多种。第一介质材料层1321的材料可以选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。位线接触插塞13的材料可以选自单晶硅、多晶硅、掺杂多晶硅、锗硅等及其组合。

作为示例，请参考图2b-图5b，步骤S46中可以采用干法刻蚀工艺，以目标掩膜层为掩膜版去除部分衬底10，以使第一有源部121的顶面高于第二有源部122的顶面，减小第一有源部121的正上方的位线接触插塞13与其正下方有源区12的连接阻抗；便于形成覆盖位线接触插塞13侧壁及第一有源部121的部分侧壁的插塞侧墙14，利用插塞侧墙14保护位线接触插塞13的同时，增加了位线接触插塞13与邻近的电容接触节点之间的间距，并且利用插塞侧墙14隔离位线接触插塞13与其正下方有源区12的连接面，避免该连接面向邻接的电容接触节点放电或产生漏电流。

作为示例，请继续参考图5a-图5b，步骤S60中形成插塞侧墙14包括：

步骤S62：形成保护材料层，保护材料层覆盖第一介质层132的裸露表面、位线接触插塞13的侧表面及衬底10的裸露表面；

步骤S64：去除保护材料层位于第一介质层132的顶面、衬底10的顶面的部分，剩余的保护材料层构成插塞侧墙14。

作为示例，请继续参考图5a-图5b，步骤S62中可以采用原子层沉积工艺，形成覆盖第一介质层132的裸露表面、位线接触插塞13的侧表面及衬底10的裸露表面的保护材料层。原子层沉积工艺是逐层进行成膜的生成工艺，利用原子层沉积工艺形成保护材料层，可以精确控制保护材料层的成膜厚度，有利于优化保护材料层的成膜过程，提高形成的保护材料层的均匀性和致密度，进而优化半导体器件的性能，并且原子层沉积工艺可以在小于等于500℃的相对低温度下执行，可以更容易地控制保护材料层的物理性质，从而进一步提高半导体器件的可靠性与稳定性。保护材料层的材料可以包括二氧化硅、氮化硅、氮氧化硅、氮碳化硅及其任意组合。步骤S64中可以采用干法刻蚀工艺，去除保护材料层位于第一介质层132的顶面、衬底10的顶面的部分，剩余的保护材料层位于位线接触插塞13的侧壁以构成插塞侧墙14。

作为示例，请继续参考图6a-图8，步骤S80中于衬底10的顶面形成电容接触节点15，包括：

步骤S82：于衬底10的顶面形成第二导电材料层151，第二导电材料层151覆盖插塞侧墙14的外表面及第一介质层132的顶面；

步骤S84：于第二导电材料层151的顶面形成第三图形化掩膜层152；

步骤S86：基于第三图形化掩膜层152刻蚀第二导电材料层151，以形成暴露第一介质层132的初始位线沟槽153，且剩余的第二导电材料层151构成电容接触节点15；

步骤S88：去除第一介质层132并于初始位线沟槽153的底部形成第一隔离结构16，以形成沿第一方向延伸的目标位线沟槽154；

步骤S810：于目标位线沟槽154内形成位线结构155，位线结构155位于沿第一方向排布的多个位线接触插塞13的顶面和第一隔离结构16的顶面。

作为示例，请继续参考图6a-图6b，步骤S82中可以采用沉积工艺于衬底10的顶面形成第二导电材料层151，第二导电材料层151覆盖插塞侧墙14的外表面及第一介质层132的顶面。沉积工艺可以包括但不限于CVD、ALD、HDP、SOD及其组合。第二导电材料层151的材料可以选自单晶硅、多晶硅、掺杂多晶硅、锗硅等及其组合。

作为示例，请继续参考图6a-图6b，步骤S84中可以在第二导电材料层151的顶面沿OZ方向依次叠置硬掩膜材料层（未图示）及光刻胶材料层（未图示），然后经曝光、显影等一系列步骤，形成图形化光刻胶层（未图示），图形化光刻胶层具有用于定义初始位线沟槽153的位置及形状的开口图形，光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影，基于图形化光刻胶层图形化处理硬掩膜材料层，得到第三图形化掩膜层152。第三图形化掩膜层152的材料可以选自二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、无定形碳及其组合。第三图形化掩膜层152在衬底10上的正投影位于位线接触插塞13在衬底10上的正投影沿第一方向的相对两侧，且第三图形化掩膜层152包括沿第一方向和第二方向阵列排布的掩膜图形。

作为示例，请继续参考图6a-图7，步骤S86中可以基于第三图形化掩膜层152，干法刻蚀第二导电材料层151，且位线接触插塞13顶面的第一介质层132作为刻蚀阻挡层以保护位线接触插塞13，以形成暴露第一介质层132的初始位线沟槽153，在位线接触插塞13之间的部分初始位线沟槽153的底面低于位线接触插塞13顶部的部分初始位线沟槽153的底面，且在位线接触插塞13之间的部分初始位线沟槽153暴露出部分衬底，且剩余的第二导电材料层151构成电容接触节点15。干法刻蚀工艺可以包括但不限于RIE、ICP及HDP等中一种或多种。电容接触节点15的材料可以选自单晶硅、多晶硅、掺杂多晶硅、锗硅等及其组合。

作为示例，请继续参考图6a-图8，步骤S88中去除第一介质层132并于初始位线沟槽153的底部形成第一隔离结构16，包括：

步骤S882：于初始位线沟槽153中填充隔离材料层（未图示），第一介质层132与隔离材料层的材料相同；

步骤S884：回刻隔离材料层并去除第一介质层132，以形成第一隔离结构16，第一隔离结构16的顶面平齐于位线接触插塞13的顶面。

作为示例，请继续参考图7-图8，步骤S882中可以采用沉积工艺于初始位线沟槽153中填充隔离材料层（未图示），隔离材料层与第一介质层132的材料相同，可以选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。步骤S884中可以采用干法刻蚀工艺回刻隔离材料层并去除第一介质层132，保留于初始位线沟槽153底部的隔离材料层构成第一隔离结构16，即保留在位线接触插塞13之间的部分初始位线沟槽153底部的隔离材料层构成第一隔离结构16，以形成沿第一方向延伸的目标位线沟槽154，第一隔离结构16的顶面平齐于位线接触插塞13的顶面。

作为示例，请继续参考图7-图8，形成第一隔离结构16之后，还包括：于第一隔离结构16上形成第二隔离结构（未图示），第二隔离结构位于第一隔离结构16上且位于沿第一方向排布的电容接触节点15之间，第二隔离结构的顶面高于位线接触插塞13的顶面。

作为示例，请继续参考图9，步骤S810中可以采用沉积工艺填充位线材料层（未图示），然后采用平坦化工艺去除位线材料层位于电容接触节点顶面的部分，以于目标位线沟槽154内形成位线结构155，位线结构155位于沿第一方向（例如OY方向）排布的多个位线接触插塞13的顶面和第一隔离结构16的顶面。位线结构155的材料选自钛、钨、镍、金、银、硅化钨、铝、钯、铜等及其组合。平坦化工艺可以包括但不限于化学机械研磨工艺、干法刻蚀工艺及平推工艺等中至少一种。第一方向（例如OY方向）可以平行于位线延伸方向。

作为示例，请参考图9，步骤S810中于目标位线沟槽154内形成位线结构155之前，还可以包括：

步骤S89：于目标位线沟槽154的侧壁形成位线侧墙156，位线侧墙156覆盖电容接触节点15的侧壁及插塞侧墙14的部分侧壁。

作为示例，请继续参考图9，步骤S89中可以采用原位水气生成工艺(In-SituSteam Generation，ISSG)、原子层沉积工艺、等离子蒸汽沉积工艺及快速热氧化工艺(Rapid ThermalOxidation，RTO)等中至少一种，于目标位线沟槽154的侧壁形成位线侧墙156，位线侧墙156覆盖电容接触节点15的侧壁及插塞侧墙14的部分侧壁，避免位线结构155与位线接触插塞13之间的连接面向临近的电容接触节点15产生漏电流。位线侧墙156的材料可以包括硅氧化物、氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛、锶钛氧化物或其任意组合。

作为示例，请继续参考图9，步骤S89中于目标位线沟槽154的侧壁形成位线侧墙156之后，还可以包括：

步骤S810：于目标位线沟槽154内形成顶面齐平于电容接触节点15的顶面的位线保护层157。

作为示例，请继续参考图9，步骤S810中可以采用沉积工艺于目标位线沟槽154内形成位线保护材料层（未图示），平坦化处理位线保护材料层的顶面，形成顶面齐平于电容接触节点15的顶面的位线保护层157，以保护位线结构155，避免后续制程工艺对位线结构155造成损伤，并且增加了位线结构155与邻近的电容接触节点之间的阻抗，提高了制备半导体器件的性能及可靠性。

应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

作为示例，请参考图9，本公开提供了一种半导体结构，包括衬底10、位线接触插塞13、插塞侧墙14及电容接触节点15，衬底10包括隔离结构及由隔离结构定义的间隔阵列排布的有源区12，有源区12具有第一有源部121和邻接于第一有源部121沿目标方向相对两侧的第二有源部122，第一有源部121的顶面不低于第二有源部122的顶面，目标方向为有源区12的延伸方向；位线接触插塞13位于第一有源部121的顶面且与有源区12一一对应设置；插塞侧墙14环绕位线接触插塞13的侧表面；电容接触节点15位于第二有源部122的顶面，且电容接触节点15的顶面高于位线接触插塞13的顶面。

作为示例，请继续参考图9，通过设置位线接触插塞13正下方的第一有源部121高于或齐平于第二有源部122，第二有源部122邻接于该第一有源部121沿有源区12的延伸方向相对两侧的第二有源部122，减小位线接触插塞13与其正下方有源区12的连接阻抗；通过在位线接触插塞13与电容接触节点15之间设置插塞侧墙14，利用插塞侧墙14保护位线接触插塞13的同时，增加了位线接触插塞与邻近的电容接触节点之间的间距；通过设置电容接触节点15的顶面高于位线接触插塞13的顶面，便于在位线接触插塞沿有源区12的延伸方向的相对两侧的电容接触节点15之间制备宽度较小的位线结构155，减小位线结构155与位线接触插塞之间连接阻抗的同时，减小位线结构155的阻抗，从而提高位线接触插塞传输信号的效率与质量。

作为示例，请继续参考图9，位线接触插塞13的顶面沿第一方向的尺寸小于位线接触插塞13的底面沿第一方向的尺寸。可以设置位线接触插塞13的顶面在位线接触插塞13的底面的正投影，位于该位线接触插塞13的底面的内部，使得位线接触插塞13的顶部尺寸小于底部尺寸，相对增大位线接触插塞13与其正下方有源区12的连接阻抗，提高位线接触插塞传输信号的效率与质量。

作为示例，请继续参考图9，位线接触插塞13的纵截面为梯形，相对增大位线接触插塞13与其正下方有源区12的连接阻抗的同时，降低位线接触插塞13制备的复杂度。

作为示例，请继续参考图9，第一有源部121的顶面高于第二有源部122的顶面，插塞侧墙14位于第二有源部122的顶面且还覆盖第一有源部121的侧壁，利用插塞侧墙14隔离位线接触插塞13与其正下方有源区12的连接面，避免该连接面向邻接的电容接触节点放电或产生漏电流。

作为示例，请继续参考图9，半导体结构还包括第一隔离结构16，第一隔离结构16位于沿第一方向排布的相邻位线接触插塞13之间及沿第二方向排布的相邻电容接触节点15之间，第一隔离结构16的顶面平齐于位线接触插塞13的顶面；第一方向与第二方向相交例如垂直；沿第一方向延伸的位线结构155，位于沿第一方向排布的多个位线接触插塞13的顶面和第一隔离结构16的顶面。第一方向可以平行于位线延伸方向，第二方向可以平行于字线延伸方向，例如OX方向。

作为示例，请继续参考图9，半导体结构还包括位线侧墙156，位线侧墙156覆盖位线结构155的侧壁及插塞侧墙14的部分侧壁，且位于位线结构155与电容接触节点15之间，避免位线结构155与位线接触插塞13之间的连接面向临近的电容接触节点15产生漏电流。

作为示例，参考图6a，第三图形化掩膜层152对应覆盖的区域为电容接触节点15所在的位置，电容接触节点15沿第一方向和第二方向阵列排布。请继续参考图9，在第一方向（例如OY方向）上，电容接触节点15顶面尺寸大于底面的尺寸，半导体结构还包括第二隔离结构（未图示），第二隔离结构位于第一隔离结构16上且位于沿第一方向排布的电容接触节点15之间，第二隔离结构的顶面高于位线接触插塞13的顶面。

作为示例，请继续参考图9，电容接触节点15的顶面平齐于或高于位线结构155的顶面，在沿第二方向（例如OX方向）相邻的电容接触节点15之间形成有位线保护层157，位线保护层157保护位线结构155的同时，隔离沿OX方向相邻的电容接触节点15。

请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。

Claims (15)

1.一种半导体结构，其特征在于，包括：

衬底，包括隔离结构及由所述隔离结构定义的间隔阵列排布的有源区，所述有源区具有第一有源部和邻接于所述第一有源部沿目标方向相对两侧的第二有源部，所述第一有源部的顶面高于所述第二有源部的顶面，所述目标方向为所述有源区的延伸方向；

位线接触插塞，位于所述第一有源部的顶面且与所述有源区一一对应设置；

插塞侧墙，环绕所述位线接触插塞的侧表面；所述插塞侧墙位于所述第二有源部的顶面且还覆盖所述第一有源部的侧壁；

电容接触节点，位于所述第二有源部的顶面，且所述电容接触节点的顶面高于所述位线接触插塞的顶面。

2.根据权利要求1所述的半导体结构，其特征在于，所述位线接触插塞的顶面沿第一方向的尺寸小于所述位线接触插塞的底面沿所述第一方向的尺寸。

3.根据权利要求2所述的半导体结构，其特征在于，所述位线接触插塞的纵截面为梯形。

4.根据权利要求1-3任一项所述的半导体结构，其特征在于，每个所述有源区与两条字线相交。

5.根据权利要求1-3任一项所述的半导体结构，其特征在于，还包括：

第一隔离结构，位于沿第一方向排布的相邻所述位线接触插塞之间及沿第二方向排布的相邻所述电容接触节点之间，所述第一隔离结构的顶面平齐于所述位线接触插塞的顶面；所述第一方向与所述第二方向相交；

沿所述第一方向延伸的位线结构，位于沿所述第一方向排布的多个所述位线接触插塞的顶面和所述第一隔离结构的顶面。

6.根据权利要求5所述的半导体结构，其特征在于，还包括：

位线侧墙，覆盖所述位线结构的侧壁，且位于所述位线结构与所述电容接触节点之间。

7.根据权利要求5所述的半导体结构，其特征在于，还包括：

第二隔离结构，位于所述第一隔离结构上且位于沿所述第一方向排布的所述电容接触节点之间，所述第二隔离结构的顶面高于所述位线接触插塞的顶面。

8.根据权利要求5所述的半导体结构，其特征在于，所述电容接触节点的顶面平齐于或高于所述位线结构的顶面。

9.一种半导体结构的制备方法，其特征在于，包括：

提供衬底，所述衬底包括隔离结构及由所述隔离结构定义的间隔阵列排布的有源区，所述有源区具有第一有源部和邻接于所述第一有源部沿目标方向相对两侧的第二有源部，所述第一有源部的顶面高于所述第二有源部的顶面，所述目标方向为所述有源区的延伸方向；

于所述衬底的顶面形成位线接触插塞，所述位线接触插塞位于所述第一有源部的顶面且与所述有源区一对一设置；

形成环绕所述位线接触插塞的侧表面的插塞侧墙；所述插塞侧墙位于所述第二有源部的顶面且还覆盖所述第一有源部的侧壁；

于所述衬底的顶面形成电容接触节点，所述电容接触节点位于所述第二有源部的顶面，且所述电容接触节点的顶面高于所述位线接触插塞的顶面。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述于所述衬底的顶面形成位线接触插塞，包括：

于所述衬底的顶面沿所述衬底的厚度方向依次叠置第一导电材料层、第一介质材料层和目标掩膜层；

基于所述目标掩膜层刻蚀所述第一介质材料层和所述第一导电材料层，剩余的第一导电材料层构成阵列排布的所述位线接触插塞，剩余的第一介质材料层构成第一介质层，所述第一介质层位于所述位线接触插塞的顶面；

基于所述目标掩膜层去除部分所述衬底，以使所述第一有源部的顶面高于所述第二有源部的顶面。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述目标掩膜层，包括：

于所述第一介质材料层顶面沿所述厚度方向依次叠置初始掩膜层、第一图形化掩膜层、填充介质层和第二图形化掩膜层；

基于所述第二图形化掩膜层、所述填充介质层和所述第一图形化掩膜层刻蚀所述初始掩膜层，以形成间隔阵列排布的填充孔；

在所述填充孔内形成所述目标掩膜层，并去除剩余的所述初始掩膜层。

12.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述插塞侧墙包括：

形成保护材料层，所述保护材料层覆盖所述第一介质层的裸露表面、所述位线接触插塞的侧表面及所述衬底的裸露表面；

去除所述保护材料层位于所述第一介质层的顶面、所述衬底的顶面的部分，剩余的保护材料层构成所述插塞侧墙。

13.根据权利要求10-12任一项所述的半导体结构的制备方法，其特征在于，于所述衬底的顶面形成电容接触节点，包括：

于所述衬底的顶面形成第二导电材料层，所述第二导电材料层覆盖所述插塞侧墙的外表面及所述第一介质层的顶面；

于所述第二导电材料层的顶面形成第三图形化掩膜层；

基于所述第三图形化掩膜层刻蚀所述第二导电材料层，以形成暴露所述第一介质层的初始位线沟槽，且剩余的第二导电材料层构成电容接触节点；

去除所述第一介质层并于所述初始位线沟槽的底部形成第一隔离结构，以形成沿第一方向延伸的目标位线沟槽；

于所述目标位线沟槽内形成位线结构，所述位线结构位于沿所述第一方向排布的多个所述位线接触插塞的顶面和所述第一隔离结构的顶面。

14.根据权利要求13所述的半导体结构的制备方法，其特征在于，于所述目标位线沟槽内形成位线结构之前，还包括：

于所述目标位线沟槽的侧壁形成位线侧墙，所述位线侧墙覆盖所述电容接触节点的侧壁及所述插塞侧墙的部分侧壁。

15.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述去除所述第一介质层并于所述初始位线沟槽的底部形成第一隔离结构，包括：

于所述初始位线沟槽中填充隔离材料层，所述第一介质层与所述隔离材料层的材料相同；

回刻所述隔离材料层并去除所述第一介质层，以形成第一隔离结构，所述第一隔离结构的顶面平齐于所述位线接触插塞的顶面；

形成所述第一隔离结构之后，还包括：于所述第一隔离结构上形成第二隔离结构，所述第二隔离结构位于所述第一隔离结构上且位于沿所述第一方向排布的所述电容接触节点之间，所述第二隔离结构的顶面高于所述位线接触插塞的顶面。

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