CN115915751A - 半导体结构的制备方法 - Google Patents

Abstract

本公开提供一种半导体结构的制备方法，属于半导体技术领域。本公开提供的半导体结构的制备方法包括：提供半导体衬底，半导体衬底具有有源区；有源区包括相互隔离的第一有源区和第二有源区；在半导体衬底上形成位线接触槽，位线接触槽暴露第一有源区；形成覆盖位线接触槽的侧壁的刻蚀阻挡层；刻蚀阻挡层在位线接触槽的槽底暴露第一有源区的部分区域；以刻蚀阻挡层为掩膜，对半导体衬底进行刻蚀，以在位线接触槽的槽底形成凹坑；凹坑至少部分位于第一有源区；去除刻蚀阻挡层；形成位线结构，位线结构的位线引线填充满凹坑；形成导电栓塞，导电栓塞与第二有源区电连接。本公开的半导体结构的制备方法能够提高半导体结构的性能。

Description

半导体结构的制备方法

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种半导体结构的制备方法。

背景技术

动态存储器的发展追求高速度、高集成密度、低功耗等。然而，随着半导体器件结构尺寸的微缩，尤其对于关键尺寸小于17nm的DRAM(动态随机存储器)，驱动电流(凹陷晶体管与位线结构之间的电流大小)较小，这直接限制了动态存储器的电学性能和存储效率。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术的不足，提供一种半导体结构的制备方法，以提高半导体结构的性能。

根据本公开的一个方面，提供一种半导体结构的制备方法，包括：

提供半导体衬底，所述半导体衬底具有有源区；所述有源区包括相互隔离的第一有源区和第二有源区；

在所述半导体衬底上形成位线接触槽，所述位线接触槽暴露所述第一有源区；

形成覆盖所述位线接触槽的侧壁的刻蚀阻挡层；所述刻蚀阻挡层在所述位线接触槽的槽底暴露所述第一有源区的部分区域；

以所述刻蚀阻挡层为掩膜，对所述半导体衬底进行刻蚀，以在所述位线接触槽的槽底形成凹坑；所述凹坑至少部分位于所述第一有源区；

去除所述刻蚀阻挡层；

形成位线结构，所述位线结构的位线引线填充满所述凹坑；

形成导电栓塞，所述导电栓塞与所述第二有源区电连接。

根据本公开的一种实施方式，在所述半导体衬底上形成位线接触槽包括：

在所述半导体衬底上形成第一掩膜层；所述第一掩膜层覆盖所述第二有源区且暴露所述第一有源区；

以所述第一掩膜层为掩膜对所述半导体衬底进行图案化操作，以形成暴露所述第一有源区的位线接触槽。

根据本公开的一种实施方式，形成覆盖所述位线接触槽的侧壁的刻蚀阻挡层包括：

形成覆盖所述第一掩膜层的表面、所述位线接触槽的侧壁和所述位线接触槽的槽底的刻蚀阻挡材料层；所述刻蚀阻挡材料层在所述位线接触槽的槽底的部分与所述第一有源区至少部分交叠；

对所述刻蚀阻挡材料层进行图案化操作，以去除所述刻蚀阻挡材料层位于所述位线接触槽的槽底的部分，以形成覆盖所述位线接触槽的侧壁的刻蚀阻挡层。

根据本公开的一种实施方式，所述刻蚀阻挡材料层的材料为氮化钛。

根据本公开的一种实施方式，通过原子层沉积法形成所述刻蚀阻挡材料层。

根据本公开的一种实施方式，通过干法刻蚀，对所述刻蚀阻挡材料层进行图案化操作。

根据本公开的一种实施方式，以所述刻蚀阻挡层为掩膜，对所述第一有源区进行刻蚀包括：

采用第一刻蚀条件，对暴露的所述半导体衬底进行刻蚀；在所述第一刻蚀条件下，所述第一有源区的刻蚀速率为所述刻蚀阻挡层的刻蚀速率的10倍以上。

根据本公开的一种实施方式，所述第一刻蚀条件为，采用含有溴化氢的气体对所述第一有源区进行刻蚀。

根据本公开的一种实施方式，所述半导体衬底填埋有字线结构；所述位线引线沿所述字线结构的延伸方向的尺寸为第一尺寸；所述凹坑的深度为第二尺寸；

其中，所述第二尺寸为所述第一尺寸的0.5～2倍。

根据本公开的一种实施方式，去除所述刻蚀阻挡层包括：

采用第二刻蚀条件，对所述刻蚀阻挡层进行刻蚀；在所述第二刻蚀条件下，所述刻蚀阻挡层的刻蚀速率为所述第一有源区的刻蚀速率的30倍以上。

根据本公开的一种实施方式，所述第二刻蚀条件为，采用含有氧化剂的酸性刻蚀液对所述刻蚀阻挡层进行刻蚀。

根据本公开的一种实施方式，在所述半导体衬底上形成位线接触槽时，所述第一有源区被所述位线接触槽暴露的表面积为第一面积；

在去除所述刻蚀阻挡层后，所述第一有源区被所述位线接触槽和所述凹坑暴露的表面积为第二面积；

所述第二面积为所述第一面积的2～4倍。

根据本公开的一种实施方式，形成位线结构包括：

形成多晶硅填充材料层，所述多晶硅填充材料层填充满所述位线接触槽和所述凹坑；

依次形成覆盖所述多晶硅填充材料层的位线导电材料层和位线绝缘顶盖材料层；

对所述多晶硅填充材料层、所述位线导电材料层和位线绝缘顶盖材料层进行图案化操作，以形成位线引线；所述位线引线填充满所述凹坑；

形成填充所述位线接触槽的绝缘填充层和覆盖所述位线引线的位线绝缘层。

根据本公开的一种实施方式，形成导电栓塞包括：

形成暴露第二有源区的栓塞孔；

在所述栓塞孔中填充多晶硅以形成所述导电栓塞。

根据本公开的一种实施方式，所述半导体结构的制备方法还包括：

在所述导电栓塞远离所述半导体衬底的一侧形成转接电极层，所述转接电极层包括与各个导电栓塞一一对应的电连接的多个转接电极；

在所述转接电极层远离所述半导体衬底的一侧形成器件层，所述器件层包括与各个所述转接电极一一对应电连接的多个功能器件。

根据本公开提供的半导体结构的制备方法，在形成位线接触槽后，还在位线接触槽的槽底形成有凹坑。在形成位线引线时，位线引线可以填充满该凹坑，以增大位线引线与第一有源区的接触面积，提高位线引线与第一有源区之间的电荷传输速度，避免电荷传输速度对半导体结构的限制，提高半导体器件的性能。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一种实施方式中，半导体衬底上隔离浅沟槽的俯视示意图。

图2为本公开一种实施方式中，半导体衬底上浅槽隔离结构和字线结构的俯视示意图。

图3为图1在PQ位置处的剖视结构示意图。

图4为图2在PQ位置处的剖视结构示意图。

图5为本公开一种实施方式中，在半导体衬底上形成第一掩膜材料层的结构示意图。

图6为本公开一种实施方式中，第一掩膜层在半导体衬底上的位置的俯视示意图。

图7为本公开一种实施方式中，在半导体衬底上形成第一掩膜层的结构示意图。

图8为本公开一种实施方式中，形成位线接触槽的结构示意图。

图9为本公开一种实施方式中，形成刻蚀阻挡材料层的结构示意图。

图10为本公开一种实施方式中，形成刻蚀阻挡层的结构示意图。

图11为本公开一种实施方式中，形成凹坑的结构示意图。

图12为本公开一种实施方式中，去除刻蚀阻挡层的结构示意图。

图13为本公开一种实施方式中，形成多晶硅填充材料层的结构示意图。

图14为本公开一种实施方式中，对多晶硅填充材料层进行回刻的结构示意图。

图15为本公开一种实施方式中，去除第一掩膜层的结构示意图。

图16为本公开一种实施方式中，形成位线导电材料层和位线绝缘顶盖材料层的结构示意图。

图17为本公开一种实施方式中，形成位线绝缘顶盖层和位线第二导电层的结构示意图。

图18为本公开一种实施方式中，形成位线第一导电层和多晶硅填充层的结构示意图。

图19为本公开一种实施方式中，形成绝缘填充材料层的结构示意图。

图20为本公开一种实施方式中，形成绝缘填充层的结构示意图。

图21为本公开一种实施方式中，形成位线第一绝缘材料层的结构示意图。

图22为本公开一种实施方式中，形成位线第一绝缘层的结构示意图。

图23为本公开一种实施方式中，形成位线第二绝缘层的结构示意图。

图24为本公开一种实施方式中，形成栓塞孔的结构示意图。

图25为本公开一种实施方式中，形成导电栓塞的结构示意图。

图26为本公开一种实施方式中，形成电极材料层的结构示意图。

图27为本公开一种实施方式中，形成转接电极的结构示意图。

图28为本公开一种实施方式中，形成隔离材料层的结构示意图。

图29为本公开一种实施方式中，半导体结构的制备方法的流程示意图。

其中，图7～图28的剖切位置，为图6中PQ剖切线所示的位置。

附图标记说明：

BP、半导体衬底；STI、隔离浅沟槽；STI0、浅槽隔离结构；Act0、有源区；Act1、第一有源区；Act2、第二有源区；WL、字线结构；BPSIN、衬底绝缘层；BPSI、衬底刻蚀定位层；MASK1、第一掩膜层；MASK2、第二掩膜层；MASK3、第三掩膜层；ESL、刻蚀阻挡层；BL、位线结构；BLL、位线引线；BLL1、多晶硅填充层；BLL2、位线导电层；BLL21、位线第一导电层；BLL22、位线第二导电层；BLL3、位线绝缘顶盖层；BLF、绝缘填充层；BLF1、绝缘第一填充层；BLF2、绝缘第二填充层；BLD、位线绝缘层；BLD1、位线第一绝缘层；BLD2、位线第二绝缘层；PLUG、导电栓塞；PAD、转接电极；PAD0、电极材料层；PAD1、隔离材料层；BLGR、位线接触槽；BLPIT、凹坑；HOLE0、栓塞孔。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

本公开提供一种半导体结构及其的制备方法，参见图29，本公开提供的半导体结构的制备方法包括：

步骤S110，参见图2，提供半导体衬底BP，半导体衬底BP具有有源区Act0；有源区Act0包括相互隔离的第一有源区Act1和第二有源区Act2；

步骤S120，参见图8，在半导体衬底BP上形成位线接触槽BLGR，位线接触槽BLGR暴露第一有源区Act1；

步骤S130，参见图10，形成覆盖位线接触槽BLGR的侧壁的刻蚀阻挡层ESL；刻蚀阻挡层ESL在位线接触槽BLGR的槽底暴露第一有源区Act1的部分区域；

步骤S140，参见图11，以刻蚀阻挡层ESL为掩膜，对半导体衬底BP进行刻蚀，以在位线接触槽BLGR的槽底形成凹坑BLPIT；凹坑BLPIT至少部分位于第一有源区Act1；

步骤S150，参见图12，去除刻蚀阻挡层ESL；

步骤S160，参见图23，形成位线结构BL，位线结构BL的位线引线BLL填充满凹坑BLPIT；

步骤S170，参见图25，形成导电栓塞PLUG，导电栓塞PLUG与第二有源区Act2电连接。

根据本公开提供的半导体结构的制备方法，在形成位线接触槽BLGR后，还在位线接触槽BLGR的槽底形成有凹坑BLPIT。在形成位线引线BLL时，位线引线BLL可以填充满该凹坑BLPIT，以增大位线引线BLL与第一有源区Act1的接触面积，提高位线引线BLL与第一有源区Act1之间的电荷传输速度，避免电荷传输速度对半导体结构的限制，提高半导体器件的性能。根据本公开提供的半导体结构的制备方法，所形成的半导体结构具有半导体衬底BP、位线结构BL和导电栓塞PLUG。其中，半导体衬底BP具有有源区Act0；有源区Act0包括相互隔离的第一有源区Act1和第二有源区Act2。半导体衬底BP上设置有与第一有源区Act1交叠的位线接触槽BLGR，且位线接触槽BLGR的槽底具有至少部分位于第一有源区Act1的凹坑BLPIT。位线结构BL包括用于导电的位线引线BLL，位线引线BLL填充满凹坑BLPIT，且在位线接触槽BLGR内与第一有源区Act1电连接。导电栓塞PLUG与第二有源区Act2电连接。本公开的半导体结构可以通过上述的制备方法来制备，因此具有相同或者类似的技术效果，本公开在此不再赘述。

下面，结合附图对本公开提供的半导体结构的制备方法的原理、细节和效果做进一步地解释和说明。

在步骤S110中，可以提供一半导体衬底BP，参见图2，该半导体衬底BP填埋有凹陷晶体管和字线结构WL，其中，字线结构WL可以与凹陷晶体管的栅极连接或者局部复用为凹陷晶体管的栅极。

其中，半导体衬底BP的材料可以选自Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，在一些实施方式中还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底BP还可以进行掺杂，例如可以局部进行轻掺杂以形成凹陷晶体管的沟道，局部进行重掺杂以使得凹陷晶体管的源极和漏极能够与位线结构BL和导电栓塞PLUG电连接。

参见图1和图3，半导体衬底BP设置有隔离浅沟槽STI以使得半导体衬底BP形成有多个独立的有源区Act0。参见图2和图4，隔离浅槽内可以填充有隔离介质以形成浅槽隔离结构STI0，例如可以填充有氧化硅等电介质作为隔离介质。参见图1，在本公开的一种实施方式中，各个有源区Act0排列成多个沿第一方向C延伸且相互平行的有源区列，任意一个有源区列可以包括多个有源区Act0且有源区Act0的延伸方向为第一方向C。

可选地，半导体衬底BP还设置有沿第二方向D延伸的字线沟槽，第二方向D与第一方向C的夹角可以小于90°；字线结构WL填埋于字线沟槽中。其中，参见图2，字线沟槽沿第二方向D依次贯穿浅槽隔离结构STI0和有源区Act0，并在有源区Act0暴露半导体衬底BP。其中，有源区Act0可以被字线沟槽分割为相互隔离的第一有源区Act1和第二有源区Act2；其中第一有源区Act1用于与位线引线BLL电连接，第二有源区Act2用于与导电栓塞PLUG电连接。在一些实施方式中，还可以对字线沟槽所暴露的半导体衬底BP表面的掺杂剂量进行调节，例如通过离子注入等方法增大字线沟槽底部的掺杂剂量或者注入类型相反的离子等，进而调节凹陷晶体管的阈值电压。在字线沟槽内，可以具有覆盖字线沟槽的侧壁的栅极电介质层，以及在栅极电介质层内侧的字线。栅极电介质层在有源区Act0可以作为凹陷晶体管的栅极绝缘层，且字线可以局部复用为凹陷晶体管的栅极。可以理解的是，该栅极电介质层可以为一层绝缘材料，也可以为多层绝缘材料的复合，还可以在多层绝缘材料中包覆气隙，本公开对此不做限定。在有源区Act0，与字线对应的半导体衬底BP部分可以为凹陷晶体管的沟道，半导体衬底BP与沟道连接的部分可以作为凹陷晶体管的源极和漏极。字线沟槽内还可以填充有绝缘材料以形成电介质顶盖；该电介质顶盖覆盖字线，使得字线填埋于半导体衬底BP中。可选地，半导体衬底BP表面还可以设置有绝缘材料以形成保护层，保护层覆盖半导体衬底BP并保护有源区Act0。在本公开的一种实施方式中，该保护层的材料可以为氮化硅或者氧化硅。

可选地，半导体衬底BP的表面还可以进行重掺杂，以保证凹陷晶体管的源极和漏极具有良好的导电性，进而保证位线结构BL和导电栓塞PLUG能够与凹陷晶体管的源极和漏极电连接。

在本公开的一种实施方式中，沿第二方向D，每三列有源区列为一个周期进行周期性排布；沿与第二方向D垂直且在半导体衬底BP内的平面内的第三方向E，有源区Act0列周期性排布。换言之，在同一有源区列中，有源区Act0的长度与同一有源区列中相邻两个有源区Act0的间距的和为设定尺寸；在相邻两个有源区列中，将一个有源区列的图案沿第二方向D平移至相邻的有源区列后，该平移后的有源区Act0列的图案可以沿第一方向C中的一个具体方向平移1/3个设定尺寸，而与该相邻的有源区列的有源区Act0图案重合。在相邻两个有源区列中，将一个有源区列的图案沿第三方向E平移至相邻的有源区列后，该平移后的有源区列的图案与该相邻的有源区列的有源区Act0图案重合。

可选的，在本公开的一种实施方式中，任意一个有源区Act0穿过有两个字线沟槽，使得两根字线结构WL穿过有源区Act0。如此，从俯视角度，有源区Act0被两个字线结构WL分割第一接触区和第二接触区；其中，第一接触区位于贯穿该有源区Act0的两根字线结构WL之间，第二接触区数量为两个且分别位于第一接触区的两侧。在进一步地实施方式中，有源区Act0位于第一接触区的部分，可以作为第一有源区Act1；有源区Act0位于第二接触区的部分，可以作为第二有源区Act2。

可选地，可以通过如下方法制备半导体衬底BP：

步骤S210，提供一种半导体衬底BP，半导体衬底BP可以为P型轻掺杂的单晶硅衬底或者N型轻掺杂的单晶硅衬底。

步骤S220，在半导体衬底BP上形成隔离浅沟槽STI，以将半导体衬底BP的表面隔离出多个独立的有源区Act0。任意一个有源区Act0沿第一方向C延伸。

步骤S230，在隔离浅沟槽STI内填充电介质以形成浅槽隔离结构STI0，该电介质可以为氧化硅。

步骤S240，在半导体衬底BP上刻蚀形成沿第二方向D延伸的字线沟槽，字线沟槽依次贯穿浅槽隔离结构STI0和有源区Act0。

步骤S250，形成覆盖字线沟槽的侧壁的栅极电介质层，并在栅极电介质层内侧填充导电结构以形成字线。

步骤S260，在字线沟槽内填充电介质，以形成覆盖字线的电介质顶盖，进而获得字线结构WL。

如此，在有源区Act0，字线可以局部复用为凹陷晶体管的栅极，栅极电介质层可以局部复用为凹陷晶体管的栅极绝缘层，与字线相邻的半导体衬底BP部分可以作为凹陷晶体管的沟道。凹陷晶体管和字线填埋于半导体衬底BP中。

可以理解的是，在本公开中的半导体的制备方法中，随着各个制备过程的进行，可以在每个制程之后获得相应的中间产品，这些中间产品均是基于本公开的半导体衬底BP而逐步形成的。在本公开中，将这些中间产品定义为基底。可以理解的是，对基底的操作均是在基底远离半导体衬底BP的一侧进行的。

在步骤S120中，可以在半导体衬底BP上形成位线接触槽BLGR，位线接触槽BLGR暴露第一有源区Act1。

可选地，可以通过如下方法实现步骤S120：

步骤S210，参见图6和图7，在半导体衬底BP上形成第一掩膜层MASK1(图6中以灰色圆形阴影表示)；第一掩膜层MASK1覆盖第二有源区Act2且暴露第一有源区Act1；

步骤S220，参见图8，以第一掩膜层MASK1为掩膜对半导体衬底BP进行图案化操作，以形成暴露第一有源区Act1的位线接触槽BLGR。

可选地，在步骤S210中，可以在基底的表面依次形成第一掩膜材料层MASK10和第二掩膜层MASK2。然后，以第二掩膜层MASK2为掩膜，对第一掩膜材料层MASK10进行图案化操作，以形成第一掩膜层MASK1。可以理解的是，在形成第一掩膜层MASK1之后，残留的第二掩膜层MASK2可以被去除，也可以与第一掩膜层MASK1一起作为半导体衬底BP的掩膜以用于形成位线接触槽BLGR。

在一些实施方式中，第一掩膜层MASK1的材料可以为氧化硅。

在一些实施方式中，参见图5，在形成第一掩膜材料层MASK10之前，还可以在基底的表面覆盖衬底绝缘材料层BPSIN0，以保证将凹陷晶体管和字线结构WL填埋于半导体衬底BP中。

衬底绝缘材料层BPSIN0可以为一层无机绝缘材料，也可以为多层层叠的无机绝缘材料。举例而言，在本公开的一种实施方式中，可以在半导体衬底BP的表面(用于设置位线结构BL的一侧)依次形成氧化硅层和氮化硅层，层叠的氧化硅层和氮化硅层可以作为该实施方式中的衬底绝缘材料层BPSIN0。在本公开的另一种实施方式中，可以在半导体衬底BP的表面(用于设置位线结构BL的一侧)形成氮化硅层，该氮化硅层可以作为该实施方式中的衬底绝缘材料层BPSIN0。可以理解的是，在本公开的其他实施方式中，还可以通过其他无机绝缘材料或者其他层叠方式，以形成所需的衬底绝缘材料层BPSIN0。

在本公开的一些实施方式中，参见图5，在形成第一掩膜材料层MASK10之前，还可以在衬底绝缘材料层BPSIN0的上表面(远离凹陷晶体管的表面)形成衬底刻蚀定位材料层BPSI0，以利于第一掩膜材料层MASK10的图案化操作，避免第一掩膜材料层MASK10的图案化操作过程中损伤衬底绝缘材料层BPSIN0和半导体衬底BP。

在本公开的一种实施方式中，衬底刻蚀定位材料层BPSI0的材料与第一掩膜材料层MASK10的材料不同，以便于在第一掩膜材料层MASK10图案化过程中起到刻蚀阻挡的作用。在本公开的一种实施方式中，衬底刻蚀定位材料层BPSI0的材料可以为硅，例如可以为单晶硅、多晶硅或者非晶硅。

在步骤S220中，参见图8，可以以第一掩膜层MASK1为掩膜对半导体衬底BP进行图案化操作，以形成暴露第一有源区Act1的位线接触槽BLGR。具体的，可以以第一掩膜层MASK1为掩膜对半导体衬底BP进行刻蚀，以在未被第一掩膜层MASK1覆盖的位置形成位线接触槽BLGR。相应的，半导体衬底BP在第一掩膜层MASK1覆盖的位置，依然被第一掩膜层MASK1覆盖，进而保证第二有源区Act2不会被暴露。

参见图6，根据第一掩膜层MASK1的位置，第一有源区Act1暴露之后，相邻第一有源区Act1之间被浅槽隔离结构STI0或者字线结构WL隔离，使得各个第一有源区Act1依旧保持隔离。

可选地，参见图8，如果半导体衬底BP与第一掩膜层MASK1之间设置有衬底绝缘材料层BPSIN0和衬底刻蚀定位材料层BPSI0，在步骤S220中，位线接触槽BLGR贯穿衬底绝缘材料层BPSIN0和衬底刻蚀定位材料层BPSI0并延伸至半导体衬底BP内，以暴露第一有源区Act1。如此，衬底绝缘材料层BPSIN0和衬底刻蚀定位材料层BPSI0在步骤S220中被分别被图案化为衬底绝缘层BPSIN和衬底刻蚀定位层BPSI。在一些实施方式中，可以通过如下步骤S310～步骤S320所示的方法，实现步骤S130。

步骤S310，参见图9，形成覆盖第一掩膜层MASK1的表面、位线接触槽BLGR的侧壁和位线接触槽BLGR的槽底的刻蚀阻挡材料层ESL0；刻蚀阻挡材料层ESL0在位线接触槽BLGR的槽底的部分与第一有源区Act1至少部分交叠；

步骤S320，参见图10，对刻蚀阻挡材料层ESL0进行图案化操作，以去除刻蚀阻挡材料层ESL0位于位线接触槽BLGR的槽底的部分，以形成覆盖位线接触槽BLGR的侧壁的刻蚀阻挡层ESL。

在步骤S310中，刻蚀阻挡材料层ESL0的材料与第一有源区Act1的材料不同，以能够在不同的刻蚀条件下分别对刻蚀阻挡材料层ESL0和第一有源区Act1进行选择性刻蚀为准。在本公开的一种实施方式中，刻蚀阻挡材料层ESL0的材料可以为氮化钛。进一步地，通过原子层沉积法沉积氮化钛，以形成刻蚀阻挡材料层ESL0。

当然的，在本公开的其他实施方式中，刻蚀阻挡材料层ESL0的材料也可以为其他材料，例如可以为金属材料等。相应的，在形成刻蚀阻挡材料层ESL0时，也可以采用其他的沉积方法，例如采用CVD(化学气相沉积)等，以能够使得刻蚀阻挡材料层ESL0覆盖位线接触槽BLGR的侧壁为准。

在步骤S320中，参见图10，可以对刻蚀阻挡材料层ESL0进行刻蚀以将其图案化为刻蚀阻挡层ESL。在刻蚀过程中，可以去除刻蚀阻挡材料层ESL0位于位线接触槽BLGR的槽底的部分，以形成覆盖位线接触槽BLGR的侧壁的刻蚀阻挡层ESL。如此，位于位线接触槽BLGR的底部的第一有源区Act1，其至少部分区域被刻蚀阻挡层ESL暴露。这样，在步骤S140中，可以对被刻蚀阻挡层ESL暴露的第一有源区Act1进行选择性刻蚀，以在位线接触槽BLGR的槽底形成凹坑BLPIT。

参见图10，在一些实施方式中，在对刻蚀阻挡材料层ESL0进行图案化操作过程中，还可以去除刻蚀阻挡材料层ESL0位于第一掩膜层MASK1表面的部分。

在本公开的一种实施方式中，可以通过干法刻蚀，对刻蚀阻挡材料层ESL0进行图案化操作。如此，可以有效地对刻蚀阻挡材料层ESL0位于第一掩膜层MASK1表面的部分以及位于位线接触槽BLGR的槽底的部分进行刻蚀，而不会对刻蚀阻挡材料层ESL0位于位线接触槽BLGR的侧壁的部分产生明显的损伤或者刻蚀。这样，刻蚀阻挡材料层ESL0的残留部分覆盖位线接触槽BLGR的侧壁，以作为本公开的刻蚀阻挡层ESL。

在步骤S140中，参见图11，可以以刻蚀阻挡层ESL为掩膜，对第一有源区Act1进行刻蚀，以在位线接触槽BLGR的槽底形成凹坑BLPIT。换言之，在位线接触槽BLGR内可以对被刻蚀阻挡层ESL暴露的半导体衬底BP进行选择性刻蚀，以使得未被刻蚀阻挡层ESL保护的部分形成凹坑BLPIT。参见图11，凹坑BLPIT至少部分位于第一有源区Act1。凹坑BLPIT的设置，使得第一有源区Act1的表面增大，进而提高了第一有源区Act1与位线引线BLL的接触面积，增大第一有源区Act1和位线引线BLL之间的电荷交换速度。这样，可以提高凹陷晶体管与位线结构BL之间的电荷传输速率，提高半导体结构的数据写入或者读取速度，进而提高半导体结构的性能。

在本公开的一些实施方式中，位线接触槽BLGR的深度为凹坑BLPIT的深度的3～4倍。如此，既可以尽量提高第一有源区Act1的表面积以改善半导体结构的性能，又可以避免凹坑BLPIT的深度太深而容易塌陷。

在本公开中，位线引线BLL沿字线结构WL的延伸方向上的尺寸为第一尺寸，凹坑BLPIT的深度为第二尺寸。在一些实施方式中，第二尺寸为第一尺寸的0.5～2倍，例如第二尺寸等于第一尺寸。示例性地，在本公开的一种实施方式中，第一尺寸和第二尺寸均为10nm。

在本公开中，第一有源区Act1被位线接触槽BLGR暴露的表面积，在未设置凹坑BLPIT时为第一面积，在设置凹坑BLPIT后为第二面积。换言之，在半导体衬底BP上形成位线接触槽BLGR时，第一有源区Act1被位线接触槽BLGR暴露的表面积为第一面积；在去除刻蚀阻挡层ESL后，第一有源区Act1被位线接触槽BLGR和凹坑BLPIT暴露的表面积为第二面积。

在一些实施方式中，第二面积为第一面积的2～4倍。如此，可以显著地提高位线引线BLL与第一有源区Act1的接触面积，进而显著地提升半导体结构的性能。

在本公开的一些实施方式中，在步骤S140中，可以采用第一刻蚀条件，对暴露的第一有源区Act1进行选择性刻蚀。进一步地，在第一刻蚀条件下，第一有源区Act1的刻蚀速率为刻蚀阻挡层ESL的刻蚀速率的10倍以上。进一步地，第一有源区Act1的刻蚀速率为刻蚀阻挡层ESL的刻蚀速率的10～20倍以上。

在本公开的一种实施方式中，第一刻蚀条件为，采用干法刻蚀对暴露的第一有源区Act1进行选择性刻蚀。在干法刻蚀过程中，刻蚀阻挡层ESL位于位线接触槽BLGR的侧壁而刻蚀速率很低，进而在第一有源区Act1和刻蚀阻挡层ESL之间形成较高的刻蚀选择比。

在本公开的一种实施方式中，第一刻蚀条件为，采用含有溴化氢的气体对第一有源区Act1进行刻蚀。

在步骤S150中，参见图12，可以去除刻蚀阻挡层ESL。如此，可以重新完整的暴露出位线接触槽BLGR，以便形成位线结构BL。可选地，可以采用第二刻蚀条件，对除刻蚀阻挡层ESL进行选择性刻蚀。进一步地，在第二刻蚀条件下，刻蚀阻挡层ESL的刻蚀速率为第一有源区Act1的刻蚀速率的30倍以上。进一步地，刻蚀阻挡层ESL的刻蚀速率为第一有源区Act1的刻蚀速率的30～50倍。

在本公开的一种实施方式中，第二刻蚀条件为，采用含有氧化剂的酸性刻蚀液对除刻蚀阻挡层ESL进行刻蚀。示例性地，在一种实施方式中，刻蚀液可以包含有硫酸和双氧水。

在步骤S160中，可以形成位线结构BL，位线结构BL的位线引线BLL填充满凹坑BLPIT。这样，可以提高位线引线BLL与凹陷晶体管的接触面积，提高数据写入或者数据读取速度，进而提高半导体结构的性能。

在一些实施方式中，形成位线结构BL的方法可以包括步骤S410～步骤S440。

步骤S410，如图15所示，形成多晶硅填充材料层BLL10，多晶硅填充材料层BLL10填充满位线接触槽BLGR和凹坑BLPIT；

步骤S420，如图16所示，依次形成覆盖多晶硅填充材料层BLL10的位线导电材料层BLL20和位线绝缘顶盖材料层BLL30；

步骤S430，如图18所示，对多晶硅填充材料层BLL10、位线导电材料层BLL20和位线绝缘顶盖材料层BLL30进行图案化操作，以形成位线引线BLL；位线引线BLL填充满凹坑BLPIT；

步骤S440，如图23所示，形成填充位线接触槽BLGR的绝缘填充层BLF和覆盖位线引线BLL的位线绝缘层BLD。

在一些实施方式中，在步骤S410中，如图13所示，可以先在基底的表面沉积多晶硅形成初始的多晶硅填充材料层BLL10，初始的多晶硅填充材料层BLL10填充满位线接触槽BLGR和凹坑BLPIT，并覆盖第一掩膜层MASK1。可以理解的是，在沉积之后，可以通过CMP(化学机械抛光)等平坦化工艺对初始的多晶硅填充材料层BLL10进行平坦化。参见图14，然后进行对初始的多晶硅填充材料层BLL10进行回刻(刻蚀)以暴露第一掩膜层MASK1；由于多晶硅和第一掩膜层MASK1的刻蚀速率不同，因此初始的多晶硅填充材料层BLL10可以被回刻至与衬底刻蚀定位层BPSI基本齐平，以形成所需的多晶硅填充材料层BLL10。然后，参见图15，可以去除第一掩膜层MASK1，以减小半导体结构的厚度。如此，多晶硅填充材料层BLL10和衬底刻蚀定位层BPSI基本齐平且相互嵌合。在本公开的一种实施方式中，多晶硅填充材料层BLL10和衬底刻蚀定位层BPSI的材料均为多晶硅，使得两者相互嵌合形成同一材料的膜层。

可选地，在步骤S410中，还可以对多晶硅填充材料层BLL10进行晶化，以消除多晶硅填充材料层BLL10中的缺陷，提高多晶硅填充材料层BLL10的电性稳定性和导电性能。可以理解的是，在对多晶硅填充材料层BLL10进行晶化处理过程中，采用多晶硅做材料的衬底刻蚀定位层BPSI也可以被晶化处理。

在步骤S420中，参见图16，可以在基底上依次形成位线导电材料层BLL20和位线绝缘顶盖材料层BLL30；位线导电材料层BLL20和位线绝缘顶盖材料层BLL30覆盖多晶硅填充材料层BLL10。

参见图16，可以通过沉积的方法形成位线导电材料层BLL20和位线绝缘顶盖材料层BLL30，位线导电材料层BLL20和位线绝缘顶盖材料层BLL30均为整面的材料层以完全覆盖多晶硅填充材料层BLL10以及多晶硅填充材料层BLL10之间的区域。在本公开的一种实施方式中，位线导电材料层BLL20覆盖多晶硅填充材料层BLL10和衬底刻蚀定位层BPSI；位线绝缘顶盖材料层BLL30覆盖位线导电材料层BLL20。

在本公开中，位线导电材料层BLL20可以包括一层导电材料层，也可以包括层叠的多层导电材料层。举例而言，在本公开的一种实施方式中，位线导电材料层BLL20包括位线第一导电材料层BLL210和位于位线第一导电材料层BLL210远离半导体衬底BP一侧的位线第二导电材料层BLL220，位线第一导电材料层BLL210和位线第二导电材料层BLL220的材料可以不同。进一步地，位线第一导电材料层BLL210的材料可以为氮化钛，位线第二导电材料层BLL220的材料可以为金属钨。

在本公开中，位线绝缘顶盖材料层BLL30可以包括一层无机绝缘材料层或者多层层叠的无机绝缘材料层。举例而言，在本公开的一种实施方式中，位线绝缘顶盖材料层BLL30可以为氮化硅层。

在步骤S430中，可以对多晶硅填充材料层BLL10、位线导电材料层BLL20和位线绝缘顶盖材料层BLL30进行图案化操作，以形成位线引线BLL；其中，位线引线BLL填充满凹坑BLPIT。

在本公开的一种实施方式中，步骤S430可以包括如下过程。参见图16，在位线绝缘顶盖材料层BLL30上形成第三掩膜层MASK3；如图17和图18所示，以第三掩膜层MASK3为掩膜，对多晶硅填充材料层BLL10、位线导电材料层BLL20和位线绝缘顶盖材料层BLL30进行图案化操作。

进一步地，可以先对位线绝缘顶盖材料层BLL30和位线第二导电材料层BLL220进行图案化操作，以分别形成位线绝缘顶盖层BLL3和位线第二导电层BLL22；然后以位线第二导电层BLL22和位线绝缘顶盖层BLL3为掩膜，对位线第一导电材料层BLL210和多晶硅填充材料层BLL10进行图案化操作，以分别形成位线第一导电层BLL21和多晶硅填充层BLL1。

可选地，参见图18，当多晶硅填充材料层BLL10和衬底刻蚀定位层BPSI的材料均为多晶硅时，衬底刻蚀定位层BPSI也可以为图案化操作。这样，在与位线接触槽BLGR交叠的部分，位线引线BLL可以包括依次层叠设置且图案化的多晶硅填充层BLL1、位线导电层BLL2和位线绝缘顶盖层BLL3。在不与位线接触槽BLGR交叠的部分，位线引线BLL可以包括依次层叠设置且图案化的衬底刻蚀定位层BPSI、位线导电层BLL2和位线绝缘顶盖层BLL3。

在步骤S440中，如图20和图23所示，可以先形成填充位线接触槽BLGR的绝缘填充层BLF，再形成覆盖位线引线BLL的位线绝缘层BLD。

在一些实施方式中，可以通过如下方法形成填充位线接触槽BLGR的绝缘填充层BLF：如图19所示，在基底的表面沉积绝缘填充材料，以形成覆盖整个基底的绝缘填充材料层BLF0；如图20所示，对绝缘填充材料层BLF0进行图案化操作，以形成绝缘填充层BLF，且绝缘填充层BLF可以仅填充满位线接触槽BLGR。当然的，在本公开的其他实施方式中，绝缘填充材料层BLF0图案化之后的部分残留膜层也可以作为绝缘填充层BLF之外的其他功能膜层而位于位线接触槽BLGR以外。

可选地，绝缘填充材料层BLF0可以包括一种填充材料，也可以包括多种不同的填充材料。举例而言，在本公开的一种实施方式中，绝缘填充材料层BLF0可以包括依次设置的绝缘第一填充材料层BLF10和绝缘第二填充材料层BLF20；绝缘第二填充材料层BLF20位于绝缘第一填充材料层BLF10远离半导体衬底BP的一侧。绝缘第一填充材料层BLF10和绝缘第二填充材料层BLF20在图案化之后，分别形成绝缘第一填充层BLF1和绝缘第二填充层BLF2。其中，绝缘第一填充层BLF1可以紧贴位线接触槽BLGR的侧壁和多晶硅填充层BLL1的侧壁。在一个位线接触槽BLGR内，绝缘第二填充层BLF2填充于绝缘第一填充层BLF1之间的间隙。进一步地，绝缘第一填充材料层BLF10的材料为氧化硅；绝缘第二填充材料层BLF20的材料为氮化硅。

再举例而言，在本公开的另一种实施方式中，绝缘填充材料层BLF0可以包括依次层叠设置于基底的氮化硅层(图19等中未示出)、绝缘第一填充材料层BLF10和绝缘第二填充材料层BLF20；氮化硅层覆盖基底的表面，包括但不限于位线引线BL的表面和位线接触槽的表面。在对绝缘填充材料层BLF0进行图案化时，可以对绝缘第一填充材料层BLF10和绝缘第二填充材料层BLF20进行图案化，而使得氮化硅层不被图案化。如此，在所形成的绝缘填充层BLF中，氮化硅层可以对位线引线的侧壁和顶面保持覆盖和保护。

在一些实施方式中，可以通过如下方法形成覆盖位线引线BLL的位线绝缘层BLD：如图21所示，在基底的表面形成位线第一绝缘材料层BLD10，位线第一绝缘材料层BLD10覆盖位线引线BLL。如图22所示，对位线第一绝缘材料层BLD10进行图案化操作以形成位线第一绝缘层BLD1，使得位线第一绝缘层BLD1仅覆盖位线引线BLL的侧壁。如图23所示，在基底的表面形成位线第二绝缘层BLD2。如此，位线第二绝缘层BLD2和位线第一绝缘层BLD1组成本公开的位线绝缘层BLD。其中，位线引线BLL的侧壁依次被位线第一绝缘层BLD1和位线第二绝缘层BLD2保护，位线引线BLL的顶部被位线第二绝缘层BLD2保护。参见图23，相邻位线结构BL之间的部分，也可以设置有位线绝缘层BLD。举例而言，位线第二绝缘层BLD2还可以覆盖在相邻位线结构BL之间。

在本公开的一种实施方式中，位线第二绝缘层BLD2保护的材料可以与位线绝缘顶盖层BLL3的材料相同，以使得位线绝缘顶盖层BLL3与位线第二绝缘层BLD2之间具有良好的结合，提高位线结构BL的绝缘效果。进一步地，位线第二绝缘层BLD2和位线绝缘顶盖层BLL3的材料均为氮化硅。

在本公开的一种实施方式中，位线第一绝缘层BLD1的材料为氧化硅。位线第二绝缘层BLD2的材料为氮化硅。

可以理解的是，位线绝缘层BLD还可以采用其他无机绝缘材料，或者具有其他膜层结构，本公开不做特殊的限定。

在步骤S170中，可以通过如下方法形成导电栓塞PLUG：

步骤S510，如图24所示，形成暴露第二有源区Act2的栓塞孔HOLE0；

步骤S520，如图25所示，在栓塞孔HOLE0中填充多晶硅以形成导电栓塞PLUG。

在步骤S510中，参见图24，可以对基底进行图案化操作，以形成暴露第二有源区Act2的栓塞孔HOLE0。其中，栓塞孔HOLE0与第一有源区Act1和位线结构BL均不交叠。

在步骤S520中，可以通过沉积的方法在栓塞孔HOLE0中填充多晶硅以形成导电栓塞PLUG。如此，导电栓塞PLUG可以作为与第二有源区Act2电连接的导电端子，以便与半导体结构的其他器件电连接。进一步地，参见图25，导电栓塞PLUG完全位于栓塞孔HOLE0内，其不填满栓塞孔HOLE0。换言之，导电栓塞PLUG的顶端面低于位线结构BL的顶端。

在本公开的一种实施方式中，导电栓塞PLUG用于与转接电极电连接，这些转接电极可以用于与其他功能器件电连接。当导电栓塞PLUG通过转接电极与作为功能器件的电容等电连接时，该半导体结构可以为一种存储装置。举例而言，在形成导电栓塞PLUG后，本公开的半导体结构的制备方法还包括：在导电栓塞PLUG远离半导体衬底BP的一侧形成转接电极层，转接电极层包括与各个导电栓塞PLUG一一对应的电连接的多个转接电极；在转接电极层远离半导体衬底BP的一侧形成器件层，器件层包括与各个转接电极一一对应电连接的多个功能器件。

在本公开的一种实施方式中，可以通过如下方法形成转接电极层。参见图26，可以在基底上形成电极材料层PAD0；电极材料层PAD0填充满栓塞孔HOLE0且与导电栓塞PLUG电连接，且覆盖位线结构BL。参见图27，可以对电极材料层PAD0进行图案化操作，以形成阵列分布的转接电极PAD。其中，一个转接电极PAD与一个导电栓塞PLUG电连接。参见图28，在转接电极PAD之间的间隙中，可以填充绝缘隔离材料以形成隔离材料层PAD1。进一步地，隔离材料层PAD1的材料可以为氮化硅。

需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的制备方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底具有有源区；所述有源区包括相互隔离的第一有源区和第二有源区；

在所述半导体衬底上形成位线接触槽，所述位线接触槽暴露所述第一有源区；

形成覆盖所述位线接触槽的侧壁的刻蚀阻挡层；所述刻蚀阻挡层在所述位线接触槽的槽底暴露所述第一有源区的部分区域；

以所述刻蚀阻挡层为掩膜，对所述半导体衬底进行刻蚀，以在所述位线接触槽的槽底形成凹坑；所述凹坑至少部分位于所述第一有源区；

去除所述刻蚀阻挡层；

形成位线结构，所述位线结构的位线引线填充满所述凹坑；

形成导电栓塞，所述导电栓塞与所述第二有源区电连接。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述半导体衬底上形成位线接触槽包括：

在所述半导体衬底上形成第一掩膜层；所述第一掩膜层覆盖所述第二有源区且暴露所述第一有源区；

以所述第一掩膜层为掩膜对所述半导体衬底进行图案化操作，以形成暴露所述第一有源区的位线接触槽。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，形成覆盖所述位线接触槽的侧壁的刻蚀阻挡层包括：

形成覆盖所述第一掩膜层的表面、所述位线接触槽的侧壁和所述位线接触槽的槽底的刻蚀阻挡材料层；所述刻蚀阻挡材料层在所述位线接触槽的槽底的部分与所述第一有源区至少部分交叠；

对所述刻蚀阻挡材料层进行图案化操作，以去除所述刻蚀阻挡材料层位于所述位线接触槽的槽底的部分，以形成覆盖所述位线接触槽的侧壁的刻蚀阻挡层。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述刻蚀阻挡材料层的材料为氮化钛。

5.根据权利要求4所述的半导体结构的制备方法，其特征在于，通过原子层沉积法形成所述刻蚀阻挡材料层。

6.根据权利要求4所述的半导体结构的制备方法，其特征在于，通过干法刻蚀，对所述刻蚀阻挡材料层进行图案化操作。

7.根据权利要求3所述的半导体结构的制备方法，其特征在于，以所述刻蚀阻挡层为掩膜，对所述第一有源区进行刻蚀包括：

采用第一刻蚀条件，对暴露的所述半导体衬底进行刻蚀；在所述第一刻蚀条件下，所述第一有源区的刻蚀速率为所述刻蚀阻挡层的刻蚀速率的10倍以上。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述第一刻蚀条件为，采用含有溴化氢的气体对所述第一有源区进行刻蚀。

9.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述半导体衬底填埋有字线结构；所述位线引线沿所述字线结构的延伸方向的尺寸为第一尺寸；所述凹坑的深度为第二尺寸；

其中，所述第二尺寸为所述第一尺寸的0.5～2倍。

10.根据权利要求7所述的半导体结构的制备方法，其特征在于，去除所述刻蚀阻挡层包括：

采用第二刻蚀条件，对所述刻蚀阻挡层进行刻蚀；在所述第二刻蚀条件下，所述刻蚀阻挡层的刻蚀速率为所述第一有源区的刻蚀速率的30倍以上。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述第二刻蚀条件为，采用含有氧化剂的酸性刻蚀液对所述刻蚀阻挡层进行刻蚀。

12.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述半导体衬底上形成位线接触槽时，所述第一有源区被所述位线接触槽暴露的表面积为第一面积；

在去除所述刻蚀阻挡层后，所述第一有源区被所述位线接触槽和所述凹坑暴露的表面积为第二面积；

所述第二面积为所述第一面积的2～4倍。

13.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成位线结构包括：

形成多晶硅填充材料层，所述多晶硅填充材料层填充满所述位线接触槽和所述凹坑；

依次形成覆盖所述多晶硅填充材料层的位线导电材料层和位线绝缘顶盖材料层；

对所述多晶硅填充材料层、所述位线导电材料层和位线绝缘顶盖材料层进行图案化操作，以形成位线引线；所述位线引线填充满所述凹坑；

形成填充所述位线接触槽的绝缘填充层和覆盖所述位线引线的位线绝缘层。

14.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成导电栓塞包括：

形成暴露第二有源区的栓塞孔；

在所述栓塞孔中填充多晶硅以形成所述导电栓塞。

15.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述半导体结构的制备方法还包括：

在所述导电栓塞远离所述半导体衬底的一侧形成转接电极层，所述转接电极层包括与各个导电栓塞一一对应的电连接的多个转接电极；

在所述转接电极层远离所述半导体衬底的一侧形成器件层，所述器件层包括与各个所述转接电极一一对应电连接的多个功能器件。

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