CN114334967A - 半导体结构及半导体结构的制作方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，提出了一种半导体结构及半导体结构的制作方法。半导体结构包括半导体基体、位线以及字线，半导体基体包括衬底和隔离结构，隔离结构位于衬底的上方，隔离结构用于隔离多个有源区；位线位于衬底内，位线与有源区相连接；字线与有源区相交，且字线环绕有源区。半导体基体上的单元配置尺寸较小，即半导体结构的尺寸进一步减小，且埋入式位线的控制能力更强，以此改善半导体结构的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
随着半导体制作工艺中集成度的不断增加，提升存储器的集成密度已成为一种趋势。
动态随机存取存储器(dynamic random access memory，DRAM)是一种半导体存储器，包含由多个存储单元构成的阵列区以及由控制电路构成的周边区。各存储单元包含一晶体管电连接至一电容器，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字线(word line,WL)与位线(bit line,BL)，可定位至每一存储单元以控制其数据的存取。
现有DRAM的技术中，主要以埋入式字线结构为主，其单元配置尺寸较大，控制能力有限。
发明内容
本发明提供一种半导体结构及半导体结构的制作方法，以改善半导体结构的性能。
根据本发明的第一个方面，提供了一种半导体结构，包括：
半导体基体，半导体基体包括衬底和隔离结构，隔离结构位于衬底的上方，隔离结构用于隔离多个有源区；
位线，位线位于衬底内，位线与有源区相连接；
字线，字线与有源区相交，且字线环绕有源区。
在本发明的一个实施例中，衬底为SOI衬底。
在本发明的一个实施例中，衬底包括：
第一半导体层；
氧化绝缘层，氧化绝缘层位于第一半导体层上，位线位于氧化绝缘层内；
第二半导体层，第二半导体层位于氧化绝缘层上；
其中，有源区包括第二半导体层。
在本发明的一个实施例中，位线的底端与氧化绝缘层相接触；和/或，位线的顶端不高于第二半导体层的下表面。
在本发明的一个实施例中，氧化绝缘层在第一方向上的厚度大于100nm，第一方向垂直于第一半导体层。
在本发明的一个实施例中，位线在第一方向上的厚度为40nm-70nm；和/或，位线在第二方向上的厚度为30nm-70nm，第一方向垂直于第二方向。
在本发明的一个实施例中，有源区包括：
漏极区域，漏极区域与位线相连接，漏极区域由外延生长工艺形成；
源区通道，源区通道位于漏极区域的上方；
源极区域，源极区域位于源区通道的上方。
在本发明的一个实施例中，半导体结构还包括：
栅氧化层，栅氧化层覆盖漏极区域的顶端、源区通道的侧壁以及源极区域的底端和侧壁；
其中，字线与源区通道相交，字线与源区通道之间设置有栅氧化层。
在本发明的一个实施例中，隔离结构包括：
第一绝缘介质层，第一绝缘介质层位于衬底上，且覆盖漏极区域的侧壁。
在本发明的一个实施例中，隔离结构还包括：
第二绝缘介质层，第二绝缘介质层位于第一绝缘介质层上，源区通道、源极区域以及字线均位于第二绝缘介质层内；
其中，第二绝缘介质层与源极区域的侧壁之间设置有栅氧化层。
在本发明的一个实施例中，漏极区域在第二方向上的厚度比位线在第二方向上的厚度大3nm-10nm；和/或，漏极区域在第二方向上的厚度大于源区通道在第二方向上的厚度，源极区域在第二方向上的厚度大于源区通道在第二方向上的厚度；
其中，第二方向平行于衬底。
在本发明的一个实施例中，在位线和字线空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线上，且与位线连接，一个交叠区域对应一个立式存储晶体管，立式存储晶体管在半导体基体上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
根据本发明的第二个方面，提供了一种半导体结构的制作方法，包括：
形成衬底；
在衬底内形成位线；
在位线上形成多个有源区，位线与有源区相连接；
在位线的上方形成字线，字线与有源区相交，且字线环绕有源区。
在本发明的一个实施例中，形成衬底，包括：
提供第一半导体层；
在第一半导体层上形成氧化绝缘层；
在氧化绝缘层上形成第二半导体层。
在本发明的一个实施例中，形成位线，包括：
在衬底上形成开口，开口的底面位于氧化绝缘层内；
在开口内形成位线；
其中，位线的顶端不高于第二半导体层的下表面。
在本发明的一个实施例中，形成有源区，包括：
在第二半导体层上形成第三半导体层，第三半导体层覆盖位线的上表面；
部分刻蚀第二半导体层和第三半导体层，剩余的第二半导体层和第三半导体层作为漏极区域；
在漏极区域上形成第四半导体层；
部分蚀刻第四半导体层，剩余的第四半导体层作为源区通道和源极区域，漏极区域、源区通道和源极区域作为有源区。
在本发明的一个实施例中，形成字线，包括：
在氧化绝缘层上形成第一绝缘介质层，并使第一绝缘介质层覆盖漏极区域的侧壁；
在第一绝缘介质层上形成栅氧化层，栅氧化层覆盖漏极区域的顶端、源区通道的侧壁以及源极区域的底端与侧壁；
在栅氧化层的表面形成导电材料层；
蚀刻字线所在区域之外的导电材料层，剩余的导电材料层作为字线；
在第一绝缘介质层上形成第二绝缘介质层，以使源区通道、源极区域以及字线均位于第二绝缘介质层内，第一绝缘介质层和第二绝缘介质层作为隔离结构。
在本发明的一个实施例中，第三半导体层为单晶硅，通过外延工艺基于第二半导体层生成单晶硅后，对单晶硅进行原位掺杂或离子注入以形成漏极区域；和/或，第四半导体层为单晶硅，通过外延工艺基于漏极区域生成单晶硅后，对单晶硅进行原位掺杂或离子注入以形成源区通道和源极区域。
本发明的半导体结构的位线位于衬底内，且与有源区相连接，而字线与有源区相交，且字线环绕有源区，由此可以使得半导体基体上的单元配置尺寸较小，即半导体结构的尺寸进一步减小，且埋入式位线的控制能力更强，以此改善半导体结构的性能。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的制作方法的流程示意图；
图2是根据一示例性实施方式示出的一种半导体结构的制造方法形成衬底和掩膜层的结构示意图；
图3是根据一示例性实施方式示出的一种半导体结构的制造方法形成开口的结构俯视图；
图4是图3中A-A处的剖面结构示意图；
图5是根据一示例性实施方式示出的一种半导体结构的制造方法形成位线的结构俯视图；
图6是图5中B-B处的剖面结构示意图；
图7是根据一示例性实施方式示出的一种半导体结构的制造方法形成第三半导体层的结构俯视图；
图8是图7中C-C处的剖面结构示意图；
图9是根据一示例性实施方式示出的一种半导体结构的制造方法形成漏极区域的结构俯视图；
图10是图9中D-D处的剖面结构示意图；
图11是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一绝缘介质层的结构俯视图；
图12是图11中E-E处的剖面结构示意图；
图13是根据一示例性实施方式示出的一种半导体结构的制造方法形成第四半导体层的结构俯视图；
图14是图13中F-F处的剖面结构示意图；
图15是根据一示例性实施方式示出的一种半导体结构的制造方法形成源区通道和源极区域的结构俯视图；
图16是图15中G-G处的剖面结构示意图；
图17是根据一示例性实施方式示出的一种半导体结构的制造方法形成第二绝缘介质层的结构俯视图；
图18是图17中H-H处的剖面结构示意图；
图19是根据一示例性实施方式示出的一种半导体结构的制造方法形成导电材料层的结构俯视图；
图20是图19中I-I处的剖面结构示意图；
图21是根据一示例性实施方式示出的一种半导体结构的制造方法形成字线的结构俯视图；
图22是图21中J-J处的剖面结构示意图；
图23是根据一示例性实施方式示出的一种半导体结构的制造方法形成第三绝缘介质层的结构俯视图；
图24是图23中K-K处的剖面结构示意图。
附图标记说明如下：
10、半导体基体；11、有源区；111、漏极区域；112、源区通道；113、源极区域；12、衬底；121、第一半导体层；122、氧化绝缘层；123、第二半导体层；13、隔离结构；131、第一绝缘介质层；132、栅氧化层；133、第二绝缘介质层；20、位线；21、位线隔离层；22、阻挡层；23、导电层；30、字线；
40、开口；41、第三半导体层；42、第四半导体层；44、导电材料层；45、氧化层；46、氮化层；47、光刻胶。
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
在对本发明的不同示例性实施方式的下面描述中，参照附图进行，附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
本发明的一个实施例提供了一种半导体结构的制作方法，请参考图1，半导体结构的制作方法包括：
S101，形成衬底12；
S103，在衬底12内形成位线20；
S105，在位线20上形成多个有源区11，位线20与有源区11相连接；
S107，在位线20的上方形成字线30，字线30与有源区11相交，且字线30环绕有源区11。
本发明一个实施例的半导体结构的制作方法通过在衬底12内形成埋入式位线20，并在位线20上方形成有源区11和字线30，其中，位线20与有源区11相连接，字线30与有源区11相交，省去了连接位线20与有源区11的位线接触孔，且衬底12上的单元配置尺寸较小，即半导体结构的尺寸可以进一步减小，且埋入式位线20的控制能力更强，以此改善半导体结构的性能。
需要说明的是，在位线20和字线30空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线20上，且与位线20连接，一个交叠区域对应一个立式存储晶体管，其中，立式存储晶体管包括有源区11。
相关技术中，一个存储晶体管在垂直于字线方向上的宽度尺寸为3F，在垂直于位线方向上的宽度尺寸为2F，一个存储晶体管的在衬底上需要为其配置的面积即为6F2(3F*2F，即3×2埋入式字线结构)，其中，F为最小特征尺寸，即基于当前的微影设备的解析度，能够获得的最小极限线宽尺寸和最小极限线距尺寸。其中，最小极限线宽尺寸和最小极限线距尺寸相等。即基于现有的微影设备的解析度，所制备出的存储晶体管的单位尺寸仅能够达到6F2，而无法继续缩减。
“单元配置尺寸”指的是：针对一个存储单元而言需要在衬底上为其配置的单元配置尺寸，具体包括：一个存储单元在衬底上实际需要占用的尺寸，以及该存储单元与相邻的存储单元之间所需要预留的间隔尺寸。例如是，N个存储晶体管在所述衬底上所占用的尺寸为M，那么一个存储晶体管在衬底上的单元配置尺寸即为N/M。基于竖直结构的立式存储晶体管而言，字线和所述位线空间相交并具有交叠区域，其中，一个交叠区域即对应一个立式存储晶体管。
本实施例中的制作得到的半导体结构，根据相关制备工艺能够形成具有最小特征尺寸F的位线20和字线30，以及使所形成的相邻位线20和相邻字线30之间的线间距也大于等于最小特征尺寸F，那么一个立式存储晶体管在垂直于位线方向上的宽度尺寸即为2F，在垂直于字线方向上的宽度尺寸也为2F，因此可相应的使立式存储晶体管的单元配置尺寸达到4F2(2F*2F，即2×2埋入式位线结构)。即，立式存储晶体管的单元配置尺寸大于等于最小特征尺寸的平方的4倍。相比于3×2埋入式字线结构，单元配置尺寸更小，即堆积密度更高。
在一个实施例中，衬底12为SOI衬底。
在一个实施例中，半导体结构的制作方法，还包括：形成隔离结构13，隔离结构13覆盖衬底12，且字线30与有源区11均位于隔离结构13内。
在一个实施例中，形成衬底12，包括：提供第一半导体层121；在第一半导体层121上形成氧化绝缘层122；在氧化绝缘层122上形成第二半导体层123。
具体的，第一半导体层121可以由含硅材料形成。第一半导体层121可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
氧化绝缘层122可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)等材料。
第二半导体层123可以由含硅材料形成。第二半导体层123可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
需要说明的是，第一半导体层121、氧化绝缘层122以及第二半导体层123形成了绝缘衬底硅(Silicon-On-Insulator，SOI)，而位线20设置在绝缘衬底硅内。
在一个实施例中，氧化绝缘层122的厚度大于100nm，第二半导体层123的厚度为18nm-22nm。
在一个实施例中，形成位线20，包括：在衬底12上形成开口40，开口40的底面位于氧化绝缘层122内；在开口40内形成位线20；其中，位线20的顶端不高于第二半导体层123的下表面，即位线20埋入到氧化绝缘层122内。
在一个实施例中，结合图2，在第一半导体层121、氧化绝缘层122以及第二半导体层123形成的绝缘衬底硅上覆盖掩膜层，并在掩膜层上形成掩膜图形，掩膜图形对应位线20所在区域(此处体现立体式空间，即以位线20所在平面为基础，上下对应空间均为位线20所在区域)，通过刻蚀掩膜图形所在区域以形成开口40，具体可参考图3和图4，最后在开口40内形成位线20，具体可参考图5和图6。
在一个实施例中，掩膜层包括氧化层45、氮化层46以及光刻胶47，结合图2，在第二半导体层123上形成氧化层45，在氧化层45上形成氮化层46，在氮化层46上形成光刻胶47，光刻刻蚀形成开口40，开口40未穿透氧化绝缘层122，开口40在氧化绝缘层122中深度为40nm-70nm，宽度为30nm-70nm。
需要说明的是，氧化绝缘层122、氧化层45、氮化层46以及光刻胶47可以通过采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。
在一个实施例中，位线20包括：位线隔离层21，位线隔离层21位于氧化绝缘层122内；阻挡层22，阻挡层22覆盖位线隔离层21的内表面；导电层23，导电层23设置在阻挡层22内，阻挡层22覆盖导电层23的上表面；其中，阻挡层22与有源区11相连接。
结合图5和图6，在开口40内形成位线隔离层21，位线隔离层21覆盖开口40的内表面，在开口40内形成阻挡层22，阻挡层22覆盖位线隔离层21的内表面，在开口40内填充导电层23，最后利用阻挡层22覆盖导电层23的上表面，其中，阻挡层22可以仅覆盖导电层23的上表面，即露出位线隔离层21的上表面，当然，阻挡层22可以完全覆盖导电层23和位线隔离层21的上表面。
具体的，位线隔离层21可以包括氮化硅(SiN)、氮碳化硅(SiCN)等材料。阻挡层22可以包括硅化钨(WSi)、氮化钛(TIN)、钛(TI)中的至少之一，导电层23可以包括钨(W)。
需要说明的是，位线隔离层21、阻挡层22以及导电层23的成型可以通过采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、等离子体渗氮(remote plasmanitridization，RPN)、热氧化工艺等成型，此处不作限定。
在一个实施例中，形成有源区11，包括：在位线20上形成漏极区域111；在漏极区域111上形成源区通道112；在源区通道112上形成源极区域113，即漏极区域111、源区通道112以及源极区域113沿竖直方向依次排布，形成立体式有源区11。
在一个实施例中，形成有源区11，包括：在第二半导体层123上形成第三半导体层41，第三半导体层41覆盖位线20的上表面；部分刻蚀第二半导体层123和第三半导体层41，剩余的第二半导体层123和第三半导体层41作为漏极区域111；在漏极区域111上形成第四半导体层42；部分蚀刻第四半导体层42，剩余的第四半导体层42作为源区通道112和源极区域113，漏极区域111、源区通道112和源极区域113作为有源区11。
具体的，在形成位线20后，去除覆盖在第二半导体层123上的掩膜层，在第二半导体层123上形成第三半导体层41，如图7和图8所示，第三半导体层41覆盖位线20，第二半导体层123和第三半导体层41可以是同一种材料。
利用掩膜层覆盖第三半导体层41，且在掩膜层上形成掩膜图形，掩膜图形对应漏极区域111所在区域，刻蚀掩膜图形之外的第二半导体层123和第三半导体层41，剩余的第二半导体层123和第三半导体层41作为多个间隔设置的漏极区域111，如图9和图10所示。在本实施例中，漏极区域111的宽度大于位线20的宽度，进一步地，漏极区域111的宽度大于位线20的宽度3nm-10nm。
在一个实施例中，第二半导体层123和第三半导体层41均可以为单晶硅，通过外延工艺(epitaxial growth，Epi)在第二半导体层123上生成第三半导体层41，即第二半导体层123和第三半导体层41形成了单晶硅后，对单晶硅进行原位掺杂或离子注入以形成漏极区域111。第二半导体层123可以通过外延工艺形成。
相应地，第四半导体层42可以为单晶硅，通过外延工艺基于漏极区域111生成单晶硅后，对单晶硅进行原位掺杂或离子注入以形成源区通道112和源极区域113。
在本实施例中，外延工艺可以是选择性外延工艺(Selective Epi)。
需要说明的是，漏极区域111、源区通道112以及源极区域113分别构成立式存储晶体管的漏极、沟道区和源极，漏极区域111、源区通道112以及源极区域113分别包括第一掺杂、第二掺杂和第三掺杂，第一掺杂和第三掺杂为第一导电类型掺杂，第二掺杂为与第一导电类型相反的第二导电类型掺杂。第一导电类型掺杂可以为P型且第二导电类型掺杂可以为N型，或第一导电类型掺杂可以为N型且第二导电类型掺杂可以为P型。源极区域113用于连接至存储元件(例如，存储电容器等)。
在一个实施例中，形成字线30，包括：在氧化绝缘层122上形成第一绝缘介质层131，并使第一绝缘介质层131覆盖漏极区域111的侧壁；在第一绝缘介质层131上形成栅氧化层132，栅氧化层132覆盖漏极区域111的顶端、源区通道112的侧壁以及源极区域113的底端与侧壁；在栅氧化层132的表面形成导电材料层44；蚀刻字线30所在区域之外的导电材料层44，剩余的导电材料层44作为字线30；在第一绝缘介质层131上形成第二绝缘介质层133，以使源区通道112、源极区域113以及字线30均位于第二绝缘介质层133内，第一绝缘介质层131和第二绝缘介质层133作为隔离结构13。
在图9和图10的基础上，即形成漏极区域111之后，在氧化绝缘层122上形成第一绝缘介质层131，并使第一绝缘介质层131覆盖漏极区域111的侧壁，如图11和图12所示。
在图11和图12的基础上，在漏极区域111上形成第四半导体层42，如图13和图14所示，通过选择性刻蚀第四半导体层42，以形成源区通道112以及源极区域113，源区通道112的宽度小于漏极区域111的宽度，且源区通道112的宽度也小于源极区域113的宽度，如图15和图16所示。
在图15和图16的基础上，形成如图17和图18所示的栅氧化层132，栅氧化层132覆盖第一绝缘介质层131、漏极区域111的顶端、源区通道112的侧壁以及源极区域113的底端、侧壁和顶端。
在图17和图18的基础上，利用导电材料层44填充有源区11之间的空间，即形成如图19和图20的结构，在导电材料层44和有源区11上方形成掩膜层，并在掩膜层上形成掩膜图形，掩膜图形与字线30所在区域相对应，通过刻蚀掩膜图形之外的区域，从而形成了如图21和图22所示的字线30。
最终在图21和图22的基础上，形成如图23和图24所示的第二绝缘介质层133，第二绝缘介质层133的顶端具有使源极区域113连接存储元件(例如，存储电容器等)的孔。其中，第二绝缘介质层133覆盖源极区域113顶端的部分。
需要说明的是，在形成第二绝缘介质层133时，需要将位于第一绝缘介质层131上的栅氧化层132去除，以此使得第二绝缘介质层133形成于第一绝缘介质层131上，而栅氧化层132仅包覆有源区11。
具体的，导电材料层44可以包括钨(W)，第一绝缘介质层131、栅氧化层132以及第二绝缘介质层133可以均为绝缘材料，例如，二氧化硅(SiO2)、碳氧化硅(SiOC)、氮化硅(SiN)、氮碳化硅(SiCN)等，此处不作限定。
需要说明的是，第一绝缘介质层131、栅氧化层132以及第二绝缘介质层133可以通过采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、等离子体渗氮、热氧化工艺、原位水汽生成(In-Situ Steam Generation，ISSG)工艺、旋涂介电层(spin ondielectric，SOD)工艺等成型，此处不作限定。
需要注意的是，抛光(Chemical Mechanical Polishing，CMP)工艺作为常用工艺，可以配合半导体结构的形成，例如，在形成第三半导体层41后可以采用抛光工艺进行研磨打平，相应的，第一绝缘介质层131、栅氧化层132以及第二绝缘介质层133的成型过程中也可以配合抛光工艺进行研磨打平，此处不作限定，可以根据具体需要进行选择。
本发明的一个实施例提供了一种半导体结构，请参考图23和图24，半导体结构包括：半导体基体10，半导体基体10包括衬底12和隔离结构13，隔离结构13位于衬底12的上方，隔离结构13用于隔离有源区11；位线20，位线20位于衬底12内，位线20与有源区11相连接；字线30，字线30位于隔离结构13上，字线30与有源区11相交，且字线30环绕有源区11。
本发明一个实施例的半导体结构的位线20位于衬底12内，且与有源区11相连接，而字线30与有源区11相交，且字线30环绕有源区11，由此可以使得半导体基体10上的单元配置尺寸较小，即半导体结构的尺寸进一步减小，且埋入式位线20的控制能力更强，以此改善半导体结构的性能。
在一个实施例中，如图24所示，位线20包括：位线隔离层21，位线隔离层21位于衬底12内；阻挡层22，阻挡层22覆盖位线隔离层21的内表面；导电层23，导电层23设置在阻挡层22内，阻挡层22覆盖导电层23的上表面；其中，阻挡层22与有源区11相连接。
在一个实施例中，位线20和字线30均为多个，位线20沿第一预设方向延伸，字线30沿第二预设方向延伸，第一预设方向和第二预设方向可以相垂直。
在一个实施例中，衬底12为SOI衬底，即位线20位于SOI衬底内。
在一个实施例中，有源区11的部分由SOI衬底形成，或者有源区11均不包括SOI衬底。
在一个实施例中，衬底12包括：第一半导体层121；氧化绝缘层122，氧化绝缘层122位于第一半导体层121上，位线20位于氧化绝缘层122内；第二半导体层123，第二半导体层123位于氧化绝缘层122上，隔离结构13位于氧化绝缘层122上，且覆盖第二半导体层123；其中，有源区11包括第二半导体层123。
需要说明的是，第一半导体层121、氧化绝缘层122以及第二半导体层123形成了绝缘衬底硅(Silicon-On-Insulator，SOI)，即位线20设置在绝缘衬底硅内，在半导体结构的制作过程中，第二半导体层123的部分会被去除，最终剩余的部分作为有源区11。
在一个实施例中，衬底12包括第一半导体层121和氧化绝缘层122，即在半导体结构的制作过程中，第二半导体层123均会被去除。
在一个实施例中，位线20的底端与氧化绝缘层122相接触，即位线20位于氧化绝缘层122内，以此保证位线20的可靠隔离。
在一个实施例中，位线20的顶端不高于第二半导体层123的下表面，即位线20的顶端可以与氧化绝缘层122的上表面相平齐，或者位线20的顶端可以位于氧化绝缘层122上表面的下方。
在一个实施例中，氧化绝缘层122在第一方向上的厚度大于100nm，第一方向垂直于第一半导体层121。
在一个实施例中，位线20在第一方向上的厚度为40nm-70nm。
在一个实施例中，位线20在第二方向上的厚度为30nm-70nm，第一方向垂直于第二方向。
需要说明的是，第一方向可以理解为竖直方向，而第二方向可以理解为水平方向，且结合图24可以进一步解释为，第二方向为平行于半导体结构的纵向截面的水平方向。
在一个实施例中，如图24所示，有源区11包括：漏极区域111，漏极区域111与位线20相连接，漏极区域111由外延生长工艺形成；源区通道112，源区通道112位于漏极区域111的上方；源极区域113，源极区域113位于源区通道112的上方；其中，漏极区域111的部分由衬底12形成。
具体的，有源区11包括漏极区域111、源区通道112以及源极区域113，且漏极区域111、源区通道112以及源极区域113分别构成立式存储晶体管的漏极、沟道区和源极。漏极区域111、源区通道112以及源极区域113沿着高度方向竖直排布，漏极区域111位于位线20的上方，且连接位线20，即省去了连接位线20的位线接触孔，并且立式存储晶体管在衬底12上的单元配置尺寸较小(例如，单元配置尺寸能够达到4F2)，因此可相应的使存储器的尺寸进一步减小。
在一个实施例中，漏极区域111在第二方向上的厚度比位线20在第二方向上的厚度大。在本实施例中，漏极区域111在第二方向上的厚度比位线20在第二方向上的厚度大3nm-10nm。
在一个实施例中，漏极区域111在第二方向上的厚度大于源区通道112在第二方向上的厚度，源极区域113在第二方向上的厚度大于源区通道112在第二方向上的厚度，而字线30与源区通道112相交，即从空间概念上来看，字线30位于漏极区域111和源极区域113之间，且字线30在第二方向上的厚度可以不会由于源区通道112的存在而变大。
需要说明的是，每个字线30与多个有源区11相交，此处的相交是指空间关系上的交叉，并不特指二者相接触。
在一个实施例中，有源区11和字线30均位于隔离结构13内。
在一个实施例中，如图24所示，半导体结构还包括：栅氧化层132，栅氧化层132位于漏极区域111上，栅氧化层132且覆盖漏极区域111的顶端、源区通道112的侧壁以及源极区域113的底端和侧壁；其中，字线30与源区通道112之间设置有栅氧化层132。有源区11与字线30之间通过栅氧化层132进行隔离，栅氧化层132可以为氧化层，即栅氧化层132形成了环形栅氧化层，以此将有源区11与字线30进行隔离。
在一个实施例中，如图24所示，隔离结构13包括：第一绝缘介质层131，第一绝缘介质层131位于衬底12上，且覆盖漏极区域111的侧壁，即将漏极区域111包覆在第一绝缘介质层131内。
在一个实施例中，如图24所示，隔离结构13还包括：第二绝缘介质层133，第二绝缘介质层133位于第一绝缘介质层131上，源区通道112、源极区域113以及字线30均位于第二绝缘介质层133内；其中，第二绝缘介质层133与源极区域113的侧壁之间设置有栅氧化层132。第二绝缘介质层133实现了相邻两个字线30的隔离，即将字线30和有源区11埋入到了隔离结构13内。
需要说明的是，源极区域113的顶端用于连接存储元件(例如，存储电容器等)，因此，第二绝缘介质层133可以部分覆盖源极区域113的顶端，或者第二绝缘介质层133可以完全不覆盖第二绝缘介质层133的顶端。
在一个实施例中，在位线20和字线30空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线20上，且与位线20连接，一个交叠区域对应一个立式存储晶体管，立式存储晶体管在半导体基体10上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
在一个实施例中，在位线20和字线30空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线20上，且与位线20连接，一个立式存储晶体管垂直于位线20方向上的宽度尺寸D1为最小特征尺寸的2倍，在垂直于字线30方向上的宽度尺寸D2为最小特征尺寸的2倍。
需要说明的是，位线20和字线30形成有最小特征尺寸F，相邻位线20和相邻字线30之间的线间距也大于等于最小特征尺寸F，一个立式存储晶体管在垂直于位线方向上的宽度尺寸即为2F，在垂直于字线方向上的宽度尺寸也为2F，因此可相应的使所述立式存储晶体管的单元配置尺寸达到4F2(2F*2F，即2×2埋入式位线结构)。即，立式存储晶体管的单元配置尺寸大于等于最小特征尺寸的平方的4倍。相比于3×2埋入式字线结构，单元配置尺寸更小，即堆积密度更高。
在一个实施例中，半导体结构可由上述半导体结构的制作方法得到。
需要说明的是，半导体结构包括的各个结构层的材料可以参考半导体结构的制作方法所给出的材料，此处不作赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由前面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。
Claims (18)
1.一种半导体结构，其特征在于，包括：
半导体基体(10)，所述半导体基体(10)包括衬底(12)和隔离结构(13)，所述隔离结构(13)位于所述衬底(12)的上方，所述隔离结构(13)用于隔离多个有源区(11)；
位线(20)，所述位线(20)位于所述衬底(12)内，所述位线(20)与所述有源区(11)相连接；
字线(30)，所述字线(30)与所述有源区(11)相交，且所述字线(30)环绕所述有源区(11)。
2.根据权利要求1所述的半导体结构，其特征在于，所述衬底(12)为SOI衬底。
3.根据权利要求2所述的半导体结构，其特征在于，所述衬底(12)包括：
第一半导体层(121)；
氧化绝缘层(122)，所述氧化绝缘层(122)位于所述第一半导体层(121)上，所述位线(20)位于所述氧化绝缘层(122)内；
第二半导体层(123)，所述第二半导体层(123)位于所述氧化绝缘层(122)上；
其中，所述有源区(11)包括所述第二半导体层(123)。
4.根据权利要求3所述的半导体结构，其特征在于，所述位线(20)的底端与所述氧化绝缘层(122)相接触；和/或，所述位线(20)的顶端不高于所述第二半导体层(123)的下表面。
5.根据权利要求3所述的半导体结构，其特征在于，所述氧化绝缘层(122)在第一方向上的厚度大于100nm，所述第一方向垂直于所述第一半导体层(121)。
6.根据权利要求5所述的半导体结构，其特征在于，所述位线(20)在所述第一方向上的厚度为40nm-70nm；和/或，所述位线(20)在第二方向上的厚度为30nm-70nm，所述第一方向垂直于所述第二方向。
7.根据权利要求1至6中任一项所述的半导体结构，其特征在于，所述有源区(11)包括：
漏极区域(111)，所述漏极区域(111)与所述位线(20)相连接，所述漏极区域(111)由外延生长工艺形成；
源区通道(112)，所述源区通道(112)位于所述漏极区域(111)的上方；
源极区域(113)，所述源极区域(113)位于所述源区通道(112)的上方。
8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：
栅氧化层(132)，所述栅氧化层(132)覆盖所述漏极区域(111)的顶端、所述源区通道(112)的侧壁以及所述源极区域(113)的底端和侧壁；
其中，所述字线(30)与所述源区通道(112)相交，所述字线(30)与所述源区通道(112)之间设置有所述栅氧化层(132)。
9.根据权利要求8所述的半导体结构，其特征在于，所述隔离结构(13)包括：
第一绝缘介质层(131)，所述第一绝缘介质层(131)位于所述衬底(12)上，且覆盖所述漏极区域(111)的侧壁。
10.根据权利要求9所述的半导体结构，其特征在于，所述隔离结构(13)还包括：
第二绝缘介质层(133)，所述第二绝缘介质层(133)位于所述第一绝缘介质层(131)上，所述源区通道(112)、所述源极区域(113)以及所述字线(30)均位于所述第二绝缘介质层(133)内；
其中，所述第二绝缘介质层(133)与所述源极区域(113)的侧壁之间设置有所述栅氧化层(132)。
11.根据权利要求7所述的半导体结构，其特征在于，所述漏极区域(111)在第二方向上的厚度比所述位线(20)在所述第二方向上的厚度大3nm-10nm；和/或，所述漏极区域(111)在第二方向上的厚度大于所述源区通道(112)在所述第二方向上的厚度，所述源极区域(113)在第二方向上的厚度大于所述源区通道(112)在所述第二方向上的厚度；
其中，所述第二方向平行于所述衬底(12)。
12.根据权利要求1所述的半导体结构，其特征在于，在所述位线(20)和所述字线(30)空间相交的交叠区域形成立式存储晶体管，所述立式存储晶体管位于所述位线(20)上，且与所述位线(20)连接，一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述半导体基体(10)上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
13.一种半导体结构的制作方法，其特征在于，包括：
形成衬底(12)；
在所述衬底(12)内形成位线(20)；
在所述位线(20)上形成多个有源区(11)，所述位线(20)与所述有源区(11)相连接；
在所述位线(20)的上方形成字线(30)，所述字线(30)与所述有源区(11)相交，且所述字线(30)环绕所述有源区(11)。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，形成所述衬底(12)，包括：
提供第一半导体层(121)；
在所述第一半导体层(121)上形成氧化绝缘层(122)；
在所述氧化绝缘层(122)上形成第二半导体层(123)。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于，形成所述位线(20)，包括：
在所述衬底(12)上形成开口(40)，所述开口(40)的底面位于所述氧化绝缘层(122)内；
在所述开口(40)内形成所述位线(20)；
其中，所述位线(20)的顶端不高于所述第二半导体层(123)的下表面。
16.根据权利要求14或15所述的半导体结构的制作方法，其特征在于，形成所述有源区(11)，包括：
在所述第二半导体层(123)上形成第三半导体层(41)，所述第三半导体层(41)覆盖所述位线(20)的上表面；
部分刻蚀所述第二半导体层(123)和所述第三半导体层(41)，剩余的所述第二半导体层(123)和所述第三半导体层(41)作为漏极区域(111)；
在所述漏极区域(111)上形成第四半导体层(42)；
部分蚀刻所述第四半导体层(42)，剩余的所述第四半导体层(42)作为源区通道(112)和源极区域(113)，所述漏极区域(111)、所述源区通道(112)和所述源极区域(113)作为所述有源区(11)。
17.根据权利要求16所述的半导体结构的制作方法，其特征在于，形成所述字线(30)，包括：
在所述氧化绝缘层(122)上形成第一绝缘介质层(131)，并使所述第一绝缘介质层(131)覆盖所述漏极区域(111)的侧壁；
在所述第一绝缘介质层(131)上形成栅氧化层(132)，所述栅氧化层(132)覆盖所述漏极区域(111)的顶端、所述源区通道(112)的侧壁以及所述源极区域(113)的底端与侧壁；
在所述栅氧化层(132)的表面形成导电材料层(44)；
蚀刻所述字线(30)所在区域之外的导电材料层(44)，剩余的所述导电材料层(44)作为所述字线(30)；
在所述第一绝缘介质层(131)上形成第二绝缘介质层(133)，以使所述源区通道(112)、所述源极区域(113)以及所述字线(30)均位于所述第二绝缘介质层(133)内，所述第一绝缘介质层(131)和所述第二绝缘介质层(133)作为隔离结构(13)。
18.根据权利要求16所述的半导体结构的制作方法，其特征在于，所述第三半导体层(41)为单晶硅，通过外延工艺基于所述第二半导体层(123)生成单晶硅后，对所述单晶硅进行原位掺杂或离子注入以形成所述漏极区域(111)；和/或，所述第四半导体层(42)为单晶硅，通过外延工艺基于所述漏极区域(111)生成单晶硅后，对所述单晶硅进行原位掺杂或离子注入以形成所述源区通道(112)和源极区域(113)。
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