CN108878424B - 一种采用埋入式位线的晶体管结构及其制造方法 - Google Patents
一种采用埋入式位线的晶体管结构及其制造方法 Download PDFInfo
- Publication number
- CN108878424B CN108878424B CN201810662858.2A CN201810662858A CN108878424B CN 108878424 B CN108878424 B CN 108878424B CN 201810662858 A CN201810662858 A CN 201810662858A CN 108878424 B CN108878424 B CN 108878424B
- Authority
- CN
- China
- Prior art keywords
- bit line
- word line
- groove
- buried
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 81
- 238000002955 isolation Methods 0.000 claims description 35
- 239000011810 insulating material Substances 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000002349 favourable effect Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种采用埋入式位线的晶体管结构及其制造方法，该晶体管结构包括衬底、隔离结构、漏极沉入凹槽、第一字线沟槽、第二字线沟槽、埋入式字线、位线沟槽及埋入式位线。本发明的制造方法通过形成漏极沉入凹槽改变晶体管的结构，使得晶体管具有埋入式的位线，晶体管中形成的漏极沉入凹槽增加了源极及漏极的节点接触的面积，并有利于字线的蚀刻，减少沟道漏电。本发明的采用埋入式位线的晶体管结构可以应用在不同形状的有源区，并可以应用在不同的电学电路。
Description
技术领域
本发明属于半导体集成电路领域，涉及一种采用埋入式位线的晶体管结构及其制造方法。
背景技术
半导体存储器(semi-conductor memory)是一种以半导体电路作为存储媒体的存储器，内存储器就是由称为存储器芯片的半导体集成电路组成。半导体存储器按其功能可分为：随机存取存储器(简称RAM)和只读存储器(只读ROM)。具有体积小、存储速度快、存储密度高、与逻辑电路接口容易的优点。RAM包括DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)，当关机或断电时，其中的信息都会随之丢失。DRAM主要用于主存(内存的主体部分)，SRAM主要用于高速缓存存储器。ROM主要用于BIOS存储器。半导体存储器按其制造工艺可分为：双极晶体管存储器和MOS晶体管存储器。
DRAM是半导体存储器三大主流产品(DRAM，NAND Flash，NOR Flash)之一。DRAM：动态随机存储器(Dynamic RAM)，“动态”两字指的是每隔一段时间，要刷新充电一次，否则内部的数据即会消失。这是因为DRAM的基本单元是一个晶体管加一个电容，并用电容有无电荷来表示数字信息0和1，电容漏电很快，为防止电容漏电而导致读取信息出错，需要周期性地给DRAM的电容充电，故DRAM速度比SRAM慢。另一方面，这种简单的存储模式也使得DRAM的集成度远高于SRAM，一个DRAM存储单元仅需一个晶体管和一个小电容，而每个SRAM单元需要四到六个晶体管和其他零件，故DRAM在高密度(大容量)以及价格方面均比SRAM有优势。SRAM多用于对性能要求极高的地方(如CPU的一级二级缓冲)，而DRAM则主要用于计算机的内存条等领域。
图1显示为现有技术中DRAM的单个有源区101、字线102与位线103的一种平面布局，图2显示为图1所示结构在A0平面上的截面图，图3显示为图1所示结构在B0平面上的截面图，其中，图2及图3中还示出了位于有源区101与字线102之间的衬垫氧化层104以及位于字线102与位线103之间的绝缘层105，图3中进一步示出了隔离有源区101的隔离结构106。
随着半导体存储器件变得高度集成，单位单元在半导体衬底上的面积会相应地逐渐缩小，这样使得节点接触(Node Contact)的面积也相应的减少。
因此，如何提供一种新的晶体管结构及其制造方法，以增加节点接触面积，提高晶体管的电学性能，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种采用埋入式位线的晶体管结构及其制造方法，用于解决现有技术中因为器件的高度集成化，节点接触面积减少，导致器件性能下降的问题。
为实现上述目的及其他相关目的，本发明提供一种采用埋入式位线的晶体管结构的制造方法，包括以下步骤：
S1：提供一衬底，所述衬底中设有隔离结构，所述隔离结构在所述衬底中界定出多个有源区；
S2：形成漏极沉入凹槽于所述有源区中，并填充绝缘材料于所述漏极沉入凹槽中，所述漏极沉入凹槽交迭于所述有源区中段，且由所述衬底的顶面，所述漏极沉入凹槽的底面相对较浅于所述隔离结构的底面；
S3：形成第一字线沟槽与第二字线沟槽于所述衬底中，并形成埋入式字线在所述第一字线沟槽及所述第二字线沟槽中，由所述衬底的顶面，所述第一字线沟槽与所述第二字线沟槽的底面皆相对较浅于所述隔离结构的底面并相对较深于所述漏极沉入凹槽底面，所述第一字线沟槽与所述第二字线沟槽皆穿过所述有源区，藉由所述第一字线沟槽及所述第二字线沟槽间隔，所述有源区包含第一源极区域、漏极区域与第二源极区域，所述漏极区域位于所述第一源极区域与所述第二源极区域之间；
S4：形成位线沟槽于所述衬底中，并形成埋入式位线于所述位线沟槽中，所述位线沟槽穿过所述漏极沉入凹槽，且所述位线沟槽穿过所述漏极沉入凹槽的部分暴露出所述漏极区域顶面，所述埋入式位线的金属顶面低于所述衬底的顶面，所述衬底的顶面包含所述第一源极区域的上表面与所述第二源极区域的上表面，且所述衬底的顶面在同一有源区中且所述第一源极区域与所述第二源极区域之间的区域是绝缘掩埋；
可选地，形成所述位线沟槽时，以所述衬底作为蚀刻终止层。
可选地，形成所述埋入式位线包括以下步骤：
S4-1：填充位线导电材料于所述位线沟槽中；
S4-2：回刻蚀所述位线导电材料至所述位线导电材料的顶面低于所述衬底的顶面；
S4-3：填充绝缘材料层于所述位线沟槽中剩余的空间。
可选地，填充所述绝缘材料层之前更包括形成位线绝缘保护层于所述埋入式位线顶面的步骤，所述位线绝缘保护层与所述绝缘材料层的材质不同。
可选地，所述位线绝缘保护层的材质选用氮化硅，所述绝缘材料层的材质选用二氧化硅。
可选地，所述埋入式字线的顶面低于所述漏极沉入凹槽的底面。
可选地，形成所述埋入式字线包括以下步骤：
S3-1：形成衬垫氧化层在所述第一字线沟槽及所述第二字线沟槽的底部及侧壁；
S3-2：填充字线导电材料于所述第一字线沟槽及所述第二字线沟槽中；
S3-3：回刻蚀所述字线导电材料至所述字线导电材料的顶面低于所述漏极沉入凹槽的底面；
S3-4：填充绝缘材质于所述第一字线沟槽及所述第二字线沟槽中剩余的空间。
可选地，所述位线沟槽同时穿过多个所述漏极沉入凹槽。
可选地，在所述晶体管结构的平面布局中，所述有源区、所述埋入式字线及所述埋入式位线均包含直线型、折线型及波浪型中的任意一种。
可选地，所述第一字线沟槽与所述第二字线沟槽分别与所述漏极沉入凹槽的两端相连或相交叠。
本发明还提供一种采用埋入式位线的晶体管结构，包括：
衬底；
隔离结构，形成于所述衬底中，所述隔离结构在所述衬底中界定出多个有源区；
漏极沉入凹槽，形成于所述有源区中，所述漏极沉入凹槽交迭于所述有源区中段，且由所述衬底的顶面，所述漏极沉入凹槽的底面相对较浅于所述隔离结构的底面；
第一字线沟槽与第二字线沟槽，皆形成于所述衬底中，由所述衬底的顶面，所述第一字线沟槽与所述第二字线沟槽的底面皆相对较浅于所述隔离结构的底面并相对较深于所述漏极沉入凹槽底面，所述第一字线沟槽与所述第二字线沟槽皆穿过所述有源区，藉由所述第一字线沟槽及所述第二字线沟槽间隔，所述有源区包含第一源极区域、漏极区域与第二源极区域，所述漏极区域位于所述第一源极区域与所述第二源极区域之间；
埋入式字线，形成于所述第一字线沟槽及所述第二字线沟槽中；
位线沟槽，形成于所述衬底中，所述位线沟槽穿过所述漏极沉入凹槽，且所述位线沟槽穿过所述漏极沉入凹槽的部分暴露出所述漏极区域顶面；及
埋入式位线，形成于所述位线沟槽中，所述埋入式位线的金属顶面低于所述衬底的顶面，所述衬底的顶面包含所述第一源极区域的上表面与所述第二源极区域的上表面，且所述衬底的顶面在同一有源区中且所述第一源极区域与所述第二源极区域之间的区域是绝缘掩埋。
可选地，所述晶体管结构更包括位线绝缘保护层，所述位线绝缘保护层形成于所述埋入式位线顶面。
可选地，所述第一字线沟槽与所述第二字线沟槽中皆形成有衬垫氧化层，所述衬垫氧化层包围所述埋入式字线的底面及侧壁。
可选地，所述埋入式字线的顶面低于所述埋入式位线的底面。
可选地，所述位线沟槽同时穿过多个所述漏极沉入凹槽。
可选地，在所述晶体管结构的平面布局中，所述有源区、所述埋入式字线及所述埋入式位线均包含直线型、折线型及波浪型中的任意一种。
可选地，所述第一字线沟槽与所述第二字线沟槽分别与所述漏极沉入凹槽的两端相连或相交叠。
如上所述，本发明的采用埋入式位线的晶体管结构及其制造方法，具有以下有益效果：本发明的采用埋入式位线的晶体管结构的制造方法通过形成漏极沉入凹槽改变晶体管的结构，使得晶体管具有埋入式的位线，晶体管中形成的漏极沉入凹槽增加了源极(Source)及漏极(Drain)的节点接触的面积，并有利于字线的蚀刻，减少沟道漏电。本发明的采用埋入式位线的晶体管结构可以应用在不同形状的有源区，并可以应用在不同的电学电路。
附图说明
图1显示为现有技术中DRAM的单个有源区101、字线102与位线103的一种平面布局。
图2显示为图1所示结构在A0平面上的截面图。
图3显示为图1所示结构在B0平面上的截面图
图4显示为本发明的采用埋入式位线的晶体管结构的制造方法提供的衬底中单个有源区的俯视图。
图5显示为衬底在图4所示A1平面的截面图。
图6显示为衬底在图4所示A2平面的截面图。
图7显示为衬底在图4所示A3平面的截面图。
图8显示为衬底在图4所示B1平面的截面图。
图9显示为本发明中单个有源区与漏极沉入凹槽的平面布局。
图10a显示为本发明形成漏极沉入凹槽之后所得到的结构在图9所示A1平面的截面图。
图10b显示为填充绝缘材料于漏极沉入凹槽中之后所得到的结构在图9所示A1平面的截面图。
图11a显示为本发明形成漏极沉入凹槽之后所得到的结构在图9所示A2平面的截面图。
图11b显示为本发明填充绝缘材料于漏极沉入凹槽中之后所得到的结构在图9所示A2平面的截面图。
图12a显示为本发明形成漏极沉入凹槽之后所得到的结构在图9所示A3平面的截面图。
图12b显示为本发明填充绝缘材料于漏极沉入凹槽中之后所得到的结构在图9所示A3平面的截面图。
图13a显示为本发明形成漏极沉入凹槽之后所得到的结构在图9所示B1平面的截面图。
图13b显示为本发明填充绝缘材料于漏极沉入凹槽中之后所得到的结构在图9所示B1平面的截面图。
图14显示为本发明中单个有源区、漏极沉入凹槽、第一字线沟槽、第二字线沟槽、埋入式字线的平面布局。
图15显示为本发明形成第一字线沟槽与第二字线沟槽于衬底中，并形成埋入式字线在第一字线沟槽及第二字线沟槽中之后所得到的结构在图14所示A1平面的截面图。
图16显示为本发明形成第一字线沟槽与第二字线沟槽于衬底中，并形成埋入式字线在第一字线沟槽及第二字线沟槽中之后所得到的结构在图14所示A2平面的截面图。
图17显示为本发明形成第一字线沟槽与第二字线沟槽于衬底中，并形成埋入式字线在第一字线沟槽及第二字线沟槽中之后所得到的结构在图14所示A3平面的截面图。
图18显示为本发明形成第一字线沟槽与第二字线沟槽于衬底中，并形成埋入式字线在第一字线沟槽及第二字线沟槽中之后所得到的结构在图14所示B1平面的截面图。
图19显示为本发明中单个有源区、漏极沉入凹槽、第一字线沟槽、第二字线沟槽、埋入式字线、位线沟槽、埋入式位线的平面布局。
图20a显示为本发明形成位线沟槽于衬底中之后所得到的结构在图19所示A1平面的截面图。
图20b显示为本发明形成埋入式位线于所述位线沟槽中之后所得到的结构在图19所示A1平面的截面图。
图21a显示为本发明形成位线沟槽于衬底中之后所得到的结构在图19所示A2平面的截面图。
图21b显示为本发明形成埋入式位线于所述位线沟槽中之后所得到的结构在图19所示A2平面的截面图。
图22a显示为本发明形成位线沟槽于衬底中之后所得到的结构在图19所示A3平面的截面图。
图22b显示为本发明形成埋入式位线于所述位线沟槽中之后所得到的结构在图19所示A3平面的截面图。
图23a显示为本发明形成位线沟槽于衬底中之后所得到的结构在图19所示B1平面的截面图。
图23b显示为本发明形成埋入式位线于所述位线沟槽中之后所得到的结构在图19所示B1平面的截面图。
图24显示为本发明中一种有源区阵列、漏极沉入凹槽、埋入式字线、埋入式位线的平面布局。
图25显示为图24所示结构在A4平面的截面图。
图26显示为图24所示结构在A5平面的截面图。
图27显示为图24所示结构在B2平面的截面图。
元件标号说明
101 有源区
102 字线
103 位线
104 衬垫氧化层
105 绝缘层
106 隔离结构
201 衬底
202 隔离结构
203 有源区
2031 第一源极区域
2032 漏极区域
2033 第二源极区域
204 漏极沉入凹槽
205 绝缘材料
205’ 绝缘材料层
205” 绝缘材质
206 第一字线沟槽
207 第二字线沟槽
208，208a，208b 埋入式字线
208’ 字线导电材料
209 位线沟槽
210 埋入式位线
210’ 位线导电材料
211 位线绝缘保护层
212 衬垫氧化层
M 漏极沉入凹槽底面所在平面
N 隔离结构底面所在平面
E 字线沟槽底面所在平面
A0、A1、A2、A3、A4、A5、B0、B1、B2 平面
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图4至图27。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种采用埋入式位线的晶体管结构的制造方法，包括以下步骤：
首先请参阅图8，执行步骤S1：提供一衬底201，所述衬底中设有隔离结构202，所述隔离结构在所述衬底中界定出多个有源区203。
具体的，所述衬底201包括但不限于Si、Ge、SiGe、SOI等半导体衬底。所述隔离结构202可以是浅沟槽隔离(Shallow Trench Isolation，简称STI)。
作为示例，请参阅图4，显示为衬底中单个有源区203的俯视图，其中，衬底在图4所示A1平面的截面图如图5所示，衬底在图4所示A2平面的截面图如图6所示，衬底在图4所示A3平面的截面图如图7所示，而前述图8显示为衬底在图4所示B1平面的截面图。
本实施例中，所述有源区203为直线型。在其它实施例中，所述有源区203的形状与排列方式也可以根据实际需要进行调整，例如所述有源区203还可以是折线型或波浪型，此处不应过分限制本发明的保护范围。
然后请参阅图13a及图13b，执行步骤S2：形成漏极沉入凹槽204于所述有源区203中，并填充绝缘材料205于所述漏极沉入凹槽204中。
具体的，通过光刻、刻蚀等工艺形成所述漏极沉入凹槽204，通过化学气相沉积、物理气相沉积或其他沉积方法填充绝缘材料205于所述漏极沉入凹槽204中。所述绝缘材料205的材质包括但不限于二氧化硅。
作为示例，请参阅图9，显示为单个有源区203与漏极沉入凹槽204的平面布局，其中，本发明形成漏极沉入凹槽之后所得到的结构在图9所示A1平面、A2平面与A3平面的截面图分别如图10a、11a与图12a所示，填充绝缘材料于漏极沉入凹槽中之后所得到的结构在图9所示A1平面、A2平面与A3平面的截面图分别如图10b、11b与图12b所示，而前述图13a显示为形成漏极沉入凹槽之后所得到的结构在图9所示B1平面的截面图，前述图13b显示为填充绝缘材料于漏极沉入凹槽中之后所得到的结构在图9所示B1平面的截面图。
具体的，所述漏极沉入凹槽204交迭于所述有源区203中段(如图9所示)，且由所述衬底的顶面，所述漏极沉入凹槽204的底面(参见图13a中漏极沉入凹槽底面所在平面M)相对较浅于所述隔离结构202的底面(参见图13a中隔离结构底面所在平面N)。
再请参阅图18，执行步骤S3：形成第一字线沟槽206与第二字线沟槽207于所述衬底201中，并形成埋入式字线在所述第一字线沟槽206及所述第二字线沟槽207中，其中，埋入式字线208a位于所述第一字线沟槽206中，埋入式字线208b位于所述第二字线沟槽207中。
作为示例，形成所述埋入式字线包括以下步骤：
S3-1：采用热氧化工艺或其它沉积方法形成衬垫氧化层212在所述第一字线沟槽206及所述第二字线沟槽207的底部及侧壁；
S3-2：填充字线导电材料208’于所述第一字线沟槽206及所述第二字线沟槽207中；
S3-3：回刻蚀所述字线导电材料208’至所述字线导电材料208’的顶面低于所述漏极沉入凹槽的底面；
S3-4：填充绝缘材质205”于所述第一字线沟槽206及所述第二字线沟槽207中剩余的空间，得到所述埋入式字线208a与所述埋入式字线208b。
具体的，由所述衬底的顶面，所述埋入式字线208a与所述埋入式字线208b的顶面低于所述漏极沉入凹槽的底面(图18中示出了漏极沉入凹槽底面所在平面M)。所述第一字线沟槽206与所述第二字线沟槽207分别与所述漏极沉入凹槽204的两端相连或相交叠。
本实施例中，所述埋入式字线208a与所述埋入式字线208b选用直线型。在其它实施例中，所述埋入式位线也可以采用其它线性，例如折线型或波浪型，此处不应过分限制本发明的保护范围。
作为示例，请参阅图14，显示为本发明中单个有源区203、漏极沉入凹槽204、第一字线沟槽206、第二字线沟槽207、埋入式字线208a、埋入式字线208b的平面布局，其中，执行步骤S3之后所得到的结构在图14所示A1平面的截面图如图15所示，在图14所示A2平面的截面图如图16所示，在图14所示A3平面的截面图如图17所示，而前述图18显示为执行步骤S3之后所得到的结构在图14所示B1平面的截面图。
具体的，所述第一字线沟槽206与所述第二字线沟槽207的底面(参见图18中字线沟槽底面所在平面E)皆相对较浅于所述隔离结构202的底面(参见图18中隔离结构底面所在平面N)并相对较深于所述漏极沉入凹槽底面(参见图18中漏极沉入凹槽底面所在平面M)，所述第一字线沟槽206与所述第二字线沟槽207皆穿过所述有源区203，藉由所述第一字线沟槽206及所述第二字线沟槽207间隔，所述有源区包含第一源极区域2031、漏极区域2032与第二源极区域2033，所述漏极区域2032位于所述第一源极区域2031与所述第二源极区域2033之间，且所述漏极区域2032的顶面在所述漏极沉入凹槽204的底面所覆盖范围内。
再请参阅图23a与图23b，执行步骤S4：形成位线沟槽209于所述衬底201中，并形成埋入式位线210于所述位线沟槽209中。
具体的，采用刻蚀工艺形成所述位线沟槽209，并且在刻蚀形成所述位线沟槽209时，以所述衬底201作为蚀刻终止层。例如，若所述衬底201的材质为单晶硅，则以单晶硅为蚀刻终止层。
作为示例，形成所述埋入式位线210包括以下步骤：
S4-1：填充位线导电材料210’于所述位线沟槽209中；
S4-2：回刻蚀所述位线导电材料210’至所述位线导电材料210’的顶面低于所述衬底201的顶面，其中，回刻蚀之后剩余的所述位线导电材料210’作为位线；
S4-3：填充绝缘材料层205’于所述位线沟槽209中剩余的空间，得到所述埋入式位线210。
作为示例，填充所述绝缘材料层205’之前更包括形成位线绝缘保护层211于所述埋入式位线210顶面的步骤，所述位线绝缘保护层211与所述绝缘材料层205’的材质不同，例如，所述位线绝缘保护层211的材质可选用氮化硅，所述绝缘材料层205’的材质可选用二氧化硅。
作为示例，请参阅图19，显示为本发明中单个有源区203、漏极沉入凹槽204、第一字线沟槽206、第二字线沟槽207、埋入式字线208a、埋入式字线208b、位线沟槽209、埋入式位线210的平面布局，其中，本发明形成位线沟槽于衬底中之后所得到的结构在图19所示A1平面、A2平面与A3平面的截面图分别如图20a、图21a与图22a所示，形成埋入式位线于所述位线沟槽中之后所得到的结构在图19所示A1平面、A2平面与A3平面的截面图分别如图20b、图21b与图22b所示，而前述图23a显示为形成位线沟槽于衬底中之后所得到的结构在图19所示B1平面的截面图，图23b显示为形成埋入式位线于所述位线沟槽中之后所得到的结构在图19所示A3平面的截面图。
由图19可见，所述位线沟槽209穿过所述漏极沉入凹槽204。在阵列中，所述位线沟槽209可同时穿过多个所述漏极沉入凹槽204。由图23可见，本实施例中，所述位线沟槽209穿过所述漏极沉入凹槽204的部分暴露出所述漏极区域2032的顶面，且所述埋入式位线210的金属顶面低于所述衬底201的顶面，所述衬底的顶面包含所述第一源极区域的上表面与所述第二源极区域的上表面，且所述衬底的顶面在同一有源区中且所述第一源极区域与所述第二源极区域之间的区域是绝缘掩埋。
需要指出的是，所述漏极沉入凹槽204与所述位线沟槽209既可以是交错关系，也可以是对准关系，两种关系都需要多一道曝光显影来形成凹槽，本实施例中，所述漏极沉入凹槽204与所述位线沟槽209优选采用交错关系。
本实施例中，所述埋入式位线210选用直线型。在其它实施例中，所述埋入式位线也可以采用其它线性，例如折线型或波浪型，此处不应过分限制本发明的保护范围。
至此，制造得到采用埋入式位线的晶体管结构。本发明的采用埋入式位线的晶体管结构的制造方法可以应用在不同形状的有源区，并可以应用在不同的电学电路。作为示例，图24显示为一种有源区阵列、漏极沉入凹槽、埋入式字线、埋入式位线的平面布局。图25显示为图24所示结构在A4平面的截面图。图26显示为图24所示结构在A5平面的截面图。图27显示为图24所示结构在B2平面的截面图。
本发明的采用埋入式位线的晶体管结构的制造方法通过形成漏极沉入凹槽改变晶体管的结构，使得晶体管具有埋入式的位线，晶体管中形成的漏极沉入凹槽增加了源极及漏极的节点接触的面积，并有利于字线的蚀刻，减少沟道漏电。
实施例二
本发明还提供一种采用埋入式位线的晶体管结构，包括衬底、隔离结构、漏极沉入凹槽、第一字线沟槽、第二字线沟槽、埋入式字线以及埋入式位线，其中，所述隔离结构在所述衬底中界定出多个有源区，所述漏极沉入凹槽形成于所述有源区中。
请参阅图19，显示为本发明中单个有源区203、漏极沉入凹槽204、第一字线沟槽206、第二字线沟槽207、埋入式字线208a、埋入式字线208b、位线沟槽209、埋入式位线210的平面布局，可见，所述漏极沉入凹槽204交迭于所述有源区203中段。
请参阅图23，显示为所述晶体管结构在图19中所示B1平面的截面图，可见，所述第一字线沟槽206与第二字线沟槽207皆形成于所述衬底201中，且所述第一字线沟槽206与所述第二字线沟槽207皆穿过所述有源区，藉由所述第一字线沟槽206及所述第二字线沟槽207间隔，所述有源区包含第一源极区域2031、漏极区域2032与第二源极区域2033，所述漏极区域2032位于所述第一源极区域2031与所述第二源极区域2033之间。
具体的，所述位线沟槽209形成于所述衬底201中，且所述位线沟槽209穿过所述漏极沉入凹槽204。所述位线沟槽209穿过所述漏极沉入凹槽204的部分暴露出所述漏极区域2032顶面。需要指出的是，在阵列中，所述位线沟槽209可同时穿过多个所述漏极沉入凹槽204。
需要指出的是，所述漏极沉入凹槽204与所述位线沟槽209既可以是交错关系，也可以是对准关系，本实施例中，所述漏极沉入凹槽204与所述位线沟槽209优选采用交错关系。
具体的，图23中示出了漏极沉入凹槽底面所在平面M、隔离结构底面所在平面N及字线沟槽底面所在平面E，可见，由所述衬底的顶面，所述漏极沉入凹槽204的底面相对较浅于所述隔离结构202的底面，所述第一字线沟槽206与所述第二字线沟槽207的底面皆相对较浅于所述隔离结构202的底面并相对较深于所述漏极沉入凹槽204底面。
具体的，所述第一字线沟槽206与所述第二字线沟槽207分别与所述漏极沉入凹槽204的两端相连或相交叠，所述埋入式字线208a与所述埋入式字线208b分别形成于所述第一字线沟槽206及所述第二字线沟槽207中，所述埋入式位线210形成于所述位线沟槽209中，且所述埋入式位线210的金属顶面低于所述衬底201的顶面，所述埋入式字线的顶面低于所述埋入式位线的底面，所述衬底的顶面包含所述第一源极区域的上表面与所述第二源极区域的上表面，且所述衬底的顶面在同一有源区中且所述第一源极区域与所述第二源极区域之间的区域是绝缘掩埋。
具体的，所述第一字线沟槽206与所述第二字线沟槽207中皆形成有衬垫氧化层212，所述衬垫氧化层212包围所述埋入式字线210的底面及侧壁。所述晶体管结构更包括位线绝缘保护层211，所述位线绝缘保护层211形成于所述埋入式位线210顶面。所述位线绝缘保护层211与所述绝缘材料层205’的材质不同，例如，所述位线绝缘保护层211的材质可选用氮化硅，所述绝缘材料层205’的材质可选用二氧化硅。
本发明的采用埋入式位线的晶体管结构可以应用在不同形状的有源区，并可以应用在不同的电学电路。作为示例，图24显示为一种有源区阵列、漏极沉入凹槽、埋入式字线、埋入式位线的平面布局。图25显示为图24所示结构在A4平面的截面图。图26显示为图24所示结构在A5平面的截面图。图27显示为图24所示结构在B2平面的截面图。本实施例中，在所述晶体管结构的平面布局中，所述有源区203、所述埋入式字线208及所述埋入式位线210均为直线型，在其它实施例中，晶体管结构中的有源区、字线、位线的形状可以根据实际需要进行调整，例如还可以是折线型或波浪型，此处不应过分限制本发明的保护范围。
本发明的采用埋入式位线的晶体管结构由于形成有漏极沉入凹槽，使得晶体管的结构发生改变，具有埋入式的位线，晶体管中形成的漏极沉入凹槽增加了源极(Source)及漏极(Drain)的节点接触的面积，并有利于字线的蚀刻，减少沟道漏电。
综上所述，本发明的采用埋入式位线的晶体管结构及其制造方法通过形成漏极沉入凹槽改变晶体管的结构，使得晶体管具有埋入式的位线，晶体管中形成的漏极沉入凹槽增加了源极(Source)及漏极(Drain)的节点接触的面积，并有利于字线的蚀刻，减少沟道漏电。本发明的采用埋入式位线的晶体管结构可以应用在不同形状的有源区，并可以应用在不同的电学电路。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (17)
1.一种采用埋入式位线的晶体管结构的制造方法，其特征在于，包括以下步骤：
提供一衬底，所述衬底中设有隔离结构，所述隔离结构在所述衬底中界定出多个有源区；
形成漏极沉入凹槽于所述有源区中，并填充绝缘材料于所述漏极沉入凹槽中，所述漏极沉入凹槽交迭于所述有源区中段，且由所述衬底的顶面，所述漏极沉入凹槽的底面相对较浅于所述隔离结构的底面；
形成第一字线沟槽与第二字线沟槽于所述衬底中，并形成埋入式字线在所述第一字线沟槽及所述第二字线沟槽中，由所述衬底的顶面，所述第一字线沟槽与所述第二字线沟槽的底面皆相对较浅于所述隔离结构的底面并相对较深于所述漏极沉入凹槽底面，所述第一字线沟槽与所述第二字线沟槽皆穿过所述有源区，藉由所述第一字线沟槽及所述第二字线沟槽间隔，所述有源区包含第一源极区域、漏极区域与第二源极区域，所述漏极区域位于所述第一源极区域与所述第二源极区域之间；
形成位线沟槽于所述衬底中，并形成埋入式位线于所述位线沟槽中，所述位线沟槽穿过所述漏极沉入凹槽，且所述位线沟槽穿过所述漏极沉入凹槽的部分暴露出所述漏极区域顶面，形成位线绝缘保护层于所述埋入式位线顶面，所述埋入式位线的金属顶面及所述位线绝缘保护层低于所述衬底的顶面，所述衬底的顶面包含所述第一源极区域的上表面与所述第二源极区域的上表面，且所述衬底的顶面在同一有源区中且所述第一源极区域与所述第二源极区域之间的区域是绝缘掩埋。
2.根据权利要求1所述的采用埋入式位线的晶体管结构的制造方法，其特征在于：形成所述位线沟槽时，以所述衬底作为蚀刻终止层。
3.根据权利要求1所述的采用埋入式位线的晶体管结构的制造方法，其特征在于，形成所述埋入式位线包括以下步骤：
填充位线导电材料于所述位线沟槽中；
回刻蚀所述位线导电材料至所述位线导电材料的顶面低于所述衬底的顶面；
填充绝缘材料层于所述位线沟槽中剩余的空间。
4.根据权利要求3所述的采用埋入式位线的晶体管结构的制造方法，其特征在于：填充所述绝缘材料层之前更包括形成位线绝缘保护层于所述埋入式位线顶面的步骤，所述位线绝缘保护层与所述绝缘材料层的材质不同。
5.根据权利要求4所述的采用埋入式位线的晶体管结构的制造方法，其特征在于：所述位线绝缘保护层的材质选用氮化硅，所述绝缘材料层的材质选用二氧化硅。
6.根据权利要求1所述的采用埋入式位线的晶体管结构的制造方法，其特征在于：所述埋入式字线的顶面低于所述漏极沉入凹槽的底面。
7.根据权利要求1所述的采用埋入式位线的晶体管结构的制造方法，其特征在于：形成所述埋入式字线包括以下步骤：
形成衬垫氧化层在所述第一字线沟槽及所述第二字线沟槽的底部及侧壁；
填充字线导电材料于所述第一字线沟槽及所述第二字线沟槽中；
回刻蚀所述字线导电材料至所述字线导电材料的顶面低于所述漏极沉入凹槽的底面；
填充绝缘材质于所述第一字线沟槽及所述第二字线沟槽中剩余的空间。
8.根据权利要求1所述的采用埋入式位线的晶体管结构的制造方法，其特征在于：所述位线沟槽同时穿过多个所述漏极沉入凹槽。
9.根据权利要求1所述的采用埋入式位线的晶体管结构的制造方法，其特征在于：在所述晶体管结构的平面布局中，所述有源区、所述埋入式字线及所述埋入式位线均包含直线型、折线型及波浪型中的任意一种。
10.根据权利要求1所述的采用埋入式位线的晶体管结构的制造方法，其特征在于：所述第一字线沟槽与所述第二字线沟槽分别与所述漏极沉入凹槽的两端相连或相交叠。
11.一种采用埋入式位线的晶体管结构，其特征在于，包括：
衬底；
隔离结构，形成于所述衬底中，所述隔离结构在所述衬底中界定出多个有源区；
漏极沉入凹槽，形成于所述有源区中，所述漏极沉入凹槽交迭于所述有源区中段，且由所述衬底的顶面，所述漏极沉入凹槽的底面相对较浅于所述隔离结构的底面；
第一字线沟槽与第二字线沟槽，皆形成于所述衬底中，由所述衬底的顶面，所述第一字线沟槽与所述第二字线沟槽的底面皆相对较浅于所述隔离结构的底面并相对较深于所述漏极沉入凹槽底面，所述第一字线沟槽与所述第二字线沟槽皆穿过所述有源区，藉由所述第一字线沟槽及所述第二字线沟槽间隔，所述有源区包含第一源极区域、漏极区域与第二源极区域，所述漏极区域位于所述第一源极区域与所述第二源极区域之间；
埋入式字线，形成于所述第一字线沟槽及所述第二字线沟槽中；
位线沟槽，形成于所述衬底中，所述位线沟槽穿过所述漏极沉入凹槽，且所述位线沟槽穿过所述漏极沉入凹槽的部分暴露出所述漏极区域顶面；及
埋入式位线，形成于所述位线沟槽中，所述埋入式位线顶面形成绝缘保护层，所述埋入式位线的金属顶面及所述绝缘保护层的顶面低于所述衬底的顶面，所述衬底的顶面包含所述第一源极区域的上表面与所述第二源极区域的上表面，且所述衬底的顶面在同一有源区中且所述第一源极区域与所述第二源极区域之间的区域是绝缘掩埋。
12.根据权利要求11所述的采用埋入式位线的晶体管结构，其特征在于，所述晶体管结构更包括位线绝缘保护层，所述位线绝缘保护层形成于所述埋入式位线顶面。
13.根据权利要求11所述的采用埋入式位线的晶体管结构，其特征在于：所述第一字线沟槽与所述第二字线沟槽中皆形成有衬垫氧化层，所述衬垫氧化层包围所述埋入式字线的底面及侧壁。
14.根据权利要求11所述的采用埋入式位线的晶体管结构，其特征在于：所述埋入式字线的顶面低于所述埋入式位线的底面。
15.根据权利要求11所述的采用埋入式位线的晶体管结构，其特征在于：所述位线沟槽同时穿过多个所述漏极沉入凹槽。
16.根据权利要求11所述的采用埋入式位线的晶体管结构，其特征在于：在所述晶体管结构的平面布局中，所述有源区、所述埋入式字线及所述埋入式位线均包含直线型、折线型及波浪型中的任意一种。
17.根据权利要求11所述的采用埋入式位线的晶体管结构，其特征在于：所述第一字线沟槽与所述第二字线沟槽分别与所述漏极沉入凹槽的两端相连或相交叠。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810662858.2A CN108878424B (zh) | 2018-06-25 | 2018-06-25 | 一种采用埋入式位线的晶体管结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810662858.2A CN108878424B (zh) | 2018-06-25 | 2018-06-25 | 一种采用埋入式位线的晶体管结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108878424A CN108878424A (zh) | 2018-11-23 |
| CN108878424B true CN108878424B (zh) | 2024-03-29 |
Family
ID=64294644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810662858.2A Active CN108878424B (zh) | 2018-06-25 | 2018-06-25 | 一种采用埋入式位线的晶体管结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108878424B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114334968A (zh) * | 2020-09-30 | 2022-04-12 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
| CN114334967A (zh) * | 2020-09-30 | 2022-04-12 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
| US11877440B2 (en) | 2020-10-15 | 2024-01-16 | Changxin Memory Technologies, Inc. | Bit line structure including ohmic contact and forming method thereof |
| CN114496929B (zh) * | 2020-11-12 | 2023-10-31 | 长鑫存储技术有限公司 | 具有埋入式位线的半导体装置及其制备方法 |
| CN113594097B (zh) * | 2021-07-29 | 2023-09-26 | 长鑫存储技术有限公司 | 埋入式位线结构及其制作方法、半导体结构 |
| CN116133396A (zh) * | 2021-09-16 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102881658A (zh) * | 2011-07-14 | 2013-01-16 | 南亚科技股份有限公司 | 制作具有埋入式位线与埋入式字线的内存装置的方法 |
| CN105304552A (zh) * | 2014-05-30 | 2016-02-03 | 华邦电子股份有限公司 | 埋入式字线及其隔离结构的制造方法 |
| CN105448919A (zh) * | 2014-09-01 | 2016-03-30 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造方法 |
-
2018
- 2018-06-25 CN CN201810662858.2A patent/CN108878424B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102881658A (zh) * | 2011-07-14 | 2013-01-16 | 南亚科技股份有限公司 | 制作具有埋入式位线与埋入式字线的内存装置的方法 |
| CN105304552A (zh) * | 2014-05-30 | 2016-02-03 | 华邦电子股份有限公司 | 埋入式字线及其隔离结构的制造方法 |
| CN105448919A (zh) * | 2014-09-01 | 2016-03-30 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108878424A (zh) | 2018-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108878424B (zh) | 一种采用埋入式位线的晶体管结构及其制造方法 | |
| US8436405B2 (en) | ROM cell circuit for FinFET devices | |
| US8742493B2 (en) | Semiconductor devices having vertical channel transistors and methods for fabricating the same | |
| US9048293B2 (en) | Semiconductor device and method for manufacturing the same | |
| CN111223863B (zh) | 动态随机存取存储器结构 | |
| CN102130128B (zh) | 具有垂直双极注入器的dram存储器单元 | |
| CN112909001B (zh) | 动态随机存取存储器及其形成方法 | |
| JPH08227981A (ja) | Ｄｒａｍユニットセルおよびｄｒａｍユニットセルのアレー、またはサブストレート内のｄｒａｍユニットの製造方法 | |
| CN113540094A (zh) | 半导体结构及其形成方法 | |
| US20060208298A1 (en) | Memory cell of dynamic random access memory and array structure thereof | |
| KR101168468B1 (ko) | 반도체 소자의 제조 방법 | |
| CN208336228U (zh) | 一种采用埋入式位线的晶体管结构 | |
| EP1292967A2 (en) | Buried bit line-field plate isolation defined dram cell active areas | |
| CN109830480B (zh) | 动态随机存取存储器 | |
| TWI363418B (en) | Memory device with dual trehch capacitor and fabrication method thereof | |
| CN111816757A (zh) | 磁性随机存储器及其形成方法 | |
| CN113224060B (zh) | 半导体存储装置 | |
| CN214477451U (zh) | 半导体存储装置 | |
| CN112836462B (zh) | 标准单元制备方法、标准单元、集成电路及系统芯片 | |
| US20220359535A1 (en) | Semiconductor memory device | |
| KR0143708B1 (ko) | 스태틱 랜덤 억세스 메모리 | |
| TW201438143A (zh) | 記憶體單元、記憶體單元陣列及其製造方法 | |
| CN101593698B (zh) | 制造半导体器件的方法 | |
| CN111883532A (zh) | 半导体结构、其制作方法、半导体存储器及电子设备 | |
| CN111564495A (zh) | 双沟道mosfet、掩埋沟道晶体管及制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |