KR101168468B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101168468B1
KR101168468B1 KR1020080068126A KR20080068126A KR101168468B1 KR 101168468 B1 KR101168468 B1 KR 101168468B1 KR 1020080068126 A KR1020080068126 A KR 1020080068126A KR 20080068126 A KR20080068126 A KR 20080068126A KR 101168468 B1 KR101168468 B1 KR 101168468B1
Authority
KR
South Korea
Prior art keywords
gate
forming
pattern
silicon film
layer
Prior art date
Application number
KR1020080068126A
Other languages
English (en)
Other versions
KR20100007479A (ko
Inventor
김중식
정성웅
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020080068126A priority Critical patent/KR101168468B1/ko
Priority to US12/495,702 priority patent/US8115255B2/en
Publication of KR20100007479A publication Critical patent/KR20100007479A/ko
Priority to US13/296,919 priority patent/US8476707B2/en
Application granted granted Critical
Publication of KR101168468B1 publication Critical patent/KR101168468B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

본 발명은 SOI기판상에 부분 절연막을 형성하고 실리콘막을 추가로 형성하여 플로팅 바디 핀 트랜지스터의 형성 후 줄어든 플로팅 바디의 체적을 키워 데이터의 저장 공간을 확보하는 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 SOI 기판의 상부 실리콘막 상에 부분절연막 및 제 1 실리콘막을 형성하는 단계 및 제 1 실리콘막에 핀 영역을 형성하는 단계를 포함한다.
반도체, 플로팅 바디, 몸체 부유 효과

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 SOI(Silicon on Insulator) 기판을 사용하여 고집적 반도체 기억 장치에 사용되는 핀 셀 트랜지스터를 형성하는 공정에 관련된 기술이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU) 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치 중 전원이 인가된 상태에서 데이터를 기억할 수 있는 휘발성 기억 장치인 DRAM(Dynamic random access memory)을 예로 들면, 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어들게 되었다. 이를 극복하기 위해, 데이터를 안정적으로 저장하기 위해 면적이 줄어든 캐패시터의 정전 용량을 향상시키기 위해 캐패시터 내 절연막을 구성하는 물질을 개발하는 노력이 계속되고 있으나 어려움이 많다. 결국, 디자인 규칙의 감소는 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상을 초래하고 있다.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다. 플로팅 바디 트랜지스터의 적용으로 단위셀은 캐패시터를 구비할 필요가 없어졌고, 이로 인해 단위셀의 크기는 더욱 줄일 수 있게 되었다. 하지만, 디자인 규칙의 감소로 인해 플로팅 바디 트랜지스터의 크기도 제한받고 있으며, 이로 인해 플로팅 바디 트랜지스터 내 소스/드레인 영역 사이 채널의 길이가 짧아지는 현상이 발생한다.
한편, 트랜지스터의 채널 길이를 인위적으로 늘리는 방법으로서 2차원 평면 구조가 아닌 3차원 구조의 채널 영역을 가지는 핀 트랜지스터가 널리 사용된다. 따라서, 전술한 플로팅 바디 트랜지스터에서 나타나는 단채널 효과(short channel effect)를 극복하기 위해, 3차원 구조의 채널 영역을 가지는 핀(Fin) 트랜지스터와 플로팅 바디 트랜지스터의 장점을 살린 트랜지스터를 SOI 기판에 구현하는 방법이 제안되었다. 이하에서는 도면을 참조하여 SOI 기판에 제조된 고집적 반도체 기억 장치에 사용되는 핀 셀 트랜지스터에 대해 설명한다.
도 1a 및 1b는 SOI 기판에 형성되는 일반적인 반도체 장치 내 핀 셀 트랜지스터를 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 하부 반도체 기판(110), 매몰 절연막(120), 상부 실리콘막(130)으로 구성된 SOI 기판에 핀 트랜지스터를 형성하고 있다. 핀 트랜지스터는 상부 실리콘막(130)의 일부를 몸체(body)로서 포함하고, 게이트 절연막(140), 하부 게이트 전극(150), 상부 게이트 전극(160), 게이트 하드마스크 절연막(170)으로 구성된 게이트 패턴을 더 포함한다. 게이트 패턴의 측벽에는 스페이서(180)를 형성한다. 그리고 도시된 바와 같이 상부 실리콘막(130)에 게이트 패턴의 양측에는 불순물을 도핑하여 소스/드레인(190)을 형성한다.
도 1a에서는 하부 게이트 전극(150)이 상부 실리콘막(130)의 하부에 형성된 매몰 절연막(120)과 맞닿아 있어 트랜지스터의 핀 영역을 구분하기 어렵지만, 도 1a의 I-I'축의 단면을 도시하는 도 1b를 참조하면, 핀 영역(130')의 위치를 확인할 수 있다. 게이트 패턴의 양측에 위치한 소스/드레인(190) 영역을 연결하는 핀(Fin) 형태의 핀 영역(130')은 상부 실리콘막(130)을 일부 식각하여 형성하며, 게이트 절 연막(140)과 하부 게이트 전극(150)으로 둘러싸여 있다. 핀 트랜지스터에서는 하부 게이트 전극(150)의 전위에 따라 핀 영역(130')에 채널이 형성되며 이러한 3차원 구조의 채널 영역을 형성할 수 있도록 함으로써 단채널 효과가 줄어든다. 즉, 3차원 구조의 핀 영역(130')을 활용하여 소스와 드레인 영역 사이의 채널의 길이를 길게 형성함으로써 종래의 2차원적 평면구조보다 채널 길이를 늘일 수 있는 장점이 있다.
하지만, 핀 영역(130')의 형성으로 인해 SOI 구조의 기판에 플로팅 바디 트랜지스터의 플로팅 바디의 크기가 줄어들었다. 안정적인 데이터의 저장, 특히 리프레쉬 특성의 향상을 위해서는, 데이터를 저장할 수 있는 곳인 플로팅 바디의 체적이 클수록 바람직하다. 하지만, 핀 영역(130')의 형성으로 인해 플로팅 바디의 체적이 줄어드는 것이 불가피 하고, 이로 인해 부유 몸체 효과(flaoting body effect)가 발생할 가능성이 커진다.
SOI 구조의 기판은 절연막이 반도체 기판과 실리콘막 사이에 존재하는 것으로, SOI 구조의 기판 자체에 캐패시터의 구조와 동등한 특징이 있다. 따라서, 트랜지스터의 몸체를 통해 반복적으로 전하가 이동하는 경우 바이어스와 캐리어 발생과 재결합 과정을 통해 전술한 캐패시터에 전하가 축적되고, 결과적으로 반도체 장치의 동작에 악영향을 미친다. 이는 캐패시터에 축적된 전하로 인하여 트랜지스터의 문턱 전압이 요동치게 되고, 캐패시터가 전하를 축적하고 방출하는 과정을 반복함으로써 열에너지가 발생하기 때문이다. 이러한 전계 집중에 따른 누설 전류의 발생현상을 킨크 효과(Kink effect)라고도 한다.
이러한, 부유 몸체 효과(flaoting body effect) 및 킨크 효과(Kink effect)는 플로팅 바디에 축적될 수 있는 전하의 양에 큰 영향을 받는다. 특히, 데이터의 저장으로 인해 홀(hole)이 플로팅 바디에 계속 축적되는 경우, 플로팅 바디의 제적이 작을수록 커지는 공핍층(depletion region)이 적은 시간 내에 확산한다. 이로 인해, 데이터에 대응하는 홀(hole)을 플로팅 바디 트랜지스터 내에 더 이상 저장할 수 없게 되는 현상이 일어날 수 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 SOI기판상에 부분 절연막을 형성하고 실리콘막을 추가로 형성하여 플로팅 바디 핀 트랜지스터의 형성 후 줄어든 플로팅 바디의 체적을 키워 데이터의 저장 공간을 충분히 확보함으로써 부유 몸체 효과를 방지할 수 있는 반도체 장치의 제조 방법과 그에 따라 제조된 반도체 장치를 제공한다.
본 발명은 SOI 기판의 상부 실리콘막 상에 부분절연막 및 제 1 실리콘막을 형성하는 단계 및 상기 제 1 실리콘막에 핀 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 핀 영역 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 패턴을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 절연막 상에 게이트 패턴을 형성하는 단계는 상기 게이트 절연막 상에 하부 게이트 전극을 형성하는 단계, 상기 하부 게이트 전극 상에 상부 게이트 전극을 형성하는 단계, 및 상기 상부 게이트 전극 상에 게이트 하드마스크 절연막을 형성하는 단계를 포함한다.
바람직하게는, 상기 게이트 패턴의 측벽에 스페이서를 형성하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 게이트 패턴의 양측에 상기 제 1 실리콘막을 불순물로 도핑하여 소스/드레인 영역을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 부분절연막과 상기 핀 영역은 오버랩(overlap)되지 않는 것을 특징으로 한다.
바람직하게는, 상기 부분절연막은 실리콘 산화막(SiO2)를 포함하는 것을 특징으로 한다.
또한, 본 발명은 SOI 기판상에 부분절연막 및 제 1 실리콘막을 포함하는 활성 영역, 상기 활성 영역 내 형성된 핀 영역, 및 상기 핀 영역 상에 형성된 게이트 패턴을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 부분절연막은 상기 SOI기판 및 상기 제 1 실리콘막 사이에 형성되고, 상기 활성 영역은 상기 부분절연막 및 상기 SOI기판 상에 형성된 상기 제 1 실리콘막에 형성된 것을 특징으로 한다.
바람직하게는, 상기 부분절연막과 상기 핀 영역은 오버랩되지 않는 것을 특징으로 한다.
바람직하게는, 상기 부분절연막은 실리콘 산화막(SiO2)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴은 하부 게이트 전극, 상부 게이트 전극, 및 게이트 하드마스크 절연막을 포함한다.
바람직하게는, 상기 게이트 패턴의 측벽에 스페이서가 형성된 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자는 상기 게이트 패턴의 양측에 형성된 소스/드레인을 더 포함한다.
본 발명은 SOI 기판에서 제작되는 반도체 기억 장치 내 플로팅 바디 효과(floating body effect)를 이용한 단위셀을 제작하는 데 있어 단채널 효과를 개선하기 위해 핀 트랜지스터를 적용하면서 부유 몸체 효과를 방지할 수 있는 장점이 있다.
또한, 본 발명은 SOI 기판에 부분절연 층을 형성하고 실리콘막을 추가 형성하여 플로팅 바디 효과를 이용한 단위셀이 충분한 체적의 플로팅 바디를 포함할 수 있도록 하여 공핍층(depletion)의 확산으로 홀(hole)의 저장 영역이 줄어들어 플로팅 바디 핀 트랜지스터 내 데이터 유지 시간(data retention time)이 줄어드는 것을 막을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 2f는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 핀 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 하부 반도체 기판(210), 매몰 절연막(220), 상부 실리콘 막(230)을 포함하는 SOI 기판상에 절연막(224a)을 형성한다. 이후, 도 2b에 도시된 바와 같이, 절연막(224a)을 일부 식각하여 부분절연막(224)을 형성한다. 이때, 부분절연막(224)은 실리콘 산화막(SiO2)를 포함하는 것을 특징으로 한다.
이후, 도 2c를 참조하면, 부분절연막(224) 사이에 노출된 상부 실리콘막(230)을 이용하여 선택적 에피택셜 성장법(selective epitaxial growth, SEG)을 통해 제 1 실리콘막(234)를 형성한다. 이러한 방법을 통해 SOI 기판의 상부 실리콘막 상에 부분절연막 및 제 1 실리콘막을 형성하고, 도시되지 않았지만 ISO 마스크를 사용하여 활성 영역을 정의한다.
도 2d를 참조하면, 핀 형성용 마스크를 사용하여 상부 실리콘막(230)이 노출되도록 제 1 실리콘막9234)을 식각하여 핀(Fin) 형태의 채널 영역을 형성한 후, 게이트 절연막(240)을 형성한다. 여기서, 핀 형태의 채널 영역은 도 2c 및 도 2d에는 도시되지 않았지만, 도 2f의 돌출된 형태의 핀 영역(234')의 주위에 형성된 채널 영역을 의미한다. 또한, 핀 영역의 형성을 위해 활성 영역을 형성할 때 부분절연막(224)의 하부까지 식각하여 추후 게이트 하부 전극이 형성될 수 있는 공간을 확보한다.
이후, 도 2e에 도시된 바와 같이, 핀 영역을 덮는 게이트 하부 전극(250)을 형성하고, 게이트 하부 전극 상에 게이트 상부 전극(260)을 증착한 뒤, 게이트 상부 전극(270) 상에는 게이트 하드마스크 절연막(270)을 형성하여 게이트 패턴을 완성한다. 도시된 바와 같이, 게이트 패턴은 게이트 하부 전극과 게이트 상부 전극로 구성된 복수의 전극을 포함하고 있으나, 다른 실시예에서는 단일 전극을 포함하는 게이트 패턴의 형성도 가능하다.
또한, 게이트 패턴의 측벽에는 스페이서(280)를 형성하는데, 이때 스페이서(280)는 질화막으로 형성할 수 있다. 이후, 게이트 패턴의 양측에 상기 제 1 실리콘막(234)을 불순물로 도핑하여 소스/드레인 영역(290)을 형성한다. 전술한 방법을 통해, SOI 기판상에 부분절연막을 형성하고 부분절연막 상에 플로팅 바디 핀 트랜지스터를 형성할 수 있다.
도 2d 및 도 2e에는 핀 영역의 형성이 구체적으로 도시되지 않고 있으나, 도 2d의 II-II'의 단면을 도시하고 있는 도 2f를 참조하면 소스/드레인 영역 사이에 형성되어 있는 핀 영역(234')을 확인할 수 있다.
전술한 과정을 통해 형성된 본 발명의 일 실시예에 따른 반도체 소자는 SOI 기판상에 부분절연막(224) 및 제 1 실리콘막을 포함하는 활성 영역, 활성 영역 내 형성된 핀 영역(234'), 및 핀 영역(234') 상에 형성된 게이트 패턴을 포함한다. 이때, 부분절연막(224)과 핀 영역(234')은 오버랩되지 않도록 형성되어 있다. 또한, 게이트 패턴은 하부 게이트 전극, 상부 게이트 전극, 및 게이트 하드마스크 절연막을 포함할 수 있으며, 실시예에 따라 복수의 게이트 전극이 아닌 하나의 게이트 전극을 포함할 수 있다. 아울러, 반도체 소자의 소스/드레인 영역은 제 1 실리콘막(234) 내 게이트 패턴의 양측에 형성된다.
도 2e와 도2f를 참조하면, 선택적 에피텍셜 성장법으로 성장시킨 제 1 실리 콘막(234)에 핀 영역(234')을 형성함으로써, 반도체 소자의 연속적인 동작으로 인해 핀 영역(234') 내 공핍층의 확산으로 완전 공핍(full depletion) 상태에 이르더라도 핀 영역(234') 하부에 연결되어 있는 상부 실리콘막(230)으로 인해 데이터에 대응하는 홀(hole)을 저장할 수 있는 장소가 확보된다. 즉, 종래에서 핀 영역의 형성으로 플로팅 바디의 체적이 줄어들어 완전 공핍 상태에 이르는 시간이 짧아 반도체 장치 내 데이터를 저장할 수 있는 곳이 없었으나, 본 발명에서는 핀 영역(234') 외에도 SOI 기판을 구성하는 상부 실리콘막(230)이 더 있어 플로팅 바디가 완전 공핍 상태에 이르는 것을 막을 수 있어 부유 몸체 효과(flaoting body effect) 및 킨크 효과(Kink effect)를 방지할 수 있다. 또한, 본 발명의 플로팅 바디 핀 트랜지스터를 반도체 기억 장치의 단위셀에 적용할 경우 데이터 유지 시간(data retention time)을 길게 유지할 수 있고, 이를 통해 반도체 기억 장치의 동작 안정성을 높일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 1b는 SOI 기판에 형성되는 일반적인 반도체 장치 내 핀 셀 트랜지스터를 설명하기 위한 단면도이다.
도 2a 내지 2f는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 핀 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

Claims (14)

  1. SOI 기판의 상부 실리콘막 상에 부분절연막 패턴을 형성하는 단계;
    상기 상부 실리콘막을 성장시켜 상기 부분절연막 패턴 및 상기 상부 실리콘막 상부에 제 1 실리콘막을 형성하는 단계;
    상기 제 1 실리콘막을 식각하여 핀 영역을 형성하는 단계; 및
    상기 상부 실리콘막 및 상기 제 1 실리콘막의 적층 구조의 상부에 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 핀 영역을 형성하는 단계 후,
    상기 핀 영역 상에 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 게이트 절연막 상에 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극 상에 상부 게이트 전극을 형성하는 단계; 및
    상기 상부 게이트 전극 상에 게이트 하드마스크 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 게이트 패턴의 측벽에 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 게이트 패턴의 양측에 상기 제 1 실리콘막을 불순물로 도핑하여 소스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 부분절연막 패턴은 실리콘 산화막(SiO2)를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. SOI 기판의 상부 실리콘막 상에 구비된 부분절연막 패턴;
    상기 부분절연막 패턴 및 상기 상부 실리콘막 상부에 구비된 제 1 실리콘막;
    상기 제 1 실리콘막 내 형성된 핀 영역; 및
    상기 상부 실리콘막 및 상기 제 1 실리콘막의 적층 구조의 상부에 형성된 게이트 패턴
    을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 부분절연막 패턴은 상기 SOI기판 및 상기 제 1 실리콘막 사이에 형성된 것을 특징으로 하는 반도체 소자.
  10. 삭제
  11. 제8항에 있어서,
    상기 부분절연막 패턴은 실리콘 산화막(SiO2)를 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제8항에 있어서,
    상기 게이트 패턴은 하부 게이트 전극, 상부 게이트 전극, 및 게이트 하드마스크 절연막을 포함하는 반도체 소자.
  13. 제8항에 있어서,
    상기 게이트 패턴의 측벽에 스페이서가 형성된 것을 특징으로 하는 반도체 소자.
  14. 제8항에 있어서,
    상기 게이트 패턴의 양측에 형성된 소스/드레인을 더 포함하는 반도체 소자.
KR1020080068126A 2008-07-14 2008-07-14 반도체 소자의 제조 방법 KR101168468B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080068126A KR101168468B1 (ko) 2008-07-14 2008-07-14 반도체 소자의 제조 방법
US12/495,702 US8115255B2 (en) 2008-07-14 2009-06-30 Method for manufacturing semiconductor device
US13/296,919 US8476707B2 (en) 2008-07-14 2011-11-15 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080068126A KR101168468B1 (ko) 2008-07-14 2008-07-14 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20100007479A KR20100007479A (ko) 2010-01-22
KR101168468B1 true KR101168468B1 (ko) 2012-07-26

Family

ID=41504386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080068126A KR101168468B1 (ko) 2008-07-14 2008-07-14 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (2) US8115255B2 (ko)
KR (1) KR101168468B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013174094A1 (zh) * 2012-05-22 2013-11-28 清华大学 动态随机存储器单元及其制备方法
CN102683347B (zh) * 2012-05-22 2015-06-24 清华大学 一种动态随机存储器单元及其制备方法
US9941271B2 (en) 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
CN107293487B (zh) * 2016-04-05 2020-04-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990038114A (ko) 1997-11-03 1999-06-05 윤종용 Ｓｏｉ소자의 제조방법
KR100553683B1 (ko) 2003-05-02 2006-02-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
US6835618B1 (en) * 2003-08-05 2004-12-28 Advanced Micro Devices, Inc. Epitaxially grown fin for FinFET
KR100583725B1 (ko) 2003-11-07 2006-05-25 삼성전자주식회사 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법
KR100532204B1 (ko) 2004-03-04 2005-11-29 삼성전자주식회사 핀형 트랜지스터 및 이의 제조 방법
KR100532353B1 (ko) * 2004-03-11 2005-11-30 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US7517764B2 (en) * 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
KR20080099485A (ko) * 2007-05-09 2008-11-13 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
KR100855834B1 (ko) * 2007-05-25 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7485520B2 (en) * 2007-07-05 2009-02-03 International Business Machines Corporation Method of manufacturing a body-contacted finfet
US7838913B2 (en) * 2008-05-28 2010-11-23 International Business Machines Corporation Hybrid FET incorporating a finFET and a planar FET

Also Published As

Publication number Publication date
US20100006939A1 (en) 2010-01-14
US8476707B2 (en) 2013-07-02
US20120061760A1 (en) 2012-03-15
US8115255B2 (en) 2012-02-14
KR20100007479A (ko) 2010-01-22

Similar Documents

Publication Publication Date Title
US7696568B2 (en) Semiconductor device having reduced sub-threshold leakage
KR20100094732A (ko) 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그 제조 방법
US7633117B2 (en) Capacitorless DRAM with cylindrical auxiliary gate and fabrication method thereof
KR101095825B1 (ko) 반도체 소자 및 그 제조 방법
KR101168468B1 (ko) 반도체 소자의 제조 방법
US8697502B2 (en) Method for forming semiconductor device
KR100979362B1 (ko) 반도체 소자 및 그 제조 방법
US7781283B2 (en) Split-gate DRAM with MuGFET, design structure, and method of manufacture
KR101205160B1 (ko) 반도체 소자 및 그의 제조 방법
US10607998B1 (en) Integrated circuitry, DRAM circuitry, method of forming a plurality of conductive vias, and method of forming DRAM circuitry
US7979836B2 (en) Split-gate DRAM with MuGFET, design structure, and method of manufacture
KR101024806B1 (ko) 반도체 소자의 제조 방법
KR100960475B1 (ko) 반도체 소자 및 그 제조 방법
US20190088488A1 (en) Method for manufacturing semiconductor device
KR101024821B1 (ko) 플로팅 바디 트랜지스터를 포함하는 고집적 반도체 장치의 제조 방법
US20230007933A1 (en) Method of manufacturing semiconductor structure and semiconductor structure
KR20100048120A (ko) 고집적 반도체 기억 장치
US7727826B2 (en) Method for manufacturing a semiconductor device
KR20080064001A (ko) 커패시터리스 디램 및 그 제조 방법
KR20100102905A (ko) 반도체 소자의 제조 방법
KR20100097988A (ko) 반도체 기억 장치 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160621

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170620

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee