KR101095825B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 플로팅 바디 트랜지스터의 제조 과정에서 플로팅 바디의 체적과 유효 채널 길이가 줄어드는 것을 방지하여 반도체 장치의 동작 안정성을 높일 수 있도록 한다. 본 발명에 따른 반도체 장치의 제조 방법은 SOI 기판상에 핀 영역을 형성하는 단계, 상기 핀 영역을 덮는 게이트 패턴을 형성하는 단계, 및 상기 게이트 패턴의 하부에 위치한 플로팅 바디 사이에 도전 영역을 형성하여 서로 분리하는 단계를 포함하다.
반도체, 메모리, 플로팅 바디, 핀

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 SOI 기판을 사용하여 고집적 반도체 기억 장치에 사용되는 플로팅 바디 트랜지스터 형성하는 공정에 관련된 기술이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU) 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역 시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치 중 전원이 인가된 상태에서 데이터를 기억할 수 있는 휘발성 기억 장치인 DRAM(Dynamic random access memory)을 예로 들면, 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 캐패시터를 포함하는 단위셀의 경우 “1”의 데이터가 저장되면 캐패시터와 트랜지스터 사이의 저장 노드(SN)에 임시 저장된 전하는 접합에서 발생하는 누설 전류 및 캐패시터의 특성으로 인한 누설 전류 등의 여러 누설 전류로 인해 시간이 지남에 따라 감소하게 된다. 이러한 이유로 DRAM은 정기적으로 단위셀들을 리프레쉬 해주어야 데이터가 소실되지 않을 수 있다.
이를 극복하기 위해, 단위셀 내 저장 노드(SN)에 많은 전하를 저장할 수 있도록 하기 위해 지금까지 캐패시터의 정전 용량 값(Cs)을 크게 하려고 노력하였다. 캐패시터의 정전 용량 값(Cs)을 크게 하기 위한 대표적인 방법으로서, 캐패시터의 절연막으로 사용하던 산화막을 질화된 산화막 등과 같이 유전 상수가 큰 절연 물질로 형성한 고유전막으로 변경하여 누설 전류를 줄이는 방안과 캐패시터의 정전 용량 값(Cs)을 크게 하기 위하여 2차원의 평면 구조를 가지던 캐패시터를 3차원의 실린더 구조, 트렌치 구조 등으로 형성하여 캐패시터의 양측 전극의 표면적을 증가시키는 방법이 제안되었다.
하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어드는 것은 불가피할 뿐만 아니라, 캐패시터 내 절연막을 구성하는 물질의 개발도 어려워졌다. 이에 따라 단위셀 내 저장 노드(SN)의 접합 저 항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상이 벌어졌다.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다.
도 1a 내지 1e는 일반적인 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 플로팅 바디 트랜지스터를 포함하는 반도체 기억 장치는 하부 반도체 기판(미도시), 하부 반도체 기판상에 형성된 하부 절연 산화물층(102) 및 하부 절연 산화물층(102) 상부에 형성된 실리콘 활성영역(101)을 포함하는 SOI(silicon-on-insultor) 웨이퍼를 사용하여 제조한다. 여기서, SOI 웨이퍼는 표면과 기층부 사이에 절연층을 인위적으로 형성시켜 기층부로부터의 영향을 제거하여 절연체 위에 형성된 고순도 실리콘층의 가공, 효율 및 특성을 대폭 향상시킨 웨이퍼이다. 이러한 SOI 웨이퍼는 절연체(열산화막)로 차단된 얇은 무결점 실리콘층을 제공하기 때문에 절연벽이나 웰(Well)형성 공정 등을 줄일 수 있어 제품 개발 및 생산기간과 비용이 줄어드는 장점이 있다. 또한, 일반적인 웨이퍼를 사용하는 기존의 장비를 그대로 사용하거나 오히려 불필요한 장비를 줄일 수 있어 설비투자에 대한 부담이 없다.
도 1b를 참조하면, 실리콘 활성 영역(101) 상에 게이트 산화막(103)을 형성 한다. 이후, 게이트 산화막(103) 상에 게이트 하부 전극(104), 게이트 상부 전극(105) 및 게이트 하드마스크막(106)을 순차적으로 적층한 뒤, 도 1c에 도시된 바와 같이 게이트 하드마스크막(106), 게이트 상부 전극(105), 게이트 하부 전극(104) 및 게이트 산화막(103)을 순차적으로 식각하여 게이트 패턴을 형성한다. 게이트 패턴의 형성 후에는 도 1d에 도시된 바와 같이 게이트 패턴의 양 측벽에 게이트 스페이서(107)를 형성한다.
도 1e를 참조하면, 게이트 패턴 사이에 불순물을 도핑하고 열처리를 수행하여 도전 영역(108)을 형성함으로써 이웃한 두 개의 플로팅 바디 트랜지스터를 분리시킨다. 이때, 도전 영역(108)은 실리콘 활성 영역(101) 하부에 위치한 하부 절연 산화물층(102)에 맞닿도록 형성한다. 이는 각각의 플로팅 바디 트랜지스터의 크기를 줄이고 이웃한 플로팅 바디 트랜지스터 사이의 간격을 최소화하더라도, 플로팅 바디 영역의 공유 없이 도전 영역(108)으로 통해 이웃한 플로팅 바디 트랜지스터가 분리되도록 하기 위함이다. 결과적으로, 플로팅 바디 트랜지스터를 포함하는 반도체 장치의 집적도를 높일 수 있다.
그러나, 도 1e에 도시된 바와 같이 열처리를 통해 도전 영역(108)이 게이트 패턴의 하부에까지 횡방향으로 확장되면서 플로팅 바디 트랜지스터의 유효 채널 길이(109)가 짧아지고 플로팅 바디의 체적이 줄어드는 단점이 발생한다. 플로팅 바디 트랜지스터의 유효 채널 길이(109)가 짧아지는 경우 펀치스루 현상 등의 단채널 효과가 발생하고 이는 동작 안정성을 저해한다.
특히, 플로팅 바디 트랜지스터를 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터로 사용하는 경우 펀치 스루 현상에 의한 오동작 뿐만 아니라 플로팅 바디의 체적이 줄어들면서 데이터에 대응하는 홀을 축적할 공간이 감소하는 단점이 발생한다. 이러한 플로팅 바디의 체적 감소는 곧 단위셀에 데이터를 오랫동안 저장할 수 있는 능력이 줄어들고 단위셀로부터 출력되는 데이터의 '0'과 '1'을 구분하는 감지 마진(sensing margin)이 감소하고 리프레쉬 특성이 악화함을 의미한다. 즉, 반도체 기억 장치 내 단위셀의 동작 마진이 크게 감소한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 플로팅 바디 트랜지스터의 제조 과정에서 SOI 기판 상부에 형성된 실리콘 층의 두께를 줄이고 핀 영역을 형성함으로써, 플로팅 바디의 체적을 증가시키고 유효 채널 길이가 줄어드는 것을 방지하여 반도체 장치의 동작 안정성을 높일 수 있는 제조 방법과 그에 따라 제조된 반도체 기억 장치를 제공한다.
본 발명은 SOI 기판상에 핀 영역을 형성하는 단계, 상기 핀 영역을 덮는 게이트 패턴을 형성하는 단계, 및 상기 게이트 패턴의 양측 하부에 위치한 플로팅 바디 영역에 도전 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 핀 영역을 형성하는 단계는 상기 SOI 기판상에 희생막을 형성하는 단계, 상기 핀 영역을 정의한 마스크를 사용한 사진 식각 공정을 통해 상기 희생막을 패터닝하는 단계, 패터닝된 상기 희생막에 의해 노출된 상기 SOI 기판상에 에피텍셜 성장법을 통해 실리콘을 성장시키는 단계, 및 남아있는 상기 희생막을 제거하는 단계를 포함한다.
바람직하게는, 상기 실리콘은 불순물에 도핑된 실리콘인 것을 특징으로 한다.
바람직하게는, 상기 SOI 기판은 하부 반도체 기판, 상기 하부 반도체 기판상 에 매몰 절연막 및 상기 매몰 절연막 상에 실리콘 활성영역을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 플로팅 바디는 상기 실리콘 활성영역에 형성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 핀 영역을 포함한 구조물 상부에 게이트 산화막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 핀 영역을 덮는 게이트 패턴을 형성하는 단계는 상기 핀 영역을 포함하는 전체 표면에 게이트 하부 전극을 형성하는 단계, 상기 게이트 하부 전극 상에 게이트 상부 전극을 형성하는 단계, 상기 게이트 상부 전극 상에 게이트 하드마스크막을 형성하는 단계, 및 상기 게이트 마스크막, 상기 게이트 상부 전극, 상기 게이트 하부 전극 및 상기 게이트 산화막을 게이트 마스크를 사용하여 식각하는 단계를 포함한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 패턴의 양측 하부에 위치한 플로팅 바디 영역에 도전 영역을 형성하는 단계는 상기 스페이서 사이에 노출된 반도체 기판에 불순물을 주입하는 단계 및 노출된 반도체 기판에 열처리 공정을 통해 상기 불순물이 도핑된 영역을 상기 SOI 기판 내 매몰 절연막까지 확장하는 단계를 포함한다.
또한, 본 발명은 SOI기판 상에 정의된 핀 영역에 형성된 에피텍셜층, 상기 에피텍셜층을 감싸며 상기 에피텍셜층에 채널을 형성하기 위한 게이트 패턴, 및 상 기 게이트 패턴 하부에 위치하며 데이터에 대응하는 캐리어를 저장하기 위한 플로팅 바디를 포함하는 플로팅 바디 핀 트랜지스터를 포함하는 반도체 장치를 제공한다.
바람직하게는, 상기 플로팅 바디는 상기 게이트 패턴 사이에 노출된 상기 SOI 기판의 상부 실리콘층 내 도전 영역에 의해 정의되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치는 상기 플로팅 바디 핀 트랜지스터는 상기 에피텍셜층과 상기 게이트 패턴 사이에 형성된 게이트 산화막을 더 포함한다.
바람직하게는, 상기 반도체 장치는 상기 게이트 패턴의 측벽에 형성된 스페이서를 더 포함한다.
바람직하게는, 상기 에피텍셜층은 상기 SOI기판 내 매몰된 절연막 상에 형성된 실리콘층의 두께에 적어도 0.5 ~ 1배의 두께를 가지는 것을 특징으로 한다.
나아가, 본 발명은 SOI 기판상에 희생막을 형성하는 단계, 핀 영역을 정의한 마스크를 사용한 사진 식각 공정을 통해 상기 희생막을 패터닝하여 상기 SOI 기판의 상부 실리콘층을 노출시키는 단계, 노출된 상부 실리콘층 상에 에피텍셜 성장법을 통해 실리콘을 성장시켜 핀 영역을 형성하는 단계, 및 상기 핀 영역을 덮는 게이트 패턴을 형성하는 단계를 포함하는 플로팅 바디 핀 트랜지스터의 제조 방법을 제공한다.
바람직하게는, 상기 핀 영역을 덮는 게이트 패턴을 형성하는 단계는 상기 핀 영역을 포함하는 전체 표면에 게이트 하부 전극을 형성하는 단계, 상기 게이트 하부 전극 상에 게이트 상부 전극을 형성하는 단계, 상기 게이트 상부 전극 상에 게 이트 하드마스크막을 형성하는 단계, 및 상기 게이트 하드마스크막, 상기 게이트 상부 전극, 상기 게이트 하부 전극 및 상기 게이트 산화막을 게이트 마스크를 사용하여 식각하는 단계를 포함한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함한다.
본 발명은 반도체 기억 장치 내 셀 트랜지스터로 사용되는 플로팅 바디 트랜지스터를 핀 영역을 가지는 플로팅 바디 핀 트랜지스터로 형성함으로써 바디의 체적이 줄어드는 것을 방지하고 단채널 효과를 개선할 수 있는 장점이 있다.
또한, 본 발명은 플로팅 바디 트랜지스터의 플로팅 바디를 형성하기 위한 실리콘층의 두께를 얇게 형성하면서도 플로팅 바디의 체적을 증가시킬 수 있어 플로팅 바디 트랜지스터의 안정적인 동작을 보장할 수 있으며, 플로팅 바디 체적을 증가시키기 위해 SOI 기판 내 매몰된 절연막 상에 실리콘층을 두껍게 형성하기 위한 시간과 비용을 줄일 수 있다.
아울러, 본 발명은 SOI기판 상에 핀 영역을 형성할 때 불순물에 도핑된 실리콘을 사용하는 경우, 추후 공정에서 채널 영역의 형성을 위한 이온 주입 공정을 별도로 수행할 필요가 없어져 반도체 장치의 제조 공정을 단축할 수 있는 장점이 있다.
본 발명은 플로팅 바디 트랜지스터를 형성하기 위해 사용하는 SOI기판이 가 지는 단점을 극복하고, 플로팅 바디 트랜지스터를 실리콘 기판(실리콘 벌크)에 형성하는 것과 동등한 효과를 가져올 수 있는 반도체 장치의 제조 방법을 제공한다. 이하에서는, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 2i는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 플로팅 바디 트랜지스터를 포함하는 반도체 기억 장치는 하부 반도체 기판(미도시), 하부 반도체 기판상에 형성된 하부 절연 산화물층(202) 및 하부 절연 산화물층(202) 상부에 형성된 실리콘 활성영역(201)을 포함하는 SOI(silicon-on-insultor) 웨이퍼를 사용하여 제조한다. 본 발명에서 사용되는 SOI 기판은 종래에 사용하던 것과는 두께가 얇다.
도 2b에 도시된 바와 같이, 실리콘 활성 영역(201) 상에 희생막(210)을 형성한다.
도 2c를 참조하면, 희생막(210) 상에 감광막(미도시)을 도포한 후 핀 영역을 정의한 마스크를 사용한 사진 공정을 통해 패터닝한 후, 패터닝된 감광막 사이로 노출된 희생막(210)을 식각하여 실리콘 활성영역(201)의 일부를 노출한다.
도 2d에 도시된 바와 같이, 희생막(210) 사이로 노출된 실리콘 활성영역(201)을 기반으로 하여 실리콘을 단방향 성장시키는 에피텍셜 공정(Silicon Epitexial Growth, SEG)을 통해 핀 영역(211)을 형성한다.
핀 영역(211)의 형성 후에는, 도 2e에 도시된 바와 같이 남아있는 희생 막(210)을 제거한다.
본 발명의 일 실시예에 따라 에피텍셜 공정 중에 불순물이 도핑되지 않은 순수 실리콘을 사용하는 경우 채널 영역의 형성을 위해 이온 주입공정을 별도로 수행하여야 한다. 반면, 본 발명의 다른 실시예에 따라 불순물에 도핑된 실리콘을 사용하여 에피텍셜 공정을 수행하면 채널 영역을 형성하기 위한 별도의 이온 주입공정을 생략할 수도 있다.
도 2f 및 도 2g를 참조하면, 핀 영역(211)을 포함하는 구조물 상부에 게이트 산화막(203)을 형성한 후, 게이트 산화막(203) 상에 게이트 하부 전극(204), 게이트 상부 전극(205) 및 게이트 하드마스크막(206)을 순차적으로 적층한다. 이후, 도 2g에 도시된 바와 같이 게이트 하드마스크막(206), 게이트 상부 전극(205), 게이트 하부 전극(204) 및 게이트 산화막(203)을 순차적으로 식각하여 게이트 패턴을 형성한다. 이때, 게이트 패턴을 핀 영역(211)의 상부와 측면을 감싸도록 형성하면 플로팅 바디 핀 트랜지스터의 구조를 구현할 수 있다.
게이트 패턴의 형성 후에는 도 2h에 도시된 바와 같이 게이트 패턴의 양 측벽에 게이트 스페이서(207)를 형성한다. 여기서, 스페이서(207)는 게이트 패턴을 보호하고 게이트 전극으로부터의 누설 전류를 감소시켜 트랜지스터의 동작 특성을 향상시킨다.
도 2i를 참조하면, 게이트 패턴 사이에 불순물을 도핑하고 열처리를 수행하여 도전 영역(208)을 형성함으로써 이웃한 두 개의 플로팅 바디 트랜지스터를 분리시킨다. 이때, 도전 영역(208)은 실리콘 활성 영역(201) 하부에 위치한 하부 절연 산화물층(202)에 맞닿도록 열처리를 수행한다. 이는 각각의 플로팅 바디 트랜지스터의 크기를 줄이고 이웃한 플로팅 바디 트랜지스터 사이의 간격을 최소화하더라도, 플로팅 바디 영역의 공유 없이 도전 영역(208)으로 통해 이웃한 플로팅 바디 트랜지스터가 분리되도록 하기 위함이다. 결과적으로, 플로팅 바디 트랜지스터를 포함하는 반도체 장치의 집적도를 높일 수 있다.
종래와 달리, 본 발명에서는 두께가 얇은 SOI기판을 사용하여 플로팅 바디 트랜지스터를 제조한다. 통상적으로, 플로팅 바디의 체적이 줄어들면 핫 캐리어에 의해 발생한 홀을 저장하기 어려워 플로팅 바디 트랜지스터의 안정된 동작을 보장할 수 없다. 하지만, 본 발명에서는 SOI기판 상에 에피텍셜층으로 형성한 핀 영역을 더 포함하고 있으므로, SOI기판의 상부에 실리콘 활성 영역(201)에만 한정되지 않고 핀 영역(211)까지 포함하게 되어 플로팅 바디의 체적을 두께가 두꺼운 SOI기판을 사용한 경우와 동등하게 할 수 있다.
또한, 두께가 얇은 SOI기판을 사용하는 경우 도전 영역(208)을 형성하기 위한 열처리 시간이 짧아진다. 게이트 패턴 사이에 불순물을 주입하고 열처리를 통해 확산시는 데 있어서, 실리콘 활성 영역(201)의 두께가 얇은 경우 하부에 매립된 하부 절연 산화물층(202)까지 불순물을 확산시키기 용이하기 때문이다. 열처리 시간이 줄어드는 경우 도전 영역(208)의 횡방향 확산도 아울러 줄어들기 때문에 게이트 패턴의 하부에 형성될 채널 영역이 도전 영역(208)에 의해 짧아지는 것을 막을 수 있다.
결과적으로, 도 2i에 도시된 바와 같이 본 발명에서는 핀 영역(211) 형성과 함께 열처리 시간을 줄일 수 있기 때문에 유효 채널 길이(209)가 충분히 보장되어, 단채널 효과 등에 의한 오동작을 방지할 수 있다. 따라서, 본 발명에 따른 제조 방법에 따라 형성된 플로팅 바디 핀 트랜지스터를 반도체 기억 장치의 단위셀에 적용하는 경우 동작의 안정성을 보장하면서 직접도를 높일 수 있다.
아울러, 본 발명에서는 두께가 얇은 SOI기판을 사용하더라도 핀 영역(211)을 포함하는 바디 영역의 체적이 에피텍셜 공정(Silicon Epitexial Growth, SEG)을 통해 형성된 실리콘으로 인해 증가되어 플로팅 바디 트랜지스터의 안정적인 동작을 보장할 수 있는 바디의 체적을 확보하는 것이 용이해진다. 최근 상업화된 SOI 기판의 경우, 매몰된 하부 절연 산화물층의 두께가 약 20 ~ 200nm 정도이고 하부 절연 산화물층의 상부에 형성된 실리콘 활성영역의 두께는 약 50nm ~ 150nm 정도이며, 실리콘 활성영역의 두께를 증가시키는 것은 기술적인 한계와 비용의 증가로 인한 생산성 저하로 바람직하지 않다. 이에 따라, 종래의 플로팅 바디 핀 트랜지스터의 바디로 사용될 수 있는 실리콘 활성영역의 두께가 얇아 핫 캐리어 발생으로 인한 홀을 저장하기에 충분하지 않았지만, 본 발명의 일 실시예에 따른 제조 방법에 따라 제조된 반도체 장치의 경우 에피텍셜 공정을 통해 형성된 실리콘으로 인해 플로팅 바디 트랜지스터의 바디 체적이 증가하게 되고 그에 따라 바디의 체적도 증가하여 종래의 문제를 해결할 수 있게 되었다. 구체적으로, 핀 영역의 형성으로 플로팅 바디 트랜지스터의 바디 두께를 0.5~1배 더 증가시킴과 더불어, 핀 트랜지스터가 가지는 단채널 효과에 대한 장점을 기대할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 1e는 일반적인 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 2a 내지 2i는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도.

Claims (17)

  1. 하부 반도체 기판, 하부 절연 산화물층 및 실리콘 활성영역을 포함하는 SOI 기판을 형성하는 단계;
    상기 SOI 기판의 실리콘 활성영역 상에 핀 영역을 에피택셜 공정으로 형성하는 단계;
    상기 핀 영역을 덮는 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴의 양측 하부에 위치한 플로팅 바디 영역에 도전 영역을 형성하여 플로팅 바디 트랜지스터를 분리시키는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 핀 영역을 형성하는 단계는
    상기 SOI 기판상에 희생막을 형성하는 단계;
    상기 핀 영역을 정의한 마스크를 사용한 사진 식각 공정을 통해 상기 희생막을 패터닝하는 단계;
    패터닝된 상기 희생막에 의해 노출된 상기 SOI 기판상에 에피텍셜 성장법을 통해 실리콘을 성장시키는 단계; 및
    남아있는 상기 희생막을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 실리콘은 불순물에 도핑된 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 플로팅 바디는 상기 실리콘 활성영역에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 핀 영역을 포함한 구조물 상부에 게이트 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 핀 영역을 덮는 게이트 패턴을 형성하는 단계는
    상기 핀 영역을 포함하는 전체 표면에 게이트 하부 전극을 형성하는 단계;
    상기 게이트 하부 전극 상에 게이트 상부 전극을 형성하는 단계;
    상기 게이트 상부 전극 상에 게이트 하드마스크막을 형성하는 단계; 및
    상기 게이트 마스크막, 상기 게이트 상부 전극, 상기 게이트 하부 전극 및 상기 게이트 산화막을 게이트 마스크를 사용하여 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 패턴의 양측 하부에 위치한 플로팅 바디 영역에 도전 영역을 형성하는 단계는
    상기 스페이서 사이에 노출된 반도체 기판에 불순물을 주입하는 단계; 및
    노출된 반도체 기판에 열처리 공정을 통해 상기 불순물이 도핑된 영역을 상기 SOI 기판 내 매몰 절연막까지 확장하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 하부 반도체 기판, 하부 절연 산화물층 및 실리콘 활성영역을 포함하는 SOI 기판을 형성하는 단계;
    상기 SOI 기판의 실리콘 활성영역 상에 희생막을 형성하는 단계;
    핀 영역을 정의한 마스크를 사용한 사진 식각 공정을 통해 상기 희생막을 패터닝하여 상기 SOI 기판의 상부 실리콘층을 노출시키는 단계;
    노출된 상부 실리콘층 상에 에피텍셜 성장법을 통해 실리콘을 성장시켜 핀 영역을 형성하는 단계;
    상기 핀 영역을 덮는 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴의 양측 하부에 위치한 플로팅 바디 영역에 도전 영역을 형성하여 플로팅 바디 트랜지스터를 분리시키는 단계
    를 포함하는 플로팅 바디 핀 트랜지스터의 제조 방법.
  16. 제15항에 있어서,
    상기 핀 영역을 덮는 게이트 패턴을 형성하는 단계는
    상기 핀 영역을 포함하는 전체 표면에 게이트 하부 전극을 형성하는 단계;
    상기 게이트 하부 전극 상에 게이트 상부 전극을 형성하는 단계;
    상기 게이트 상부 전극 상에 게이트 하드마스크막을 형성하는 단계; 및
    상기 게이트 하드마스크막, 상기 게이트 상부 전극, 상기 게이트 하부 전극 및 상기 게이트 산화막을 게이트 마스크를 사용하여 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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