JP2008283158A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】 製造コストが節減され、セルサイズが減少し、リフレッシュ特性が改善されるフローティングボディーセル構造を有する半導体素子及びその製造方法を提供する。
【解決手段】 半導体素子は、半導体基板、前記半導体基板上に垂直に積層されたソース領域、チャンネル領域及びドレーン領域、並びに前記積層されたソース領域、チャンネル領域及びドレーン領域の両側壁にゲート絶縁膜の介在下に形成されたゲートを含む。
【選択図】 図３

Description

本発明は、半導体素子に関するものであって、さらに詳細には、フローティングボディーセル構造を有する半導体素子及びその製造方法に関するものである。
最近の半導体産業は、半導体素子の集積度を向上させて製造収率を増加させる方向に進んでいる。その一例として、フローティングボディーセル(Floating Body Cell；以下、ＦＢＣ)構造を有する半導体素子が提案された。
前記ＦＢＣ構造を有する半導体素子は、情報を貯蔵するためのキャパシタが不要であり、従って通常のＤＲＡＭ素子と比較して高集積素子の製造に適用することが有利であるという長所がある。
以下、図１を参照して従来のＦＢＣ構造を有する半導体素子及びその動作原理を簡略に説明する。
ＦＢＣ構造を有する半導体素子は、半導体基板１０２と素子が形成されるシリコン層１０６との間に埋没酸化膜１０４が介在したＳＯＩ(Silicon On Insulator)ウェハー１００に実現され、これによりソース領域１１２とドレーン領域１１４との間の領域に該当するトランジスタのボディー１１６がフローティングされた構造を有する。特別に、ＦＢＣ構造を有する半導体素子は電荷を貯蔵するためのキャパシタが形成されない。
このようなＦＢＣ構造を有する半導体素子において、ワードライン(ＷＬ)を通じてゲート１１０に電圧が印加されてトランジスタがオンされた後、ビットライン(ＢＬ)を通じてドレーン領域１１４に電圧が印加されれば、カレントが発生するようになる。そして、前記カレントによるドレーン領域１１４の高い電界によって電子がシリコン格子と衝突するようになって電子と正孔が発生し、このように発生した正孔はソース領域１１２とドレーン領域１１４との間のフローティングボディー１１６内に蓄積する。
ここで、前記フローティングボディー１１６内に蓄積した正孔は、トランジスタのボディーバイアスに影響を及ぼすようになる。具体的には、正孔が多いほどボディーバイアスが増加してトランジスタのスレッショルド電圧が低くなり、その結果同一電圧でのカレントが増加するようになる。
図２は、フローティングボディー内に正孔が蓄積している状態と正孔が蓄積していない状態との間のカレントを比較したグラフであって、ＦＢＣ構造を有する半導体素子は、前記フローティングボディー内に正孔が蓄積している状態と蓄積していない状態とでのカレント差を用いてロジック“１”又はロジック“０”を判断して、メモリとしての動作を行うようになる。
具体的には、書き込み動作の場合、ホットキャリヤ効果によって正孔が発生して前記正孔がフローティングボディー内に蓄積するようにする場合が、書き込み動作ロジック“１”に該当し、ビットラインを通じてドレーン領域に負の電圧が印加されて前記フローティングボディー内に蓄積した正孔を除去するようにする場合が、書き込み動作ロジック“０”に該当する。これと反対に、読み取り動作はワードラインをオンさせた後、カレントの大きさを比較する方式から成る。
このようなＦＢＣ構造を有する半導体素子はキャパシタなしでもＤＲＡＭセル動作が可能であるという利点を有し、このような利点は向後高集積素子を製造するための微細工程で更に有利に作用するものである。
しかしながら、従来のＦＢＣ構造を有する半導体素子は、各セル毎に発生した正孔を独立的に保管することができるＳＯＩウェハーを使用しなければならないが、前記ＳＯＩウェハーが一般的なシリコンウェハーに比べて価格が１０倍以上高いので製造コストの負担が大きい。
また、現在までに提案されているＦＢＣ構造を有する半導体素子は、ＳＯＩウェハー上に平板型のトランジスタを形成して実現されているので、セルサイズが８Ｆ2で制限されており、このためセルサイズの縮小に難しさがある。
しかも、ＦＢＣ構造を有する半導体素子は、通常のＤＲＡＭ素子と同様に、正孔が接合漏洩電流によって消滅されてリフレッシュが必要であるが、半導体素子の高集積化の趨勢によって誘発されるソース領域とドレーン領域との間のパンチスルーを防止するためには、チャンネルドーズを増加させるより外はなく、これにより接合漏洩電流が増加してリフレッシュ特性が低下すると予測されるため、結局、従来のＦＢＣ構造を有する半導体素子は高集積化によるリフレッシュ特性低下の解決が必要である。
上記のような従来技術の問題点を解決するために、本発明は製造コストを節減することができるＦＢＣ構造を有する半導体素子及びその製造方法を提供することを目的とする。
また、本発明はセルサイズを減少させたＦＢＣ構造を有する半導体素子及びその製造装置を提供することを他の目的とする。
さらに、本発明はリフレッシュ特性を改善することができるＦＢＣ構造を有する半導体素子及びその製造装置を提供することをさらに他の目的とする。
上記の目的を達成するために、本発明の一実施例において、半導体素子は、半導体基板、前記半導体基板上に垂直に積層されたソース領域、チャンネル領域及びドレーン領域、並びに前記積層されたソース領域、チャンネル領域及びドレーン領域の両側壁にゲート絶縁膜の介在下に形成されたゲートを含む。
前記ソース領域はラインタイプから成り、前記チャンネル領域及びドレーン領域はパターンタイプから成る。
前記ラインタイプのソース領域は、選択的不純物イオン注入を通じて前記半導体基板の表面内に形成される。
前記ソース領域は、前記チャンネル領域との境界内にパターンタイプに形成された部分を更に含む。
前記パターンタイプのチャンネル領域及びドレーン領域は円筒形状に成る。
前記ソース領域及びドレーン領域はＮ型不純物イオン注入層から成り、前記チャンネル領域はＰ型不純物イオン注入層から成る。
前記ドレーン領域と前記チャンネル領域との界面に形成されたハローイオン注入層を更に含む。
前記ゲートが形成された半導体基板上に前記ドレーン領域を露出させるように形成された層間絶縁膜、及び前記層間絶縁膜上に前記露出したドレーン領域とコンタクトされるように形成されたビットラインを更に含む。
上記の目的を達成するために、本発明の他の実施例において、半導体素子の製造方法は、半導体基板の表面内にラインタイプに第１のイオン注入層を形成する段階、前記第１のイオン注入層を含んだ半導体基板上にシリコン層を形成する段階、前記シリコン層の表面内に第２のイオン注入層を形成する段階、前記第２のイオン注入層を含んだシリコン層をエッチングして、垂直に積層されたソース領域、チャンネル領域及びドレーン領域を形成する段階、並びに前記垂直に積層されたソース領域、チャンネル領域及びドレーン領域の両側壁にゲート絶縁膜を介在してゲートを形成する段階を含む。
前記ソース領域はラインタイプに形成し、前記チャンネル領域及びドレーン領域はパターンタイプに形成する。
前記ソース領域は、前記第１のイオン注入層の一部厚さを一緒にエッチングして形成する。
前記パターンタイプのチャンネル領域及びドレーン領域は円筒形状に形成する。
前記ラインタイプのソース領域は、選択的不純物イオン注入を通じて前記半導体基板の表面内に形成する。
前記ソース領域及びドレーン領域はＮ型不純物イオン注入層で形成し、前記チャンネル領域はＰ型不純物イオン注入層で形成する。
前記シリコン層は、シリコンエピタキシャル成長工程で形成する。
前記シリコン層は、Ｐ型不純物がドーピングされるように形成する。
前記ゲートを形成する段階は、前記垂直に積層されたソース領域、チャンネル領域及びドレーン領域を含んだ半導体基板上に、ゲート絶縁膜とゲート導電膜とを順次に形成する段階、並びに前記ゲート絶縁膜が露出するように前記ゲート導電膜をエッチバックする段階を含む。
前記ゲートを形成する段階後、前記ドレーン領域と前記チャンネル領域との界面にハローイオン注入層を形成する段階を更に含む。
前記ゲートを形成する段階後、前記ゲートが形成された半導体基板上に層間絶縁膜を形成する段階、前記層間絶縁膜をエッチングしてドレーン領域を露出させる段階、及び前記層間絶縁膜上に前記露出したドレーン領域とコンタクトされるビットラインを形成する段階を含む。
前記ドレーン領域を露出させる段階後、かつ前記ビットラインを形成する段階前、前記ドレーン領域と前記チャンネル領域との界面にハローイオン注入層を形成する段階を更に含む。
本発明は、垂直型トランジスタを形成することによって、キャパシタなしでもＤＲＡＭセル動作が可能なＦＢＣ構造を有する半導体素子を製造することができる。
また、本発明は、従来のＳＯＩウェハーに比べて比較的廉価な一般的なシリコンウェハーを使用してＦＢＣ構造を有する半導体素子を実現するので、ＳＯＩウェハーを使用する場合に比べて製造コストを節減することができる。
さらに、本発明は、垂直型トランジスタを適用してＦＢＣ構造を有する半導体素子を製造するので、平板型トランジスタを適用する場合に比べて、セルサイズを８Ｆ2から４Ｆ2まで減少させることができ、従って高集積素子の製造に有利に対応することができる。
しかも、本発明は接合漏洩電流を減少させてリフレッシュ特性を改善することができ、これにより素子特性及び信頼性を向上させることができる。
加えて、本発明はソース領域をラインタイプに形成するため、前記ソース領域とコンタクトされるビットラインを別に形成する必要がなく、これにより半導体素子のレイアウト及び工程の単純化を達成することができる。
また、本発明は、円筒形状を有するパターンタイプのチャンネル領域とドレーン領域の両側壁にゲートを形成するので、ゲート絶縁膜の面積が従来よりも増加してキャパシタンスを増加させることができるため、正孔の発生量を増加させてリフレッシュ特性を更に効果的に改善することができる。
本発明においては、既存のＳＯＩウェハーを使用して平板型トランジスタを適用する代わりに、一般的なシリコンウェハーを使用しながら垂直型トランジスタを適用してＦＢＣ構造を有する半導体素子を製造する。
これにより、本発明は、前記ＳＯＩウェハー価格の１／１０水準である一般的なシリコンウェハーを使用しながらも、各セル毎に発生した正孔を独立的に保管することができるＦＢＣ構造を有する半導体素子を製造することができるため、その製造コストを節減することができる。
また、本発明は、既存の平板型トランジスタを適用する場合にセルサイズが８Ｆ2で制限されていたことに比べて、前記垂直型トランジスタを適用することによってセルサイズを４Ｆ2まで減少させることができるため、高集積素子の製造に有利に対応することができる。
しかも、本発明は前記垂直型トランジスタを適用することによって接合漏洩電流を減少させてリフレッシュ特性を改善することができ、併せて円筒形状を有するパターンタイプのチャンネル領域とドレーン領域の両側壁にゲートを形成するので、ゲート絶縁膜の面積が従来よりも増加してキャパシタンスを増加させることができるため、リフレッシュ特性を効果的に改善することができる。
詳しくは、図３は本発明の実施例による半導体素子を説明するための断面図であって、これを説明すれば次の通りである。
図示するように、Ｐ型の半導体基板３００上にソース領域３０８、チャンネル領域３１０及びドレーン領域３１２が垂直に積層され、前記積層されたチャンネル領域３１０とドレーン領域３１２の両側壁にゲート絶縁膜３１４とゲート導電膜３１６とから成るゲート３１８が形成される。
前記ソース領域３０８及びドレーン領域３１２はＮ型不純物イオン注入層で形成され、前記チャンネル領域３１０はＰ型不純物イオン注入層で形成される。特に、前記ソース領域３０８は選択的不純物イオン注入を通じてＰ型の半導体基板３００上にラインタイプに形成され、前記チャンネル領域３１０及びドレーン領域３１２は前記ラインタイプのソース領域３０８上に円筒形状を有するパターンタイプに形成される。前記ソース領域３０８は半導体基板３００上にラインタイプに形成されることは勿論、前記チャンネル領域３１０下にパターンタイプに更に形成されることができる。
前記ドレーン領域３１２とチャンネル領域３１０との境界に、好ましくはハローイオン注入層３２２が更に形成される。前記ハローイオン注入層３２２はホットキャリヤが更に多く発生することができるようにする構成要素であって、このようなハローイオン注入層３２２の形成によって、本発明のＦＢＣ構造を有する半導体素子の書き込み速度を増加させることができる。すなわち、前記ハローイオン注入層３２２はパンチスルーを防止する役割を果たすだけでなく、ドレーン領域３１２の電界だけを選択的に増加させ、ソース領域３０８の接合漏洩電流が増加することを防止する役割を果たすので、本発明のＦＢＣ構造を有する半導体素子の書き込み速度を効果的に増加させることができる。
前述した本発明によるＦＢＣ構造を有する半導体素子は、高価であるＳＯＩウェハーを使用せずともその製造が可能なので、本発明は製造コストを節減することができる。また、本発明によるＦＢＣ構造を有する半導体素子は、垂直に積層されたソース領域３０８、チャンネル領域３１０及びドレーン領域３１２を含む垂直型トランジスタが形成されるため、本発明はセルサイズを減少させることができ、また接合漏洩電流を減少させてリフレッシュ特性を向上させることができる。しかも、本発明によるＦＢＣ構造を有する半導体素子は、前記ドレーン領域３１２とチャンネル領域３１０との境界にハローイオン注入層３２２を形成するため、本発明はホットキャリヤの発生を増加させて半導体素子の書き取り速度を更に増加させることができる。
図３で未だ説明されていない図面符号Ｃはコンタクトホールを、３２０は層間絶縁膜を、そして３２４はビットラインをそれぞれ示す。
図４Ａ乃至図４Ｈは、本発明の実施例によるＦＢＣ構造を有する半導体素子の製造方法を説明するための工程別断面図であって、これを説明すれば次の通りである。
図４Ａを参照すれば、Ｐ型の半導体基板４００内に1次Ｎ型不純物イオン注入工程を遂行して、前記Ｐ型の半導体基板４００表面内にＮ型の第１のイオン注入層４０２を形成する。前記第１のイオン注入層４０２は選択的不純物イオン注入工程を通じて半導体基板４００の表面内にラインタイプに形成する。
図４Ｂを参照すれば、前記Ｎ型の第１のイオン注入層４０２が形成されたＰ型の半導体基板４００上にシリコン層４０４を形成する。前記シリコン層４０４はシリコンエピタキシャル成長工程を通じて形成し、この時前記シリコン層４０４内にＰ型不純物がドーピングされるように形成することが好ましい。
図４Ｃを参照すれば、前記Ｐ型の不純物がドーピングされたシリコン層４０４内に２次Ｎ型不純物イオン注入工程を遂行して、前記シリコン層４０４表面内にＮ型の第２のイオン注入層４０６を形成する。その結果、Ｐ型の半導体基板４００上にＮ型の第１のイオン注入層４０２、Ｐ型のシリコン層４０４及びＮ型の第２のイオン注入層４０６が順次に積層される。
図４Ｄを参照すれば、前記第２のイオン注入層を含んだシリコン層をエッチングして、半導体基板４００上に垂直に積層されるソース領域４０８、チャンネル領域４１０及びドレーン領域４１２を形成する。すなわち、前記Ｎ型の第１のイオン注入層はソース領域４０８になり、前記Ｐ型のシリコン層はチャンネル領域４１０になり、前記Ｎ型の第２のイオン注入層はドレーン領域４１２になる。
前記ソース領域４０８はラインタイプに形成し、前記チャンネル領域４１０及びドレーン領域４１２は円筒形状を有するパターンタイプに形成する。この時、前記第２のイオン注入層を含んだシリコン層のエッチング時に前記第１のイオン注入層の一部厚さを一緒にエッチングして、前記ソース領域４０８を半導体基板４００上ではラインタイプに成り、前記チャンネル領域４１０下ではパターンタイプに成るように形成することも可能である。
図４Ｅを参照すれば、前記垂直に積層されたソース領域４０８、チャンネル領域４１０及びドレーン領域４１２を含んだ半導体基板４００上に、ゲート絶縁膜４１４とゲート導電膜４１６とを順次に蒸着する。前記ゲート絶縁膜４１４は酸化膜で形成し、前記ゲート導電膜４１６はポリシリコン膜で形成する。その後、前記ゲート導電膜４１６を前記ゲート絶縁膜４１４が露出するようにエッチバックして、積層されたチャンネル領域４１０とドレーン領域４１２の両側壁にゲート４１８を形成する。
本発明は、半導体基板４００上に垂直に積層されるようにソース領域４０８、チャンネル領域４１０及びドレーン領域４１２を形成した後、その両側にゲート４１８を形成して垂直型トランジスタを適用することによって、ＦＢＣ構造を有する半導体素子を製造することができる。また、前記ＦＢＣ構造を有する半導体素子の製造時に垂直型トランジスタを適用することによって、平板型トランジスタが適用される従来の場合よりもセルサイズを減少させることができる。しかも、前記ＦＢＣ構造を有する半導体素子の製造時に、高価であるＳＯＩウェハーの代わりに一般的なシリコンウェハーを使用することができるため、従来よりも製造コストを節減することができる。
図４Ｆを参照すれば、前記ゲート４１８を含んだ半導体基板４００上に前記ゲート４１８を覆うように層間絶縁膜４２０を蒸着する。次いで、前記ドレーン領域４１２が露出するまで前記層間絶縁膜４２０とゲート絶縁膜４１４とをエッチングして、コンタクトホールＣを形成する。
図４Ｇを参照すれば、前記コンタクトホールＣが形成された半導体基板４００についてハローイオン注入工程を遂行して、前記ドレーン領域４１２とチャンネル領域４１０との界面にハローイオン注入層４２２を形成する。前記ハローイオン注入層４２２は、ホットキャリヤがより多く発生し得るようにする役割を果たし、これにより本発明によるＦＢＣ構造を有する半導体素子の書き込み速度を増加させることができる。
すなわち、前記ハローイオン注入層４２２は、パンチスルーを防止するだけでなく、ドレーン領域４１２の電界を選択的に増加させ、ソース領域４０８の接合漏洩電流が増加することを防止する役割を果たすので、本発明によるＦＢＣ構造を有する半導体素子の書き込み速度を効果的に増加させることができる。
図４Ｈを参照すれば、前記ハローイオン注入層４２２が形成された半導体基板４００の結果物上に、前記コンタクトホールＣを埋め込むようにビットライン用導電膜を蒸着する。その後、前記ビットライン用導電膜をエッチングして、前記ドレーン領域４１２とコンタクトされるビットライン４２４を形成する。
以後示さないが、公知の一連の後続工程を順次に遂行して本発明の実施例による半導体素子を完成する。
以上、ここでは本発明を特定の実施例に関連して示して説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載する本発明の精神と範囲を離脱しない限度内で本発明が多様に改造及び変形され得ることは当業者には容易に分かる。
従来の半導体素子及びその動作原理を説明するための断面図である。 フローティングボディー内に正孔が蓄積している状態と正孔が蓄積していない状態との間のカレントを比較したグラフである。 本発明の実施例による半導体素子を説明するための断面図である。 本発明の実施例による半導体素子の製造方法を説明するための初期工程における断面図である。 本発明の実施例による半導体素子の製造方法を説明するための図４Ａに続く工程における断面図である。 本発明の実施例による半導体素子の製造方法を説明するための図４Ｂに続く工程における断面図である。 本発明の実施例による半導体素子の製造方法を説明するための図４Ｃに続く工程における断面図である。 本発明の実施例による半導体素子の製造方法を説明するための図４Ｄに続く工程における断面図である。 本発明の実施例による半導体素子の製造方法を説明するための図４Ｅに続く工程における断面図である。 本発明の実施例による半導体素子の製造方法を説明するための図４Ｆに続く工程における断面図である。 本発明の実施例による半導体素子の製造方法を説明するための図４Ｇに続く工程における断面図である。
符号の説明
３００、４００ 半導体基板
３０８、４０８ ソース領域
３１０、４１０ チャンネル領域
３１２、４１２ ドレーン領域
３１４、４１４ ゲート絶縁膜
３１６、４１６ ゲート導電膜
３１８、４１８ ゲート
３２０、４２０ 層間絶縁膜
３２２、４２２ ハローイオン注入層
３２４、４２４ ビットライン
４０２ 第１のイオン注入層
４０４ シリコン層
４０６ 第２のイオン注入層
Ｃ コンタクトホール

Claims (20)

  1. 半導体基板、
    前記半導体基板上に垂直に積層されたソース領域、チャンネル領域及びドレーン領域、並びに
    前記積層されたソース領域、チャンネル領域及びドレーン領域の両側壁にゲート絶縁膜の介在下に形成されたゲート
    を含むことを特徴とする半導体素子。
  2. 前記ソース領域はラインタイプから成り、前記チャンネル領域及びドレーン領域はパターンタイプから成ることを特徴とする請求項１に記載の半導体素子。
  3. 前記ラインタイプのソース領域は、選択的不純物イオン注入を通じて前記半導体基板の表面内に形成されていることを特徴とする請求項２に記載の半導体素子。
  4. 前記ソース領域は、前記チャンネル領域との境界内にパターンタイプに形成された部分を更に含むことを特徴とする請求項３に記載の半導体素子。
  5. 前記パターンタイプのチャンネル領域及びドレーン領域は円筒形状に成ることを特徴とする請求項２に記載の半導体素子。
  6. 前記ソース領域及びドレーン領域はＮ型不純物イオン注入層から成り、前記チャンネル領域はＰ型不純物イオン注入層から成ることを特徴とする請求項１に記載の半導体素子。
  7. 前記ドレーン領域と前記チャンネル領域との界面に形成されたハローイオン注入層を更に含むことを特徴とする請求項１に記載の半導体素子。
  8. 前記ゲートが形成された半導体基板上に前記ドレーン領域を露出させるように形成された層間絶縁膜、及び前記層間絶縁膜上に前記露出したドレーン領域とコンタクトされるように形成されたビットラインを更に含むことを特徴とする請求項１に記載の半導体素子。
  9. 半導体基板の表面内にラインタイプに第１のイオン注入層を形成する段階、
    前記第１のイオン注入層を含んだ半導体基板上にシリコン層を形成する段階、
    前記シリコン層の表面内に第２のイオン注入層を形成する段階、
    前記第２のイオン注入層を含んだシリコン層をエッチングして、垂直に積層されたソース領域、チャンネル領域及びドレーン領域を形成する段階、並びに
    前記垂直に積層されたソース領域、チャンネル領域及びドレーン領域の両側壁にゲート絶縁膜を介在してゲートを形成する段階
    を含むことを特徴とする半導体素子の製造方法。
  10. 前記ソース領域はラインタイプに形成し、前記チャンネル領域及びドレーン領域はパターンタイプに形成することを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記ソース領域は、前記第１のイオン注入層の一部厚さを一緒にエッチングして形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記パターンタイプのチャンネル領域及びドレーン領域は円筒形状に形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  13. 前記ラインタイプのソース領域は、選択的不純物イオン注入を通じて前記半導体基板の表面内に形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
  14. 前記ソース領域及びドレーン領域はＮ型不純物イオン注入層で形成し、前記チャンネル領域はＰ型不純物イオン注入層で形成することを特徴とする請求項９に記載の半導体素子の製造方法。
  15. 前記シリコン層は、シリコンエピタキシャル成長工程で形成することを特徴とする請求項９に記載の半導体素子の製造方法。
  16. 前記シリコン層は、Ｐ型不純物がドーピングされるように形成することを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. 前記ゲートを形成する段階は、
    前記垂直に積層されたソース領域、チャンネル領域及びドレーン領域を含んだ半導体基板上に、ゲート絶縁膜とゲート導電膜とを順次に形成する段階、並びに
    前記ゲート絶縁膜が露出するように前記ゲート導電膜をエッチバックする段階、
    を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  18. 前記ゲートを形成する段階後、
    前記ドレーン領域と前記チャンネル領域との界面にハローイオン注入層を形成する段階を更に含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  19. 前記ゲートを形成する段階後、
    前記ゲートが形成された半導体基板上に層間絶縁膜を形成する段階、
    前記層間絶縁膜をエッチングしてドレーン領域を露出させる段階、及び
    前記層間絶縁膜上に前記露出したドレーン領域とコンタクトされるビットラインを形成する段階を更に含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  20. 前記ドレーン領域を露出させる段階後、かつ前記ビットラインを形成する段階前、
    前記ドレーン領域と前記チャンネル領域との界面にハローイオン注入層を形成する段階を更に含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
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