JP2009141073A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP2009141073A JP2009141073A JP2007315050A JP2007315050A JP2009141073A JP 2009141073 A JP2009141073 A JP 2009141073A JP 2007315050 A JP2007315050 A JP 2007315050A JP 2007315050 A JP2007315050 A JP 2007315050A JP 2009141073 A JP2009141073 A JP 2009141073A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- lower electrode
- support
- forming
- temporary support
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Abstract
【課題】支持部の強度低下、並びに、支持部と下部電極との接合強度の低下を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜１０１上に、下部電極形成用の層間絶縁膜１０３と仮支持用絶縁膜２０４を順次積層し、下部電極形成用の層間絶縁膜１０３と仮支持用絶縁膜２０４とに貫通孔を形成し、貫通孔の内部に下部電極１０６を形成し、仮支持用絶縁膜２０４に開口部を設けて下部電極形成用の層間絶縁膜１０３を露出させると同時に仮支持用絶縁膜２０４を仮支持体とし、開口部を介してウエットエッチングすることで下部電極形成用の層間絶縁膜１０３を除去し、下部電極１０６及び仮支持体を覆うように本支持体２０５を形成し、仮支持体を除去し、下部電極１０６に容量絶縁膜２０６及び上部電極２０７を順次積層することを特徴とする半導体装置の製造方法を採用する。
【選択図】図１２
【解決手段】層間絶縁膜１０１上に、下部電極形成用の層間絶縁膜１０３と仮支持用絶縁膜２０４を順次積層し、下部電極形成用の層間絶縁膜１０３と仮支持用絶縁膜２０４とに貫通孔を形成し、貫通孔の内部に下部電極１０６を形成し、仮支持用絶縁膜２０４に開口部を設けて下部電極形成用の層間絶縁膜１０３を露出させると同時に仮支持用絶縁膜２０４を仮支持体とし、開口部を介してウエットエッチングすることで下部電極形成用の層間絶縁膜１０３を除去し、下部電極１０６及び仮支持体を覆うように本支持体２０５を形成し、仮支持体を除去し、下部電極１０６に容量絶縁膜２０６及び上部電極２０７を順次積層することを特徴とする半導体装置の製造方法を採用する。
【選択図】図１２
Description
本発明は、半導体装置の製造方法及び半導体装置に関するものであり、特に、クラウン型キャパシタを備えた半導体装置の製造方法及び半導体装置に関するものである。
ＤＲＡＭ（Dynamic Random Access Memory）等のメモリセルは、選択用トランジスタとキャパシタとから成るが、微細加工技術の進展によるメモリセルの微細化に伴いキャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するため、所謂クラウン型のキャパシタが提案されている。下記特許文献１〜４には、クラウン型のキャパシタを備えた半導体装置及びその製造方法が開示されている。特に、特許文献２には、犠牲酸化膜にシリンダ孔を設け、このシリンダ孔内に下部電極を形成し、その後、犠牲酸化膜を除去することによって有底中空筒状の下部電極を形成する際に、下部電極自体の倒壊を防止する支持体を形成する技術が開示されている。一般的に犠牲酸化膜は、ウエットエッチングによって除去するが、ウエットエッチングに伴う薬液処理の際、薬液の表面張力により下部電極同士がショートし、メモリ素子のペアビット不良或いは群ビット不良が発生するが、支持体を設けることで、下部電極同士のショートを防止することが可能になる。
下部電極の倒壊を防ぐ支持体には、例えば、犠牲酸化膜よりもエッチングレートが小さなシリコン窒化膜等が用いられる。例えば、低圧ＣＶＤ法により成膜されたシリコン窒化膜を用いて支持体を形成し、下部電極間のショートを防止する技術が知られている。これは、半導体プロセスで用いられる絶縁膜のうち、シリコン窒化膜がフッ化水素酸に対して比較的侵されにくいためである。
ところで犠牲酸化膜は、下部電極の高さを稼ぐために２μｍ以上の厚みで形成される一方、支持体となるシリコン窒化膜は、犠牲酸化膜よりも数分の１〜数十分の１の厚みで形成される場合が多い。このような場合において、犠牲酸化膜をウエットエッチングで完全に除去する間には、シリコン窒化膜もエッチングされてしまい、支持体の厚みが極端に薄くなって支持体の強度が大幅に低下する場合があった。
具体的には、シリコン窒化膜のシリコン酸化膜に対するエッチング選択比は１：１００程度でしかない。そのため、厚さ２０００ｎｍ程度のシリコン酸化膜からなる犠牲酸化膜をエッチングしている間に、支持体となるシリコン窒化膜も２０ｎｍ程度エッチングされてしまい、支持体の強度が低下すると共に、支持体と下部電極との接合性が低下して下部電極が支持体から外れてしまう問題もあった。
特開平１１−３１７５０４号公報
特開２００５−２２９０９７号公報
特開２００６−１３５２６１号公報
特開２００６−２４５３６４号公報
本発明は上記事情に鑑みてなされたものであって、支持体の強度低下、並びに、支持体と下部電極との接合強度の低下を防止することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置の製造方法は、下部電極、容量絶縁膜及び上部電極からなるキャパシタを備えた半導体装置の製造方法であって、コンタクトプラグが埋め込まれた層間絶縁膜上に、下部電極形成用の層間絶縁膜と、前記下部電極形成用の層間絶縁膜とは異なる材質からなる仮支持用絶縁膜を順次積層する積層工程と、前記下部電極形成用の層間絶縁膜及び前記仮支持用絶縁膜を連通して前記コンタクトプラグを露出させる貫通孔を形成する貫通孔形成工程と、前記貫通孔の内部に、前記貫通孔の形成に伴って現れた前記仮支持用絶縁膜の端面に接合するように有底中空筒状の下部電極を形成する下部電極形成工程と、前記仮支持用絶縁膜に開口部を設けて前記下部電極形成用の層間絶縁膜を露出させると同時に、前記仮支持用絶縁膜を仮支持体とする仮支持体形成工程と、前記開口部を介して前記下部電極形成用の層間絶縁膜をウエットエッチングすることで前記層間絶縁膜を除去すると同時に、前記下部電極同士を前記仮支持体によって連結支持させる絶縁膜除去工程と、前記下部電極の少なくとも上端面及び前記仮支持体を覆うように、前記仮支持体とは材質の異なる絶縁材料からなる本支持体を形成する本支持体形成工程と、前記仮支持体をエッチングによって除去すると同時に、前記下部電極同士を前記本支持体によって連結支持させる仮支持体除去工程と、前記下部電極の露出面に、容量絶縁膜及び上部電極を順次積層するキャパシタ形成工程と、を具備してなることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記下部電極形成用の層間絶縁膜がシリコン酸化膜であり、前記仮支持体となる前記仮支持用絶縁膜がポリシリコン膜であり、前記本支持体がシリコン酸化膜またはシリコン窒化膜からなることが好ましい。
更に、本発明の半導体装置の製造方法においては、前記下部電極形成用の層間絶縁膜がシリコン酸化膜であり、前記仮支持体となる前記仮支持用絶縁膜が非晶質カーボン膜からなり、前記本支持体がシリコン酸化膜からなることが好ましい。
本発明の半導体装置の製造方法は、下部電極、容量絶縁膜及び上部電極からなるキャパシタを備えた半導体装置の製造方法であって、コンタクトプラグが埋め込まれた層間絶縁膜上に、下部電極形成用の層間絶縁膜と、前記下部電極形成用の層間絶縁膜とは異なる材質からなる仮支持用絶縁膜を順次積層する積層工程と、前記下部電極形成用の層間絶縁膜及び前記仮支持用絶縁膜を連通して前記コンタクトプラグを露出させる貫通孔を形成する貫通孔形成工程と、前記貫通孔の内部に、前記貫通孔の形成に伴って現れた前記仮支持用絶縁膜の端面に接合するように有底中空筒状の下部電極を形成する下部電極形成工程と、前記仮支持用絶縁膜に開口部を設けて前記下部電極形成用の層間絶縁膜を露出させると同時に、前記仮支持用絶縁膜を仮支持体とする仮支持体形成工程と、前記開口部を介して前記下部電極形成用の層間絶縁膜をウエットエッチングすることで前記層間絶縁膜を除去すると同時に、前記下部電極同士を前記仮支持体によって連結支持させる絶縁膜除去工程と、前記下部電極の少なくとも上端面及び前記仮支持体を覆うように、前記仮支持体とは材質の異なる絶縁材料からなる本支持体を形成する本支持体形成工程と、前記仮支持体をエッチングによって除去すると同時に、前記下部電極同士を前記本支持体によって連結支持させる仮支持体除去工程と、前記下部電極の露出面に、容量絶縁膜及び上部電極を順次積層するキャパシタ形成工程と、を具備してなることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記下部電極形成用の層間絶縁膜がシリコン酸化膜であり、前記仮支持体となる前記仮支持用絶縁膜がポリシリコン膜であり、前記本支持体がシリコン酸化膜またはシリコン窒化膜からなることが好ましい。
更に、本発明の半導体装置の製造方法においては、前記下部電極形成用の層間絶縁膜がシリコン酸化膜であり、前記仮支持体となる前記仮支持用絶縁膜が非晶質カーボン膜からなり、前記本支持体がシリコン酸化膜からなることが好ましい。
上記の半導体装置の製造方法によれば、仮支持体によって下部電極を支持させつつ、下部電極形成用の層間絶縁膜をエッチングにより除去した後に本支持体を形成するので、下部電極形成用の層間絶縁膜とともに本支持体がエッチング処理されるおそれがない。これにより、本支持体の強度が低下するおそれがなく、また、本支持体と下部電極の接合強度が低下するおそれもない。
また、仮支持体によって下部電極を一時的に支持しておきながら、下部電極の上端面及び仮支持体を覆うように本支持体を形成するので、本支持体を比較的厚く形成することができ、これにより本支持体の強度を高めることができる。また、下部電極の上端面及び仮支持体を覆うように本支持体を形成するので、本支持体と下部電極とが確実に接合され、これにより、本支持体から下部電極が外れることがない。以上より、下部電極同士がショートすることがなく、メモリ素子のペアビット不良及び群ビット不良を抑制できる。
また、上記の半導体装置の製造方法によれば、下部電極形成用の層間絶縁膜がシリコン酸化膜であり、仮支持体となる仮支持用絶縁膜がポリシリコン膜なので、層間絶縁膜であるシリコン酸化膜をエッチングしても、ポリシリコン膜からなる仮支持用絶縁膜はほとんどエッチングされず、仮支持体の強度低下を防止できる。また、本支持体がシリコン酸化膜またはシリコン窒化膜から構成されるので、仮支持体をエッチングで除去する際に本支持体がエッチングされるおそれがなく、本支持体の強度低下を防止できる。
更に、上記の半導体装置の製造方法によれば、下部電極形成用の層間絶縁膜がシリコン酸化膜であり、仮支持体となる仮支持用絶縁膜が非晶質カーボン膜なので、層間絶縁膜であるシリコン酸化膜をエッチングしても、非晶質カーボン膜からなる支持用絶縁膜はほとんどエッチングされず、仮支持体の強度低下を防止できる。また、本支持体がシリコン酸化膜から構成されるので、仮支持体を除去する際に酸素プラズマや水素プラズマによるアッシング法を利用でき、仮支持体を除去する際には、他の構成部材にダメージを全く与えることがない。
また、仮支持体によって下部電極を一時的に支持しておきながら、下部電極の上端面及び仮支持体を覆うように本支持体を形成するので、本支持体を比較的厚く形成することができ、これにより本支持体の強度を高めることができる。また、下部電極の上端面及び仮支持体を覆うように本支持体を形成するので、本支持体と下部電極とが確実に接合され、これにより、本支持体から下部電極が外れることがない。以上より、下部電極同士がショートすることがなく、メモリ素子のペアビット不良及び群ビット不良を抑制できる。
また、上記の半導体装置の製造方法によれば、下部電極形成用の層間絶縁膜がシリコン酸化膜であり、仮支持体となる仮支持用絶縁膜がポリシリコン膜なので、層間絶縁膜であるシリコン酸化膜をエッチングしても、ポリシリコン膜からなる仮支持用絶縁膜はほとんどエッチングされず、仮支持体の強度低下を防止できる。また、本支持体がシリコン酸化膜またはシリコン窒化膜から構成されるので、仮支持体をエッチングで除去する際に本支持体がエッチングされるおそれがなく、本支持体の強度低下を防止できる。
更に、上記の半導体装置の製造方法によれば、下部電極形成用の層間絶縁膜がシリコン酸化膜であり、仮支持体となる仮支持用絶縁膜が非晶質カーボン膜なので、層間絶縁膜であるシリコン酸化膜をエッチングしても、非晶質カーボン膜からなる支持用絶縁膜はほとんどエッチングされず、仮支持体の強度低下を防止できる。また、本支持体がシリコン酸化膜から構成されるので、仮支持体を除去する際に酸素プラズマや水素プラズマによるアッシング法を利用でき、仮支持体を除去する際には、他の構成部材にダメージを全く与えることがない。
次に、本発明の半導体装置は、下部電極、容量絶縁膜及び上部電極からなるキャパシタを備えた半導体装置であって、コンタクトプラグが埋め込まれた層間絶縁膜上に形成されて前記コンタクトプラグに接続される複数の有底中空筒状の下部電極と、前記の各下部電極の上端面上に配置されて、各下部電極同士を連結支持する本支持体と、前記下部電極の露出面に順次積層された容量絶縁膜及び上部電極と、を具備してなることを特徴とする。
また、本発明の半導体装置においては、前記本支持体が、前記下部電極の前記上端面に接していることが好ましい。
更に、本発明の半導体装置においては、前記本支持体が、前記下部電極の前記上端面及び前記上端面に隣接する外周面の上端部に接していることが好ましい。
また、本発明の半導体装置においては、前記本支持体が、前記下部電極の前記上端面に接していることが好ましい。
更に、本発明の半導体装置においては、前記本支持体が、前記下部電極の前記上端面及び前記上端面に隣接する外周面の上端部に接していることが好ましい。
上記の半導体装置によれば、下部電極同士を連結支持する本支持体が、各下部電極の上端面上に配置されているので、本支持体を比較的厚く形成することができ、本支持体の強度をより高めることができる。また、本支持体が各下部電極の上端面上に配置されることで、下部電極の側面を本支持体が覆うことが無く、下部電極の電極面を広く確保してキャパシタの静電容量を大きくすることができる。
また、上記の半導体装置によれば、本支持体が、前記下部電極の上端面に接しているので、下部電極を確実に支持できる。
更に、上記の半導体装置によれば、本支持体が、下部電極の上端面及び上端面に隣接する外周面の上端部に接しているので、本支持体と下部電極との接合面積を広く確保することができ、本支持体から下部電極が外れるおそれがなく、また、本支持体の強度をより高めることができる。
また、上記の半導体装置によれば、本支持体が、前記下部電極の上端面に接しているので、下部電極を確実に支持できる。
更に、上記の半導体装置によれば、本支持体が、下部電極の上端面及び上端面に隣接する外周面の上端部に接しているので、本支持体と下部電極との接合面積を広く確保することができ、本支持体から下部電極が外れるおそれがなく、また、本支持体の強度をより高めることができる。
本発明によれば、支持体の強度低下、並びに、支持体と下部電極との接合強度の低下を防止することが可能な半導体装置の製造方法及び半導体装置を提供できる。
以下、本発明の実施形態である半導体装置の製造方法及び半導体装置について図面を参照して説明する。なお、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置における各部の寸法関係とは異なる場合がある。
「第１の実施形態」
本発明の第１の実施形態である半導体装置の製造方法及び半導体装置について、図１〜図１３を参照して説明する。図１〜図１１及び図１３には、半導体装置の製造方法を説明する工程図を示し、図１２には、半導体装置の一例であるＤＲＡＭ素子を示す。
本発明の第１の実施形態である半導体装置の製造方法及び半導体装置について、図１〜図１３を参照して説明する。図１〜図１１及び図１３には、半導体装置の製造方法を説明する工程図を示し、図１２には、半導体装置の一例であるＤＲＡＭ素子を示す。
＜半導体装置の製造方法＞
本実施形態の半導体装置の製造方法は、下部電極形成用の層間絶縁膜と仮支持用絶縁膜とを順次積層する積層工程と、層間絶縁膜及び仮支持用絶縁膜に貫通孔を形成する貫通孔形成工程と、貫通孔の内部に有底中空筒状の下部電極を形成する下部電極形成工程と、仮支持用絶縁膜に開口部を設けて仮支持体とする仮支持体形成工程と、開口部を介して層間絶縁膜をウエットエッチングする絶縁膜除去工程と、本支持体を形成する本支持体形成工程と、仮支持体をエッチングによって除去する仮支持体除去工程と、下部電極に容量絶縁膜及び上部電極を順次積層するキャパシタ形成工程と、から概略構成されている。以下、各工程について順次説明する。
本実施形態の半導体装置の製造方法は、下部電極形成用の層間絶縁膜と仮支持用絶縁膜とを順次積層する積層工程と、層間絶縁膜及び仮支持用絶縁膜に貫通孔を形成する貫通孔形成工程と、貫通孔の内部に有底中空筒状の下部電極を形成する下部電極形成工程と、仮支持用絶縁膜に開口部を設けて仮支持体とする仮支持体形成工程と、開口部を介して層間絶縁膜をウエットエッチングする絶縁膜除去工程と、本支持体を形成する本支持体形成工程と、仮支持体をエッチングによって除去する仮支持体除去工程と、下部電極に容量絶縁膜及び上部電極を順次積層するキャパシタ形成工程と、から概略構成されている。以下、各工程について順次説明する。
（積層工程）
積層工程では、コンタクトプラグ１００が埋め込まれた層間絶縁膜１０１上に、下部電極形成用の層間絶縁膜１０３と、下部電極形成用の層間絶縁膜１０３とは異なる材質からなる仮支持用絶縁膜２０４を順次積層する。
具体的には、先ず図１に示すように、図示しない半導体基板の上に、ＭＯＳトランジスタ等の半導体素子を形成し、ＭＯＳトランジスタに接続される図示しないビット線を形成し、更に、ＭＯＳトランジスタ及びビット線等を覆う層間絶縁膜１０１を形成する。層間絶縁膜１０１は例えば、酸化シリコン膜等で形成する。次に、形成された層間絶縁膜１０１の所定の領域に、容量コンタクトプラグ１００（コンタクトプラグ）を形成する。容量コンタクトプラグ１００は、半導体基板上に形成されたＭＯＳトランジスタと、本発明に係るキャパシタの下部電極とを接続するものである。容量コンタクトプラグ１００は例えば、ポリシリコン（多結晶シリコン）やタングステンなどの金属により形成する。
積層工程では、コンタクトプラグ１００が埋め込まれた層間絶縁膜１０１上に、下部電極形成用の層間絶縁膜１０３と、下部電極形成用の層間絶縁膜１０３とは異なる材質からなる仮支持用絶縁膜２０４を順次積層する。
具体的には、先ず図１に示すように、図示しない半導体基板の上に、ＭＯＳトランジスタ等の半導体素子を形成し、ＭＯＳトランジスタに接続される図示しないビット線を形成し、更に、ＭＯＳトランジスタ及びビット線等を覆う層間絶縁膜１０１を形成する。層間絶縁膜１０１は例えば、酸化シリコン膜等で形成する。次に、形成された層間絶縁膜１０１の所定の領域に、容量コンタクトプラグ１００（コンタクトプラグ）を形成する。容量コンタクトプラグ１００は、半導体基板上に形成されたＭＯＳトランジスタと、本発明に係るキャパシタの下部電極とを接続するものである。容量コンタクトプラグ１００は例えば、ポリシリコン（多結晶シリコン）やタングステンなどの金属により形成する。
次に、図１に示すように、容量コンタクトプラグ１００及び層間絶縁膜１０１を覆うように、シリコン窒化膜からなるエッチングストッパ膜１０２と、酸化シリコンからなる下部電極形成用の層間絶縁膜１０３と、ポリシリコンからなるハードマスク層２０４（支持用絶縁膜）とを順次成膜する。エッチングストッパ膜１０２は層間絶縁膜１０３をエッチングする際のエッチングストッパとなる膜であり、下部電極形成用の層間絶縁膜１０３はキャパシタの下部電極の下地となる貫通孔を設けるための膜であり、ハードマスク層２０４は層間絶縁膜１０３に貫通孔を設ける際のマスクとなる膜である。またハードマスク層２０４は、下部電極を一時的に支持する仮支持体となる。本発明に係るキャパシタをＤＲＡＭ素子のキャパシタとして用いる場合には、下部電極形成用の層間絶縁膜１０３の膜厚を１μｍ〜２μｍ程度とするのが望ましく、ハードマスク層２０４の膜厚を４０ｎｍ〜６０ｎｍ程度とするのが望ましい。また、層間絶縁膜１０３とハードマスク層２０４は相互に異なる材質からなることが好ましく、特に層間絶縁膜１０３をウエットエッチングする際のエッチャントに対するハードマスク層２０４のエッチング速度が、層間絶縁膜１０３のエッチング速度よりも低いものがよい。従って、例えば上述のように、層間絶縁膜１０３をシリコン酸化膜で構成し、ハードマスク層２０４をポリシリコン膜で構成するとよい。
次に、図２に示すように、ハードマスク層２０４上にフォトレジストを積層し、更にフォトレジストにホールパターンを形成することによってレジストマスク層Ｍを形成する。
（貫通孔形成工程）
次に、貫通孔形成工程では、下部電極形成用の層間絶縁膜１０３及びハードマスク層２０４を連通し、コンタクトプラグ１００を露出させる貫通孔１０５を形成する。
具体的には、図２に示すように、レジストマスク層Ｍをマスクにしてハードマスク層２０４をエッチングする。このエッチングには例えば、塩素ガスを含有するプラズマドライエッチング法を用いることができる。
次に、貫通孔形成工程では、下部電極形成用の層間絶縁膜１０３及びハードマスク層２０４を連通し、コンタクトプラグ１００を露出させる貫通孔１０５を形成する。
具体的には、図２に示すように、レジストマスク層Ｍをマスクにしてハードマスク層２０４をエッチングする。このエッチングには例えば、塩素ガスを含有するプラズマドライエッチング法を用いることができる。
次に図３に示すように、フッ素を含有するエッチングガスを用いたプラズマドライエッチング法により、ハードマスク層２０４から露出している層間絶縁膜１０３をエッチングし、ハードマスク層２０４と層間膜１０３とを連通する貫通孔１０５を形成する。続いて、レジストマスク層Ｍを除去した後、貫通孔１０５の底部に露出したエチングストッパ膜１０２を選択的にドライエッチングして容量コンタクトプラグ１００の上面１００ａを露出させる。
（下部電極形成工程）
次に、下部電極形成工程では、貫通孔１０５の内部に、貫通孔１０５の形成に伴って設けられたハードマスク層２０４（仮支持用絶縁膜）の端面２０４ａに接合される有底中空筒状の下部電極１０６を形成する。
具体的には、貫通孔１０５の内面及びハードマスク層２０４の上面を覆うように窒化チタン等からなる導電膜を形成し、ハードマスク層２０４の上面に形成された導電膜をエッチングまたはＣＭＰ法によって除去することで、図４に示すように、各貫通孔１０５ごとに導電膜を分離して下部電極１０６とする。貫通孔１０５の内面に導電膜を形成することで、下部電極１０６と容量コンタクトプラグ１００とが接続される。ここで、下部電極１０６としては、窒化チタンの他、カバレッジの良いタングステン、あるいはルテニウム等の貴金属を用いることもできる。また、窒化チタンの除去においては、貫通孔１０５内にフォトレジストを充填して、貫通孔１０５内の下部電極１０６を保護することが望ましい。
なお、導電膜を貫通孔１０５の内面に形成することによって、下部電極１０６が、貫通孔１０５の形成に伴って現れたハードマスク層２０４の端面２０４ａ（支持用絶縁膜の端面）に接合される。
次に、下部電極形成工程では、貫通孔１０５の内部に、貫通孔１０５の形成に伴って設けられたハードマスク層２０４（仮支持用絶縁膜）の端面２０４ａに接合される有底中空筒状の下部電極１０６を形成する。
具体的には、貫通孔１０５の内面及びハードマスク層２０４の上面を覆うように窒化チタン等からなる導電膜を形成し、ハードマスク層２０４の上面に形成された導電膜をエッチングまたはＣＭＰ法によって除去することで、図４に示すように、各貫通孔１０５ごとに導電膜を分離して下部電極１０６とする。貫通孔１０５の内面に導電膜を形成することで、下部電極１０６と容量コンタクトプラグ１００とが接続される。ここで、下部電極１０６としては、窒化チタンの他、カバレッジの良いタングステン、あるいはルテニウム等の貴金属を用いることもできる。また、窒化チタンの除去においては、貫通孔１０５内にフォトレジストを充填して、貫通孔１０５内の下部電極１０６を保護することが望ましい。
なお、導電膜を貫通孔１０５の内面に形成することによって、下部電極１０６が、貫通孔１０５の形成に伴って現れたハードマスク層２０４の端面２０４ａ（支持用絶縁膜の端面）に接合される。
（仮支持体形成工程）
次に、仮支持体形成工程では、ハードマスク層２０４（仮支持用絶縁膜）に開口部２０４ｂを設けて下部電極形成用の層間絶縁膜１０３を露出させると同時に、ハードマスク層２０４（仮支持用絶縁膜）を仮支持体２０４ｃとする。
具体的には、図５及び図６に示すように、リソグラフィとドライエッチングによって、ハードマスク層２０４に、キャパシタ層間膜１０３を露出させるための開口部２０４ｂを形成すると同時に、ポリシリコンからなる仮支持体２０４ｃを形成する。その後、開口部２０４ｂを設ける際に形成したフォトレジストを除去する。図５では、開口部２０４ｂから層間絶縁膜１０３が露出している状態が示されている。
次に、仮支持体形成工程では、ハードマスク層２０４（仮支持用絶縁膜）に開口部２０４ｂを設けて下部電極形成用の層間絶縁膜１０３を露出させると同時に、ハードマスク層２０４（仮支持用絶縁膜）を仮支持体２０４ｃとする。
具体的には、図５及び図６に示すように、リソグラフィとドライエッチングによって、ハードマスク層２０４に、キャパシタ層間膜１０３を露出させるための開口部２０４ｂを形成すると同時に、ポリシリコンからなる仮支持体２０４ｃを形成する。その後、開口部２０４ｂを設ける際に形成したフォトレジストを除去する。図５では、開口部２０４ｂから層間絶縁膜１０３が露出している状態が示されている。
開口部２０４ｂは、隣接する下部電極１０６同士を連結する溝状に設けることが好ましい。図５に示すように、開口部２０４ｂを設けることによってハードマスク層２０４が複数に分断され、これにより複数の平面視略帯状の仮支持体２０４ｃが形成される。複数の仮支持体２０４ｃは、相互にほぼ平行に配置される。そして、仮支持体２０４ｃの幅方向両側の端面２０４ａに下部電極１０６が接合された状態で、下部電極１０６が一対の仮支持体２０４ｃによって挟まれた形になる。下部電極１０６が一対の仮支持体２０４ｃによって挟まれることで、下部電極１０６の倒壊が防止され、下部電極１０６同士のショートが防止される。
なお、仮支持体２０４ｃの延伸方向は、図５に示す方向に限定されるものではなく、図５の水平方向でもよく、図５の傾斜方向でもよい。
なお、仮支持体２０４ｃの延伸方向は、図５に示す方向に限定されるものではなく、図５の水平方向でもよく、図５の傾斜方向でもよい。
（絶縁膜除去工程）
次に、絶縁膜除去工程では、開口部２０４ｂを介して下部電極形成用の層間絶縁膜１０３をウエットエッチングすることで層間絶縁膜１０３を除去すると同時に、下部電極１０６同士を仮支持体２０４ｃによって連結支持させる。
具体的には、図７に示すように、常温下、濃度５０％程度の濃フッ化水素酸による薬液処理（ウエットエッチング）を行うことで、シリコン酸化膜からなる層間絶縁膜１０３を除去する。開口部２０４ｂを介してエッチャントを層間絶縁膜１０３側に流入させることで、層間絶縁膜１０３を除去する。また、ウエットエッチングにおいてエッチングストッパ膜１０２がエッチングストッパとして機能する。これにより、層間絶縁膜１０１上に、有底中空筒状の下部電極１０６が林立し、かつ下部電極１０６同士が仮支持体２０４ｃによって相互に連結支持された構造が形成される。下部電極１０６は、その外周面上端部が仮支持体２０４ｃの端面２０４ａに接合されることで仮支持体２０４ｃに支持される。また、ウエットエッチングを経ることによって下部電極１０６の上端面１０６ａが露出した状態になる。
次に、絶縁膜除去工程では、開口部２０４ｂを介して下部電極形成用の層間絶縁膜１０３をウエットエッチングすることで層間絶縁膜１０３を除去すると同時に、下部電極１０６同士を仮支持体２０４ｃによって連結支持させる。
具体的には、図７に示すように、常温下、濃度５０％程度の濃フッ化水素酸による薬液処理（ウエットエッチング）を行うことで、シリコン酸化膜からなる層間絶縁膜１０３を除去する。開口部２０４ｂを介してエッチャントを層間絶縁膜１０３側に流入させることで、層間絶縁膜１０３を除去する。また、ウエットエッチングにおいてエッチングストッパ膜１０２がエッチングストッパとして機能する。これにより、層間絶縁膜１０１上に、有底中空筒状の下部電極１０６が林立し、かつ下部電極１０６同士が仮支持体２０４ｃによって相互に連結支持された構造が形成される。下部電極１０６は、その外周面上端部が仮支持体２０４ｃの端面２０４ａに接合されることで仮支持体２０４ｃに支持される。また、ウエットエッチングを経ることによって下部電極１０６の上端面１０６ａが露出した状態になる。
（本支持体形成工程）
次に、本支持体形成工程では、下部電極１０６の上端面１０６ａ及び仮支持体２０４ｃを覆うように、仮支持体２０４ｃとは材質の異なる絶縁材料からなる本支持体２０５を形成する。
具体的には、図８及び図９に示すように、下部電極１０６の上端面１０６ａ及び仮支持体２０４ｃの上に、プラズマＣＶＤ法を用いて絶縁材料を堆積することによって、本支持体２０５を形成する。本支持体２０５は、図９に示すように、厚み方向に向けて幅が徐々に拡幅するように形成される。
次に、本支持体形成工程では、下部電極１０６の上端面１０６ａ及び仮支持体２０４ｃを覆うように、仮支持体２０４ｃとは材質の異なる絶縁材料からなる本支持体２０５を形成する。
具体的には、図８及び図９に示すように、下部電極１０６の上端面１０６ａ及び仮支持体２０４ｃの上に、プラズマＣＶＤ法を用いて絶縁材料を堆積することによって、本支持体２０５を形成する。本支持体２０５は、図９に示すように、厚み方向に向けて幅が徐々に拡幅するように形成される。
また、図８に示すように、下部電極１０６の上端面１０６ａ及び仮支持体２０４ｃを覆うように絶縁材料を堆積させることで、本支持体２０５は平面視略帯状に複数形成される。各本支持体２０５は、開口部２０５ａを介して相互にほぼ平行に配置される。開口部２０５ａは、絶縁材料を堆積する際に、仮支持体２０４ｃを分断する開口部２０４ｂに連通するように設けられたものである。そして、本支持体２０５の下側に下部電極１０６の上端面１０６ａが接合された状態で、下部電極１０６が一対の本支持体２０５によって支持される形になる。下部電極１０６が一対の本支持体２０５によって支持されることで、下部電極１０６の倒壊が防止され、下部電極１０６同士のショートが防止される。なお、本支持体２０５の延伸方向は、図８に示す方向に限定されるものではなく、図８の水平方向でもよく、図８の傾斜方向でもよい。なお図８では、本支持体２０５の開口部２０５ａから、エッチングストッパ膜１０２が露出されているのが判る。
本支持体２０５を構成する絶縁材料としては、仮支持体２０４ｃとは材質の異なる絶縁材料が好ましく、具体的にはシリコン窒化膜またはシリコン酸化膜を用いることができる。シリコン窒化膜またはシリコン酸化膜は、ポリシリコン膜からなる仮支持体２０４ｃをウエットエッチングで除去する際にほとんどエッチングされないことから、本支持体２０５の構成材料として好適である。シリコン酸化膜は、原料としてＴＥＯＳ（テトラエトキシシラン）を用い、プラズマを発生させるための高周波パワーは２周波を用い、例えば高周波側で１３．５６ＭＨｚ、６５０Ｗとし、低周波側で４００ｋＨｚ、５００Ｗとする。成膜温度は例えば３５０℃とする。シリコン窒化膜の場合は、原料としてＳｉＨ４（シラン）およびアンモニアを用い、例えば高周波パワーを１３．５６ＭＨｚ、７００Ｗ、温度５００℃程度の条件で成膜する。プラズマＣＶＤ法は微細箇所に対するカバレッジ性が低いため、下部電極１０６の上端面１０６ａから３０ｎｍより下側の外周面及び内周面には絶縁材料がほとんど付着されない。また、本支持体２０５の厚みとして、例えば最小加工寸法を７０ｎｍとするＤＲＡＭ素子に適用する場合は、７０〜１５０ｎｍ程度が適切である。本支持体２０５を厚く形成することで、本支持体２０５の強度が高められる。
（仮支持体除去工程）
次に、仮支持体除去工程では、仮支持体２０４ｃをエッチングによって除去すると同時に、下部電極１０６同士を本支持体２０５によって連結支持させる。
具体的には、図１０に示すように、フッ化水素酸と硝酸の混酸、あるいは希アンモニア水をエッチャントを、開口部２０５ａから流入させてウエットエッチングすることにより、仮支持体２０４ｃを除去する。これにより、ポリシリコンからなる仮支持体２０４ｃによって相互に導通されていた下部電極１０６間が絶縁される。下部電極１０６および本支持体２０５を構成するシリコン酸化膜またはシリコン窒化膜に影響を及ぼさず、仮支持体２０４ｃを構成するポリシリコンのみを高速にエッチングするためのアンモニア水の濃度は、例えば、通常の半導体の洗浄で用いられる０．５％程度が適当である。また、フッ化水素酸と硝酸の混酸を用いる場合は、例えば、硝酸：５０％濃度フッ化水素酸＝２００：１程度の比が適当である。また、アンモニア水を用いる場合、仮支持体２０４ｃを構成するポリシリコン表面に酸化膜層が存在しているとエッチング残りが発生するため、１％程度の希フッ化水素酸で前洗浄を加えることが好ましい。また、上記アンモニア水に１％程度のフッ化水素酸を混合した溶液を用いて仮支持体２０４ｃをエッチングしても良い。フッ化水素酸を混合したり、あるいは前洗浄で用いることにより、ポリシリコンを効果的に除去でき、また、下部電極１０６の上端面１０６ａから３０ｎｍより下の内周面及び外周面に数ｎｍの厚さでわずかに形成されている絶縁膜も除去できる。いずれのエッチング液を用いた場合でも、ポリシリコンからなる仮支持体２０４ｃのエッチング時間は２０〜３０秒程度で充分である。
次に、仮支持体除去工程では、仮支持体２０４ｃをエッチングによって除去すると同時に、下部電極１０６同士を本支持体２０５によって連結支持させる。
具体的には、図１０に示すように、フッ化水素酸と硝酸の混酸、あるいは希アンモニア水をエッチャントを、開口部２０５ａから流入させてウエットエッチングすることにより、仮支持体２０４ｃを除去する。これにより、ポリシリコンからなる仮支持体２０４ｃによって相互に導通されていた下部電極１０６間が絶縁される。下部電極１０６および本支持体２０５を構成するシリコン酸化膜またはシリコン窒化膜に影響を及ぼさず、仮支持体２０４ｃを構成するポリシリコンのみを高速にエッチングするためのアンモニア水の濃度は、例えば、通常の半導体の洗浄で用いられる０．５％程度が適当である。また、フッ化水素酸と硝酸の混酸を用いる場合は、例えば、硝酸：５０％濃度フッ化水素酸＝２００：１程度の比が適当である。また、アンモニア水を用いる場合、仮支持体２０４ｃを構成するポリシリコン表面に酸化膜層が存在しているとエッチング残りが発生するため、１％程度の希フッ化水素酸で前洗浄を加えることが好ましい。また、上記アンモニア水に１％程度のフッ化水素酸を混合した溶液を用いて仮支持体２０４ｃをエッチングしても良い。フッ化水素酸を混合したり、あるいは前洗浄で用いることにより、ポリシリコンを効果的に除去でき、また、下部電極１０６の上端面１０６ａから３０ｎｍより下の内周面及び外周面に数ｎｍの厚さでわずかに形成されている絶縁膜も除去できる。いずれのエッチング液を用いた場合でも、ポリシリコンからなる仮支持体２０４ｃのエッチング時間は２０〜３０秒程度で充分である。
仮支持体２０４ｃを除去することによって、上述したように、各本支持体２０５が開口部２０５ａを介して相互にほぼ平行に配置され、本支持体２０５の下面に下部電極１０６の上端面１０６ａが接合された状態で、複数の下部電極１０６が一対の本支持体２０５によって連結支持される形になる。
（キャパシタ形成工程）
最後に、キャパシタ形成工程では、下部電極１０６の露出面に、容量絶縁膜２０６及び上部電極２０７を順次積層してキャパシタを形成する。
具体的には、図１１に示すように、有底中空筒状の下部電極１０６の露出面全面に、容量絶縁膜２０６および上部電極２０７を形成する。容量絶縁膜２０６および上部電極２０７は、本支持体２０５を覆うようにも形成される。このように、下部電極１０６及び本支持体２０５が容量絶縁膜２０６および上部電極２０７によって一括して被覆されることで、下部電極１０６及び本支持体２０５が更に強固に接合される。また、上部電極２０７の上には共通電極２０８を積層する。容量絶縁膜は２０６、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタルなどの単層膜もしくは積層膜で構成され、ＡＬＤ法（Atomic Layer Deposition（原子層堆積法））により形成する。上部電極２０７はカバレージの良い窒化チタンで形成し、共通電極２０８は低抵抗のタングステンで形成する。このようにして、下部電極１０６、容量絶縁膜２０６及び上部電極２０７からなるクラウン型のキャパシタ２２０が形成される。クラウン型キャパシタ２２０は、下部電極１０６の内周面及び外周面をキャパシタとして用いることができるので、内周面のみを用いる単純ホール型のキャパシタに比べ約２倍の容量が得られるという大きな利点がある。
最後に、キャパシタ形成工程では、下部電極１０６の露出面に、容量絶縁膜２０６及び上部電極２０７を順次積層してキャパシタを形成する。
具体的には、図１１に示すように、有底中空筒状の下部電極１０６の露出面全面に、容量絶縁膜２０６および上部電極２０７を形成する。容量絶縁膜２０６および上部電極２０７は、本支持体２０５を覆うようにも形成される。このように、下部電極１０６及び本支持体２０５が容量絶縁膜２０６および上部電極２０７によって一括して被覆されることで、下部電極１０６及び本支持体２０５が更に強固に接合される。また、上部電極２０７の上には共通電極２０８を積層する。容量絶縁膜は２０６、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタルなどの単層膜もしくは積層膜で構成され、ＡＬＤ法（Atomic Layer Deposition（原子層堆積法））により形成する。上部電極２０７はカバレージの良い窒化チタンで形成し、共通電極２０８は低抵抗のタングステンで形成する。このようにして、下部電極１０６、容量絶縁膜２０６及び上部電極２０７からなるクラウン型のキャパシタ２２０が形成される。クラウン型キャパシタ２２０は、下部電極１０６の内周面及び外周面をキャパシタとして用いることができるので、内周面のみを用いる単純ホール型のキャパシタに比べ約２倍の容量が得られるという大きな利点がある。
＜半導体装置＞
図１２には、図１〜図１１に示す製造方法によって製造されたクラウン型キャパシタ２２０を搭載したＤＲＡＭ素子（半導体装置）の一態様を示す。
図１２に示すＤＲＡＭ素子（半導体装置）Ｈは、シリコンからなる半導体基板２０９上に形成されたトランジスタＴｒと、トランジスタＴｒに接続されたキャパシタ２２０とから概略構成されている。
トランジスタＴｒは、半導体基板２０９に形成されたソース拡散層２１０およびドレイン拡散層２１１と、半導体基板２０９上に形成されたゲート絶縁膜２１２ａと、ゲート絶縁膜２１２ａ上に配置されてゲート配線を兼ねるゲート電極２１２ｂとから構成されている。隣接するゲート電極２１２ｂ間にはコンタクトプラグ２１３が形成されている。また、トランジスタＴｒ上には層間絶縁膜２１４が形成され、層間絶縁膜２１４には、コンタクトプラグ２１３を介してドレイン拡散層２１１に接続されるビット配線コンタクトプラグ２１５が形成されている。さらに層間絶縁膜２１４上にはビット配線２１６が形成されており、ビット配線２１６はビット配線コンタクトプラグ２１５に接続されている。また、ビット配線２１６上には層間絶縁膜２１７、１０１が順次積層されている。更に、層間絶縁膜２１４、２１７及び１０１を貫通するように容量コンタクトプラグ１００が形成され、容量コンタクトプラグ１００はコンタクトプラグ２１３に接続されている。そして、この容量コンタクトプラグ１００を介してトランジスタＴｒのソース拡散層２１０とクラウン型キャパシタ２２０とが接続されている。
図１２には、図１〜図１１に示す製造方法によって製造されたクラウン型キャパシタ２２０を搭載したＤＲＡＭ素子（半導体装置）の一態様を示す。
図１２に示すＤＲＡＭ素子（半導体装置）Ｈは、シリコンからなる半導体基板２０９上に形成されたトランジスタＴｒと、トランジスタＴｒに接続されたキャパシタ２２０とから概略構成されている。
トランジスタＴｒは、半導体基板２０９に形成されたソース拡散層２１０およびドレイン拡散層２１１と、半導体基板２０９上に形成されたゲート絶縁膜２１２ａと、ゲート絶縁膜２１２ａ上に配置されてゲート配線を兼ねるゲート電極２１２ｂとから構成されている。隣接するゲート電極２１２ｂ間にはコンタクトプラグ２１３が形成されている。また、トランジスタＴｒ上には層間絶縁膜２１４が形成され、層間絶縁膜２１４には、コンタクトプラグ２１３を介してドレイン拡散層２１１に接続されるビット配線コンタクトプラグ２１５が形成されている。さらに層間絶縁膜２１４上にはビット配線２１６が形成されており、ビット配線２１６はビット配線コンタクトプラグ２１５に接続されている。また、ビット配線２１６上には層間絶縁膜２１７、１０１が順次積層されている。更に、層間絶縁膜２１４、２１７及び１０１を貫通するように容量コンタクトプラグ１００が形成され、容量コンタクトプラグ１００はコンタクトプラグ２１３に接続されている。そして、この容量コンタクトプラグ１００を介してトランジスタＴｒのソース拡散層２１０とクラウン型キャパシタ２２０とが接続されている。
キャパシタ２２０は、上記の製造方法によって製造されたものであり、下部電極１０６、容量絶縁膜２０６及び上部電極２０７を具備して構成されている。下部電極１０６は、容量コンタクトプラグ１００が埋め込まれた層間絶縁膜１０１上に形成されて容量コンタクトプラグ１００に接続されており、有底中空筒状の形状となっている。また、下部電極１０６の上端面１０６ａ上には、下部電極１０６同士を連結支持する本支持体２０５が形成されている。また、容量絶縁膜２０６及び上部電極２０７は、下部電極１０６の露出面及び本支持体２０５を順次覆うように形成されている。
また、図１２には、メモリアレイ領域ＭＡと周辺回路領域ＰＣが示されている。メモリアレイ領域ＭＡには、下部電極形成用の層間絶縁膜１０３が残されており、この層間絶縁膜１０３は、周辺回路の層間絶縁膜を兼ねている。メモリアレイ領域ＭＡにおいては、層間絶縁膜１０３が除去されるので、周辺回路領域ＰＣにおいて何らかの対策をしないと、メモリアレイ領域ＭＡにおいて層間絶縁膜１０３が除去されたときに、周辺回路領域ＰＣの層間絶縁膜も除去されてしまう。
本実施形態では、周辺回路領域ＰＣの層間絶縁膜１０３がエッチングされないようにしている。これにより図１２に示すように、周辺回路領域ＰＣに、層間絶縁膜１０３及びポリシリコンからなるハードマスク層２０４が残存している。
図３に示した貫通孔１０５を形成する段階で、図１３に示すようにメモリアレイ領域ＭＡを囲むダミー溝１０５ａを同時に形成しておく。層間絶縁膜１０３をエッチングする前に、リソグラフィを用いて周辺回路領域ＰＣを覆うフォトレジストパターン２１９を形成する。周辺回路領域ＰＣはフォトレジストパターン２１９で覆われるので、メモリアレイ領域ＭＡの層間絶縁膜１０３のみを選択的に除去することができ、周辺回路領域ＰＣに層間絶縁膜１０３を残存させることができる。なお、最終的に周辺回路領域ＰＣにハードマスク層２０４を残存させたくない場合は、ホトレジストパターン２１９の反転パターンを用いてハードマスク層２０４をエッチングし、除去することもできる。
本実施形態では、周辺回路領域ＰＣの層間絶縁膜１０３がエッチングされないようにしている。これにより図１２に示すように、周辺回路領域ＰＣに、層間絶縁膜１０３及びポリシリコンからなるハードマスク層２０４が残存している。
図３に示した貫通孔１０５を形成する段階で、図１３に示すようにメモリアレイ領域ＭＡを囲むダミー溝１０５ａを同時に形成しておく。層間絶縁膜１０３をエッチングする前に、リソグラフィを用いて周辺回路領域ＰＣを覆うフォトレジストパターン２１９を形成する。周辺回路領域ＰＣはフォトレジストパターン２１９で覆われるので、メモリアレイ領域ＭＡの層間絶縁膜１０３のみを選択的に除去することができ、周辺回路領域ＰＣに層間絶縁膜１０３を残存させることができる。なお、最終的に周辺回路領域ＰＣにハードマスク層２０４を残存させたくない場合は、ホトレジストパターン２１９の反転パターンを用いてハードマスク層２０４をエッチングし、除去することもできる。
以上説明したように、本実施形態の半導体装置の製造方法によれば、仮支持体２０４ｃによって下部電極１０６を支持させつつ、下部電極形成用の層間絶縁膜１０３をエッチングにより除去した後に本支持体２０５を形成するので、下部電極形成用の層間絶縁膜１０３とともに本支持体２０５がエッチング処理されるおそれがない。これにより、本支持体２０５の強度が低下するおそれがなく、また、本支持体２０５と下部電極１０６の接合強度が低下するおそれもない。
なお、本支持体２０５は、仮支持体２０４ｃを除去する際にウエットエッチングのエッチャントに曝されるが、仮支持体２０４ｃは厚みが数十ｎｍ程度であって層間絶縁膜よりもかなり薄いので、エッチング時間が短くて済み、これにより本支持体２０５はほとんどエッチングされず、本支持体２０５の強度低下のおそれはない。
また、下部電極１０６を仮支持体２０４ｃによって一時的に支持しておきながら、下部電極１０６の上端面１０６ａ及び仮支持体２０４ｃを覆うように本支持体２０５を形成するので、下部電極１０６を支持した状態で本支持体２０５を比較的厚く形成することができ、これにより本支持体２０５の強度を高くすることができる。また、下部電極１０６の上端面１０６ａ及び仮支持体２０４ｃを覆うように本支持体２０５を形成するので、本支持体２０５と下部電極１０６とが確実に接合され、これにより、本支持体２０５から下部電極１０６が外れることがない。以上より、下部電極１０６同士がショートすることがなく、ＤＲＡＭ素子のペアビット不良及び群ビット不良を抑制できる。
なお、本支持体２０５は、仮支持体２０４ｃを除去する際にウエットエッチングのエッチャントに曝されるが、仮支持体２０４ｃは厚みが数十ｎｍ程度であって層間絶縁膜よりもかなり薄いので、エッチング時間が短くて済み、これにより本支持体２０５はほとんどエッチングされず、本支持体２０５の強度低下のおそれはない。
また、下部電極１０６を仮支持体２０４ｃによって一時的に支持しておきながら、下部電極１０６の上端面１０６ａ及び仮支持体２０４ｃを覆うように本支持体２０５を形成するので、下部電極１０６を支持した状態で本支持体２０５を比較的厚く形成することができ、これにより本支持体２０５の強度を高くすることができる。また、下部電極１０６の上端面１０６ａ及び仮支持体２０４ｃを覆うように本支持体２０５を形成するので、本支持体２０５と下部電極１０６とが確実に接合され、これにより、本支持体２０５から下部電極１０６が外れることがない。以上より、下部電極１０６同士がショートすることがなく、ＤＲＡＭ素子のペアビット不良及び群ビット不良を抑制できる。
また、下部電極形成用の層間絶縁膜１０３がシリコン酸化膜であり、仮支持体２０４ｃとなるハードマスク層２０４（仮支持用絶縁膜）がポリシリコン膜なので、層間絶縁膜１０３であるシリコン酸化膜をエッチングしても、ポリシリコン膜からなるハードマスク層２０４（仮支持用絶縁膜）はほとんどエッチングされず、仮支持体２０４ｃの強度低下を防止できる。また、本支持体２０５がシリコン酸化膜またはシリコン窒化膜から構成されるので、仮支持体２０４ｃをエッチングで除去する際に本支持体２０５がエッチングされるおそれがなく、本支持体２０５の強度低下を防止できる。
また、本実施形態の半導体装置Ｈによれば、下部電極１０６同士を連結支持する本支持体２０５が、各下部電極１０６の上端面１０６ａ上に配置されているので、本支持体２０５を比較的厚く形成することができ、本支持体２０５の強度をより高めることができる。また、本支持体２０５が各下部電極１０６の上端面１０６ａ上に配置されることで、下部電極１０６の側面を本支持体２０５が覆うことが無く、下部電極１０６の電極面を広く確保してキャパシタの静電容量を大きくすることができる。
また、上記の半導体装置Ｈによれば、本支持体２０５が、下部電極１０６の上端面１０６ａに接しているので、下部電極１０６を確実に支持できる。
また、上記の半導体装置Ｈによれば、本支持体２０５が、下部電極１０６の上端面１０６ａに接しているので、下部電極１０６を確実に支持できる。
「第２の実施形態」
次に、本発明の第２の実施形態である半導体装置の製造方法及び半導体装置について、図１４〜図２０を参照して説明する。図１４〜図２０には、半導体装置の製造方法を説明する工程図を示す。
次に、本発明の第２の実施形態である半導体装置の製造方法及び半導体装置について、図１４〜図２０を参照して説明する。図１４〜図２０には、半導体装置の製造方法を説明する工程図を示す。
＜半導体装置の製造方法＞
本実施形態の半導体装置の製造方法は、第１の実施形態の場合と同様に、積層工程、貫通孔形成工程、下部電極形成工程、仮支持体形成工程、絶縁膜除去工程、本支持体形成工程、仮支持体除去工程及びキャパシタ形成工程とから概略構成されている。以下、各工程について、第１の実施形態との相違点を中心に説明する。なお、以下の説明において、図１４〜図２０に示す構成要素のうち図１〜図１３に示す構成要素と同一の構成要素には、同一の符号を付して説明を省略する場合がある。
本実施形態の半導体装置の製造方法は、第１の実施形態の場合と同様に、積層工程、貫通孔形成工程、下部電極形成工程、仮支持体形成工程、絶縁膜除去工程、本支持体形成工程、仮支持体除去工程及びキャパシタ形成工程とから概略構成されている。以下、各工程について、第１の実施形態との相違点を中心に説明する。なお、以下の説明において、図１４〜図２０に示す構成要素のうち図１〜図１３に示す構成要素と同一の構成要素には、同一の符号を付して説明を省略する場合がある。
（積層工程から下部電極形成工程）
本実施形態では、ハードマスク層（仮支持用絶縁膜）として、第１実施形態のポリシリコン膜に替えて、非晶質カーボン膜を使用する。
すなわち、積層工程では、図１４に示すように、容量コンタクトプラグ１００が埋め込まれた層間絶縁膜１０１上に、シリコン窒化膜からなるエッチングストッパ膜１０２と、下部電極形成用の層間絶縁膜１０３と、非晶質カーボン膜からなるハードマスク層３０４（仮支持用絶縁膜）とを順次積層する。ハードマスク層３０４は、層間絶縁膜１０３よりもエッチング速度が低い材料（例えば非晶質カーボン）によって構成されていればよい。また、非晶質カーボン膜からなるハードマスク層３０４の上に、非晶質カーボン膜を保護する保護用シリコン酸化膜３０５とシリコン膜３０６とを順次積層する。ハードマスク層３０４は貫通孔を設ける際のマスクとなる膜である。またハードマスク層３０４を構成する非晶質カーボン膜は、下部電極を一時的に支持する仮支持体となる。
本実施形態では、ハードマスク層（仮支持用絶縁膜）として、第１実施形態のポリシリコン膜に替えて、非晶質カーボン膜を使用する。
すなわち、積層工程では、図１４に示すように、容量コンタクトプラグ１００が埋め込まれた層間絶縁膜１０１上に、シリコン窒化膜からなるエッチングストッパ膜１０２と、下部電極形成用の層間絶縁膜１０３と、非晶質カーボン膜からなるハードマスク層３０４（仮支持用絶縁膜）とを順次積層する。ハードマスク層３０４は、層間絶縁膜１０３よりもエッチング速度が低い材料（例えば非晶質カーボン）によって構成されていればよい。また、非晶質カーボン膜からなるハードマスク層３０４の上に、非晶質カーボン膜を保護する保護用シリコン酸化膜３０５とシリコン膜３０６とを順次積層する。ハードマスク層３０４は貫通孔を設ける際のマスクとなる膜である。またハードマスク層３０４を構成する非晶質カーボン膜は、下部電極を一時的に支持する仮支持体となる。
ハードマスク層３０４を構成する非晶質カーボン膜は、ハイドロカーボンガスを原料とするプラズマＣＶＤ法やスパッタによるＰＶＤ法を用いて成膜する。また、保護用シリコン酸化膜３０５およびシリコン膜３０６は、プラズマＣＶＤ法や熱ＣＶＤ法を用いて成膜する。なお、膜の成膜方法は特に限定されるものではない。
また、層間絶縁膜１０３の膜厚は１μｍ〜２μｍ程度とするのが望ましく、非晶質カーボン膜からなるハードマスク層３０４は例えば、１００ｎｍ程度の厚みがよく、保護用シリコン酸化膜３０５は例えば５０ｎｍ程度の厚みが良く、シリコン膜３０６は例えば１００ｎｍ程度の厚みがよい。
次に、下部電極形成用の層間絶縁膜１０３及びハードマスク層３０４を連通し、コンタクトプラグ１００を露出させる貫通孔３０７を形成する。
具体的には、図１４に示すように、図示略のレジストマスク層をマスクにしてシリコン膜３０６をエッチングする。このエッチングには例えば、塩素ガスを含有するプラズマドライエッチング法を用いることができる。次に、図示略のレジストマスク層を酸素アッシングにより除去してから、シリコン膜３０６をマスクにして保護用シリコン酸化膜３０５、ハードマスク層３０４および層間絶縁膜１０３を連続的にドライエッチングして、貫通孔３０７を形成する。保護用シリコン酸化膜３０５および層間絶縁膜１０３はＣ５Ｆ８などの高次フロロカーボンガスを用いたプラズマでエッチングする。またハードマスク層３０４は酸素ガスやアンモニアガスを用いたプラズマでエッチングする。なお、非晶質カーボンからなるハードマスク層３０４が露出していると、図示略のレジストマスク層を酸素アッシングにより除去する段階でハードマスク層２０４もアッシングされてしまうので、ここでは保護用シリコン酸化膜３０５によってハードマスク層２０４を保護している。
具体的には、図１４に示すように、図示略のレジストマスク層をマスクにしてシリコン膜３０６をエッチングする。このエッチングには例えば、塩素ガスを含有するプラズマドライエッチング法を用いることができる。次に、図示略のレジストマスク層を酸素アッシングにより除去してから、シリコン膜３０６をマスクにして保護用シリコン酸化膜３０５、ハードマスク層３０４および層間絶縁膜１０３を連続的にドライエッチングして、貫通孔３０７を形成する。保護用シリコン酸化膜３０５および層間絶縁膜１０３はＣ５Ｆ８などの高次フロロカーボンガスを用いたプラズマでエッチングする。またハードマスク層３０４は酸素ガスやアンモニアガスを用いたプラズマでエッチングする。なお、非晶質カーボンからなるハードマスク層３０４が露出していると、図示略のレジストマスク層を酸素アッシングにより除去する段階でハードマスク層２０４もアッシングされてしまうので、ここでは保護用シリコン酸化膜３０５によってハードマスク層２０４を保護している。
次に、第１の実施形態と同様にして、貫通孔３０７の底部に露出しているエッチングストッパ膜１０２をドライエッチングしてから、貫通孔３０７内に例えば窒化チタンからなる下部電極３０８を形成する。下部電極３０８は、第１の実施形態と同様に、窒化チタンの他、カバレッジの良いタングステン、あるいはルテニウム等の貴金属を用いることもできる。また、有底中空筒状の下部電極３０８は、貫通孔３０７の形成に伴って設けられたハードマスク層３０４の端面３０４ａに接合される。
（仮支持体形成工程）
次に、仮支持体形成工程では、ハードマスク層３０４（支持用絶縁膜）に開口部３０４ｂを設けて下部電極形成用の層間絶縁膜１０３を露出させると同時に、非晶質カーボン膜からなるハードマスク層３０４を仮支持体３０４ｃとする。
具体的には、図１５に示すように、リソグラフィとドライエッチングによって、シリコン膜３０６に開口部３０６ａを形成する。開口部３０６ａの形成の際にマスクとして用いた図示しないフォトレジストは酸素アッシングにより除去する。ここでも非晶質カーボンからなるハードマスク層３０４が露出していると、フォトレジストを酸素アッシングにより除去する段階でハードマスク層２０４もアッシングされてしまうので、保護用シリコン酸化膜３０５によってハードマスク層２０４を保護している。
次に、仮支持体形成工程では、ハードマスク層３０４（支持用絶縁膜）に開口部３０４ｂを設けて下部電極形成用の層間絶縁膜１０３を露出させると同時に、非晶質カーボン膜からなるハードマスク層３０４を仮支持体３０４ｃとする。
具体的には、図１５に示すように、リソグラフィとドライエッチングによって、シリコン膜３０６に開口部３０６ａを形成する。開口部３０６ａの形成の際にマスクとして用いた図示しないフォトレジストは酸素アッシングにより除去する。ここでも非晶質カーボンからなるハードマスク層３０４が露出していると、フォトレジストを酸素アッシングにより除去する段階でハードマスク層２０４もアッシングされてしまうので、保護用シリコン酸化膜３０５によってハードマスク層２０４を保護している。
次に、図１６に示すように、シリコン膜３０６をマスクとして保護用シリコン酸化膜３０５およびハードマスク層３０４をエッチングし、ハードマスク層３０４に開口部３０４ｂを設けて層間絶縁膜１０３を露出させる。この段階で、非晶質カーボンからなる仮支持体３０４ｃが形成される。
開口部３０４ｂは、第１の実施形態における開口部２０４ｂと同様の位置、形状となるように設ければよい。同様に、仮支持体３０４ｃは、第１の実施形態における仮支持体２０４ｃと同様の位置、形状となるように形成すればよい。
開口部３０４ｂは、第１の実施形態における開口部２０４ｂと同様の位置、形状となるように設ければよい。同様に、仮支持体３０４ｃは、第１の実施形態における仮支持体２０４ｃと同様の位置、形状となるように形成すればよい。
（絶縁膜除去工程）
次に、絶縁膜除去工程では、開口部３０４ｂを介して層間絶縁膜１０３をウエットエッチングすることで層間絶縁膜１０３を除去すると同時に、下部電極３０８同士を仮支持体３０４ｂによって連結支持させる。
具体的には、図１７に示すように、第１の実施形態と同様にウエットエッチングすることで、シリコン酸化膜からなる層間絶縁膜１０３を除去する。このとき、保護用シリコン酸化膜３０５も同時に除去され、フッ酸でエッチングされない非晶質カーボン膜からなる仮支持体３０４ｃが残存する。このようにして、層間絶縁膜１０１上に、有底中空筒状の下部電極３０８が林立し、かつ下部電極３０８が仮支持体３０４ｃによって相互に連結支持された構造が形成される。下部電極３０８は、下部電極３０８の外周面上端から保護用酸化シリコン膜３０５とシリコン膜３０６との合計膜厚分だけ下がった位置で仮支持体３０４ｃに接合される。これにより、下部電極３０８の外周面の上端部３０８ｂが露出した状態になる。
次に、絶縁膜除去工程では、開口部３０４ｂを介して層間絶縁膜１０３をウエットエッチングすることで層間絶縁膜１０３を除去すると同時に、下部電極３０８同士を仮支持体３０４ｂによって連結支持させる。
具体的には、図１７に示すように、第１の実施形態と同様にウエットエッチングすることで、シリコン酸化膜からなる層間絶縁膜１０３を除去する。このとき、保護用シリコン酸化膜３０５も同時に除去され、フッ酸でエッチングされない非晶質カーボン膜からなる仮支持体３０４ｃが残存する。このようにして、層間絶縁膜１０１上に、有底中空筒状の下部電極３０８が林立し、かつ下部電極３０８が仮支持体３０４ｃによって相互に連結支持された構造が形成される。下部電極３０８は、下部電極３０８の外周面上端から保護用酸化シリコン膜３０５とシリコン膜３０６との合計膜厚分だけ下がった位置で仮支持体３０４ｃに接合される。これにより、下部電極３０８の外周面の上端部３０８ｂが露出した状態になる。
（本支持体形成工程）
次に、図１８に示すように、第１の実施形態と同様にプラズマＣＶＤ法を用いて、下部電極３０８の上端面３０８ａ、外周面の上端部３０８ｂ及び仮支持体３０４ｃを覆うように、本支持体３０９を形成する。本支持体３０９を構成する絶縁材料としては、シリコン酸化膜を用いることができる。
次に、図１８に示すように、第１の実施形態と同様にプラズマＣＶＤ法を用いて、下部電極３０８の上端面３０８ａ、外周面の上端部３０８ｂ及び仮支持体３０４ｃを覆うように、本支持体３０９を形成する。本支持体３０９を構成する絶縁材料としては、シリコン酸化膜を用いることができる。
（仮支持体除去工程）
次に、図１９に示すように、仮支持体３０４ｃをエッチングによって除去すると同時に、下部電極３０８同士を本支持体３０９によって連結支持させる。
具体的には、図１９に示すように、非晶質カーボンからなる仮支持体３０４ｃを酸素プラズマやアンモニアなどの水素含有プラズマを用いて除去する。仮支持体３０４ｃを除去することによって、図１８に示すように、複数の下部電極３０８が本支持体３０９によって連結支持される形になる。本支持体３０９は、下部電極３０８の上端面３０８ａ及び上端面３０８ａに隣接する外周面の上端部３０８ｂに接合される。
次に、図１９に示すように、仮支持体３０４ｃをエッチングによって除去すると同時に、下部電極３０８同士を本支持体３０９によって連結支持させる。
具体的には、図１９に示すように、非晶質カーボンからなる仮支持体３０４ｃを酸素プラズマやアンモニアなどの水素含有プラズマを用いて除去する。仮支持体３０４ｃを除去することによって、図１８に示すように、複数の下部電極３０８が本支持体３０９によって連結支持される形になる。本支持体３０９は、下部電極３０８の上端面３０８ａ及び上端面３０８ａに隣接する外周面の上端部３０８ｂに接合される。
（キャパシタ形成工程）
最後に、図２０に示すように、第１の実施形態と同様にして、有底中空筒状の下部電極３０８の露出面全面に、容量絶縁膜３１０および上部電極３１１を形成する。容量絶縁膜３１０および上部電極３１１は、本支持体３０９を覆うようにも形成される。このように、下部電極３０８及び本支持体３０９が容量絶縁膜３１０および上部電極３１１によって一括して被覆されることで、下部電極３０８及び本支持体３０９が更に強固に接合される。また、上部電極３１１の上に、共通電極３１２を積層する。容量絶縁膜３１０、上部電極３１１及び共通電極３１２は、第１の実施形態における容量絶縁膜、上部電極及び共通電極と同じ材質でよい。このようにして、下部電極３０８、容量絶縁膜３１０及び上部電極３１１からなるクラウン型のキャパシタ３１３が形成される。
最後に、図２０に示すように、第１の実施形態と同様にして、有底中空筒状の下部電極３０８の露出面全面に、容量絶縁膜３１０および上部電極３１１を形成する。容量絶縁膜３１０および上部電極３１１は、本支持体３０９を覆うようにも形成される。このように、下部電極３０８及び本支持体３０９が容量絶縁膜３１０および上部電極３１１によって一括して被覆されることで、下部電極３０８及び本支持体３０９が更に強固に接合される。また、上部電極３１１の上に、共通電極３１２を積層する。容量絶縁膜３１０、上部電極３１１及び共通電極３１２は、第１の実施形態における容量絶縁膜、上部電極及び共通電極と同じ材質でよい。このようにして、下部電極３０８、容量絶縁膜３１０及び上部電極３１１からなるクラウン型のキャパシタ３１３が形成される。
上記の製造方法によって製造されたキャパシタ３１３は、下部電極３０８、容量絶縁膜３１０及び上部電極３１１を具備して構成されている。下部電極３０８は、第１の実施形態と同様に、容量コンタクトプラグ１００が埋め込まれた層間絶縁膜１０１上に形成されて容量コンタクトプラグ１００に接続されており、有底中空筒状の形状となっている。また、下部電極３０８の上端面３０８ａ上には、下部電極３０８同士を連結支持する本支持体３０９が形成されている。本支持体３０９は、下部電極３０８の上端面３０８ａ及び外周面の上端部３０８ｂに接合されている。また、容量絶縁膜３１０及び上部電極３１１は、下部電極３０８の露出面及び本支持体３０９を順次覆うように形成されている。
本実施形態の半導体装置及び半導体装置の製造方法によれば、第１の実施形態の半導体装置及び半導体装置の製造方法と同様な効果が得られると共に、下記のような利点がある。
すなわち、本実施形態の半導体装置の製造方法によれば、層間絶縁膜１０３がシリコン酸化膜であり、仮支持体３０４ｃとなる膜が非晶質カーボン膜なので、層間絶縁膜１０３であるシリコン酸化膜をエッチングしても、非晶質カーボン膜はほとんどエッチングされず、仮支持体３０４ｃの強度低下を防止できる。また、本支持体３０９がシリコン酸化膜から構成されるので、仮支持体３０４ｃを除去する際に酸素プラズマや水素プラズマによるアッシング法を利用でき、仮支持体３０４ｃを除去する際には、他の構成部材にダメージを全く与えることがない。
また、ハードマスク層３０４を構成する非晶質カーボン膜に保護用シリコン酸化膜３０５が積層されて保護されているため、貫通孔３０７や開口部３０４ｂを形成する際にフォトレジストを使用し、このフォトレジストをアッシングで除去する際に、非晶質カーボン膜が同時にアッシングされるおそれがなく、仮支持体３０４ｃとなる非晶質カーボン膜の強度低下を防止できる。
すなわち、本実施形態の半導体装置の製造方法によれば、層間絶縁膜１０３がシリコン酸化膜であり、仮支持体３０４ｃとなる膜が非晶質カーボン膜なので、層間絶縁膜１０３であるシリコン酸化膜をエッチングしても、非晶質カーボン膜はほとんどエッチングされず、仮支持体３０４ｃの強度低下を防止できる。また、本支持体３０９がシリコン酸化膜から構成されるので、仮支持体３０４ｃを除去する際に酸素プラズマや水素プラズマによるアッシング法を利用でき、仮支持体３０４ｃを除去する際には、他の構成部材にダメージを全く与えることがない。
また、ハードマスク層３０４を構成する非晶質カーボン膜に保護用シリコン酸化膜３０５が積層されて保護されているため、貫通孔３０７や開口部３０４ｂを形成する際にフォトレジストを使用し、このフォトレジストをアッシングで除去する際に、非晶質カーボン膜が同時にアッシングされるおそれがなく、仮支持体３０４ｃとなる非晶質カーボン膜の強度低下を防止できる。
更に、本実施形態の半導体装置によれば、本支持体３０９が、下部電極３０８の上端面３０８ａ及び上端面に隣接する外周面の上端部３０８ｂに接しているので、本支持体３０９と下部電極３０８との接合面積を広く確保することができ、本支持体３０９から下部電極３０８が外れるおそれがなく、また、本支持体３０９の強度をより高めることができる。
１００…容量コンタクトプラグ（コンタクトプラグ）、１０１…層間絶縁膜、１０３…層間絶縁膜（下部電極形成用の層間絶縁膜）、１０５、３０７…貫通孔、１０６、３０８…下部電極、１０６ａ、３０８ａ…上端面（下部電極の上端面）、２０４、３０４…ハードマスク層（仮支持用絶縁膜）、２０４ａ、３０４ａ…端面（仮支持用絶縁膜の端面）、２０４ｂ、３０４ｂ…開口部、２０４ｃ、３０４ｃ…仮支持体、２０５、３０９…本支持体、２０６、３１０…容量絶縁膜、２０７、３１１…上部電極、２２０、３１３…キャパシタ、３０８ｂ…上端部（下部電極の上端面に隣接する外周面の上端部）、Ｈ…半導体装置
Claims (6)
- 下部電極、容量絶縁膜及び上部電極からなるキャパシタを備えた半導体装置の製造方法であって、
コンタクトプラグが埋め込まれた層間絶縁膜上に、下部電極形成用の層間絶縁膜と、前記下部電極形成用の層間絶縁膜とは異なる材質からなる仮支持用絶縁膜を順次積層する積層工程と、
前記下部電極形成用の層間絶縁膜及び前記仮支持用絶縁膜を連通して前記コンタクトプラグを露出させる貫通孔を形成する貫通孔形成工程と、
前記貫通孔の内部に、前記貫通孔の形成に伴って現れた前記仮支持用絶縁膜の端面に接合するように有底中空筒状の下部電極を形成する下部電極形成工程と、
前記仮支持用絶縁膜に開口部を設けて前記下部電極形成用の層間絶縁膜を露出させると同時に、前記仮支持用絶縁膜を仮支持体とする仮支持体形成工程と、
前記開口部を介して前記下部電極形成用の層間絶縁膜をウエットエッチングすることで前記層間絶縁膜を除去すると同時に、前記下部電極同士を前記仮支持体によって連結支持させる絶縁膜除去工程と、
前記下部電極の少なくとも上端面及び前記仮支持体を覆うように、前記仮支持体とは材質の異なる絶縁材料からなる本支持体を形成する本支持体形成工程と、
前記仮支持体をエッチングによって除去すると同時に、前記下部電極同士を前記本支持体によって連結支持させる仮支持体除去工程と、
前記下部電極の露出面に、容量絶縁膜及び上部電極を順次積層するキャパシタ形成工程と、を具備してなることを特徴とする半導体装置の製造方法。 - 前記下部電極形成用の層間絶縁膜がシリコン酸化膜であり、前記仮支持体となる前記仮支持用絶縁膜がポリシリコン膜であり、前記本支持体がシリコン酸化膜またはシリコン窒化膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記下部電極形成用の層間絶縁膜がシリコン酸化膜であり、前記仮支持体となる前記仮支持用絶縁膜が非晶質カーボン膜からなり、前記本支持体がシリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
- 下部電極、容量絶縁膜及び上部電極からなるキャパシタを備えた半導体装置であって、
コンタクトプラグが埋め込まれた層間絶縁膜上に形成されて前記コンタクトプラグに接続される複数の有底中空筒状の下部電極と、
前記の各下部電極の上端面上に配置されて、各下部電極同士を連結支持する本支持体と、
前記下部電極の露出面に順次積層された容量絶縁膜及び上部電極と、を具備してなることを特徴とする半導体装置。 - 前記本支持体が、前記下部電極の前記上端面に接していることを特徴とする請求項４に記載の半導体装置。
- 前記本支持体が、前記下部電極の前記上端面及び前記上端面に隣接する外周面の上端部に接していることを特徴とする請求項４に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007315050A JP2009141073A (ja) | 2007-12-05 | 2007-12-05 | 半導体装置の製造方法及び半導体装置 |
| US12/326,993 US7897474B2 (en) | 2007-12-05 | 2008-12-03 | Method of forming semiconductor device including capacitor and semiconductor device including capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007315050A JP2009141073A (ja) | 2007-12-05 | 2007-12-05 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009141073A true JP2009141073A (ja) | 2009-06-25 |
Family
ID=40720760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007315050A Pending JP2009141073A (ja) | 2007-12-05 | 2007-12-05 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7897474B2 (ja) |
| JP (1) | JP2009141073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010318A (ja) * | 2007-06-27 | 2009-01-15 | Hynix Semiconductor Inc | キャパシタの製造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141073A (ja) * | 2007-12-05 | 2009-06-25 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| US20100123993A1 (en) * | 2008-02-13 | 2010-05-20 | Herzel Laor | Atomic layer deposition process for manufacture of battery electrodes, capacitors, resistors, and catalyzers |
| KR101469098B1 (ko) * | 2008-11-07 | 2014-12-04 | 삼성전자주식회사 | 반도체 메모리 소자의 커패시터 형성방법 |
| JP2010165742A (ja) * | 2009-01-13 | 2010-07-29 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| US7951668B2 (en) * | 2009-01-14 | 2011-05-31 | Powerchip Semiconductor Corp. | Process for fabricating crown capacitors of dram and capacitor structure |
| KR20100086795A (ko) * | 2009-01-23 | 2010-08-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2013030557A (ja) | 2011-07-27 | 2013-02-07 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR102076060B1 (ko) | 2013-06-10 | 2020-02-11 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자 및 이의 제조 방법 |
| KR102367394B1 (ko) | 2015-06-15 | 2022-02-25 | 삼성전자주식회사 | 캐패시터 구조체 및 이를 포함하는 반도체 소자 |
| US11195837B2 (en) | 2016-12-02 | 2021-12-07 | Samsung Electronics Co., Ltd. | Semiconductor devices including support patterns |
| KR20180063944A (ko) * | 2016-12-02 | 2018-06-14 | 삼성전자주식회사 | 지지 패턴을 포함하는 반도체 장치 |
| KR20180065425A (ko) | 2016-12-07 | 2018-06-18 | 삼성전자주식회사 | 반도체 소자 |
| KR102424990B1 (ko) * | 2017-09-12 | 2022-07-26 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| CN110504283A (zh) * | 2018-05-17 | 2019-11-26 | 长鑫存储技术有限公司 | 柱状电容器阵列结构及制备方法 |
| CN110504284A (zh) * | 2018-05-17 | 2019-11-26 | 长鑫存储技术有限公司 | 柱状电容器阵列结构及制备方法 |
| KR20200050699A (ko) | 2018-11-02 | 2020-05-12 | 삼성전자주식회사 | 하이브리드 구조의 커패시터를 갖는 반도체 소자 |
| US11251261B2 (en) * | 2019-05-17 | 2022-02-15 | Micron Technology, Inc. | Forming a barrier material on an electrode |
| CN113540347B (zh) * | 2020-04-14 | 2024-02-02 | 中国科学院微电子研究所 | 电容器、半导体器件、电子设备及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004072078A (ja) * | 2002-06-05 | 2004-03-04 | Samsung Electronics Co Ltd | 多層構造の集積回路キャパシタ電極及びその製造方法 |
| WO2006101669A1 (en) * | 2005-03-18 | 2006-09-28 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| JP2007512716A (ja) * | 2003-12-10 | 2007-05-17 | マイクロン テクノロジー， インク． | 容器コンデンサ及び作製方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11317504A (ja) * | 1998-05-01 | 1999-11-16 | Nec Corp | 半導体記憶装置の製造方法 |
| US20020043681A1 (en) * | 1998-09-29 | 2002-04-18 | Robert Tsu | Hole-type storage cell structure and method for making the structure |
| KR100568733B1 (ko) * | 2004-02-10 | 2006-04-07 | 삼성전자주식회사 | 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법 |
| JP2006135261A (ja) * | 2004-11-09 | 2006-05-25 | Elpida Memory Inc | キャパシタの製造方法 |
| JP4282622B2 (ja) * | 2005-03-04 | 2009-06-24 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR100861301B1 (ko) * | 2007-05-10 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR100865726B1 (ko) * | 2007-07-02 | 2008-10-29 | 주식회사 하이닉스반도체 | 필라형 스토리지전극을 구비한 캐패시터 및 그 제조 방법 |
| KR100881825B1 (ko) * | 2007-07-27 | 2009-02-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100924197B1 (ko) * | 2007-10-30 | 2009-10-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100900148B1 (ko) * | 2007-10-31 | 2009-06-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| JP2009141073A (ja) * | 2007-12-05 | 2009-06-25 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| KR100972900B1 (ko) * | 2007-12-31 | 2010-07-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100949265B1 (ko) * | 2008-04-01 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100956602B1 (ko) * | 2008-04-01 | 2010-05-11 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR101094377B1 (ko) * | 2008-04-04 | 2011-12-15 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100958798B1 (ko) * | 2008-04-04 | 2010-05-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100983693B1 (ko) * | 2008-04-10 | 2010-09-24 | 주식회사 하이닉스반도체 | 고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법 |
| KR101037495B1 (ko) * | 2008-07-31 | 2011-05-26 | 주식회사 하이닉스반도체 | 고집적 반도체 장치의 제조 방법 및 반도체 장치 |
| KR101469098B1 (ko) * | 2008-11-07 | 2014-12-04 | 삼성전자주식회사 | 반도체 메모리 소자의 커패시터 형성방법 |
-
2007
- 2007-12-05 JP JP2007315050A patent/JP2009141073A/ja active Pending
-
2008
- 2008-12-03 US US12/326,993 patent/US7897474B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004072078A (ja) * | 2002-06-05 | 2004-03-04 | Samsung Electronics Co Ltd | 多層構造の集積回路キャパシタ電極及びその製造方法 |
| JP2007512716A (ja) * | 2003-12-10 | 2007-05-17 | マイクロン テクノロジー， インク． | 容器コンデンサ及び作製方法 |
| WO2006101669A1 (en) * | 2005-03-18 | 2006-09-28 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010318A (ja) * | 2007-06-27 | 2009-01-15 | Hynix Semiconductor Inc | キャパシタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7897474B2 (en) | 2011-03-01 |
| US20090146256A1 (en) | 2009-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009141073A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP4267010B2 (ja) | 半導体装置の製造方法 | |
| TW564547B (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JP2008016688A (ja) | 半導体装置の製造方法 | |
| JP2011108927A (ja) | 半導体装置の製造方法 | |
| JP2009164535A (ja) | 半導体装置、及びその製造方法 | |
| JP2002083880A (ja) | 半導体装置及びその製造方法 | |
| JP4552835B2 (ja) | キャパシタの製造方法 | |
| JP2006319121A (ja) | 半導体装置及びその製造方法 | |
| JP2004247559A (ja) | 半導体装置及びその製造方法 | |
| US7781820B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP2005026641A (ja) | 半導体装置およびその製造方法 | |
| JPH11330421A (ja) | Ｄｒａｍセルキャパシタの製造方法 | |
| JP2010153509A (ja) | 半導体装置およびその製造方法 | |
| JP2009140970A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2012142369A (ja) | 半導体装置、および半導体装置の製造方法 | |
| JP2006245113A (ja) | 半導体記憶装置の製造方法 | |
| JP2010129770A (ja) | 半導体装置およびその製造方法 | |
| JP3935475B2 (ja) | 半導体装置及びその製造方法 | |
| JP2010153418A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2005354057A (ja) | キャパシタの金属下部電極形成方法及びこのための選択的な金属膜エッチング方法 | |
| KR100949880B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2003224206A (ja) | 半導体装置及びその製造方法 | |
| JPH09331038A (ja) | 半導体記憶装置およびその製造方法 | |
| JP4959979B2 (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101014 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130731 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130801 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130905 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20131108 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140121 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140418 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140423 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140520 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140523 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140620 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141104 |