KR20180065425A - 반도체 소자 - Google Patents
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Abstract
용량 확보가 가능하고, 신뢰성이 향상되는 커패시터를 포함하는 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 셀 블록을 가지는 기판, 기판의 셀 블록에 배치되며 하부 전극을 가지는 복수의 커패시터, 및 복수의 커패시터의 하부 전극의 측벽들과 접촉하여 복수의 커패시터를 지지하는 지지 패턴을 포함하되, 지지 패턴은 셀 블록에서 서로 연결되는 판상 구조를 가지는 제1 상부 패턴, 및 제1 상부 패턴의 하면과 접하며 제1 상부 패턴의 하면의 면적보다 작은 면적의 상면을 가지는 제2 상부 패턴으로 이루어지며 하부 전극들의 상단부 측벽들과 접촉하는 상부 지지 패턴을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 커패시터를 포함하는 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 대용량화되고 있다. 특히 커패시터를 포함하는 반도체 소자에서 높은 집적도 및 대용량화를 위하여, 커패시터의 용량 확보가 요구되고 있다.
본 발명의 기술적 과제는 용량 확보가 가능하고, 신뢰성이 향상되는 커패시터를 포함하는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 셀 블록을 가지는 기판, 상기 기판의 셀 블록에 배치되며 하부 전극을 가지는 복수의 커패시터, 및 상기 복수의 커패시터의 하부 전극의 측벽들과 접촉하여 상기 복수의 커패시터를 지지하는 지지 패턴을 포함하되, 상기 지지 패턴은 상기 셀 블록에서 서로 연결되는 판상 구조를 가지는 제1 상부 패턴, 및 상기 제1 상부 패턴의 하면과 접하며 상기 제1 상부 패턴의 하면의 면적보다 작은 면적의 상면을 가지는 제2 상부 패턴으로 이루어지며 상기 하부 전극들의 상단부 측벽들과 접촉하는 상부 지지 패턴을 포함한다.
본 발명에 따른 반도체 소자는 주변 영역에 의해 서로 이격된 복수의 서브 셀 블록을 가지는 기판, 상기 기판의 서브 셀 블록에 배치되며 유전막을 사이에 두고 대향하는 상부전극과 실린더형 하부 전극을 가지는 복수의 커패시터, 및 상기 복수의 서브 셀 블록 각각에서, 상기 커패시터의 하부 전극의 외측벽들과 접촉하여 상기 복수의 커패시터를 지지하는 지지 패턴을 포함하되, 상기 지지 패턴은 상기 하부 전극들의 상단부 외측벽들과 접촉하며 각각의 상기 서브 셀 블록에서 서로 연결되는 판상 구조를 가지는 제1 상부 패턴 및 상기 제1 상부 패턴의 하면과 접하며 상기 제1 상부 패턴의 하면의 가장자리로부터 이격되는 상기 제1 상부 패턴의 하면의 일부분과 접하는 제2 상부 패턴으로 이루어지는 상부 지지 패턴, 및 상기 하부 전극의 상단부 아래의 외측벽들과 접촉하는 하부 지지 패턴을 포함한다.
본 발명에 따른 반도체 소자는, 반도체 소자의 동작에 직접 사용되지 않는 더미 커패시터가 가지는 하부 전극의 측벽 중 지지 패턴과 접하는 부분의 비율보다, 리얼 커패시터가 가지는 하부 전극의 측벽 중 지지 패턴과 접하는 부분의 비율이 상대적으로 낮으므로, 반도체 소자의 동작을 위한 리얼 커패시터의 축전 용량을 충분히 확보할 수 있다. 또한 리얼 커패시터가 가지는 하부 전극의 측벽 중 지지 패턴과 접하는 부분의 비율보다, 더미 커패시터가 가지는 하부 전극의 측벽 중 지지 패턴과 접하는 부분의 비율이 상대적으로 높으므로, 지지 패턴이 더미 커패시터를 지지하는 힘은 상대적으로 증가될 수 있다.
본 발명에 따른 반도체 소자는, 지지 패턴이 셀 블록에 포함되는 커패시터들에 가해지는 스트레스를 완화하도록 커패시터들을 지지함과 동시에, 리얼 커패시터의 축전 용량을 충분히 확보하여, 기계적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예들에 따른 반도체 소자를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시 예들에 따른 반도체 소자가 포함하는 커패시터들의 배치 구조를 설명하기 위한 평면도이다.
도 3은 본 발명의 실시 예들에 따른 반도체 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 4는 본 발명의 실시 예들에 따른 반도체 소자의 일부분을 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 반도체 소자가 포함하는 커패시터들 및 지지 패턴의 배치 구조를 설명하기 위한 평면도들이다.
도 7은 본 발명의 실시 예에 따른 반도체 소자가 포함하는 지지 패턴의 일 양상을 나타내는 평면도이다.
도 8a 내지 도 8n은 본 발명의 실시 예에 따른 반도체 소자가 포함하는 지지 패턴의 일 양상들을 나타내는 평면도들이다.
도 9 및 도 10은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도들이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자가 포함하는 지지 패턴의 일 양상을 나타내는 평면도이다.
도 12 내지 도 16은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도들이다.
도 17 내지 도 22는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 23은 본 발명의 일 실시 예에 따른 반도체 모듈의 요부 구성을 보여주는 평면도이다.
도 24는 본 발명의 일 실시 예에 의한 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 2는 본 발명의 실시 예들에 따른 반도체 소자가 포함하는 커패시터들의 배치 구조를 설명하기 위한 평면도이다.
도 3은 본 발명의 실시 예들에 따른 반도체 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 4는 본 발명의 실시 예들에 따른 반도체 소자의 일부분을 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 반도체 소자가 포함하는 커패시터들 및 지지 패턴의 배치 구조를 설명하기 위한 평면도들이다.
도 7은 본 발명의 실시 예에 따른 반도체 소자가 포함하는 지지 패턴의 일 양상을 나타내는 평면도이다.
도 8a 내지 도 8n은 본 발명의 실시 예에 따른 반도체 소자가 포함하는 지지 패턴의 일 양상들을 나타내는 평면도들이다.
도 9 및 도 10은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도들이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자가 포함하는 지지 패턴의 일 양상을 나타내는 평면도이다.
도 12 내지 도 16은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도들이다.
도 17 내지 도 22는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 23은 본 발명의 일 실시 예에 따른 반도체 모듈의 요부 구성을 보여주는 평면도이다.
도 24는 본 발명의 일 실시 예에 의한 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
본 발명의 구성 요소 및 효과를 충분히 이해하기 위하여, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예들에 따른 반도체 소자를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 소자는, 메모리 셀들이 배치되는 셀 영역(CLR)과, 셀 영역(CLR)을 둘러싸는 메인 주변 영역(PRR)을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 셀 영역(CLR) 내에는 셀 블록들(SCB)을 구분하는 서브 주변 영역들(SPR)을 포함할 수 있다. 셀 블록들(SCB)에는 복수의 메모리 셀들이 배치될 수 있다. 본 명세서에서 셀 블록(SCB)이란, 상기 메모리 셀들이 균일한 간격을 가지며 규칙적으로 배열된 영역을 의미하며, 셀 블록(SCB)은 서브 셀 블록이라 호칭할 수 있다.
메인 주변 영역(PRR) 및 서브 주변 영역(SPR)에는 상기 메모리 셀들로 전기적 신호를 인/아웃(in/out)하기 위한 로직 셀들이 배치될 수 있다. 일부 실시 예에서, 메인 주변 영역(PRR)은 주변 회로 영역, 서브 주변 영역(SPR)은 주변 회로 영역이라 호칭할 수 있다. 메인 주변 영역(PRR)과 서브 주변 영역들(SPR)로 이루어지는 주변 영역(PR)은 코어 및 주변 회로 영역이라 호칭할 수 있다. 일부 실시 예에서, 서브 주변 영역(SPR)은 셀 블록들(SCB)을 구분하기 위한 공간으로만 제공될 수 있다.
도 2는 본 발명의 실시 예들에 따른 반도체 소자가 포함하는 커패시터들의 배치 구조를 설명하기 위한 평면도이다. 도 2는 도 1에 도시된 셀 영역(CLR)의 A를 확대한 도면이다.
이하에서는 반도체 소자로서 디램(DRAM) 소자를 예시적으로 설명하기로 한다. 하지만 본 발명에서 반도체 소자를 디램 소자로 한정하는 것은 아니다.
도 2를 참조하면, 서브 셀 블록들(SCB)에 복수의 커패시터의 하부 전극인 복수의 스토리지 노드(SN)가 배치될 수 있다. 일부 실시 예에서, 복수의 스토리지 노드(SN) 각각은 하부가 폐쇄된 실린더 형상의 하부 전극(도 5의 520)일 수 있다. 일부 실시 예에서, 스토리지 노드(SN)는 일방향에 대하여 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 일부 실시 예에서, 스토리지 노드(SN)는 매트릭스 형태로 배열될 수 있다.
서브 주변 영역(SPR)의 폭은, 하나의 셀 블록(SCB)에서 인접하는 2개의 스토리지 노드(SN)의 중심 사이의 거리인 피치(pitch)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 서브 주변 영역(SPR)의 폭은 상기 피치의 2배 내지 5배일 수 있다.
도 3은 본 발명의 실시 예들에 따른 반도체 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 3을 참조하면, 반도체 소자(100)는 복수의 활성 영역(ACT)을 포함할 수 있다. 일부 실시 예에서 복수의 활성 영역(ACT)은 제1 방향(X 방향) 및 제2 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다.
복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 제1 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 방향(X 방향)과 교차하는 제2 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
일부 실시 예에서, 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 일부 실시 예에서, 복수의 베리드 콘택(BC)은 각각 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다. 일부 실시 예에서, 복수의 베리드 콘택(BC)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 일렬로 배열될 수 있다.
복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 랜딩 패드(LP)는 복수의 베리드 콘택(BC)과 적어도 일부 오버랩되도록 배치될 수 있다. 복수의 랜딩 패드(LP)는 인접한 비트 라인(BL)의 상부까지 연장될 수 있다.
복수의 랜딩 패드(LP) 상에는 복수의 스토리지 노드(SN)가 형성될 수 있다. 복수의 스토리지 노드(SN)는 복수의 비트 라인(BL)의 상부에 형성될 수 있다. 복수의 스토리지 노드(SN)는 각각 복수의 커패시터의 하부 전극일 수 있다. 스토리지 노드(SN)는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통하여 활성 영역(ACT)에 연결될 수 있다.
도 4는 본 발명의 실시 예들에 따른 반도체 소자의 일부분을 나타내는 단면도이다. 구체적으로 도 4는 도 3의 반도체 소자(100) 중 랜딩 패드(LP) 및 그 하부의 주요 구성들을 나타내는 단면도이다.
도 4를 참조하면, 반도체 소자(100)는 소자 분리막(116)에 의해 복수의 활성 영역(118)이 정의된 기판(110)을 포함한다. 복수의 활성 영역(118)은 도 3에 예시한 복수의 활성 영역(ACT)에 대응할 수 있다.
일부 실시 예에서, 기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시 예에서, 상기 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(110)에는 제1 방향(도 3의 X 방향)으로 연장되는 복수의 트렌치(120T)가 형성되어 있고, 복수의 트렌치(120T) 내에는 복수의 게이트 유전막(122) 및 복수의 워드 라인(120)이 형성되어 있다. 복수의 워드 라인(120)은 도 3에 예시한 복수의 워드 라인(WL)을 구성할 수 있다.
기판(110)에는 활성 영역(118) 중 일부를 노출시키는 복수의 다이렉트 콘택 홀(132H)이 형성되어 있다. 복수의 다이렉트 콘택 홀(132H) 내에는 각각 다이렉트 콘택 도전 패턴(132)이 채워져 있다. 복수의 다이렉트 콘택 도전 패턴(132)은 도 3에 예시한 다이렉트 콘택(DC)을 구성할 수 있다.
기판(110) 상에 제1 버퍼 절연막 패턴(112) 및 제2 버퍼 절연막 패턴(114)이 차례로 형성되어 있다. 제1 버퍼 절연막 패턴(112) 및 제2 버퍼 절연막 패턴(114)은 각각 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다.
제2 버퍼 절연막 패턴(114) 상에는 제2 방향(도 3의 Y 방향)으로 상호 평행하게 연장되는 복수의 비트 라인(142)이 형성되어 있다. 복수의 비트 라인(142)은 도 3에 예시한 복수의 비트 라인(BL)에 대응할 수 있다. 복수의 비트 라인(142)은 각각 다이렉트 콘택 도전 패턴(132)을 통해 활성 영역(118)에 연결될 수 있다.
일부 실시 예에서, 복수의 다이렉트 콘택 도전 패턴(132)은 각각 제2 버퍼 절연막 패턴(114)의 상면과 동일 평면상에서 연장되는 상면(132T)을 가질 수 있다.
일부 실시 예에서, 다이렉트 콘택 도전 패턴(132)은 실리콘(Si), 게르마늄(Ge), 텅스텐(W), 텅스텐 질화물(WN), 코발트(Co), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 루테늄(Ru), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 구리(Cu), 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 복수의 다이렉트 콘택 도전 패턴(132)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다.
복수의 비트 라인(142)은 각각 다이렉트 콘택 도전 패턴(132)의 상면(132T)에 접하는 제1 도전 패턴(142A)을 포함한다. 일부 실시 예에서, 복수의 비트 라인(142)은 각각 제1 도전 패턴(142A)을 차례로 덮는 제2 도전 패턴(142B) 및 제3 도전 패턴(142C)을 더 포함할 수 있다. 도 4에는 복수의 비트 라인(142)이 제1 도전 패턴(142A), 제2 도전 패턴(142B) 및 제3 도전 패턴(142C)을 포함하는 3 중층 구조의 도전층 적층 구조를 가지는 것으로 예시하였으나, 본 발명의 기술적 사상은 예시된 바에 한정되는 것은 아니다. 예를 들면, 복수의 비트 라인(142)은 단일층, 이중층, 또는 4 중층 이상의 복수의 적층 구조로 형성될 수도 있다.
일부 실시 예에서, 제1 도전 패턴(142A)은 도전성 폴리실리콘으로 이루어질 수 있다. 일부 실시 예에서, 제2 도전 패턴(142B)은 티타늄 질화물(TiN)으로 이루어질 수 있다. 일부 실시 예에서, 제3 도전 패턴(142C)은 텅스텐(W)으로 이루어질 수 있다.
복수의 비트 라인(142) 상에는 각각 절연 캡핑 라인(144)이 형성될 수 있다. 하나의 비트 라인(142)과, 하나의 비트 라인(142)을 덮는 하나의 절연 캡핑 라인(144)은 하나의 비트 라인 구조체(140)를 구성할 수 있다.
복수의 비트 라인 구조체(140) 각각의 양 측벽은 절연 스페이서 구조체(150)로 덮일 수 있다. 복수의 절연 스페이서 구조체(150)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다. 일부 실시 예에서, 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)는 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)는 각각 산화막, 질화막, 또는 이들의 조합으로 이루어지고, 제1 절연 스페이서(152)와 상기 제3 절연 스페이서(156)와의 사이에 개재되는 제2 절연 스페이서(154)는 에어 스페이서(air spacer)로 이루어질 수 있다.
복수의 비트 라인(142) 각각의 사이의 공간에는 복수의 절연 패턴(130)과, 복수의 절연 패턴(130)에 의해 한정되는 복수의 베리드 콘택 홀(170H)이 형성될 수 있다. 복수의 베리드 콘택 홀(170H)은 복수의 비트 라인(142)중 이웃하는 2개의 비트 라인(142) 사이에서 이웃하는 2개의 비트 라인(142) 각각의 측벽을 덮는 절연 스페이서 구조체(150) 및 활성 영역(118)에 의해 그 내부 공간이 한정될 수 있다.
복수의 비트 라인(142) 사이에서 복수의 베리드 콘택 홀(170H) 내에는 복수의 활성 영역(118)에 각각 연결되는 복수의 베리드 콘택(170)과 복수의 랜딩 패드(180)가 형성되어 있다. 복수의 베리드 콘택(170) 및 복수의 랜딩 패드(180)는 각각 도 3에 예시한 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)에 대응할 수 있다.
복수의 베리드 콘택(170)은 활성 영역(118)으로부터 기판(110)에 수직하는 제3 방향(도 3에서 Z 방향)으로 연장될 수 있다. 복수의 랜딩 패드(180)는 각각 베리드 콘택(170) 상에 배치되며, 복수의 비트 라인(142) 상으로 연장될 수 있다. 복수의 랜딩 패드(180)는 베리드 콘택(170)을 통해 활성 영역(118)에 연결될 수 있다.
랜딩 패드(180)는 복수의 비트 라인(142) 사이의 영역에서 기판(110)의 주면에 수직인 제3 방향(도 3에서 Z 방향)을 따라 연장되고 복수의 비트 라인(142)의 적어도 일부와 수직으로 오버랩되도록 복수의 비트 라인(142)의 상면 중 적어도 일부를 덮을 수 있다.
베리드 콘택(170)과 랜딩 패드(180)와의 사이에는 금속 실리사이드막(172)이 형성될 수 있다. 금속 실리사이드막(172)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
랜딩 패드(180)와 절연 스페이서 구조체(150)와의 사이, 및 랜딩 패드(180)와 복수의 비트 라인 구조체(140)의 사이에는 각각 도전성 배리어막(174)이 개재될 수 있다. 도전성 배리어막(174)은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 도전성 배리어막(174)은 Ti/TiN 적층 구조로 이루어질 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다. 구체적으로, 도 5는 도 3의 반도체 소자(100)의 랜딩 패드(LP) 상부의 주요 구성들을 중심으로 도시한 단면도이다.
도 5를 참조하면, 반도체 소자(100)는 기판(110) 상에 형성되는 하부 구조체(200), 및 하부 구조체(200)를 관통하여 기판(110)과 연결되는 복수의 콘택 플러그(250)를 포함할 수 있다.
기판(110), 하부 구조체(200) 및 복수의 콘택 플러그(250)는 도 4에 도시한 기판(110), 기판(110) 내, 및 기판(110) 상에 형성된 구성 요소들을 간략화하여 나타낸 것일 수 있다. 이 경우 반도체 소자(100)는 디램 소자와 같이 데이터를 저장하기 위한 커패시터를 가지는 반도체 메모리 소자일 수 있다.
복수의 콘택 플러그(250)는 도 4에 도시한 복수의 베리드 콘택(170) 및 복수의 랜딩 패드(180)를 포함하도록 구성될 수 있다. 복수의 콘택 플러그(250)는 도 4에 도시한 금속 실리사이드막(172) 및 도전성 배리어막(174)을 더 포함하도록 구성될 수 있다. 일부 실시 예에서, 하부 구조체(200)는 복수의 랜딩 패드(180) 사이를 채우는 층간 절연막을 더 포함할 수 있다.
일부 실시 예에서, 하부 구조체(200)는 절연 물질로 이루어지는 층간 절연막일 수 있다. 이 경우 반도체 소자(100)는 전하를 충전하기 위한 커패시터를 가지는 반도체 소자일 수 있다.
기판(110)은 리얼 커패시터 영역(RCR), 더미 커패시터 영역(DCR), 및 주변 영역(PR)을 가질 수 있다. 리얼 커패시터 영역(RCP) 및 더미 커패시터 영역(DCR)은 함께 도 1에 보인 셀 블록(SCB)을 구성할 수 있다. 주변 영역(PR)은 도 1에 보인 메인 주변 영역(PRR) 및/또는 서브 주변 영역(SPR)일 수 있다.
리얼 커패시터 영역(RCR)에는 복수의 리얼 커패시터(RAC)가 배치될 수 있고, 더미 커패시터 영역(DCR)에는 복수의 더미 커패시터(DMC)가 배치될 수 있다. 복수의 리얼 커패시터(RAC)와 복수의 더미 커패시터(DMC)는 함께 형성되므로, 실질적인 구성은 동일할 수 있다. 복수의 리얼 커패시터(RAC)는 반도체 소자(100)의 동작에 직접 사용되고, 복수의 더미 커패시터(DMC)는 반도체 소자(100)의 동작에 직접 사용되지 않을 수 있다.
예를 들면, 복수의 리얼 커패시터(RAC)는 셀 블록(도 1 및 도 2의 SCB)의 내측에 배치되고, 복수의 더미 커패시터(DMC)는 셀 블록(도 1 및 도 2의 SCB)의 외측에서 복수의 리얼 커패시터(RAC)의 주위를 둘러싸도록 배치될 수 있다. 복수의 더미 커패시터(DMC)는 복수의 리얼 커패시터(RAC)의 주위를 둘러싸도록 배치되어, 복수의 리얼 커패시터(RAC)를 형성하는 과정에서 발생할 수 있는 공정 편차를 최소화하고, 복수의 리얼 커패시터(RAC)의 구조적인 신뢰성을 확보하는 데에 사용될 수 있다.
기판(110)의 하부 구조체(200) 상에는 복수의 콘택 플러그(250)에 대응하는 관통홀(310H)을 가지는 식각 정지막(310)이 형성될 수 있다. 식각 정지막(310)은 예를 들면, 실리콘 질화막 또는 SiBN(Silicon Boron Nitride)으로 이루어질 수 있다.
일부 실시 예에서, 관통홀(310H)은 식각 정지막(310)의 하면보다 기판(110) 방향으로 연장될 수 있다. 이 경우, 복수의 콘택 플러그(250)의 상면은 식각 정지막(310)의 하면보다 낮은 레벨에 위치할 수 있다. 일부 실시 예에서, 복수의 콘택 플러그(250)의 상면과 식각 정지막(310)의 하면은 동일 레벨에 위치할 수 있다.
복수의 콘택 플러그(250)의 상면과 접하며, 관통홀(310H)을 경우하여 식각 정지막(310) 상으로 연장되는 복수의 하부 전극(520)이 형성될 수 있다. 일부 실시 예에서, 복수의 하부 전극(520) 각각은 하부가 폐쇄된 실린더 형상일 수 있다. 일부 실시 예에서, 복수의 하부 전극(520) 각각은 원형의 수평 단면을 가지도록 내부가 채워진 기둥 형상, 즉 필라(pillar) 형상일 수 있다.
복수의 하부 전극(520)은 예를 들면, 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물로 이루어질 수 있다.
복수의 하부 전극(520) 중 리얼 커패시터 영역(RCR)에 형성된 것들은 리얼 커패시터(RAC)의 하부 전극일 수 있고, 더미 커패시터 영역(DCR)에 형성된 것들은 더미 커패시터(DMC)의 하부 전극일 수 있다.
지지 패턴(450, 420)은 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 지지 패턴(450, 420)은 복수의 하부 전극(520)을 포함하며 리얼 커패시터(RAC)와 더미 커패시터(DMC)를 포함하는 복수의 커패시터(RAC, DMC)를 지지할 수 있다.
지지 패턴(450, 420)은 상부 지지 패턴(450) 및 하부 지지 패턴(420)으로 이루어질 수 있다. 상부 지지 패턴(450)과 하부 지지 패턴(420)은 서로 이격될 수 있다.
상부 지지 패턴(450)은 복수의 하부 전극(520)의 상단부 측벽들과 접촉할 수 있다. 하부 지지 패턴(420)은 복수의 하부 전극(520)의 상단부 아래의 측벽들과 접촉할 수 있다.
일부 실시 예에서, 상부 지지 패턴(450)의 상면은 복수의 하부 전극(520)의 최상단과 동일 레벨에 위치할 수 있다. 일부 실시 예에서, 복수의 하부 전극(520)의 최상단은 상부 지지 패턴(450)의 상면으로부터 상측으로 돌출될 수 있다. 즉, 상부 지지 패턴(450)의 상면은 복수의 하부 전극(520)의 최상단보다 낮은 레벨에 위치할 수 있다.
하부 지지 패턴(420)은 복수의 하부 전극(520)의 수직 방향으로 중심부 근처에 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 일부 실시 예에서, 하부 지지 패턴(420)은 복수의 하부 전극(520)의 수직 방향으로 가운데보다 다소 높은 레벨에서 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 일부 실시 예에서, 하부 지지 패턴(420)은 복수의 하부 전극(520)의 수직 방향으로 가운데보다 다소 낮은 레벨에서 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다.
도 5에는 기판(110)의 주면으로부터 수직 방향으로 상부 지지 패턴(450)보다 낮은 레벨에 위치하는 하부 지지 패턴(420)이 1개 형성된 것으로 도시되나. 본 발명의 기술적 사상에 이에 한정되지 않는다. 일부 실시 예에서, 하부 지지 패턴(420)은 기판(110)의 주면으로부터 수직 방향으로 다른 레벨에 위치하며, 서로 이격되는 복수 개일 수 있다.
일부 실시 예에서, 하부 지지 패턴(420)은 생략될 수 있다.
상부 지지 패턴(450)은 제1 상부 패턴(444)과 제2 상부 패턴(442e)으로 이루어질 수 있다. 제1 상부 패턴(444)과 제2 상부 패턴(442e)은 서로 다른 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 상부 패턴(444)은 실리콘 질화막, 또는 실리콘 탄소 질화막(SiCN)으로 이루어질 수 있다. 일부 실시 예에서, 제2 상부 패턴(442e)은 N-리치 실리콘 질화막(N-rich SiN) 또는 Si-리치(Si-rich) 실리콘 질화막으로 이루어질 수 있다.
제1 상부 패턴(444)은 셀 블록(도 1 및 도 2의 SCB)에서 서로 연결되는 판상 구조를 가질 수 있다. 제1 상부 패턴(444)은 리얼 커패시터 영역(RAR) 및 더미 커패시터 영역(DCR)에 형성된 모든 하부 전극(520)들의 측벽들에 접촉할 수 있다. 즉, 제1 상부 패턴(444)은 복수의 리얼 커패시터(RAC)와 복수의 더미 커패시터(DMC)를 함께 지지할 수 있다.
제1 상부 패턴(444)은 제1 상부 패턴(444)의 상면으로부터 하면까지 연장되어, 제1 상부 패턴(444)을 관통하는 상부 오프닝(444H)을 가질 수 있다.
제1 상부 패턴(444)은 복수의 하부 전극(520) 중 주변 영역(PR)에 인접하는 최외곽의 하부 전극(520)들로부터 주변 영역(PR) 측으로 수평 방향으로 돌출될 수 있다.
제2 상부 패턴(442e)은 제1 상부 패턴(444)과 접할 수 있다. 구체적으로 제2 상부 패턴(442e)의 상면은 제1 상부 패턴(444)의 하면과 접할 수 있다. 제2 상부 패턴(442e)은 제1 상부 패턴(444)의 하면의 가장자리 및 상부 오프닝(444H)으로부터 이격되어, 제2 상부 패턴(442e)의 상면은 제1 상부 패턴(444)의 내측의 하면과 접할 수 있다.
따라서 제2 상부 패턴(442e)의 평면적은 제1 상부 패턴(444)의 평면적보다 작은 값을 가질 수 있다. 예를 들면, 제2 상부 패턴(442e)의 상면의 면적은 제1 상부 패턴(444)의 하면의 면적보다 작은 값을 가질 수 있다.
여기에서 제1 상부 패턴(444)의 가장자리, 또는 제1 상부 패턴(444)의 하면의 가장자리라 함은, 제1 상부 패턴(444)의 주변 영역(PR) 측을 향하는 가장자리를 의미한다. 따라서 제2 상부 패턴(442e)의 주변 영역(PR) 측을 향하는 가장자리는 제1 상부 패턴(444)의 주변 영역(PR) 측을 향하는 가장자리보다 셀 영역(도 1 및 도 2의 SCB)의 내측에 위치할 수 있다.
일부 실시 예에서, 제2 상부 패턴(442e)은 복수의 더미 커패시터(DMC) 중 전부 또는 일부의 하부 전극(520)과 접하여, 복수의 더미 커패시터(DMC) 중 전부 또는 일부를 지지할 수 있다.
일부 실시 예에서, 제2 상부 패턴(442e)은 복수의 리얼 커패시터(RAC) 중 더미 커패시터 영역(DCR)에 인접하는 일부 리얼 커패시터(RAC)의 하부 전극(520)과 접하여, 복수의 더미 커패시터(DMC) 중 적어도 일부와 더미 커패시터 영역(DCR)에 인접하는 일부 리얼 커패시터(RAC)를 함께 지지할 수 있다.
따라서, 제1 상부 패턴(444)과 제2 상부 패턴(442e)으로 이루어지는 상부 지지 패턴(450)은 제2 상부 패턴(442e)이 형성된 부분의 두께가 제1 상부 패턴(444)만이 형성된 부분의 두께보다 큰 값을 가질 수 있다. 구체적으로, 상부 지지 패턴(450)은 셀 블록(SCB)의 가장자리에 인접하는 일부분의 두께가 나머지 부분, 예를 들면, 셀 블록(SCB)의 가장자리와 접하는 부분의 두께 및 셀 블록(SCB)의 내측 부분의 두께보다 큰 값을 가질 수 있다.
하부 지지 패턴(420)은 제1 상부 패턴(444)의 평면 형태가 전사되어, 동일한 형상인 평면 형태를 가질 수 있다. 하부 지지 패턴(420)은 하부 지지 패턴(420)의 상면으로부터 하면까지 연장되어, 하부 지지 패턴(420)을 관통하는 하부 오프닝(420H)을 가질 수 있다. 하부 오프닝(420H)은 상부 오프닝(444H)과 수직 방향으로 오버랩될 수 있다. 일부 실시 예에서, 하부 오프닝(420H)의 수평 단면적은 상부 오프닝(444H)의 수평 단면적보다 작은 값을 가질 수 있고, 이 경우, 하부 오프닝(420H)은 상부 오프닝(444H)과 수직 방향으로 모두 오버랩될 수 있다. 하부 지지 패턴(420)은 복수의 하부 전극(520) 중 주변 영역(PR)에 인접하는 최외곽의 하부 전극(520)들로부터 주변 영역(PR) 측으로 수평 방향으로 돌출될 수 있다.
유전막(540)은 지지 패턴(450, 420) 및 하부 전극(520) 상을 컨포멀하게 덮을 수 있다. 일부 실시 예에서, 유전막(540)은 식각 정지막(310), 지지 패턴(450, 420) 및 하부 전극(520) 상을 함께 컨포멀하게 덮을 수 있다. 유전막(540)은 예를 들면, 상기 캐패시터 유전막(83)은 TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, ZrSiO, TiO, TiAlO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다.
유전막(540) 상에는 상부 전극(560)이 형성될 수 있다. 상부 전극(560)은 유전막(540)을 사이에 두고 하부 전극(520)과 대향할 수 있다. 상부 전극(560)은 예를 들면, 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합으로 이루어질 수 있다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 반도체 소자가 포함하는 커패시터들 및 지지 패턴의 배치 구조를 설명하기 위한 평면도들이다. 도 6a 내지 도 6c는 상부 지지 패턴의 하측에서 바라본 평면도들일 수 있다. 따라서 도 6a 내지 도 6c에는 상부 지지 패턴이 가지는 제1 상부 패턴과 제2 상부 패턴 각각의 하면이 도시될 수 있다.
도 6a를 참조하면, 셀 블록(SCB)에는 하부 전극(520)을 포함하는 복수의 커패시터(RAC, DMC)가 배치될 수 있다. 복수의 커패시터(RAC, DMC) 중 복수의 리얼 커패시터(RAC)는 셀 블록(SCB)의 내측에 배치될 수 있고, 복수의 더미 커패시터(DMC)는 셀 블록(SBC)의 외측에서 복수의 리얼 커패시터(RAC)의 주위를 둘러싸도록 배치될 수 있다.
상부 지지 패턴(450)은 제1 상부 패턴(444) 및 제2 상부 패턴(442e)을 포함할 수 있다. 제1 상부 패턴(444)은 셀 블록(SCB) 내에 배치된 복수의 리얼 커패시터(RAC) 및 복수의 더미 커패시터(DMC) 모두를 함께 지지할 수 있다. 제2 상부 패턴(442e)은 복수의 더미 커패시터(DMC)의 전부 또는 일부를 지지할 수 있다.
제1 상부 패턴(444)은 제1 상부 패턴(444)을 관통하는 상부 오프닝(444H)을 가질 수 있다. 제1 상부 패턴(444)은 복수의 하부 전극(520) 중 최외곽의 하부 전극(520)들로부터 외측으로 돌출될 수 있다. 일부 실시 예에서, 상부 오프닝(444H)은 복수의 리얼 커패시터(RAC)의 하부 전극(520) 중 일부개의 측벽들 각각의 일부분 사이에 배치될 수 있다.
도 17 내지 도 22를 통하여 후술하겠으나, 제1 상부 패턴(444)의 평면 형태가 전사되도록 예비 제2 상부 패턴(도 21의 422)를 형성한 후, 제1 상부 패턴(444)의 가장자리 및 상부 오프닝(444H)에 인접하는 예비 제2 상부 패턴(422)의 일부분을 제거하여, 제2 상부 패턴(422e)을 형성할 수 있다. 따라서 제2 상부 패턴(442e)은 제1 상부 패턴(444)과 오버랩되며, 제1 상부 패턴(444)보다 작은 평면적을 가질 수 있다. 제2 상부 패턴(442e)은 제1 상부 패턴(444)의 가장자리로부터 이격되어 제1 상부 패턴(444)의 하면의 내측과 오버랩될 수 있고, 상부 오프닝(444H)으로부터 이격되어, 제1 상부 패턴(444)의 내측의 하면과 접할 수 있다.
일부 실시 예에서, 제2 상부 패턴(442e)은 리얼 커패시터(RAC)를 지지하지 않고, 더미 커패시터(DMC)의 전부 또는 일부를 지지할 수 있다. 즉, 일부 실시 예에서, 제2 상부 패턴(442e)은 리얼 커패시터(RAC)의 하부 전극(520)과 접하지 않을 수 있다.
제2 상부 패턴(442e)은 제1 상부 패턴(444)의 가장자리에 인접하여 연속적으로 연장되는 링 형상을 이루며 연장될 수 있다. 일부 실시 예에서, 제2 상부 패턴(442e)은 리얼 커패시터(RAC)의 하부 전극(520)의 주위를 연속적으로 둘러쌀 수 있다.
하부 지지 패턴(도 5의 420)은 제1 상부 패턴(444)의 평면 형태가 전사되어 동일한 형상의 평면 형태를 가지는 바, 하부 지지 패턴(420)의 평면 형태, 및 하부 오프닝(420H)의 평면 형태와 배치는 도 6a에 보인 제1 상부 패턴(444)의 평면 형태, 및 상부 오프닝(444H)의 평면 형태와 배치와 동일하게나 유사할 수 있다.
도 6b를 참조하면, 셀 블록(SCB)에는 하부 전극(520)을 포함하는 복수의 커패시터(RAC, DMC)가 배치될 수 있다. 복수의 커패시터(RAC, DMC) 중 복수의 리얼 커패시터(RAC)는 셀 블록(SCB)의 내측에 배치될 수 있고, 복수의 더미 커패시터(DMC)는 셀 블록(SBC)의 외측에서 복수의 리얼 커패시터(RAC)의 주위를 둘러싸도록 배치될 수 있다.
상부 지지 패턴(450-1)은 제1 상부 패턴(444) 및 제2 상부 패턴(442e1)을 포함할 수 있다. 제1 상부 패턴(444)은 셀 블록(SCB) 내에 배치된 복수의 리얼 커패시터(RAC) 및 복수의 더미 커패시터(DMC) 모두를 함께 지지할 수 있다. 제2 상부 패턴(442e1)은 복수의 더미 커패시터(DMC)의 일부를 지지할 수 있다.
일부 실시 예에서, 제2 상부 패턴(442e1)은 리얼 커패시터(RAC)를 지지하지 않고, 더미 커패시터(DMC)의 일부를 지지할 수 있다.
제2 상부 패턴(442e1)은 제1 상부 패턴(444)의 하면의 서로 다른 모서리에 인접하며, 서로 이격되는 복수개일 수 있다. 예를 들면, 제2 상부 패턴(442e1)은 제1 상부 패턴(444)의 2개의 모서리, 2개의 모서리 사이를 연결하는 가장자리, 및 2개의 모서리 각각의 2개 이외의 다른 모서리를 향하는 가장자리의 일부분 각각에 인접하며, 서로 이격되는 2개일 수 있다. 일부 실시 예에서, 2개의 제2 상부 패턴(442e1)은 복수의 리얼 커패시터(RAC)의 주위를 단속적으로 둘러쌀 수 있다.
따라서 제2 상부 패턴(442e1)은 제1 상부 패턴(444)의 가장자리를 구성하는 각 변 중 일부 변의 중심부에 인접해서는 배치되지 않을 수 있다.
도 6b에는, 하나의 제2 상부 패턴(442e1)이 제1 상부 패턴(444)의 단축 방향의 가장자리를 따라서 연속적으로 연장되는 것으로 도시되었으나, 본 발명의 기술적 사상에 이에 한정되지 않는다. 예를 들면, 하나의 제2 상부 패턴(442e1)은 제1 상부 패턴(444)의 장축 방향의 가장자리를 따라서 연속적으로 연장될 수 있다.
도 6c를 참조하면, 셀 블록(SCB)에는 하부 전극(520)을 포함하는 복수의 커패시터(RAC, DMC)가 배치될 수 있다. 복수의 커패시터(RAC, DMC) 중 복수의 리얼 커패시터(RAC)는 셀 블록(SCB)의 내측에 배치될 수 있고, 복수의 더미 커패시터(DMC)는 셀 블록(SBC)의 외측에서 복수의 리얼 커패시터(RAC)의 주위를 둘러싸도록 배치될 수 있다.
상부 지지 패턴(450-2)은 제1 상부 패턴(444) 및 제2 상부 패턴(442e2)을 포함할 수 있다. 제1 상부 패턴(444)은 셀 블록(SCB) 내에 배치된 복수의 리얼 커패시터(RAC) 및 복수의 더미 커패시터(DMC) 모두를 함께 지지할 수 있다. 제2 상부 패턴(442e2)은 복수의 더미 커패시터(DMC)의 일부를 지지할 수 있다.
일부 실시 예에서, 제2 상부 패턴(442e2)은 리얼 커패시터(RAC)를 지지하지 않고, 더미 커패시터(DMC)의 일부를 지지할 수 있다.
제2 상부 패턴(442e2)은 제1 상부 패턴(444)의 하면의 서로 다른 모서리에 인접하며, 서로 이격되는 복수개일 수 있다. 예를 들면, 제2 상부 패턴(442e2)은 제1 상부 패턴(444)의 1개의 모서리, 및 1개의 모서리와 연결된 가장자리의 일부분에 인접하며, 서로 이격되는 4개일 수 있다. 일부 실시 예에서, 4개의 제2 상부 패턴(442e1)은 복수의 리얼 커패시터(RAC)의 주위를 단속적으로 둘러쌀 수 있다.
따라서 제2 상부 패턴(442e2)는 제1 상부 패턴(444)의 가장자리를 구성하는 각 변의 중심부에 인접해서는 배치되지 않을 수 있다.
도 6a 내지 도 6c에 보인 제2 상부 패턴(442e, 442e1, 442e2)은 셀 블록(SCB)의 외측에 배치되는 바, 상부 외곽 패턴이라 호칭할 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 소자가 포함하는 지지 패턴의 일 양상을 나타내는 평면도이다.
도 7을 참조하면, 지지 패턴 중 제1 상부 패턴(444)은 복수의 하부 전극(520)의 측벽과 접촉할 수 있다. 제1 상부 패턴(444)은 제1 상부 패턴(444)을 관통하는 복수의 상부 오프닝(444H)을 가질 수 있다. 일부 실시 예에서, 상부 오프닝(444H)은 대략 삼각형의 평면 형상을 가질 수 있다. 여기에서 대략 삼각형의 평면 형상이란, 상부 오프닝(444H)이 하부 전극(520) 내부까지 연장되는 것을 가정할 때 삼각형의 평면 형상을 가진다는 것을 의미한다. 상부 오프닝(444H)은 복수의 하부 전극(520) 중 일부개의 측벽의 일부분과 접할 수 있다. 예를 들면, 상부 오프닝(444H)은 3개 이상의 복수 전극(520)의 측벽들 각각의 일부분과 접할 수 있다. 따라서, 제1 상부 패턴(444)는 복수의 하부 전극(520) 모두의 측벽들의 적어도 일부분과 접촉할 수 있다.
일부 실시 예에서, 하나의 상부 오프닝(444H)과 접하는 하나의 하부 전극(520)은 다른 상부 오프닝(444H)과는 접하지 않을 수 있다.
하부 지지 패턴(도 5의 420)은 제1 상부 패턴(444)의 평면 형태가 전사되어 동일한 형상인 평면 형태를 가질 수 있다.
도 8a 내지 도 8n은 본 발명의 실시 예에 따른 반도체 소자가 포함하는 지지 패턴의 일 양상들을 나타내는 평면도들이다.
도 7, 도 8a 내지 도 8n을 참조하면, 지지 패턴 중 제1 상부 패턴(444)은 제1 상부 패턴(444)을 관통하는 복수의 상부 오프닝(444Ha 내지 444Hn)을 가질 수 있다.
도 7, 도 8a 내지 도 8n에 보인 상부 오프닝(444, 444Ha 내지 444Hn)의 평면 형상은 예시적이며, 본 발명의 기술적 사상은 이에 제한되지 않는다.
예를 들면, 제1 상부 패턴(444)은 대략 원형, 대략 삼각형, 대략 직사각형, 대략 사다리꼴, 대략 평행사변형, 대략 하트 모양, 대략 꺽쇠 모양, 대략 번개 모양 등의 평면 형상을 가지는 복수의 상부 오프닝(444, 444Ha 내지 444Hn)을 가질 수 있으며, 이들의 배치 방식, 배치 방향, 배치 각도, 배치 간격, 평면적 등은 도 7, 도 8a 내지 도 8n에 보인 것과 같이 다양하게 변형될 수 있으며, 이 외에도 다양하게 변형될 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다. 도 9에 대한 설명 중 도 5와 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 반도체 소자(100a)는 기판(110) 상에 형성되는 하부 구조체(200), 및 하부 구조체(200)를 관통하여 기판(110)과 연결되는 복수의 콘택 플러그(250)를 포함할 수 있다.
지지 패턴(450a, 420)은 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 지지 패턴(450a, 420)은 상부 지지 패턴(450a) 및 하부 지지 패턴(420)으로 이루어질 수 있다. 상부 지지 패턴(450a)과 하부 지지 패턴(420)은 서로 이격될 수 있다.
상부 지지 패턴(450a)은 복수의 하부 전극(520)의 상단부 측벽들과 접촉할 수 있다. 하부 지지 패턴(420)은 복수의 하부 전극(520)의 상단부 아래의 측벽들과 접촉할 수 있다. 일부 실시 예에서, 하부 지지 패턴(420)은 생략될 수 있다.
상부 지지 패턴(450a)은 제1 상부 패턴(444), 제2 상부 패턴(442e), 및 제3 상부 패턴(446)으로 이루어질 수 있다. 제1 상부 패턴(444)과 제2 상부 패턴(442e)은 서로 다른 물질로 이루어질 수 있다. 제3 상부 패턴(446)과 제2 상부 패턴(442e)은 서로 다른 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 상부 패턴(444)과 제3 상부 패턴(446)은 동일한 물질로 이루어질 수 있다.
제1 상부 패턴(444)은 셀 블록(도 1 및 도 2의 SCB)에서 서로 연결되는 판상 구조를 가질 수 있다. 제1 상부 패턴(444)은 제1 상부 패턴(444)의 상면으로부터 하면까지 연장되어, 제1 상부 패턴(444)을 관통하는 제1 상부 오프닝(444H)을 가질 수 있다.
제2 상부 패턴(442e)은 제1 상부 패턴(444)과 접할 수 있다. 구체적으로 제2 상부 패턴(442e)의 상면은 제1 상부 패턴(444)의 하면과 접할 수 있다. 제2 상부 패턴(442e)은 제1 상부 패턴(444)의 하면의 가장자리 및 제1 상부 오프닝(444H)으로부터 이격되어, 제1 상부 패턴(444)의 내측의 하면과 접할 수 있다.
제3 상부 패턴(446)은 제1 상부 패턴(444)의 평면 형태가 전사되어 동일한 형상인 평면 형태를 가질 수 있다. 제3 상부 패턴(446)은 셀 블록(도 1 및 도 2의 SCB)에서 서로 연결되는 판상 구조를 가질 수 있다. 제3 상부 패턴(446)은 리얼 커패시터 영역(RAR) 및 더미 커패시터 영역(DCR)에 형성된 모든 하부 전극(520)들의 측벽들에 접촉할 수 있다. 즉, 제3 상부 패턴(446)은 복수의 리얼 커패시터(RAC)와 복수의 더미 커패시터(DMC)를 함께 지지할 수 있다. 제3 상부 패턴(446)은 제3 상부 패턴(446)의 상면으로부터 하면까지 연장되어, 제3 상부 패턴(446)을 관통하는 제2 상부 오프닝(446H)을 가질 수 있다.
제3 상부 패턴(446)은 제2 상부 패턴(442e)과 접할 수 있다. 구체적으로 제3 상부 패턴(446)의 상면은 제2 상부 패턴(442e)의 하면과 접할 수 있다. 제2 상부 패턴(442e)은 제1 상부 패턴(444)의 하면의 가장자리 및 제1 상부 오프닝(444H)으로부터 이격되어, 제2 상부 패턴(442e)의 하면은 제3 상부 패턴(446)의 내측의 상면과 접할 수 있다.
즉, 상부 지지 패턴(450a)은, 제2 상부 패턴(442e)이 제1 상부 패턴(444)과 제3 상부 패턴(446) 사이에 배치되는 샌드위치 구조를 가질 수 있다.
제2 상부 패턴(442e)의 평면적은 제1 상부 패턴(444)의 평면적, 및 제3 상부 패턴(446)의 평면적보다 작은 값을 가질 수 있다. 예를 들면, 제2 상부 패턴(442e)의 상면 및 하면의 면적은 제1 상부 패턴(444)의 하면 및 제3 상부 패턴(446)의 상면의 면적보다 작은 값을 가질 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다. 도 10에 대한 설명 중 도 5와 중복되는 내용은 생략될 수 있다.
도 10을 참조하면, 반도체 소자(100b)는 기판(110) 상에 형성되는 하부 구조체(200), 및 하부 구조체(200)를 관통하여 기판(110)과 연결되는 복수의 콘택 플러그(250)를 포함할 수 있다.
지지 패턴(450b, 420)은 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 지지 패턴(450b, 420)은 상부 지지 패턴(450b) 및 하부 지지 패턴(420)으로 이루어질 수 있다. 상부 지지 패턴(450b)과 하부 지지 패턴(420)은 서로 이격될 수 있다.
상부 지지 패턴(450b)은 복수의 하부 전극(520)의 상단부 측벽들과 접촉할 수 있다. 하부 지지 패턴(420)은 복수의 하부 전극(520)의 상단부 아래의 측벽들과 접촉할 수 있다.
일부 실시 예에서, 하부 지지 패턴(420)은 생략될 수 있다.
상부 지지 패턴(450b)은 제1 상부 패턴(444), 및 제2 상부 패턴(442a)으로 이루어질 수 있다. 제1 상부 패턴(444)과 제2 상부 패턴(442a)은 서로 다른 물질로 이루어질 수 있다.
제2 상부 패턴(442a)은 제1 상부 패턴(444)과 접할 수 있다. 구체적으로 제2 상부 패턴(442a)의 상면은 제1 상부 패턴(444)의 하면과 접할 수 있다. 제2 상부 패턴(442a)은 제1 상부 패턴(444)의 하면의 가장자리 및 상부 오프닝(444H)으로부터 이격되어, 제1 상부 패턴(444)의 내측의 하면과 접할 수 있다.
제2 상부 패턴(442a)은 상부 외곽 패턴(442e) 및 상부 내부 패턴(442i)을 포함할 수 있다. 상부 외곽 패턴(442e)은 도 5에서 설명한 제2 상부 패턴(442e)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다. 즉, 도 10에 보인 반도체 소자(100b)의 제2 상부 패턴(442a)은 도 5에 보인 반도체 소자(100)의 제2 상부 패턴(442e)과 달리, 상부 내부 패턴(442i)을 더 포함할 수 있다.
상부 내부 패턴(442i)은 상부 외곽 패턴(442e)과 이격되는 아일랜드 형상일 수 있다. 상부 내부 패턴(442i)은 상부 오프닝(444H)으로부터 이격되어, 제1 상부 패턴(444)의 하면과 접할 수 있다.
상부 외곽 패턴(442e)의 두께와 상부 내부 패턴(442i)의 두께는 실질적으로 동일할 수 있다. 상부 내부 패턴(442i)은 복수의 리얼 커패시터(RAC) 중 일부개의 하부 전극(520)의 측벽과 접촉하여, 복수의 리얼 커패시터(RAC) 중 일부 개를 지지할 수 있다. 즉, 모든 복수의 리얼 커패시터(RAC)는 제1 상부 패턴(444)에 의하여 지지될 수 있고, 복수의 리얼 커패시터(RAC) 중 일부는 제1 상부 패턴(444) 및 상부 내부 패턴(442i)에 의하여 함께 지지될 수 있다.
제2 상부 패턴(442a)의 평면적, 즉 상부 외곽 패턴(442e)의 평면적 및 상부 내부 패턴(442i)의 평면적의 합은, 제1 상부 패턴(444)의 평면적보다 작은 값을 가질 수 있다. 예를 들면, 제2 상부 패턴(442a)의 상면의 면적은 제1 상부 패턴(444)의 하면의 면적보다 작은 값을 가질 수 있다.
도 11은 본 발명의 실시 예에 따른 반도체 소자가 포함하는 지지 패턴의 일 양상을 나타내는 평면도이다. 도 11에 대한 설명 중 도 7 및 도 10과 중복되는 내용은 생략될 수 있다.
도 11을 참조하면, 지지 패턴 중 제1 상부 패턴(444)은 복수의 하부 전극(520)의 측벽과 접촉할 수 있다. 제1 상부 패턴(444)은 제1 상부 패턴(444)을 관통하는 복수의 상부 오프닝(444H)을 가질 수 있다. 일부 실시 예에서, 상부 오프닝(444H)은 삼각형의 평면 형상을 가질 수 있으나, 이에 한정되지 않는다. 상부 오프닝(444H)의 평면 형상은 도 7, 도 8a 내지 도 8n에서 설명한 바, 자세한 설명은 생략하도록 한다.
상부 오프닝(444H)은 복수의 하부 전극(520) 중 일부개의 측벽의 일부분과 접할 수 있다. 예를 들면, 상부 오프닝(444H)은 3개 이상의 복수 전극(520)의 측벽들 각각의 일부분과 접할 수 있다. 상부 내부 패턴(442i)은 상부 오프닝(444H)으로부터 이격되어, 제1 상부 패턴(444)의 하면과 접할 수 있다. 상부 내부 패턴(442i)은 복수개의 복수 전극(520)의 측벽들 각각의 일부분과 접할 수 있다.
복수개의 상부 내부 패턴(442i)은 서로 이격되는 아일랜드 형상일 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다. 도 12에 대한 설명 중 도 9 및 도 10과 중복되는 내용은 생략될 수 있다.
도 12를 참조하면, 반도체 소자(100c)는 기판(110) 상에 형성되는 하부 구조체(200), 및 하부 구조체(200)를 관통하여 기판(110)과 연결되는 복수의 콘택 플러그(250)를 포함할 수 있다.
지지 패턴(450c, 420)은 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 지지 패턴(450c, 420)은 상부 지지 패턴(450c) 및 하부 지지 패턴(420)으로 이루어질 수 있다. 상부 지지 패턴(450c)과 하부 지지 패턴(420)은 서로 이격될 수 있다.
상부 지지 패턴(450c)은 복수의 하부 전극(520)의 상단부 측벽들과 접촉할 수 있다. 하부 지지 패턴(420)은 복수의 하부 전극(520)의 상단부 아래의 측벽들과 접촉할 수 있다. 일부 실시 예에서, 하부 지지 패턴(420)은 생략될 수 있다.
상부 지지 패턴(450c)은 제1 상부 패턴(444), 제2 상부 패턴(442a), 및 제3 상부 패턴(446)으로 이루어질 수 있다. 제1 상부 패턴(444)과 제2 상부 패턴(442a)은 서로 다른 물질로 이루어질 수 있다. 제3 상부 패턴(446)과 제2 상부 패턴(442a)은 서로 다른 물질로 이루어질 수 있다.
제2 상부 패턴(442a)은 제1 상부 패턴(444)과 접할 수 있다. 구체적으로 제2 상부 패턴(442a)의 상면은 제1 상부 패턴(444)의 하면과 접할 수 있다. 제2 상부 패턴(442a)은 제1 상부 패턴(444)의 하면의 가장자리 및 상부 오프닝(444H)으로부터 이격되어, 제1 상부 패턴(444)의 내측의 하면과 접할 수 있다.
제2 상부 패턴(442a)은 상부 외곽 패턴(442e) 및 상부 내부 패턴(442i)을 포함할 수 있다. 상부 외곽 패턴(442e)은 도 5에서 설명한 제2 상부 패턴(442e)과 실질적으로 동일하고, 상부 내부 패턴(442i)은 도 10에서 설명한 상부 내부 패턴(442i)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
상부 지지 패턴(450c)은, 상부 외곽 패턴(442e) 및 상부 내부 패턴(442i)을 포함하는 제2 상부 패턴(442a)이, 제1 상부 패턴(444)과 제3 상부 패턴(446) 사이에 배치되는 샌드위치 구조를 가질 수 있다.
제2 상부 패턴(442a)의 평면적, 즉 상부 외곽 패턴(442e)의 평면적 및 상부 내부 패턴(442i)의 평면적의 합은, 제1 상부 패턴(444)의 평면적, 및 제3 상부 패턴(446)의 평면적보다 작은 값을 가질 수 있다. 예를 들면, 제2 상부 패턴(442a)의 상면 및 하면의 면적은 제1 상부 패턴(444)의 하면 및 제3 상부 패턴(446)의 상면의 면적보다 작은 값을 가질 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다. 도 13에 대한 설명 중 도 5와 중복되는 내용은 생략될 수 있다.
도 13을 참조하면, 반도체 소자(100d)는 기판(110) 상에 형성되는 하부 구조체(200), 및 하부 구조체(200)를 관통하여 기판(110)과 연결되는 복수의 콘택 플러그(250)를 포함할 수 있다.
지지 패턴(450, 430)은 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 지지 패턴(450, 430)은 상부 지지 패턴(450) 및 하부 지지 패턴(430)으로 이루어질 수 있다. 상부 지지 패턴(450)과 하부 지지 패턴(430)은 서로 이격될 수 있다. 상부 지지 패턴(450)은 복수의 하부 전극(520)의 상단부 측벽들과 접촉할 수 있다. 하부 지지 패턴(430)은 복수의 하부 전극(520)의 상단부 아래의 측벽들과 접촉할 수 있다.
상부 지지 패턴(450)은 도 5에서 설명한 상부 지지 패턴(450)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
하부 지지 패턴(430)은 제1 하부 패턴(420)과 제2 하부 패턴(422e)으로 이루어질 수 있다. 제1 하부 패턴(420)과 제2 하부 패턴(422e)은 서로 다른 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 하부 패턴(420)은 실리콘 질화막, 또는 실리콘 탄소 질화막(SiCN)으로 이루어질 수 있다. 일부 실시 예에서, 제2 하부 패턴(422e)은 N-리치 실리콘 질화막(N-rich SiN) 또는 Si-리치(Si-rich) 실리콘 질화막으로 이루어질 수 있다. 제1 하부 패턴(420)은 도 5에서 설명한 하부 지지 패턴(420)과 실질적으로 유사한 바, 자세한 설명은 생략하도록 한다.
제2 하부 패턴(422e)은 제1 하부 패턴(420)과 접할 수 있다. 구체적으로 제2 하부 패턴(422e)의 상면은 제1 하부 패턴(420)의 하면과 접할 수 있다. 제2 하부 패턴(422e)은 제1 하부 패턴(420)의 하면의 가장자리 및 하부 오프닝(420H)으로부터 이격되어, 제2 하부 패턴(422e)의 상면은 제1 하부 패턴(420)의 내측의 하면과 접할 수 있다.
따라서 제2 하부 패턴(422e)의 평면적은 제1 하부 패턴(420)의 평면적보다 작은 값을 가질 수 있다. 예를 들면, 제2 하부 패턴(422e)의 상면의 면적은 제1 하부 패턴(420)의 하면의 면적보다 작은 값을 가질 수 있다.
즉, 제1 하부 패턴(420) 및 제2 하부 패턴(422e)을 포함하는 하부 지지 패턴(430)은 제1 상부 패턴(444) 및 제2 상부 패턴(442e)을 포함하는 상부 지지 패턴(450)과 유사한 구조를 가질 수 있다.
도 14는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다. 도 14에 대한 설명 중 도 9와 중복되는 내용은 생략될 수 있다.
도 14를 참조하면, 반도체 소자(100e)는 기판(110) 상에 형성되는 하부 구조체(200), 및 하부 구조체(200)를 관통하여 기판(110)과 연결되는 복수의 콘택 플러그(250)를 포함할 수 있다.
지지 패턴(450a, 430a)은 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 지지 패턴(450a, 430a)은 상부 지지 패턴(450a) 및 하부 지지 패턴(430a)으로 이루어질 수 있다. 상부 지지 패턴(450a)과 하부 지지 패턴(430a)은 서로 이격될 수 있다. 상부 지지 패턴(450a)은 복수의 하부 전극(520)의 상단부 측벽들과 접촉할 수 있다. 하부 지지 패턴(430a)은 복수의 하부 전극(520)의 상단부 아래의 측벽들과 접촉할 수 있다.
상부 지지 패턴(450a)은 도 9에서 설명한 상부 지지 패턴(450a)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
하부 지지 패턴(430a)은 제1 하부 패턴(420), 제2 하부 패턴(422e), 및 제3 하부 패턴(424)으로 이루어질 수 있다. 제1 하부 패턴(420)과 제2 하부 패턴(422e)은 서로 다른 물질로 이루어질 수 있다. 제3 하부 패턴(424)과 제2 하부 패턴(422e)은 서로 다른 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 하부 패턴(420)과 제3 하부 패턴(424)은 동일한 물질로 이루어질 수 있다.
도 14에 보인 하부 지지 패턴(430a)은 도 13에 보인 하부 지지 패턴(430)과 달리, 제3 하부 패턴(424)을 더 포함할 수 있다. 제1 하부 패턴(420)은 제1 하부 패턴(420)을 관통하는 제1 하부 오프닝(420H)을 가질 수 있다. 제2 하부 패턴(422e)은 제1 하부 패턴(420)과 접할 수 있다.
제3 하부 패턴(424)은 제1 하부 패턴(420)의 평면 형태가 전사되어 동일한 형상인 평면 형태를 가질 수 있다. 제3 하부 패턴(424)은 제2 하부 패턴(422e)과 접할 수 있다.
즉, 하부 지지 패턴(430a)은, 제2 하부 패턴(422e)이 제1 하부 패턴(420)과 제3 하부 패턴(424) 사이에 배치되는 샌드위치 구조를 가질 수 있다.
즉, 제1 하부 패턴(420), 제2 하부 패턴(422e), 및 제3 하부 패턴(424)을 포함하는 하부 지지 패턴(430a)은 제1 상부 패턴(444), 제2 상부 패턴(442e), 및 제3 상부 패턴(446)을 포함하는 상부 지지 패턴(450a)과 유사한 구조를 가질 수 있다.
도 15는 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다. 도 15에 대한 설명 중 도 10과 중복되는 내용은 생략될 수 있다.
도 15를 참조하면, 반도체 소자(100f)는 기판(110) 상에 형성되는 하부 구조체(200), 및 하부 구조체(200)를 관통하여 기판(110)과 연결되는 복수의 콘택 플러그(250)를 포함할 수 있다.
지지 패턴(450b, 430b)은 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 지지 패턴(450b, 430b)은 상부 지지 패턴(450b) 및 하부 지지 패턴(430b)으로 이루어질 수 있다. 상부 지지 패턴(450a)과 하부 지지 패턴(430b)은 서로 이격될 수 있다.
상부 지지 패턴(450b)은 복수의 하부 전극(520)의 상단부 측벽들과 접촉할 수 있다. 하부 지지 패턴(430b)은 복수의 하부 전극(520)의 상단부 아래의 측벽들과 접촉할 수 있다.
상부 지지 패턴(450b)은 도 10에서 설명한 상부 지지 패턴(450b)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
하부 지지 패턴(430b)은 제1 하부 패턴(420), 및 제2 하부 패턴(422a)으로 이루어질 수 있다. 제1 하부 패턴(420)과 제2 하부 패턴(422a)은 서로 다른 물질로 이루어질 수 있다. 제2 하부 패턴(420)은 제1 하부 패턴(422a)과 접할 수 있다.
제2 하부 패턴(422a)은 하부 외곽 패턴(422e) 및 하부 내부 패턴(422i)을 포함할 수 있다. 하부 외곽 패턴(422e)은 도 13에서 설명한 제2 하부 패턴(422e)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다. 즉, 도 15에 보인 반도체 소자(100f)의 제2 하부 패턴(422a)은 도 13에 보인 반도체 소자(100e)의 제2 하부 패턴(422e)과 달리, 하부 내부 패턴(422i)을 더 포함할 수 있다.
하부 내부 패턴(422i)은 하부 외곽 패턴(422e)과 이격되는 아일랜드 형상일 수 있다. 하부 내부 패턴(422i)은 하부 오프닝(420H)으로부터 이격되어, 제1 하부 패턴(420)의 하면과 접할 수 있다. 하부 외곽 패턴(422e)의 두께와 하부 내부 패턴(422i)의 두께는 실질적으로 동일할 수 있다.
즉, 제1 하부 패턴(420), 및 제2 하부 패턴(422a)을 포함하는 하부 지지 패턴(430b)은 제1 상부 패턴(444), 및 제2 상부 패턴(442a)을 포함하는 상부 지지 패턴(450b)과 유사한 구조를 가질 수 있다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 주요 구성들을 나타내는 단면도이다. 도 16에 대한 설명 중 도 12와 중복되는 내용은 생략될 수 있다.
도 16을 참조하면, 반도체 소자(100g)는 기판(110) 상에 형성되는 하부 구조체(200), 및 하부 구조체(200)를 관통하여 기판(110)과 연결되는 복수의 콘택 플러그(250)를 포함할 수 있다.
지지 패턴(450c, 450c)은 복수의 하부 전극(520)의 측벽들과 접촉할 수 있다. 지지 패턴(450c, 430c)은 상부 지지 패턴(450c) 및 하부 지지 패턴(430c)으로 이루어질 수 있다. 상부 지지 패턴(450c)과 하부 지지 패턴(430c)은 서로 이격될 수 있다.
상부 지지 패턴(450c)은 복수의 하부 전극(520)의 상단부 측벽들과 접촉할 수 있다. 하부 지지 패턴(430c)은 복수의 하부 전극(520)의 상단부 아래의 측벽들과 접촉할 수 있다.
상부 지지 패턴(450c)은 도 12에서 설명한 상부 지지 패턴(450c)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
하부 지지 패턴(430c)은 제1 하부 패턴(420), 제2 하부 패턴(422a), 및 제3 하부 패턴(424)으로 이루어질 수 있다. 제1 하부 패턴(420)과 제2 하부 패턴(422a)은 서로 다른 물질로 이루어질 수 있다. 제3 하부 패턴(424)과 제2 하부 패턴(422a)은 서로 다른 물질로 이루어질 수 있다.
제2 하부 패턴(422a)은 제1 하부 패턴(420)과 접할 수 있다. 제2 하부 패턴(422a)은 하부 외곽 패턴(422e) 및 하부 내부 패턴(422i)을 포함할 수 있다. 하부 외곽 패턴(442e)은 도 13에서 설명한 제2 하부 패턴(422e)과 실질적으로 동일하고, 하부 내부 패턴(422i)은 도 15에서 설명한 하부 내부 패턴(422i)과 실질적으로 동일하고, 제3 하부 패턴(424)은 도 14에서 설명한 제3 하부 패턴(424)과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
하부 지지 패턴(430c)은, 하부 외곽 패턴(422e) 및 하부 내부 패턴(422i)을 포함하는 제2 하부 패턴(422a)이, 제1 하부 패턴(420)과 제3 하부 패턴(424) 사이에 배치되는 샌드위치 구조를 가질 수 있다.
즉, 제1 하부 패턴(420), 제2 하부 패턴(422a), 및 제3 하부 패턴(424)을 포함하는 하부 지지 패턴(430c)은 제1 상부 패턴(444), 제2 상부 패턴(442a) 및 제3 상부 패턴(446)을 포함하는 상부 지지 패턴(450c)과 유사한 구조를 가질 수 있다.
도 1 내지 도 16에서 설명한 바와 같이, 본 발명에 따른 반도체 소자가 가지는 커패시터를 지지하는 지지 패턴과 접하는 하부 전극의 측벽의 부분의 비율이, 셀 블록 내에서 서로 다를 수 있다.
지지 패턴과 접하는 하부 전극의 측벽의 부분의 비율이 상대적으로 커지면, 커패시터의 축전 용량을 감소할 수 있다.
그러나 본 발명에 따른 반도체 소자는, 반도체 소자의 동작에 직접 사용되지 않는 더미 커패시터가 가지는 하부 전극의 측벽 중 지지 패턴과 접하는 부분의 비율보다, 리얼 커패시터가 가지는 하부 전극의 측벽 중 지지 패턴과 접하는 부분의 비율이 상대적으로 낮으므로, 반도체 소자의 동작을 위한 리얼 커패시터의 축전 용량을 충분히 확보할 수 있다.
반면에, 지지 패턴과 접하는 하부 전극의 측벽의 부분의 비율이 상대적으로 작아지면, 지지 패턴이 커패시터를 지지하는 힘이 감소될 수 있다. 특히, 더미 커패시터는 셀 블록의 외측에서 리얼 커패시터의 주위를 둘러싸도록 배치되므로, 셀 블록 내에서 리얼 커패시터 주변에 가해지는 스트레스에 비하여, 더미 커패시터 주변에 가해지는 스트레스는 상대적으로 클 수 있다.
그러나 본 발명에 따른 반도체 소자는, 리얼 커패시터가 가지는 하부 전극의 측벽 중 지지 패턴과 접하는 부분의 비율보다, 더미 커패시터가 가지는 하부 전극의 측벽 중 지지 패턴과 접하는 부분의 비율이 상대적으로 높으므로, 지지 패턴이 더미 커패시터를 지지하는 힘은 상대적으로 증가될 수 있다.
따라서 본 발명에 따른 반도체 소자는, 지지 패턴이 셀 블록에 포함되는 커패시터들에 가해지는 스트레스를 완화하도록 커패시터들을 지지함과 동시에, 리얼 커패시터의 충전 용량을 충분히 확보하여, 기계적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
도 17 내지 도 22는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 17을 참조하면, 기판(110) 상에 하부 구조체(200) 및 하부 구조체(200)를 관통하여 기판(110)과 연결되는 복수의 콘택 플러그(250)를 형성한다.
이후, 하부 구조체(200) 및 복수의 콘택 플러그(250)를 덮는 식각 정지막(310), 제1 몰드층(320), 하부 지지층(420P), 제2 몰드층(330), 및 제1 상부층(444P) 및 제1 상부층(444P)의 하부에 배치되는 제2 상부층(442P)으로 이루어지는 상부 지지층(440P)을 순차적으로 형성하여, 몰드 구조체(MS)를 형성한다. 제1 및 제2 몰드층(320, 330)은 하부 지지층(420P) 및 상부 지지층(440P)에 대하여 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다. 일부 실시 예에서, 제1 및 제2 몰드층(320, 330) 각각은 스핀-온 하드 마스크(SOH) 물질, 반도체 산화물 층 및/또는 반도체 층을 포함할 수 있다. 상기 반도체 산화물 층은, 예를 들어 테오스(Tetra Ethyl Ortho Silicate: TEOS) 산화물, 고밀도 플라즈마(High Density Plasma: HDP) 산화물 등과 같은 산화물을 포함할 수 있다. 상기 반도체 층은 예를 들어, 폴리 실리콘, 비정질 실리콘, 및/또는 실리콘-게르마늄 등을 포함할 수 있다. 제1 몰드층(320)과 제2 몰드층(330)은 동일한 물질로 이루어질 수 있으나, 이에 한정되지 않으며, 서로 다른 물질로 이루어질 수 있다.
도 18을 참조하면, 몰드 구조체(MS)를 관통하여, 복수의 콘택 플러그(250)를 노출시키는 복수의 제1 몰드홀(MSH1)을 형성한다. 일부 실시 예에서, 제1 몰드홀(MSH1)은 식각 정지막(310)의 하면보다 기판(110) 방향으로 연장될 수 있다. 제1 몰드홀(MSH1) 중 식각 정지막(310)의 상면으로부터 몰드홀(MSH1)의 저면까지의 부분을 관통홀(310H)이라 호칭할 수 있다.
도 19를 참조하면, 제1 몰드홀(MSH1)의 내벽 및 저면 상을 컨포멀하게 덮는 하부 전극(520)을 형성한다. 하부 전극(520)의 최하단은 복수의 콘택 플러그(250)의 상면과 접할 수 있다.
하부 전극(520)을 형성하기 전, 또는 하부 전극(520)을 형성한 후에, 몰드 구조체(MS) 중 주변 영역(PR)에 형성된 부분을 제거하여, 리얼 커패시터 영역(RCP) 및 더미 커패시터 영역(DCR)이 구성하는 셀 블록(도 1 및 도 2의 SCB)과 주변 영역(PR)의 경계에서, 몰드 구조체(MS)의 측벽이 노출되도록 할 수 있다.
도 20을 참조하면, 몰드 구조체(MS)를 관통하는 식각 정지막(310)을 노출시키는 복수의 제2 몰드홀(MSH2)을 형성한다.
제1 몰드홀(MSH1) 및 제2 몰드홀(MSH2)을 형성하는 과정에서 하부 지지층(도 19의 420P) 및 상부 지지층(도 19의 440P)의 일부분이 제거되어, 하부 지지 패턴(420) 및 예비 상부 지지 패턴(440P1)이 형성된다. 예비 상부 지지 패턴(440P1)은 제1 상부 패턴(444) 및 제2 예비 상부 패턴(442P1)을 포함할 수 있다.
제2 몰드홀(MSH2) 중 제1 상부 패턴(444)을 관통하는 부분을 상부 오프닝(444H)이라 호칭할 수 있다. 제2 몰드홀(MSH2) 중 상부 지지 패턴(420)을 관통하는 부분을 하부 오프닝(420H)이라 호칭할 수 있다.
도 21을 참조하면, 제2 몰드홀(MSH2) 및/또는 몰드 구조체(도 20의 MS)의 측벽을 통하여, 제1 몰드층(도 20의 320) 및 제2 몰드층(도 20의 330)을 제거하여 제거 공간(350)을 형성한다. 일부 실시 예에서, 제1 몰드층(320) 및 제2 몰드층(330)을 제거하는 공정은 습식 식각에 의하여 수행될 수 있다.
도 22를 참조하면, 제2 예비 상부 패턴(도 21의 442P1)의 일부분을 제거하여, 제2 상부 패턴(442e)을 형성한다. 이를 통하여 제1 상부 패턴(444) 및 제2 상부 패턴(442e)으로 이루어지는 상부 지지 패턴(450)을 형성할 수 있다.
상부 오프닝(444H)을 통하여 연통되는 제거 공간(도 21의 350) 및 더미 커패시터 영역(DCR)와 주변 영역(PR)의 경계를 통하여, 제2 예비 상부 패턴(442P1)이 제1 상부 패턴(444)에 대하여 식각 선택비를 가질 수 있는 식각액 또는 식각 가스를 공급하여 제2 예비 상부 패턴(442P1)의 측벽으로부터 일부분을 제거하기 위하여, 제2 상부 패턴(442e)을 형성할 수 있다.
이후, 도 5에 보인 것과 같이, 하부 전극(520) 및 지지 패턴(450, 420) 상을 컨포멀하게 덮는 유전막(540) 및 유전막(540) 상을 덮는 상부 전극(560)을 형성하여, 반도체 소자(100)를 형성할 수 있다.
도 9에 보인 반도체 소자(100a)는 도 17에 보인 제2 상부층(442) 하부에 제3 상부 패턴(446)을 형성하기 위한 제3 상부층을 형성한 후, 이후의 단계를 수행하여 형성할 수 있다.
도 10에 보인 반도체 소자(100b)는 도 22에서 설명한 제2 예비 상부 패턴(도 21의 442P1)의 일부분을 제거하는 과정에서, 제2 예비 상부 패턴(442P1)의 제거되는 부분을 상대적으로 적도록 하여 형성할 수 있다.
도 11에 보인 반도체 소자(100c)는 도 9에 보인 반도체 소자(100a)의 형성 방법과 도 10에 보인 반도체 소자(100b)의 형성 방법을 결합하여 형성할 수 있다.
도 13에 보인 반도체 소자(100d)는 도 17에 보인 하부 지지층(420P) 대신, 제1 상부층(444) 및 제2 상부층(442)과 유사한 물성을 가지는 제1 하부층 및 상기 제1 하부층 하부에 배치되는 제2 하부층을 형성하여, 형성할 수 있다.
도 14에 보인 반도체 소자(100e)는 도 9에 보인 반도체 소자(100a)를 형성하는 방법에서 설명한 상기 제3 상부층, 및 상기 제3 상부층과 유사한 물성을 가지는 제3 하부층을 도 13에 보인 반도체 소자(100d)를 형성하는 방법에서 설명한 상기 제2 하부층 하부에 형성하여, 형성할 수 있다.
도 15 및 도 16에 보인 반도체 소자(100f, 100g)는 도 13 및 도 14에 보인 반도체 소자(100d, 100e)의 형성 방법과 도 10에 보인 반도체 소자(100b)의 형성 방법을 결합하여 형성할 수 있다.
도 23은 본 발명의 일 실시 예에 따른 반도체 모듈의 요부 구성을 보여주는 평면도이다.
도 23을 참조하면, 반도체 모듈(1000)은 모듈 기판(1010)과, 모듈 기판(1010)상에 장착된 제어 칩(1020) 및 복수의 반도체 패키지(1030)를 포함한다. 모듈 기판(1010)에는 복수의 입출력 단자(1150)가 형성되어 있다.
복수의 반도체 패키지(1030)는 도 1 내지 도 22를 통하여 설명한 반도체 소자(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g) 중 적어도 하나를 포함한다.
도 24는 본 발명의 일 실시 예에 의한 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 24를 참조하면, 시스템(2000)은 제어기(2010), 입/출력 장치(2020), 기억 장치(2030), 및 인터페이스(2040)를 포함한다. 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시 예에서, 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)이다. 제어기(2010)는 시스템(2000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(2020)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2020)는, 예를 들면 키패드(keypad), 키보드(keyboard), 또는 표시장치(display)일 수 있다.
기억 장치(2030)는 제어기(2010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(2010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(2030)는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자를 포함한다. 예를 들면, 기억 장치(2030)는 도 1 내지 도 22를 통하여 설명한 반도체 소자(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g) 중 적어도 하나를 포함한다.
인터페이스(2040)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(2010), 입/출력 장치(2020), 기억 장치(2030), 및 인터페이스(2040)는 버스(2050)를 통해 서로 통신할 수 있다. 시스템(2000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100a, 100b, 100c, 100d, 100e, 100f, 100g : 반도체 소자, 420 : 하부 지지 패턴, 450, 450a, 450b, 450c : 상부 지지 패턴, 444 : 제1 상부 패턴, 442a, 442e : 제2 상부 패턴, 520 : 하부 전극, 540 : 유전막, 560 : 상부 전극
Claims (20)
- 셀 블록(cell block)을 가지는 기판;
상기 기판의 셀 블록에 배치되며 하부 전극을 가지는 복수의 커패시터; 및
상기 복수의 커패시터의 하부 전극의 측벽들과 접촉하여 상기 복수의 커패시터를 지지하는 지지 패턴;을 포함하되,
상기 지지 패턴은, 상기 셀 블록에서 서로 연결되는 판상 구조를 가지는 제1 상부 패턴; 및 상기 제1 상부 패턴의 하면과 접하며 상기 제1 상부 패턴의 하면의 면적보다 작은 면적의 상면을 가지는 제2 상부 패턴;으로 이루어지며, 상기 하부 전극들의 상단부 측벽들과 접촉하는 상부 지지 패턴을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 제2 상부 패턴은, 상기 제1 상부 패턴의 하면의 가장자리로부터 이격되어 상기 제1 상부 패턴의 내측의 하면과 접하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 제2 상부 패턴은, 상기 제1 상부 패턴의 하면의 모서리 및 모서리와 연결된 가장자리의 적어도 일부분에 인접하는 커패시터들의 하부 전극과 접촉하는 상부 외곽 패턴을 포함하는 것을 특징으로 하는 반도체 소자. - 제3 항에 있어서,
상기 상부 외곽 패턴은, 상기 제1 상부 패턴의 하면의 가장자리에 인접하여 연속적으로 연장되는 링 형상인 것을 특징으로 하는 반도체 소자. - 제3 항에 있어서,
상기 상부 외곽 패턴은, 상기 제1 상부 패턴의 하면의 서로 다른 모서리에 인접하며, 서로 이격되는 적어도 2개로 구성되는 것을 특징으로 하는 반도체 소자. - 제3 항에 있어서,
상기 제2 상부 패턴은, 상기 상부 외곽 패턴과 이격되며, 아일랜드 형상의 상부 내부 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제6 항에 있어서,
상기 제1 상부 패턴은 복수의 상부 오프닝을 가지며,
상기 제2 상부 패턴은, 상기 상부 오프닝으로부터 이격되는 상기 제1 상부 패턴의 하면의 부분과 접하는 것을 특징으로 하는 반도체 소자. - 제6 항에 있어서,
상기 상부 외곽 패턴의 두께와 상기 상부 내부 패턴의 두께는 실질적으로 동일한 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 상부 지지 패턴은, 상기 제2 상부 패턴의 하면과 접하며 상기 제2 상부 패턴의 하면보다 큰 면적의 상면을 가지는 제3 상부 패턴;을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제9 항에 있어서,
상기 제3 상부 패턴의 평면 형태는 상기 제1 상부 패턴의 평면 형태와 동일한 형상인 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 지지 패턴은, 상기 복수의 커패시터의 하부 전극의 상단부 아래의 측벽들과 접촉하며, 상기 제1 상부 패턴의 평면 형태와 동일한 형상인 하부 지지 패턴;을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 복수의 커패시터는, 상기 셀 블록의 내측에 배치되는 복수의 리얼 커패시터, 및 상기 셀 블록의 외측에서 상기 복수의 리얼 커패시터의 주위를 둘러싸도록 배치되는 복수의 더미 커패시터로 이루어지며,
상기 제1 상부 패턴은, 상기 복수의 리얼 커패시터 및 상기 복수의 더미 커패시터를 함께 지지하고,
상기 제2 상부 패턴은, 상기 복수의 더미 커패시터 중 적어도 일부를 지지하는 것을 특징으로 하는 반도체 소자. - 제12 항에 있어서,
상기 제2 상부 패턴은, 상기 복수의 리얼 커패시터의 주위를 연속적으로 둘러싸는 것을 특징으로 하는 반도체 소자. - 주변 영역(peripheral region)에 의해 서로 이격된 복수의 서브 셀 블록(sub cell block)을 가지는 기판;
상기 기판의 서브 셀 블록에 배치되며 유전막을 사이에 두고 대향하는 상부전극과 실린더형 하부 전극을 가지는 복수의 커패시터; 및
상기 복수의 서브 셀 블록 각각에서, 상기 커패시터의 하부 전극의 외측벽들과 접촉하여 상기 복수의 커패시터를 지지하는 지지 패턴;을 포함하되,
상기 지지 패턴은,
상기 하부 전극들의 상단부 외측벽들과 접촉하며, 각각의 상기 서브 셀 블록에서 서로 연결되는 판상 구조를 가지는 제1 상부 패턴, 및 상기 제1 상부 패턴의 하면과 접하며 상기 제1 상부 패턴의 하면의 가장자리로부터 이격되는 상기 제1 상부 패턴의 하면의 일부분과 접하는 제2 상부 패턴으로 이루어지는 상부 지지 패턴; 및
상기 하부 전극의 상단부 아래의 외측벽들과 접촉하는 하부 지지 패턴;을 포함하는 반도체 소자. - 제14 항에 있어서,
상기 제2 상부 패턴은, 상기 제1 상부 패턴과 다른 물질로 이루어지는 것을 특징으로 하는 반도체 소자. - 제14 항에 있어서,
상기 제2 상부 패턴은, 상기 제1 상부 패턴의 하면의 가장자리에 인접하여 상기 복수의 더미 커패시터를 지지하며 상기 복수의 리얼 커패시터의 주위를 감싸도록 배치되는 상부 외곽 패턴을 포함하는 것을 특징으로 하는 반도체 소자. - 제16 항에 있어서,
상기 제1 상부 패턴은 복수의 상부 오프닝을 가지며,
상기 제2 상부 패턴은, 상기 상부 오프닝으로부터 이격되는 상기 제1 상부 패턴의 하면의 부분과 접하는 것을 특징으로 하는 반도체 소자. - 제17 항에 있어서,
상기 제2 상부 패턴은, 상기 복수의 리얼 커패시터 중 일부 개를 지지하는 아일랜드 형상인 복수의 상부 내부 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제14 항에 있어서,
상기 상부 지지 패턴은, 상기 제2 상부 패턴의 하면과 접하며, 각각의 상기 서브 셀 블록에서 서로 연결되는 판상 구조를 가지는 제3 상부 패턴;을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제14 항에 있어서,
상기 하부 지지 패턴은,
상기 제1 상부 패턴의 평면 형태와 동일한 형상인 제1 하부 패턴; 및
상기 제1 하부 패턴의 하면과 접하며 상기 제1 하부 패턴의 하면의 가장자리로부터 이격되는 상기 제1 하부 패턴의 하면의 일부분과 접하는 제2 하부 패턴으로 이루어지는 것을 특징으로 하는 반도체 소자.
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