KR102403619B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은 기판 구조체를 제공하는 것, 기판 구조체 상에 차례로 적층된 제1 희생 패턴 및 제2 서포터 패턴을 형성하는 것, 제2 서포터 패턴 및 제1 희생 패턴을 관통하는 커패시터 구조체를 형성하는 것, 및 제1 희생 패턴을 제거하는 것을 포함하되, 제1 희생 패턴은 도펀트를 함유하는 탄소막(doped-carbon layer)을 포함하고, 도펀트는 탄소를 제외한 비금속 원소 또는 금속 원소를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 전기적 안정성이 향상된 반도체 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 공정 시간이 단축되고, 공정 비용이 절감되는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 구조적 안정성이 향상된 반도체 장치의 제조 방법을 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법은 기판 구조체를 제공하는 것; 상기 기판 구조체 상에 차례로 적층된 제1 희생 패턴 및 제2 서포터 패턴을 형성하는 것; 상기 제2 서포터 패턴 및 상기 제1 희생 패턴을 관통하는 커패시터 구조체를 형성하는 것; 및 상기 제1 희생 패턴을 제거하는 것을 포함하되, 상기 제1 희생 패턴은 도펀트가 함유된 탄소막(doped-carbon layer)을 포함하고, 상기 도펀트는 탄소를 제외한 비금속 원소 또는 금속 원소를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법은 기판 구조체를 제공하는 것; 상기 기판 구조체 상에 차례로 희생 패턴 및 서포터 패턴을 형성하는 것; 상기 서포터 패턴 및 상기 희생 패턴을 관통하는 도전 패턴을 형성하는 것; 및 상기 희생 패턴을 제거하는 것을 포함하되, 상기 희생 패턴은 도펀트를 함유하는 탄소막(doped-carbon layer)을 포함하고, 상기 도펀트는 탄소를 제외한 비금속 원소 또는 금속 원소를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 장치는 소스/드레인 단자을 포함하는 트랜지스터; 및 상기 소스/드레인 단자에 전기적으로 연결되는 커패시터를 포함하되, 상기 커패시터는: 하부 전극; 상기 하부 전극의 내면을 따라 연장되는 유전막; 상기 유전막의 내면 상에 제공되는 상부 전극; 및 상기 하부 전극의 외측면 상에 제공되어, 상기 하부 전극을 지지하는 제1 서포터 패턴을 포함하고, 상기 제1 서포터 패턴은 실리콘(Si), 실리콘 산화물, 금속 산화물, 또는 실리콘 산화질화물을 포함할 수 있다.
본 발명의 개념에 따르면, 성능이 개선된 반도체 장치가 제공될 수 있다.
본 발명의 개념에 따르면, 효율이 향상된 반도체 장치의 제조 방법이 제공될 수 있다.
다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.
도 1 내지 도 11은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 DRAM을 나타내는 회로도이다.
도 15 내지 도 18은 본 발명의 예시적인 실시예들에 따른 도전 패턴을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 11은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판 구조체(100)가 제공될 수 있다. 기판 구조체(100)는 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge), 또는 이들의 조합), 도전 물질(예를 들어, 도핑된 폴리실리콘, 금속 실리사이드, 금속, 금속 질화물, 또는 이들의 조합), 절연 물질(예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PETEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene), 또는 이들의 조합), 또는 이들의 조합을 포함할 수 있다. 기판 구조체(100)는 단일막 또는 복수 개의 막들이 적층된막을 포함할 수 있다.
기판 구조체(100) 상에 차례로 제1 희생막(210), 제1 서포터막(220), 제2 희생막(230), 제2 서포터막(240), 마스크막(300), 및 미세 패턴(400)이 제공될 수 있다. 제1 희생막(210), 제1 서포터막(220), 제2 희생막(230), 제2 서포터막(240), 및 마스크막(300)은 화학기상증착(Chemical Vapor Deposition, CVD) 공정, 물리기상증착(Physical Vapor Deposition, PVD) 공정, 또는 원자층증착(Atomic Layer Deposition, ALD) 공정을 이용하여 형성될 수 있다.
미세 패턴(400)은 자기정렬 이중 패터닝(self-align double patterning) 공정에 의해 형성될 수 있다. 예를 들어, 미세 패턴(400)을 형성하는 공정은 마스크막(300) 상에 포토레지스트 패턴(미도시)을 형성하는 것, 상기 마스크막(300) 및 상기 포토레지스트 패턴 상에 박막(미도시)을 형성하는 것, 및 상기 박막을 에치백하여 포토레지스트 패턴의 측면들 상에 각각 미세 패턴들(400)을 형성하는 것, 및 포토레지스트 패턴을 제거하는 것을 포함할 수 있다. 예시적인 실시예들에서, 박막은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층증착(ALD) 공정을 이용하여 형성될 수 있다. 미세 패턴(400)은 단일막 또는 복수 층들이 적층된 적층막 형태를 가질 수 있다. 예를 들어, 미세 패턴은 실리콘(Si), 실리콘 산화물(예를 들어, SiO2), 또는 실리콘 산화질화물(예를 들어, SiON)을 포함할 수 있다.
마스크막(300)은 미세 패턴(400)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 마스크막(300)은 탄소를 주성분으로 하는 막을 포함할 수 있다. 예를 들어, 마스크막(300)의 탄소 함량은 약 70 % 내지 약 99 % 일 수 있다. 마스크막(300)은 단일막일 수 있다. 예를 들어, 마스크막(300)은 ACL(amorphous carbon layer) 막 또는 SOH(Spin On Hardmask) 막일 수 있다.
제2 서포터막(240)은 마스크막(300)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 서포터막(240)은 실리콘(Si), 실리콘 산화물(예를 들어, SiO2), 금속 산화물(예를 들어, WOx, TiOx, AlOx), 또는 실리콘 산화질화물(예를 들어, SiON)을 포함할 수 있다. 제2 서포터막(240)은 단일막일 수 있다. 제2 서포터막(240)은 제1 두께(t1)를 가질 수 있다.
제1 및 제2 희생막들(210, 230)의 각각은 도펀트를 함유하는 탄소막(doped-carbon layer)을 포함할 수 있다. 상기 탄소막은 탄소를 주성분으로 하는 막을 포함할 수 있다. 예를 들어, 상기 탄소막의 탄소 함량은 약 70 % 내지 약 99 % 일 수 있다. 예를 들어, 상기 탄소막은 ACL(amorphous carbon layer) 막 또는 SOH(Spin On Hardmask) 막일 수 있다.
도펀트는 탄소를 제외한 비금속 원소, 금속 원소, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도펀트는 보론(B), 텅스텐(W), 염화바륨(BaCl2), 텅스텐카본(WC), 티타늄카본(TiC), 알루미늄카본(AlC), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 탄소막을 증착하는 공정의 수행 중, 도펀트가 인-시츄(in-situ) 상태에서 함께 증착될 수 있다. 제1 및 제2 희생막들(210, 230)은 제2 서포터막(240)에 대해 높은 식각 선택비를 가질 수 있다. 예를 들어, 제1 및 제2 희생막들(210, 230)의 각각과 제2 서포터막(240)의 식각 속도비는 약 10:1 이상일 수 있다. 도펀트에 의해 제1 및 제2 희생막들(210, 230)의 도전 물질에 대한 접착력이 개선될 수 있다. 도펀트의 농도는 제1 및 제2 희생막들(210, 230)이 요구되는 접착 특성 및 식각 특성을 갖도록 정해질 수 있다. 예를 들어, 도펀트의 농도는 제1 및 제2 희생막들(210, 230)의 각각의 내에서 약 20 부피 퍼센트(vol%) 내지 약 80 부피 퍼센트(vol%)일 수 있다. 본 명세서에서, 도펀트의 농도는 제1 및 제2 희생막들(210, 230)의 각각의 부피에 대한 도펀트의 총 부피의 비율일 수 있다. 도펀트의 농도가 지나치게 낮으면(예를 들어, 20 퍼센트(%) 미만이면) 도전 물질에 대한 접착력이 요구되는 정도보다 낮을 수 있다. 도펀트의 농도가 지나치게 높으면(예를 들어, 80 퍼센트(%) 초과이면) 제1 및 제2 희생막들(210, 230) 에치(etch) 내성이 증가하여, 제1 및 제2 희생막들(210, 230)이 식각되기 어려울 수 있다. 제1 및 제2 희생막들(210, 230)은 후술되는 하부 도전막(610)의 형성 공정이 수행되는 온도에서 열화되지 않을 수 있다. 예를 들어, 하부 도전막(610)의 형성 공정은 약 350 도(℃) 내지 약 400 도(℃)에서 수행될 수 있고, 제1 및 제2 희생막들(210, 230)은 약 400 도(℃)까지 견디는 내열성을 가질 수 있다.
제1 서포터막(220)은 제2 서포터막(240)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 제1 서포터막(220)은 실리콘(Si), 실리콘 산화물(예를 들어, SiO2), 금속 산화물(예를 들어, WOx, TiOx, AlOx), 또는 실리콘 산화질화물(예를 들어, SiON)을 포함할 수 있다.
도 2를 참조하면, 마스크막(300)이 패터닝되어, 마스크 패턴(310)이 형성될 수 있다. 마스크 패턴(310)을 형성하는 것은 미세 패턴(400)을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 마스크막(300)을 패터닝하는 것을 포함할 수 있다. 예를 들어, 상기 이방성 식각 공정은 산소 플라즈마 식각 공정을 포함할 수 있다. 마스크 패턴(310)이 형성되는 동안 미세 패턴(400)은 제거될 수 있다.
도 3을 참조하면, 제2 서포터막(240)이 패터닝되어, 제2 서포터 패턴(242)이 형성될 수 있다. 제2 서포터 패턴(242)을 형성하는 것은 마스크 패턴(310)을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 제2 서포터막(240)을 패터닝하는 것을 포함할 수 있다. 상기 이방성 식각 공정은 플로린 계열의 식각 가스와 O2 가스의 혼합 가스, 또는 플로린 계열의 식각 가스, O2 가스, 및 Ar 가스의 혼합 가스를 이용하는 건식 플라즈마 식각 공정을 포함할 수 있다. 예를 들어, 상기 플로린 계열의 식각 가스는 C3F6 가스, C4F6 가스, C4F8 가스, 또는 C5F8 가스일 수 있다. 제2 서포터 패턴(242)이 형성되는 동안, 마스크 패턴(310)은 제거될 수 있다. 제2 서포터 패턴(242)은 상기 제1 두께(t1)와 같거나 그보다 작은 제2 두께(t2)를 가질 수 있다. 상기 이방성 식각 공정에 의해 제2 서포터 패턴(242) 내에 리세스 영역들(500)이 형성될 수 있다.
도 4를 참조하면, 제2 희생막(230)이 패터닝되어, 제2 희생 패턴(232)이 형성될 수 있다. 제2 희생 패턴(232)을 형성하는 공정은 제2 서포터 패턴(242)을 식각 마스크로 이용하는 제1 이방성 식각 공정을 수행하여 제2 희생막(230)을 식각하는 것을 포함할 수 있다. 제1 이방성 식각 공정은 Cl2 가스를 포함하는 식각 가스를 이용하는 건식 플라즈마 식각 공정을 포함할 수 있다. 제2 희생막(230)이 보론(Boron)을 함유하는 탄소막(예를 들어, ACL 막)인 경우, 제2 희생 패턴(232)은 O2 가스, Cl2 가스, HBr 가스, 및 황산화탄소(COS) 가스를 포함하는 식각 가스를 이용하는 건식 플라즈마 식각 공정에 의해 형성될 수 있다. 제1 이방성 식각 공정은 약 80 도(℃) 이상의 온도에서 수행될 수 있다. 이에 따라, 제2 희생막(230)의 식각 속도가 높아질 수 있다.
제2 서포터 패턴(242)을 식각 마스크로 이용하는 제1 이방성 식각 공정이 완료된 후에도, 제2 서포터 패턴(242)은 제거되지 않고 남을 수 있다. 제1 이방성 식각 공정에 의해 제2 서포터 패턴(242)의 두께는 작아질 수 있다. 제2 서포터 패턴(242)은 상기 제2 두께(t2)보다 작은 제3 두께(t3)를 가질 수 있다. 제1 이방성 식각 공정에 의해 리세스 영역들(500)은 제2 희생 패턴(232) 내로 더 연장할 수 있다.
도 5를 참조하면, 제1 서포터막(220)이 패터닝되어, 제1 서포터 패턴(222)이 형성될 수 있다. 제1 서포터 패턴(222)을 형성하는 공정은 제2 서포터 패턴(242)을 식각 마스크로 이용하는 제2 이방성 식각 공정을 수행하여 제1 서포터막(220)을 식각하는 것을 포함할 수 있다. 제2 이방성 식각 공정은 플로린 계열의 식각 가스와 O2 가스의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 가스 및 Ar 가스의 혼합 가스를 이용하는 건식 플라즈마 식각 공정을 포함할 수 있다. 예를 들어, 상기 플로린 계열의 식각 가스는 C3F6 가스, C4F6 가스, C4F8 가스, 또는 C5F8 가스일 수 있다.
제2 서포터 패턴(242)을 식각 마스크로 이용하는 제2 이방성 식각 공정이 완료된 후에도, 제2 서포터 패턴(242)은 제거되지 않고 남을 수 있다. 제2 이방성 식각 공정에 의해 제2 서포터 패턴(242)의 두께는 더 작아질 수 있다. 제2 서포터 패턴(242)은 상기 제3 두께(t3)보다 작은 제4 두께(t4)를 가질 수 있다. 제2 이방성 식각 공정에 의해 리세스 영역들(500)은 제1 서포터 패턴(222) 내로 더 연장할 수 있다.
도 6을 참조하면, 제1 희생막(210)이 패터닝되어, 제1 희생 패턴(212)이 형성될 수 있다. 제1 희생 패턴(212)을 형성하는 공정은 제2 서포터 패턴(242)을 식각 마스크로 이용하는 제3 이방성 식각 공정을 수행하여 제1 희생막(210)을 식각하는 것을 포함할 수 있다. 제3 이방성 식각 공정은 Cl2 가스를 포함하는 식각 가스를 이용하는 건식 플라즈마 식각 공정을 포함할 수 있다. 제1 희생막(210)이 보론(Boron)을 함유하는 탄소막(예를 들어, ACL 막)인 경우, 제1 희생 패턴(212)은 O2 가스, Cl2 가스, HBr 가스, 및 황산화탄소(COS) 가스를 포함하는 식각 가스를 이용하는 건식 플라즈마 식각 공정에 의해 형성될 수 있다. 제3 이방성 식각 공정은 약 80 도(℃) 이상의 온도에서 수행될 수 있다. 이에 따라, 제1 희생막(210)의 식각 속도가 높아질 수 있다.
제2 서포터 패턴(242)을 식각 마스크로 이용하는 제3 이방성 식각 공정이 완료된 후에도, 제2 서포터 패턴(242)은 제거되지 않고 남을 수 있다. 즉, 제2 서포터 패턴(242)은 최종적으로 잔존할 수 있다. 상기 제2 서포터 패턴(242)의 잔부는 커패시터를 지지하는 서포터로 이용될 수 있다. 제3 이방성 식각 공정에 의해 제2 서포터 패턴(242)의 두께는 더 작아질 수 있다. 제2 서포터 패턴(242)은 상기 제4 두께(t4)보다 작은 최종 두께(tg)를 가질 수 있다. 상기 최종 두께(tg)는 제2 서포터 패턴(242)이 서포터로서의 기능을 갖기 위해 요구되는 최소 두께보다 클 수 있다. 제3 이방성 식각 공정에 의해 리세스 영역들(500)은 제1 서포터 패턴(222) 내로 더 연장할 수 있다.
도 7을 참조하면, 리세스 영역들(500)의 내면 및 제2 서포터 패턴(242)의 상면을 따라 연장되는 하부 도전막(610)이 형성될 수 있다. 하부 도전막(610)을 형성하는 것은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 하부 도전막(610)을 형성하는 공정은 약 350 도(℃) 내지 약 400 도(℃)의 온도에서 수행될 수 있다. 하부 도전막(610)은 도전 물질을 포함할 수 있다. 예를 들어, 하부 도전막(610)은 금속 물질(예를 들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 이들의 조합) 또는 도핑된 폴리실리콘을 포함할 수 있다. 예시적인 실시예들에서, 하부 도전막(610)과 리세스 영역들(500)의 내면들 사이에 씨드막(미도시)이 개재할 수 있다.
하부 도전막(610) 상에 제3 희생막(620)이 형성될 수 있다. 제3 희생막(620)을 형성하는 것은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 제3 희생막(620)은 리세스 영역들(500)을 채우고 제2 서포터 패턴(242)의 상면 상으로 연장될 수 있다. 제3 희생막(620)은 제1 및 제2 희생 패턴들(212, 232)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 제3 희생막(620)은 도펀트를 함유하는 탄소막을 포함할 수 있다.
도 8을 참조하면, 제3 희생막(620) 및 하부 도전막(610) 상에 에치백 공정이 수행되어, 제3 희생 패턴(622) 및 하부 도전 패턴들(612)이 형성될 수 있다. 상기 에치백 공정은 제2 서포터 패턴(242)의 상면이 노출될 때까지 수행될 수 있다. 이에 따라, 하부 도전 패턴들(612)이 리세스 영역들(500) 내에 각각 국소적으로 형성될 수 있다. 하부 도전 패턴들(612)은 전기적으로 서로 절연될 수 있다. 하부 도전 패턴들(612)의 각각은 커패시터의 한 쌍의 전극들 중 하나일 수 있다.
도 9를 참조하면, 제1 희생 패턴(212), 제2 희생 패턴(232), 및 제3 희생 패턴(622)이 제거될 수 있다. 제1 희생 패턴(212), 제2 희생 패턴(232), 및 제3 희생막(620)은 산소(O2) 플라즈마를 이용하는 애싱(ashing) 공정 또는 스트립(strip) 공정을 통해 제거될 수 있다. 하부 도전 패턴들(612)은 제1 서포터 패턴(222) 및 제2 서포터 패턴(242)에 의해 지지될 수 있다.
도 10을 참조하면, 기판 구조체(100), 하부 도전 패턴(612), 제1 서포터 패턴(222), 및 제2 서포터 패턴(242)의 표면들 상에 유전막(630)이 형성될 수 있다. 유전막(630)을 형성하는 공정은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층증착(ALD)을 수행하는 것을 포함할 수 있다. 유전막(630)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 유전막(630)은 지르코늄 산화물, 지르코늄 산화질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 또는 이들의 조합을 포함할 수 있다. 유전막은 단일층막 또는 복수의 층이 적층된 적층막일 수 있다. 예를 들어, 유전막(630)은 지르코늄산화막/알루미늄산화막/지르코늄산화막(ZAZ) 또는 지르코늄산화막/알루미늄산화막/탄탈륨산화막(ZAT)을 포함할 수 있다. 유전막(630)은 커패시터의 한 쌍의 전극들 사이에 개재한 유전막일 수 있다.
도 11을 참조하면, 기판 구조체(100) 상에 상부 도전막(640)이 형성될 수 있다. 상부 도전막(640)을 형성하는 공정은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층증착(ALD)을 수행하는 것을 포함할 수 있다. 상부 도전막(640)은 금속 물질(예를 들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 이들의 조합) 또는 도핑된 폴리실리콘을 포함할 수 있다. 상부 도전막(640)은 커패시터의 한 쌍의 전극들 중 다른 하나일 수 있다.
일반적으로, 기판 구조체 상에 높은 종횡비(Aspect Ratio)를 갖는 커패시터를 형성하기 위해, 희생막(또는 몰드막) 및 상기 희생막 상에 차례로 적층된 적어도 3개의 마스크 막들이 이용될 수 있다. 본 발명의 개념에 따른 제1 및 제2 희생막들(210, 230)은 제2 서포터 패턴(242)에 대해 높은 식각선택비(예를 들어, 10:1 이상의 식각 속도비)를 가지므로, 마스크 막들의 수를 줄일 수 있다.
구체적으로, 제2 서포터 패턴(242)은 제1 희생막(210), 제2 희생막(230), 및 제1 서포터막(220)을 식각하는 식각 공정에서 식각 마스크로 이용될 수 있다. 이 경우, 상술한 식각 속도 차이에 의해 상기 식각 공정이 완료된 후에도 제2 서포터 패턴(242)의 적어도 일부가 제2 희생 패턴(232) 상에 남을 수 있다. 제2 서포터 패턴(242)의 상기 적어도 일부는 서포터로 기능할 수 있다. 제2 서포터 패턴(242)은 서포터로 이용될 수 있고, 동시에 제1 및 제2 희생막들(210, 230)에 대한 식각 마스크로 이용될 수 있다. 따라서, 제1 희생막(210), 제1 서포터막(220), 및 제2 희생막(230)을 패터닝하기 위해 요구되는 마스크 막들의 수가 최소화될 수 있다.
도펀트를 함유하는 탄소막은 순수한 탄소막에 비해 도전 물질에 대해 강한 접착력을 가질 수 있다. 본 발명의 예시적인 실시예들에 따른 제1 희생 패턴(212) 및 제2 희생 패턴(232)은 도펀트를 함유하는 탄소막을 포함할 수 있다. 제1 및 제2 희생 패턴들(212, 232) 상에 형성되는 하부 도전막(610)은 구조적으로 안정될 수 있다. 예를 들어, 하부 도전막(610)은 제1 및 제2 희생 패턴들(212, 232)로부터 박리되지 않을 수 있다.
본 발명의 개념에 따른 제1 서포터 패턴(222) 및 제2 서포터 패턴(242)은 Si3N4보다 낮은 유전율을 갖는 물질(예를 들어, 실리콘(Si), 실리콘 산화물(예를 들어, SiO2), 금속 산화물(예를 들어, WOx, TiOx, AlOx), 또는 실리콘 산화질화물(예를 들어, SiON))을 포함할 수 있다. 이 경우, 서로 바로 인접한 하부 도전 패턴들(612) 사이에서, 제1 및 제2 서포터 패턴들(222, 242)의 각각이, Si3N4를 포함하는 서포터 패턴보다 작은 폭을 가지더라도, 상기 인접한 하부 도전 패턴들(612) 사이에 쇼트가 발생되지 않을 수 있다. 따라서, 상기 인접한 하부 도전 패턴들(612) 사이의 거리가 최소화될 수 있고, 이에 따라, 넓은 표면적을 갖는 하부 도전 패턴들(612)이 형성되어, 높은 커패시턴스를 갖는 커패시터들을 얻을 수 있다.
도 12 및 도 13은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위하여, 도 1 내지 도 11을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 12를 참조하면, 도 1 내지 도 4를 참조하여 설명된 것과 실질적으로 동일한 공정이 수행되어, 제2 서포터 패턴(242), 제2 희생 패턴(232), 및 리세스 영역들(500)이 형성될 수 있다. 도 4에 도시된 것과 달리, 리세스 영역들(500)의 각각은 제1 서포터 막(220)에 가까워질수록 좁아질 수 있다. 리세스 영역들(500)의 각각의 폭은 제2 희생 패턴(232)의 상면과 동일한 높이에서 가장 클 수 있고, 제2 희생 패턴의 바닥면과 동일한 높이에서 가장 작을 수 있다.
제2 희생 패턴(232)은 도펀트를 함유하는 탄소막을 포함할 수 있다. 상기 탄소막은 탄소를 주성분으로 하는 막을 포함할 수 있다. 예를 들어, 상기 탄소막의 탄소 함량은 약 70 % 내지 약 99 % 일 수 있다. 예를 들어, 상기 탄소막은 ACL(amorphous carbon layer) 막 또는 SOH(Spin On Hardmask) 막일 수 있다. 도펀트는 제2 희생 패턴(232) 내에 균일하게 분포되거나, 구배(gradation)를 가질 수 있다. 예를 들어, 도펀트는 제2 희생 패턴(232) 내에서 제1 서포터막(220)에 인접할수록 낮은 농도로 분포될 수 있다. 반대로, 도펀트는 제2 희생 패턴(232) 내에서 제1 서포터막(220)에 인접할수록 높은 농도로 분포될 수도 있다.
도 4를 다시 참조하면, 세정 공정이 수행되어, 제2 희생 패턴(232)을 형성하는 공정 수행 시 리세스 영역들(500) 내에 남은 식각잔여물(byproduct)을 제거할 수 있다. 상기 세정 공정 시, 제2 희생 패턴(232)의 일부가 함께 제거되어, 리세스 영역들(500)의 각각을 수평적으로 확장할 수 있다. 이에 따라, 리세스 영역들(500)의 각각은 일정한 폭을 가질 수 있다.
도펀트가 제2 희생 패턴(232) 내에서 제1 서포터막(220)에 인접할수록 낮은 농도로 분포된 경우, 상기 세정 공정은 도펀트의 농도가 낮은 부분에 대한 식각율이 높은 세정액 또는 세정 가스를 이용할 수 있다. 반대로, 도펀트가 제2 희생 패턴(232) 내에서 제1 서포터막(220)에 인접할수록 높은 농도로 분포된 경우, 상기 세정 공정은 도펀트의 농도가 높은 부분에 대한 식각율이 높은 세정액 또는 세정 가스를 이용할 수 있다.
도 13을 참조하면, 도 5 및 도 6을 참조하여 설명된 것과 실질적으로 동일한 공정이 수행되어, 제1 서포터 패턴(222) 및 제1 희생 패턴(212)이 형성될 수 있고, 리세스 영역들(500)의 각각이 수직적으로 확장될 수 있다. 도 6에 도시된 것과 달리, 리세스 영역들(500)의 각각은 기판 구조체(100)에 가까워질수록 좁아질 수 있다. 리세스 영역들(500)의 각각의 폭은 제1 희생 패턴(212)의 상면과 동일한 높이에서 가장 클 수 있고, 제1 희생 패턴(212)의 바닥면과 동일한 높이에서 가장 작을 수 있다.
제1 희생 패턴(212)은 도펀트를 함유하는 탄소막을 포함할 수 있다. 상기 탄소막은 탄소를 주성분으로 하는 막을 포함할 수 있다. 예를 들어, 상기 탄소막의 탄소 함량은 약 70 % 내지 약 99 % 일 수 있다. 예를 들어, 상기 탄소막은 ACL(amorphous carbon layer) 막 또는 SOH(Spin On Hardmask) 막일 수 있다. 도펀트는 제1 희생 패턴(212) 내에 균일하게 분포되거나, 구배(gradation)를 가질 수 있다. 예를 들어, 도펀트는 제1 희생 패턴(212) 내에서 기판 구조체(100)에 인접할수록 낮은 농도로 분포될 수 있다. 반대로, 도펀트는 제1 희생 패턴(212) 내에서 기판 구조체(100)에 인접할수록 높은 농도로 분포될 수 있다.
도 6을 다시 참조하면, 세정 공정이 수행되어, 제1 희생 패턴(212)을 형성하는 공정 수행 시 리세스 영역들(500) 내에 남은 식각잔여물(byproduct)을 제거할 수 있다. 상기 세정 공정 시, 제1 희생 패턴(212)의 일부가 함께 제거되어, 리세스 영역들(500)의 각각을 수평적으로 확장할 수 있다. 이에 따라, 리세스 영역들(500)은 일정한 폭을 가질 수 있다.
도펀트가 제1 희생 패턴(212) 내에서 기판 구조체(100)에 인접할수록 낮은 농도로 분포된 경우, 상기 세정 공정은 도펀트의 농도가 낮은 부분에 대한 식각율이 높은 세정액 또는 세정 가스를 이용할 수 있다. 반대로, 도펀트가 제1 희생 패턴(212) 내에서 기판 구조체(100)에 인접할수록 높은 농도로 분포된 경우, 상기 세정 공정은 도펀트의 농도가 높은 부분에 대한 식각율이 높은 세정액 또는 세정 가스를 이용할 수 있다.
이후, 도 7 내지 도 11을 참조하여 설명된 것과 실질적으로 동일한 공정이 수행되어, 반도체 장치가 형성될 수 있다.
본 발명의 개념에 따른 리세스 영역들(500)의 각각은 일정한 폭을 갖도록 형성될 수 있다. 리세스 영역들(500)의 각각이 기판 구조체(100)에 가까워질수록 좁아지는 폭을 갖는 경우보다 넓은 표면적을 갖는 하부 도전 패턴들(612)이 형성되어, 높은 커패시턴스를 갖는 커패시터들을 얻을 수 있다.
도 14는 DRAM을 나타내는 회로도이다. 설명의 간결함을 위해, 도 1 내지 도 11 및 도 12 내지 도 13을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 14를 참조하면, 트랜지스터(TR), 커패시터(CP), 워드라인(WL), 및 비트라인(BL)을 포함하는 DRAM이 제공될 수 있다. 트랜지스터(TR), 워드라인(WL), 및 비트라인(BL)은 도 1 내지 도 13에 도시된 기판 구조체(100) 내에 포함될 수 있다. 트랜지스터(TR)는 게이트 단자(GE), 제1 소스/드레인 단자(SD1), 및 제2 소스/드레인 단자(SD2)를 포함할 수 있다. 워드라인(WL) 및 비트라인(BL)은 각각 게이트 단자(GE) 및 제1 소스/드레인 단자(SD1)에 전기적으로 연결될 수 있다.
커패시터(CP)는 도 11을 참조하여 설명된 하부 도전 패턴(612), 유전막(630), 및 상부 도전막(640)을 포함할 수 있다. 하부 도전 패턴(612)은 제2 소스/드레인 단자(SD2)에 전기적으로 연결될 수 있다. 커패시터(CP)를 형성하는 방법은 도 1 내지 도 11 및 도 12 내지 도 13을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 15 내지 도 18은 본 발명의 예시적인 실시예들에 따른 도전 패턴을 형성하는 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위해, 도 1 내지 도 11을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 15를 참조하면, 기판 구조체(10) 상에 제4 희생막(20), 및 서포터막(30)이 차례로 제공될 수 있다. 기판 구조체(10), 제4 희생막(20), 및 서포터막(30)은 도 1을 참조하여 설명된 기판 구조체(100), 제4 희생막(20), 및 서포터막(30)과 실질적으로 동일할 수 있다. 서포터막(30) 상에 포토레지스트 패턴(40)이 제공될 수 있다. 포토레지스트 패턴(40)은 서포터막(30)의 상면을 일부 노출할 수 있다.
도 16을 참조하면, 서포터막(30) 및 제4 희생막(20)이 패터닝되어, 서포터 패턴(32) 및 제4 희생 패턴(22)을 형성할 수 있다. 서포터 패턴(32) 및 제4 희생 패턴(22)의 형성 공정은 포토레지스트 패턴(40)을 식각 마스크로 이용하는 이방성 식각 공정들을 수행하여 서포터막(30) 및 제4 희생막(20)을 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정들은 도 3 및 도 4를 참조하여 설명된 제2 서포터막(240) 및 제2 희생막(230)에 대한 이방성 식각 공정들과 실질적으로 동일할 수 있다. 이방성 식각 공정은 기판 구조체(10)의 상면을 노출할 때까지 수행될 수 있다. 서포터 패턴(32) 및 제4 희생 패턴(22) 내에 기판 구조체(10)의 상면을 노출하는 리세스 영역(70)이 형성될 수 있다.
기판 구조체(10), 제4 희생 패턴(22), 및 서포터 패턴(32) 상에 차례로 적층된 도전막(50) 및 제5 희생막(60)이 형성될 수 있다. 하부 도전막(610) 및 제5 희생막(60)을 형성하는 것은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 도전막(50)은 리세스 영역(70)의 내면 및 서포터 패턴(32)의 상면을 따라 연장될 수 있다. 제5 희생막(60)은 리세스 영역(500)을 채우고, 서포터 패턴(32) 상으로 연장될 수 있다. 제5 희생막(60)은 제4 희생막(20)과 실질적으로 동일한 물질을 포함할 수 있다.
도 17을 참조하면, 제5 희생막(60) 및 도전막(50)이 에치백되어, 제5 희생 패턴(62) 및 도전 패턴(52)을 형성할 수 있다. 상기 에치백 공정은 서포터 패턴(32)의 상면이 노출될 때까지 수행될 수 있다.
도 18을 참조하면, 제4 희생 패턴(22) 및 제5 희생 패턴(62)이 제거될 수 있다. 예를 들어, 제4 희생 패턴(22) 및 제5 희생 패턴(62)은 산소 플라즈마를 이용하는 애싱 공정 또는 스트립 공정에 의해 제거될 수 있다. 이에 따라, 기판 구조체(10) 상에서 서포터 패턴(32)에 의해 지지되는 도전 패턴(52)이 형성될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10, 100: 기판 구조체 20, 210, 230, 620: 희생막
22, 212, 232, 622: 희생 패턴 30, 220, 240: 서포터 막
32, 222, 242: 서포터 패턴 300: 마스크 막
310: 마스크 패턴 400: 미세 패턴
50, 610, 640: 도전막 52, 612: 도전 패턴

Claims (10)

  1. 기판 구조체를 제공하는 것;
    상기 기판 구조체 상에 차례로 적층된 제1 희생막 및 제2 서포터 패턴을 형성하는 것;
    상기 제2 서포터 패턴을 식각 마스크로 이용하여 상기 제1 희생막을 식각함으로써 제1 희생 패턴을 형성하는 것;
    상기 제2 서포터 패턴 및 상기 제1 희생 패턴을 관통하는 커패시터 구조체를 형성하는 것; 및
    상기 제1 희생 패턴을 제거하는 것을 포함하되,
    상기 제1 희생 패턴은 도펀트가 함유된 탄소막(doped-carbon layer)을 포함하고,
    상기 도펀트는 탄소를 제외한 비금속 원소 또는 금속 원소를 포함하며,
    상기 제1 희생막의 식각 후 잔존하는 상기 제2 서포터 패턴의 잔부는 상기 커패시터 구조체를 지지하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 희생 패턴 내에서 상기 도펀트의 농도는 20 부피 퍼센트(vol%) 내지 80 부피 퍼센트(vol%)인 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 커패시터 구조체를 형성하는 것은 상기 기판 구조체 상에 차례로 적층된 하부 도전 패턴, 유전막, 및 상부 도전막을 형성하는 것을 포함하고,
    상기 제1 희생 패턴을 제거하는 공정은 상기 하부 도전 패턴을 형성한 후, 그리고 상기 유전막 및 상기 상부 도전막을 형성하기 전에 수행되는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도펀트는 보론(B) 또는 텅스텐(W)을 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제2 서포터 패턴은 실리콘(Si), 실리콘 산화물, 금속 산화물, 또는 실리콘 산화질화물을 포함하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1 희생 패턴을 형성하는 것은:
    상기 제2 서포터 패턴을 식각 마스크로 이용하여 상기 제1 희생막을 이방성 식각하는 것을 포함하되,
    상기 이방성 식각은 Cl2 가스를 포함하는 식각 가스를 이용하는 플라즈마 건식 식각 공정에 의해 수행되는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1 희생막 및 상기 제2 서포터 패턴 사이에 차례로 적층된 제1 서포터막 및 제2 희생막을 형성하는 것;
    상기 제2 서포터 패턴을 식각 마스크로 이용하여 상기 제1 서포터막 및 상기 제2 희생막을 식각함으로써 각각 제1 서포터 패턴 및 제2 희생 패턴을 형성하는 것; 및
    상기 제2 희생 패턴을 제거하는 것을 더 포함하되,
    상기 커패시터 구조체는 상기 제1 서포터 패턴 및 상기 제2 희생 패턴을 관통하고,
    상기 제2 희생 패턴은 도펀트를 함유하는 탄소막을 포함하되,
    상기 도펀트는 탄소를 제외한 비금속 원소 또는 금속 원소를 포함하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 기판 구조체는:
    제1 및 제2 소스/드레인 단자들 및 게이트 단자를 포함하는 트랜지스터; 및
    상기 제1 소스/드레인 단자에 전기적으로 연결되는 비트 라인을 포함하되,
    상기 커패시터 구조체는 상기 제2 소스/드레인 단자에 전기적으로 연결되는 반도체 장치의 제조 방법.
  9. 기판 구조체를 제공하는 것;
    상기 기판 구조체 상에 차례로 희생막 및 서포터 패턴을 형성하는 것;
    상기 서포터 패턴을 식각 마스크로 이용하여 상기 희생막을 식각함으로써 희생 패턴을 형성하는 것;
    상기 서포터 패턴 및 상기 희생 패턴을 관통하는 도전 패턴을 형성하는 것; 및
    상기 희생 패턴을 제거하는 것을 포함하되,
    상기 희생 패턴은 도펀트를 함유하는 탄소막(doped-carbon layer)을 포함하고,
    상기 도펀트는 탄소를 제외한 비금속 원소 또는 금속 원소를 포함하며,
    상기 희생막의 식각 후 잔존하는 상기 서포터 패턴의 잔부는 상기 도전 패턴을 지지하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 희생 패턴 내에서 상기 도펀트의 농도는 20 부피 퍼센트(vol%) 내지 80 부피 퍼센트(vol%)인 반도체 장치의 제조 방법.
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