KR20210148674A - 하드마스크를 이용한 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 기술은 식각선택비가 높아 미세패턴을 구현할 수 있으면서, 스트립이 용이한 하드마스크를 포함하는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 식각대상층을 형성하는 단계; 식각대상층 상에 제1보론-도프드실리콘층 및 제1보론-도프드실리콘층 상의 제2보론-도프드실리콘층을 포함하는 하드마스크층을 형성하는 단계; 및 하드마스크층을 식각배리어로 이용하여 식각대상층을 식각하는 단계를 포함할 수 있고, 제2보론-도프드실리콘층은 제1보론-도프드실리콘층보다 더 큰 보론 농도를 포함할 수 있다.

Description

하드마스크를 이용한 반도체 장치 및 그의 제조 방법{Semiconductor device using hard mask and method for fabricating the same}
본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로, 보다 구체적으로는 하드마스크를 이용한 반도체 장치 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴의 선폭이 좁아지고 있으나, 노광장비의 해상도(Resolution)의 한계로 감광막만으로는 패터닝하기 어려운 경우가 발생한다. 따라서, 식각선택비가 높은 재료로 형성되는 하드마스크를 이용한 기술이 필요하게 되었다.
본 발명의 실시예는 선택비가 높고 스트립이 용이한 하드마스크를 포함하는 반도체장치 및 그의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 식각대상층을 형성하는 단계; 식각대상층 상에 제1보론-도프드실리콘층과 제1보론-도프드실리콘층 상의 제2보론-도프드실리콘층을 포함하는 하드마스크층을 형성하는 단계; 및 하드마스크층을 식각배리어로 이용하여 식각대상층을 식각하는 단계를 포함할 수 있고, 제2보론-도프드실리콘층은 제1보론-도프드실리콘층보다 더 큰 보론 농도를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 식각대상층; 및 식각대상층 상부에 형성된 하드마스크층을 포함할 수 있고, 하드마스크층은 보론의 그레이디드 농도(Graded concentration of boron)를 갖는 제1보론-도프드실리콘층; 및 보론의 비-그레이디드 농도(non-graded concentration of boron)를 갖는 제2보론-도프드실리콘층을 포함할 수 있다.
본 기술은 식각선택비가 높고 스트립이 용이한 하드마스크를 포함한다. 따라서, 식각 프로파일을 수직으로 형성할 수 있으므로 공정 안정성 및 신뢰성이 확보될 수 있다.
도 1은 실시예에 따른 반도체장치를 도시한 단면도이다.
도 2a 내지 2b는 실시예에 따른 보론 도핑농도를 도시한 그래프이다.
도 3a 내지 3e는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 4a 내지 4g는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 5a 내지 5i는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 6a 내지 6g는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이므로, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함한다. 즉, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면의 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 설명의 간소화를 위하여 디램(DRAM)을 기준으로 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 다른 메모리 또는 반도체장치들에 적용될 수 있다.
도 1은 실시예에 따른 반도체장치를 도시한 단면도이다.
도 2a 및 도 2b는 일 실시예에 따른 하드마스크층의 레벨에 따른 보론농도 차이를 도시한 도면이다.
도 1a에 도시된 바와 같이, 식각대상층(11)을 형성할 수 있다. 식각대상층(11)은 단일층(Single layer)일 수 있다. 다른 실시예에서, 식각대상층(11)은 적어도 2층 이상의 다층 구조일 수 있다. 식각대상층(11)은 실리콘과 같은 통상의 반도체 기판일 수 있다. 식각대상층(11)은 언도프드 실리콘층(Undopped Si) 또는 비정질실리콘층을 포함할 수 있다. 식각대상층(11)은 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 식각대상층(11)은 절연물질을 포함할 수 있다. 식각대상층(11)은 실리콘산화물을 포함할 수 있다. 식각대상층(11)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass) 또는 TEOS(Tetra ethly ortho silicate)을 포함할 수 있다. 식각대상층(11)은 실리콘산화물과 실리콘질화물의 스택을 포함할 수 있다. 식각대상층(11)은 복수의 실리콘산화물과 복수의 실리콘질화물이 교번하는 교번스택을 포함할 수 있다.
식각대상층(11) 상에 하드마스크층(HM)이 형성될 수 있다. 하드마스크층(HM)은 식각대상층(11)에 적어도 하나 이상의 오프닝을 정의하기 위해 형성될 수 있다. 하드마스크층(HM)은 다층구조일 수 있다. 여기서, 적어도 하나 이상의 오프닝은 콘택홀(Contact hole), 리세스(Recess), 트렌치(Trench), 갭(Gap) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 하드마스크층(HM)은 2층 구조일 수 있다. 하드마스크층(HM)은 제1보론-도프드실리콘층(12) 및 제2보론-도프드실리콘층(13)을 포함할 수 있다. 제1보론-도프드실리콘층(12) 및 제2보론-도프드실리콘층(13)은 독립적인 두 개의 하드마스크층을 포함할 수 있다. 본 실시예에서, 하드마스크층(HM)은 제1보론-도프드실리콘층(12) 및 제2보론-도프드실리콘층(13)으로 구분하여 설명하였으나, 하나의 하드마스크층(HM)을 보론의 농도구배에 따라 구분한 것일 수 있다. 예를 들어, 하드마스크층(HM)은 보론-도프드 싱글 실리콘층을 포함하되, 보론-도프드 싱글 실리콘층은 두께 방향을 따라 보론 농도가 농도구배를 가질 수 있다.
하드마스크층(HM)은 폴리실리콘, 산화막, 질화막 또는 이들의 조합 중 어느 하나로 형성될 수 있다. 본 실시예에서, 하드마스크층(HM)은 폴리실리콘으로 형성될 수 있다. 하드마스크층(HM)은 도펀트(Dopant)로 도핑(Dopping)될 수 있다. 하드마스크층(HM)의 식각대상층(11)에 대한 식각선택비는 도펀트의 농도가 증가할수록 커질 수 있다. 하드마스크층(HM)은 보론(Boron)을 도핑한 보론-도프드층(Boron-Dopped Layer)일 수 있다. 본 실시예에서, 하드마스크층(HM)은 폴리실리콘층에 보론(Boron)을 도핑한 보론-도프드실리콘층(Boron-Dopped Si Layer)일 수 있다. 하드마스크층(HM)은 B2H6 가스 및 SiH4 가스를 이용하여 형성될 수 있다. 하드마스크층(HM)은 추가 도펀트를 더 포함할 수 있다. 추가 도펀트는 텅스텐(W), 카본(C), 질소(N) 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 하드마스크층(HM)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(HM)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(HM)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다.
제1보론-도프드실리콘층(12)은 저농도 보론-도프드실리콘층을 포함하고, 제2보론-도프드실리콘층(13)은 고농도 보론-도프드 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(12)은 제2보론-도프드실리콘층(13)보다 스트립(Strip)이 더 빠르게 진행되는 제1보론농도를 갖고, 제2보론-도프드실리콘층(13)은 제1보론-도프드실리콘층(12)보다 식각대상층(11)에 대한 식각선택비를 더 크게 하는 제2보론농도를 가질 수 있다. 제1보론-도프드실리콘층(12) 및 제2보론-도프드실리콘층(13) 중 어느 하나는 추가 도펀트를 더 포함할 수도 있다. 추가 도펀트는 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 제1보론-도프드실리콘층(12) 또는 제2보론-도프드실리콘층(13) 중 어느 하나는 텅스텐 및 보론이 도핑된 실리콘층을 포함할 수 있다. 다른 실시예에서, 제1보론-도프드실리콘층(12) 또는 제2보론-도프드실리콘층(13) 중 어느 하나는 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(12) 또는 제2보론-도프드실리콘층(13) 중 어느 하나는 텅스텐, 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다.
하드마스크층(HM)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 하드마스크층(HM)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 하드마스크층(HM)은 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서, 하드마스크층(HM)은 SiH4 가스와 B2H6 가스를 이용하여 PECVD 방식으로 형성될 수 있다.
식각대상층(11) 상에 제1보론-도프드실리콘층(12)이 형성될 수 있다. 제1보론-도프드실리콘층(12)은 바닥표면(B1) 및 상부표면(B2)을 포함할 수 있고, 제1보론-도프드실리콘층(12)의 바닥표면(B1) 및 상부표면(B2)에 도핑된 보론의 농도는 다를 수 있다.
제1보론-도프드실리콘층(12)에 도핑된 보론의 농도는 도 2a와 같을 수 있다. 제1보론-도프드실리콘층(12)은 보론의 그레이디드 농도(Graded concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(12)은 보론의 그레이디드 수직형 농도(graded vertical concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(12)의 보론 농도는 제1보론-도프드실리콘층(12)의 바닥표면(B1)에서 가장 낮고, 제1보론-도프드실리콘층(12)의 바닥표면(B1)으로부터 거리가 증가함에 따라 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 도 2a는 개략적인 도면이므로, 제1보론-도프드실리콘층(12)의 바닥표면(B1)으로부터 수직거리에 따른 보론의 농도비(P1)는 본 실시예에 한정되지 않으며, 다양한 기울기 값을 포함할 수 있다.
제1보론-도프드실리콘층(12)에 도핑된 보론의 농도는 도 2b와 같을 수 있다. 제1보론-도프드실리콘층(12)은 보론-도프드실리콘층의 다층스택을 포함할 수 있다. 제1보론-도프드실리콘층(12)의 보론농도는 최하위레벨 보론-도프드실리콘층으로부터 최상위레벨 보론-도프드실리콘층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 본 실시예에서, 제1보론-도프드실리콘층(12)은 최하위레벨의 바텀층, 바텀층보다 높은 레벨인 중간레벨의 중간층 및 중간층보다 높은 레벨인 최상위레벨의 탑층을 포함하는 다층스택일 수 있다. 제1보론-도프드실리콘층(12)의 보론농도는 바텀층으로부터 탑층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)에 따른 보론의 농도비(PB)는 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 클 수 있다. 중간층의 높이(HC)에 따른 보론의 농도비(PM)는 바텀층의 높이(HB)에 따른 보론의 농도비(PB) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 작을 수 있다. 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)는 중간층의 높이(HC) 및 탑층의 높이(HT) 보다 작을 수 있다. 중간층의 높이(HC)는 바텀층의 높이(HB) 및 탑층의 높이(HT) 보다 클 수 있다. 도 2b는 개략적인 도면이므로, 제1보론-도프드실리콘층(12)의 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다. 제1보론-도프드실리콘층(12)의 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다.
제1보론-도프드실리콘층(12)은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제1보론-도프드실리콘층(12)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(12)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(12)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다
제1보론-도프드실리콘층(12) 상에 제2보론-도프드실리콘층(13)이 형성될 수 있다. 제2보론-도프드실리콘층(13)의 두께(H2)는 제1보론-도프드실리콘층(12)의 두께(H1)보다 더 클 수 있다. 제2보론-도프드실리콘층(13)은 보론-도프드실리콘층의 싱글층을 포함할 수 있다. 제2보론-도프드실리콘층(13)의 싱글 보론-도프드실리콘층의 두께(H2)는 제1보론-도프드실리콘층(12)의 다층스택 보론-도프드실리콘층의 두께(H1)보다 더 클 수 있다. 제2보론-도프드실리콘층(13)은 바닥표면(B2) 및 상부표면(T2)을 포함할 수 있고, 제2보론-도프드실리콘층(13)은 바닥표면(B2)은 제1보론-도프드실리콘층(12)의 상부표면(B2)과 같은 표면을 지칭할 수 있다. 제2보론-도프드실리콘층(13)의 바닥표면(B1) 및 상부표면(T2)에 도핑된 보론의 농도는 같을 수 있다
제2보론-도프드실리콘층(13)의 보론농도는 제1보론-도프드실리콘층(12)의 보론농도보다 더 클 수 있다. 제2보론-도프드실리콘층(13)은 보론의 비-그레이디드 농도(non-graded concentration of boron)를 가질 수 있다. 제2보론-도프드실리콘층(13)은 보론의 비그레이디드 수직형 농도(non-graded vertical concentration of boron)를 포함할 수 있다. 제2보론-도프드실리콘층(13)의 보론 농도는 제2보론-도프드실리콘층(13)의 바닥표면(B2)으로부터 상부 표면(T2)까지 균일한 프로파일을 포함할 수 있다. 도 2a를 참조하면, 제2보론-도프드실리콘층(13)의 바닥표면(B2)으로부터 수직거리(H2)에 따른 보론의 농도비(P2)는 일정할 수 있다. 제2보론-도프드실리콘층(13)의 보론 농도는 제1보론-도프드실리콘층(12)의 보론 농도와 연속될 수 있다. 따라서, 제2보론-도프드실리콘층(13)의 바닥표면(B2)에서의 보론농도는 제1보론-도프드실리콘층(12)의 최상위레벨에서의 보론농도와 같을 수 있다.
제2보론-도프드실리콘층(13)은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제2보론-도프드실리콘층(13)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(13)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(13)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다
본 실시예는, 제2보론-도프드실리콘층(13)에 고농도의 보론을 일정하게 도핑하여 식각대상층(11)에 대한 식각선택비가 높을 수 있다. 동시에, 제1보론-도프드실리콘층(12)의 바닥표면(B1)으로부터 거리가 증가함에 따라 보론농도가 점진적으로 증가하므로 하드마스크의 스트립이 용이할 수 있다. 즉, 제2보론-도프드실리콘층(13) 및 제1보론-도프드실리콘층(12)을 형성함으로써 높은 식각선택비를 가지면서도 스트립이 용이한 하드마스크층(HM)을 형성할 수 있다. 따라서, 식각대상층(11)의 식각 프로파일을 수직으로 형성할 수 있다. 식각 프로파일을 수직으로 형성함에 따라, 반도체 장치의 공정 안정성 및 신뢰성이 확보될 수 있다.
도 3a 내지 3e는 일 실시예에 따른 반도체장치를 제조하는 방법을 도시한 단면도이다. 본 실시 예에서, 반도체장치는 콘택플러그(Contact Plug)를 갖는 반도체 소자를 포함할 수 있다.
도 3a에 도시된 바와 같이, 기판(101)이 준비될 수 있다. 기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 ⅢⅤ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(101) 상에 층간절연층(102)이 형성될 수 있다. 층간절연층(102)은 절연물질을 포함할 수 있다. 층간절연층(102)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k material) 또는 이들의 조합을 포함할 수 있다. 층간절연층(102)은 스핀온절연물질(SOD)을 포함할 수 있다.
층간절연층(102) 상에 하드마스크층(103)이 형성될 수 있다. 하드마스크층(103)은 층간절연층(102)에 적어도 하나 이상의 오프닝을 정의하기 위해 형성될 수 있다. 하드마스크층(103)은 다층구조일 수 있다. 본 실시예에서, 하드마스크층(103)은 2층 구조일 수 있다. 하드마스크층(103)은 제1보론-도프드실리콘층(103G') 및 제2보론-도프드실리콘층(103S')을 포함할 수 있다. 본 실시예에서, 하드마스크층(103)은 제1보론-도프드실리콘층(103G') 및 제2보론-도프드실리콘층(103S')으로 구분하여 설명하였으나, 하나의 하드마스크층(103)을 보론의 농도구배에 따라 구분한 것일 수 있다. 다른 실시예에서, 제1보론-도프드실리콘층(103G') 및 제2보론-도프드실리콘층(103S')은 독립적인 두 개의 하드마스크층을 포함할 수 있다.
하드마스크층(103)은 폴리실리콘, 산화막, 질화막 또는 이들의 조합 중 어느 하나로 형성될 수 있다. 본 실시예에서, 하드마스크층(103)은 폴리실리콘으로 형성될 수 있다. 하드마스크층(103)은 도펀트(Dopant)로 도핑(Dopping)될 수 있다. 하드마스크층(103)의 층간절연층(102)에 대한 식각선택비는 도펀트의 농도가 증가할수록 커질 수 있다. 하드마스크층(103)은 보론(Boron)을 도핑한 보론-도프드층(Boron-Dopped Layer)일 수 있다. 본 실시예에서, 하드마스크층(103)은 폴리실리콘층에 보론(Boron)을 도핑한 보론-도프드실리콘층(Boron-Dopped Si Layer)일 수 있다. 하드마스크층(103)은 B2H6 가스 및 SiH4 가스를 이용하여 형성될 수 있다. 하드마스크층(103)은 추가 도펀트를 더 포함할 수 있다. 추가 도펀트는 텅스텐(W), 카본(C), 질소(N) 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 하드마스크층(103)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(103)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(103)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다.
제1보론-도프드실리콘층(103G')은 저농도 보론-도프드실리콘층을 포함하고, 제2보론-도프드실리콘층(103S’)은 고농도 보론-도프드 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(103G')은 제2보론-도프드실리콘층(103S’)보다 스트립(Strip)이 더 빠르게 진행되는 제1보론농도를 갖고, 제2보론-도프드실리콘층(103S’)은 제1보론-도프드실리콘층(103G')보다 층간절연층(102)에 대한 식각선택비를 더 크게 하는 제2보론농도를 가질 수 있다. 제1보론-도프드실리콘층(103G') 및 제2보론-도프드실리콘층(103S’) 중 어느 하나는 추가 도펀트를 더 포함할 수도 있다. 추가 도펀트는 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 제1보론-도프드실리콘층(103G') 또는 제2보론-도프드실리콘층(103S’) 중 어느 하나는 텅스텐 및 보론이 도핑된 실리콘층을 포함할 수 있다. 다른 실시예에서, 제1보론-도프드실리콘층(103G') 또는 제2보론-도프드실리콘층(103S’) 중 어느 하나는 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(103G') 또는 제2보론-도프드실리콘층(103S’) 중 어느 하나는 텅스텐, 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다.
하드마스크층(103)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 하드마스크층(103)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 하드마스크층(103)은 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서, 하드마스크층(103)은 SiH4 가스와 B2H6 가스를 이용하여 PECVD 방식으로 형성될 수 있다.
층간절연층(102) 상에 제1보론-도프드실리콘층(103G')이 형성될 수 있다. 제1보론-도프드실리콘층(103G')은 바닥표면(103GB) 및 상부표면(103SB)을 포함할 수 있고, 제1보론-도프드실리콘층(103G')의 바닥표면(103GB) 및 상부표면(103SB)에 도핑된 보론의 농도는 다를 수 있다.
제1보론-도프드실리콘층(103G')에 도핑된 보론의 농도는 도 2a와 같을 수 있다. 제1보론-도프드실리콘층(103G')은 보론의 그레이디드 농도(Graded concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(103G')은 보론의 그레이디드 수직형 농도(graded vertical concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(103G')의 보론 농도는 제1보론-도프드실리콘층(103G')의 바닥 표면(103GB)에서 가장 낮고, 제1보론-도프드실리콘층(103G')의 바닥 표면(103GB)으로부터 거리가 증가함에 따라 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 도 2a는 개략적인 도면이므로, 제1보론-도프드실리콘층(103G')의 바닥표면(103GB)으로부터 수직거리에 따른 보론의 농도비(P1)는 본 실시예에 한정되지 않으며, 다양한 기울기 값을 포함할 수 있다.
제1보론-도프드실리콘층(103G')에 도핑된 보론의 농도는 도 2b와 같을 수 있다. 제1보론-도프드실리콘층(103G')은 보론-도프드실리콘층의 다층스택을 포함할 수 있다. 제1보론-도프드실리콘층(103G')의 보론농도는 최하위레벨 보론-도프드실리콘층으로부터 최상위레벨 보론-도프드실리콘층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 본 실시예에서, 제1보론-도프드실리콘층(103G')은 최하위레벨의 바텀층, 바텀층보다 높은 레벨인 중간레벨의 중간층 및 중간층보다 높은 레벨인 최상위레벨의 탑층을 포함하는 다층스택일 수 있다. 제1보론-도프드실리콘층(103G')의 보론농도는 바텀층으로부터 탑층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)에 따른 보론의 농도비(PB)는 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 클 수 있다. 중간층의 높이(HC)에 따른 보론의 농도비(PM)는 바텀층의 높이(HB)에 따른 보론의 농도비(PB) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 작을 수 있다. 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)는 중간층의 높이(HC) 및 탑층의 높이(HT) 보다 작을 수 있다. 중간층의 높이(HC)는 바텀층의 높이(HB) 및 탑층의 높이(HT) 보다 클 수 있다. 도 2b는 개략적인 도면이므로, 제1보론-도프드실리콘층(103G')의 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다. 제1보론-도프드실리콘층(103G')의 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다.
제1보론-도프드실리콘층(103G')은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제1보론-도프드실리콘층(103G')은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(103G')은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(103G')은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다
제1보론-도프드실리콘층(103G') 상에 제2보론-도프드실리콘층(103S’)이 형성될 수 있다. 제2보론-도프드실리콘층(103S’)의 두께(103SH)는 제1보론-도프드실리콘층(103G)의 두께(103GH)보다 더 클 수 있다. 제2보론-도프드실리콘층(103S’)은 보론-도프드실리콘층의 싱글층을 포함할 수 있다. 제2보론-도프드실리콘층(103S’)의 싱글 보론-도프드실리콘층의 두께(103SH)는 제1보론-도프드실리콘층(103G')의 다층스택 보론-도프드실리콘층의 두께(103GH)보다 더 클 수 있다. 제2보론-도프드실리콘층(103S’)은 바닥표면(103SB) 및 상부표면(103ST)을 포함할 수 있고, 제2보론-도프드실리콘층(103S’)의 바닥표면(103SB)은 제1보론-도프드실리콘층(103G')의 상부표면(103SB)과 같은 표면을 지칭할 수 있다. 제2보론-도프드실리콘층(103S')의 바닥표면(103SB) 및 상부표면(103ST)에 도핑된 보론의 농도는 같을 수 있다.
제2보론-도프드실리콘층(103S’)의 보론농도는 제1보론-도프드실리콘층(103G')의 보론농도보다 더 클 수 있다. 제2보론-도프드실리콘층(103S’)은 보론의 비-그레이디드 농도(non-graded concentration of boron)를 가질 수 있다. 제2보론-도프드실리콘층(103S’)은 보론의 비그레이디드 수직형 농도(non-graded vertical concentration of boron)를 포함할 수 있다. 제2보론-도프드실리콘층(103S’)의 보론 농도는 제2보론-도프드실리콘층(103S’)의 바닥표면(103SB)으로부터 상부 표면(103ST)까지 균일한 프로파일을 포함할 수 있다. 도 2a를 참조하면, 제2보론-도프드실리콘층(103S’)의 바닥표면(103SB)으로부터 수직거리(103SH)에 따른 보론의 농도비(P2)는 일정할 수 있다. 제2보론-도프드실리콘층(103S’)의 보론 농도는 제1보론-도프드실리콘층(103G')의 보론 농도와 연속될 수 있다. 따라서, 제2보론-도프드실리콘층(103S’)의 바닥표면(103SB)에서의 보론농도는 제1보론-도프드실리콘층(103G')의 최상위레벨에서의 보론농도와 같을 수 있다.
제2보론-도프드실리콘층(103S’)은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제2보론-도프드실리콘층(103S’)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(103S’)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(103S’)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다
제2보론-도프드실리콘층(103S') 상에 콘택마스크(104)가 형성될 수 있다. 콘택마스크(104)는 감광막패턴(photoresist pattern)을 포함할 수 있다.
도 3b에 도시된 바와 같이, 콘택마스크(104)를 식각마스크로 이용하여 제2보론-도프드실리콘층(103S') 및 제1보론-도프드실리콘층(103G')을 선택적으로 제거할 수 있다. 따라서, 제2보론-도프드실리콘층(103S')은 제2보론-도프드실리콘패턴(103S)이 될 수있다. 제1보론-도프드실리콘층(103G')은 제1보론-도프드실리콘패턴(103G)이 될 수있다. 식각공정에 따라, 층간절연층(102)의 일부가 노출될 수 있다.
도 3c에 도시된 바와 같이, 콘택마스크(104)가 제거될 수 있다. 콘택마스크(104)를 제거하는 과정에서 제2보론-도프드실리콘패턴(103S)의 두께가 얇아질 수 있다. 즉, 콘택마스크(104) 제거 후 제2보론-도프드실리콘패턴(103S)의 두께가 콘택마스크(104) 제거 전 제2보론-도프드실리콘패턴(103S)의 두께보다 작을 수 있다.
도 3d에 도시된 바와 같이 층간절연층(102) 내에 콘택홀(104H)이 형성될 수 있다. 콘택홀(104H)을 형성하기 위해 제2보론-도프드실리콘패턴(103S) 및 제1보론-도프드실리콘패턴(103G)을 식각마스크로 이용할 수 있다. 콘택홀(104H)을 형성하는 동안, 제2보론-도프드실리콘패턴(103S)이 제거될 수 있다. 콘택홀(104H) 형성 후 제1보론-도프드실리콘패턴(103G)의 두께가 콘택홀(104H) 형성 전 제1보론-도프드실리콘패턴(103G)의 두께보다 얇을 수 있다.
위와 같은 일련의 식각 공정에 의해, 복수의 콘택홀(104H)을 포함할 수 있다. 식각 공정의 난이도에 따라 콘택홀(104H)이 다양하게 형성될 수 있다. 예컨대, 제1보론-도프드실리콘층(103G')의 보론농도가 감소할수록 제1보론-도프드실리콘층(103G')의 스트립이 용이해진다. 따라서, 제1보론-도프드실리콘패턴(103G)의 측벽(103W)을 수직하게 형성할 수 있다. 제1보론-도프드실리콘패턴(103G)의 측벽(103W)을 수직하게 형성할 수록 콘택홀(104H)의 측벽을 수직하게 형성할 수 있다. 콘택홀(104H)의 측벽이 수직하게 형성될수록 콘택플러그의 접촉불량을 방지하고, 보이드(Void)를 개선할 수 있다. 콘택홀(104H)을 형성하기 위해, 건식식각, 습식식각 또는 이들의 조합을 이용할 수 있다. 콘택홀(104H)은 고종횡비를 가질 수 있다. 콘택홀(104H)은 적어도 1:1 이상의 종횡비를 가질 수 있다.
도 3e에 도시된 바와 같이, 제1보론-도프드실리콘패턴(103G)을 제거할 수 있다. 후속하여, 콘택홀(104H) 및 층간절연층(102)을 커버링하는 콘택플러그층(도시 생략)을 형성할 수 있다. 층간절연층(102)의 상부면이 노출될 때까지 콘택플러그층(도시 생략)을 연마하여, 콘택홀(104H)내에 콘택플러그(105)를 형성할 수 있다.
본 실시예는, 제2보론-도프드실리콘층(103S')에 고농도의 보론을 일정하게 도핑하여 층간절연층(102)에 대한 식각선택비가 높을 수 있다. 동시에, 제1보론-도프드실리콘층(103G')의 바닥표면(103GB)으로부터 거리가 증가함에 따라 보론농도가 점진적으로 증가하므로 하드마스크의 스트립이 용이할 수 있다. 즉, 제2보론-도프드실리콘층(103S') 및 제1보론-도프드실리콘층(103G')을 형성함으로써 높은 식각선택비를 가지면서도 스트립이 용이한 하드마스크층을 형성할 수 있다. 따라서, 층간절연층(102)의 식각 프로파일을 수직으로 형성할 수 있다. 식각 프로파일을 수직으로 형성함에 따라, 반도체 장치의 공정 안정성 및 신뢰성이 확보될 수 있다.
도 4a 내지 4g는 일 실시예에 따른 반도체장치를 제조하는 방법을 도시한 단면도이다. 본 실시 예에서, 반도체장치는 캐패시터를 갖는 반도체 소자를 포함할 수 있다.
도 4a에 도시된 바와 같이, 기판(201) 상에 층간절연층(202)이 형성될 수 있다. 층간절연층(202)을 관통하는 콘택플러그(203)가 형성될 수 있다. 콘택플러그(203)는 층간절연층(202)을 관통하여 기판(201)과 접속될 수 있다. 도시되지 않았으나, 콘택플러그(203) 형성 전에, 셀트랜지스터, 비트라인콘택플러그 및 비트라인을 더 형성할 수 있다.
기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 ⅢⅤ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
층간절연층(202)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 층간절연층(202)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), TEOS(Tetra ethly ortho silicate), USG(Undoped Silicate Glass) 또는 SOG(Spin On Glass)을 포함할 수 있다.
콘택플러그(203)를 형성하기 위해, 층간절연층(202)을 식각하여 콘택홀(도면부호 생략)을 형성한 후, 콘택홀 내에 도전물질을 매립할 수 있다. 콘택플러그(203)는 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 콘택플러그(203)는 폴리실리콘, 금속실리사이드 및 금속의 순서로 적층될 수 있다.
콘택플러그(203) 및 층간절연층(202) 상에 식각정지층(204)이 형성될 수 있다. 식각정지층(204)은 몰드층(205)에 대한 식각 선택성(etch selectivity)을 갖는 물질로 형성될 수 있다. 식각정지층(204)은 실리콘 질화물을 포함할 수 있다. 식각정지층(204)은 몰드층(205)을 식각할 때 식각 종료점으로 사용될 수 있다. 식각정지층(204)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 식각정지층(204)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 식각정지층(204)은 PECVD, PEALD 등의 방법에 의해 형성될 수 있다.
식각정지층(204) 상에 몰드층(205)이 형성될 수 있다. 몰드층(205)은 절연물질을 포함할 수 있다. 몰드층(205)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass) 또는 TEOS(Tetra ethly ortho silicate)을 포함할 수 있다. 몰드층(205)은 단일층(Single layer)일 수 있다. 다른 실시예에서, 몰드층(205)은 적어도 2층 이상의 다층 구조일 수 있다. 예컨대, BPSG과 TEOS을 적층할 수 있다. 다른 실시예에서 몰드층(205)은 언도프드 실리콘층 또는 비정질실리콘층을 포함할 수도 있다.
몰드층(205)상에 하드마스크층(206)이 형성될 수 있다. 하드마스크층(206)은 몰드층(205)에 적어도 하나 이상의 오프닝을 정의하기 위해 형성될 수 있다. 하드마스크층(206)은 다층구조일 수 있다. 본 실시예에서, 하드마스크층(206)은 2층 구조일 수 있다. 하드마스크층(206)은 제1보론-도프드실리콘층(206G') 및 제2보론-도프드실리콘층(206S')을 포함할 수 있다. 본 실시예에서, 하드마스크층(206)은 제1보론-도프드실리콘층(206G') 및 제2보론-도프드실리콘층(206S')으로 구분하여 설명하였으나, 하나의 하드마스크층(206)을 보론의 농도구배에 따라 구분한 것일 수 있다. 다른 실시예에서, 제1보론-도프드실리콘층(206G') 및 제2보론-도프드실리콘층(206S')은 독립적인 두 개의 하드마스크층을 포함할 수 있다.
하드마스크층(206)은 폴리실리콘, 산화막, 질화막 또는 이들의 조합 중 어느 하나로 형성될 수 있다. 본 실시예에서, 하드마스크층(206)은 폴리실리콘으로 형성될 수 있다. 하드마스크층(206)은 도펀트(Dopant)로 도핑(Dopping)될 수 있다. 하드마스크층(206)의 몰드층(205)에 대한 식각선택비는 도펀트의 농도가 증가할수록 커질 수 있다. 하드마스크층(206)은 보론(Boron)을 도핑한 보론-도프드층(Boron-Dopped Layer)일 수 있다. 본 실시예에서, 하드마스크층(206)은 폴리실리콘층에 보론(Boron)을 도핑한 보론-도프드실리콘층(Boron-Dopped Si Layer)일 수 있다. 하드마스크층(206)은 B2H6 가스 및 SiH4 가스를 이용하여 형성될 수 있다. 하드마스크층(206)은 추가 도펀트를 더 포함할 수 있다. 추가 도펀트는 텅스텐(W), 카본(C), 질소(N) 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 하드마스크층(206)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(206)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(206)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다.
제1보론-도프드실리콘층(206G’)은 저농도 보론-도프드실리콘층을 포함하고, 제2보론-도프드실리콘층(206S’)은 고농도 보론-도프드 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(206G’)은 제2보론-도프드실리콘층(206S’)보다 스트립(Strip)이 더 빠르게 진행되는 제1보론농도를 갖고, 제2보론-도프드실리콘층(206S’)은 제1보론-도프드실리콘층(206G’)보다 몰드층(205)에 대한 식각선택비를 더 크게 하는 제2보론농도를 가질 수 있다. 제1보론-도프드실리콘층(206G’) 및 제2보론-도프드실리콘층(206S’) 중 어느 하나는 추가 도펀트를 더 포함할 수도 있다. 추가 도펀트는 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 제1보론-도프드실리콘층(206G’) 또는 제2보론-도프드실리콘층(206S’) 중 어느 하나는 텅스텐 및 보론이 도핑된 실리콘층을 포함할 수 있다. 다른 실시예에서, 제1보론-도프드실리콘층(206G’) 또는 제2보론-도프드실리콘층(206S’) 중 어느 하나는 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(206G’) 또는 제2보론-도프드실리콘층(206S’) 중 어느 하나는 텅스텐, 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다.
하드마스크층(206)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 하드마스크층(206)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 하드마스크층(206)은 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서, 하드마스크층(206)은 SiH4 가스와 B2H6 가스를 이용하여 PECVD 방식으로 형성될 수 있다.
몰드층(205)상에 제1보론-도프드실리콘층(206G’)이 형성될 수 있다. 제1보론-도프드실리콘층(206G')은 바닥표면(206GB) 및 상부표면(206SB)을 포함할 수 있고, 제1보론-도프드실리콘층(206G')의 바닥표면(206GB) 및 상부표면(206SB)에 도핑된 보론의 농도는 다를 수 있다.
제1보론-도프드실리콘층(206G’)에 도핑된 보론의 농도는 도 2a와 같을 수 있다. 제1보론-도프드실리콘층(206G’)은 보론의 그레이디드 농도(Graded concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(206G’)은 보론의 그레이디드 수직형 농도(graded vertical concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(206G’)의 보론 농도는 제1보론-도프드실리콘층(206G’)의 바닥 표면(206GB)에서 가장 낮고, 제1보론-도프드실리콘층(206G’)의 바닥 표면(206GB)으로부터 거리가 증가함에 따라 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 도 2a는 개략적인 도면이므로, 제1보론-도프드실리콘층(206G’)의 바닥표면(206GB)으로부터 수직거리에 따른 보론의 농도비(P1)는 본 실시예에 한정되지 않으며, 다양한 기울기 값을 포함할 수 있다.
제1보론-도프드실리콘층(206G’)에 도핑된 보론의 농도는 도 2b와 같을 수 있다. 제1보론-도프드실리콘층(206G’)은 보론-도프드실리콘층의 다층스택을 포함할 수 있다. 제1보론-도프드실리콘층(206G’)의 보론농도는 최하위레벨 보론-도프드실리콘층으로부터 최상위레벨 보론-도프드실리콘층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 본 실시예에서, 제1보론-도프드실리콘층(206G’)은 최하위레벨의 바텀층, 바텀층보다 높은 레벨인 중간레벨의 중간층 및 중간층보다 높은 레벨인 최상위레벨의 탑층을 포함하는 다층스택일 수 있다. 제1보론-도프드실리콘층(206G’)의 보론농도는 바텀층으로부터 탑층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)에 따른 보론의 농도비(PB)는 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 클 수 있다. 중간층의 높이(HC)에 따른 보론의 농도비(PM)는 바텀층의 높이(HB)에 따른 보론의 농도비(PB) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 작을 수 있다. 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)는 중간층의 높이(HC) 및 탑층의 높이(HT) 보다 작을 수 있다. 중간층의 높이(HC)는 바텀층의 높이(HB) 및 탑층의 높이(HT) 보다 클 수 있다. 도 2b는 개략적인 도면이므로, 제1보론-도프드실리콘층(206G’)의 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다. 제1보론-도프드실리콘층(206G’)의 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다.
제1보론-도프드실리콘층(206G’)은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제1보론-도프드실리콘층(206G’)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(206G’)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(206G’)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다
제1보론-도프드실리콘층(206G’) 상에 제2보론-도프드실리콘층(206S’)이 형성될 수 있다. 제2보론-도프드실리콘층(206S’)의 두께(206SH)는 제1보론-도프드실리콘층(103G)의 두께(206GH)보다 더 클 수 있다. 제2보론-도프드실리콘층(206S’)은 보론-도프드실리콘층의 싱글층을 포함할 수 있다. 제2보론-도프드실리콘층(206S’)의 싱글 보론-도프드실리콘층의 두께(206SH)는 제1보론-도프드실리콘층(206G’)의 다층스택 보론-도프드실리콘층의 두께(206GH)보다 더 클 수 있다. 제2보론-도프드실리콘층(206S')은 바닥표면(206SB) 및 상부표면(206ST)을 포함할 수 있고, 제2보론-도프드실리콘층(206S')은 바닥표면(206SB)은 제1보론-도프드실리콘층(206G')의 상부표면(206SB)과 같은 표면을 지칭할 수 있다. 제2보론-도프드실리콘층(206S')의 바닥표면(206SB) 및 상부표면(206ST)에 도핑된 보론의 농도는 같을 수 있다
제2보론-도프드실리콘층(206S’)의 보론농도는 제1보론-도프드실리콘층(206G’)의 보론농도보다 더 클 수 있다. 제2보론-도프드실리콘층(206S’)은 보론의 비-그레이디드 농도(non-graded concentration of boron)를 가질 수 있다. 제2보론-도프드실리콘층(206S’)은 보론의 비그레이디드 수직형 농도(non-graded vertical concentration of boron)를 포함할 수 있다. 제2보론-도프드실리콘층(206S’)의 보론 농도는 제2보론-도프드실리콘층(206S’)의 바닥표면(206SB)으로부터 상부 표면(206ST)까지 균일한 프로파일을 포함할 수 있다. 도 2a를 참조하면, 제2보론-도프드실리콘층(206S’)의 바닥표면(206SB)으로부터 수직거리(206SH)에 따른 보론의 농도비(P2)는 일정할 수 있다. 제2보론-도프드실리콘층(206S’)의 보론 농도는 제1보론-도프드실리콘층(206G’)의 보론 농도와 연속될 수 있다. 따라서, 제2보론-도프드실리콘층(206S’)의 바닥표면(206SB)에서의 보론농도는 제1보론-도프드실리콘층(206G’)의 최상위레벨에서의 보론농도와 같을 수 있다.
제2보론-도프드실리콘층(206S’)은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제2보론-도프드실리콘층(206S’)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(206S’)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(206S’)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다.
제2보론-도프드실리콘층(206S') 상에 오프닝마스크(207)가 형성될 수 있다. 오프닝마스크(207)는 감광막패턴(photoresist pattern)을 포함할 수 있다.
도 4b에 도시된 바와 같이, 오프닝마스크(207)를 식각마스크로 이용하여 제2보론-도프드실리콘층(206S') 및 제1보론-도프드실리콘층(206G')을 선택적으로 제거할 수 있다. 따라서, 제2보론-도프드실리콘층(206S')은 제2보론-도프드실리콘패턴(206S)이 될 수있다. 제1보론-도프드실리콘층(206G')은 제1보론-도프드실리콘패턴(206G)이 될 수있다. 식각공정에 따라, 몰드층(205)의 일부가 노출될 수 있다.
도 4c에 도시된 바와 같이, 오프닝마스크(207)가 제거될 수 있다. 오프닝마스크(207)를 제거하는 과정에서 제2보론-도프드실리콘패턴(206S)의 두께가 얇아질 수 있다. 즉, 오프닝마스크(207) 제거 후 제2보론-도프드실리콘패턴(206S)의 두께가 오프닝마스크(207) 제거 전 제2보론-도프드실리콘패턴(206S)의 두께보다 작을 수 있다.
도 4d에 도시된 바와 같이, 몰드층(205) 내에 오프닝(208)이 형성될 수 있다. 오프닝(208)은 제2보론-도프드실리콘패턴(206S) 및 제1보론-도프드실리콘패턴(206G)을 식각마스크로 이용하여 몰드층(205)을 식각함으로써 형성될 수 있다. 오프닝(208)을 형성하는 동안, 제2보론-도프드실리콘패턴(206S)이 제거될 수 있다. 오프닝(208) 형성 후 제1보론-도프드실리콘패턴(206G)의 두께가 오프닝(208) 형성 전 제1보론-도프드실리콘패턴(206G)의 두께보다 얇을 수 있다. 오프닝(208)은 콘택플러그(203) 상에 형성될 수 있다. 오프닝(208)은 하부전극(또는 스토리지노드)이 형성될 홀이라고 지칭될 수 있다. 오프닝(208)을 형성하기 위한 식각 공정은 식각정지층(204)에서 정지할 수 있다. 후속하여, 식각정지층(204)을 식각하여 오프닝(208) 아래의 콘택플러그(203)의 상부 표면을 노출시킬 수 있다.
위와 같은 일련의 식각 공정에 의해, 복수의 오프닝(208)을 포함할 수 있다. 식각 공정의 난이도에 따라 오프닝(208)이 다양하게 형성될 수 있다. 예컨대, 제1보론-도프드실리콘층(206G')의 보론농도가 감소할수록 제1보론-도프드실리콘층(206G')의 스트립이 용이해진다. 따라서, 제1보론-도프드실리콘패턴(206G)의 측벽(206W)을 수직하게 형성할 수 있다. 제1보론-도프드실리콘패턴(206G)의 측벽(206W)을 수직하게 형성할 수록 오프닝(208)의 측벽을 수직하게 형성할 수 있다. 오프닝(208)의 측벽이 수직하게 형성될수록 콘택플러그(203)와의 접촉불량을 개선할 수 있고, 캐패시터의 캐패시턴스가 증가될 수 있다. 오프닝(208)을 형성하기 위해, 건식식각, 습식식각 또는 이들의 조합을 이용할 수 있다. 오프닝(208)은 고종횡비를 가질 수 있다. 오프닝(208)은 적어도 1:1 이상의 종횡비를 가질 수 있다. 예를 들어, 오프닝(208)은 1:10 이상의 고종횡비를 가질 수 있다.
도 4e에 도시된 바와 같이, 제1보론-도프드실리콘패턴(206G)을 제거할 수 있다. 후속하여, 오프닝(208) 및 몰드층(205)을 커버링하는 하부전극층(도시 생략)을 형성할 수 있다. 하부전극층(도시 생략)은 콘택플러그(203) 상에 형성될 수 있다. 따라서, 하부전극층(도시 생략)은 콘택플러그(203)와 전기적으로 연결될 수 있다. 하부전극층(도시 생략)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 하부전극층(도시 생략)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 플래티늄(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 하부전극층(도시 생략)은 티타늄질화물(TiN)을 포함할 수 있다. 하부전극층(도시 생략)은 원자층증착(ALD)에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
후속하여, 하부전극 분리 공정이 수행될 수 있다. 예를 들어, 오프닝(208) 내에 하부전극(209)을 형성하기 위해, 하부전극층(도시 생략)의 일부가 선택적으로 제거될 수 있다. 하부전극 분리 공정은 연마공정에 의해 수행될 수 있다. 예를 들어, 하부전극(209)은 하부전극층(도시 생략)의 CMP(Chemical Mechanical Polishing) 또는 에치백에 의해 형성될 수 있다. 하부전극(209) 형성 이후에, 몰드층(205)의 상부면이 노출될 수 있다. 따라서, 하부전극(209)이 오프닝(208)의 내부에 형성될 수 있다. 하부전극(209)은 필라(pillar), 실린더(Cylinder) 또는 필린더(Pylinder) 중 어느 한 형상을 포함할 수 있다. 본 실시예에서, 하부전극(209)은 필라형상일 수 있다. 하부전극(209)은 고종횡비를 가질 수 있다. 하부전극(209)은 1:1 보다 큰 종횡비를 지칭할 수 있다. 하부전극(209)은 1:10 이상의 종횡비를 가질 수 있다.
도 4f에 도시된 바와 같이, 몰드층(205)이 제거될 수 있다. 예를 들어, 몰드층(205)은 습식딥아웃 공정에 의해 제거될 수 있다. 몰드층(205)을 제거하기 위하여 HF, NH4F/NH4OH, H2O2, HCl, HNO3, H2SO4 등의 케미컬을 하나 또는 그 이상 사용할 수 있다. 몰드층(205)을 제거할 때, 몰드층(205)에 대해 식각 선택성을 갖는 식각정지층(204)은 제거되지 않을 수 있다. 몰드층(205)이 제거됨에 따라, 하부전극(209)은 외벽이 노출될 수 있다.
도 4g에 도시된 바와 같이, 하부전극(209) 및 식각정지층(204) 상에 유전층(210)이 형성될 수 있다. 유전층(210)은 실리콘산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질(High-k material)은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(210)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 본 실시예에서 유전층(210)은 등가산화막두께(EOT)를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 지르코늄산화물-베이스 물질로 형성될 수 있다. 예를 들어, 유전층(210)은 ZAZ(ZrO2/Al2O3/ZrO2), TZAZ(TiO2/ZrO2/Al2O3/ZrO2), TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2), ZAZT(ZrO2/Al2O3/ZrO2/TiO2), TZ(TiO2/ZrO2) 또는 ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2) 중 어느하나를 포함할 수 있다. TZAZ, TZAZT, ZAZT, TZ, ZAZAT와 같은 유전층 스택에서, TiO2는 Ta2O5로 대체될 수도 있다. 유전층(210)은 단차피복성이 우수한 화학기상증착(CVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다.
유전층(210) 상에 상부전극(211)이 형성될 수 있다. 상부전극(211)은 금속-베이스 물질을 포함할 수 있다. 예를 들어, 상부전극(211)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 상부전극(211)은 저압화학기상증착(LPCVD), 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다. 본 실시예에서는 상부전극(211)은 원자층증착에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
다른 실시예에서, 상부전극(211)은 다층 구조일 수 있다. 상부전극(211)은 하부금속함유층, 실리콘저마늄층 및 상부 금속함유층을 차례로 적층하여 형성할 수도 있다. 하부금속함유층과 상부 금속함유층은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부금속함유층은, 티타늄질화물일 수 있고, 상부 금속함유층은 텅스텐질화물과 텅스텐이 적층된 WN/W일 수 있다. 실리콘저마늄층은 보론이 도핑될 수 있다. 상부전극(211)을 형성하기 위해, 상부전극층(도시 생략) 증착 및 상부전극 패터닝 공정을 실시할 수 있다.
본 실시예는, 제2보론-도프드실리콘층(206S')에 고농도의 보론을 일정하게 도핑하여 몰드층(205)에 대한 식각선택비가 높을 수 있다. 동시에, 제1보론-도프드실리콘층(206G')의 바닥표면(206GB)으로부터 거리가 증가함에 따라 보론농도가 점진적으로 증가하므로 하드마스크의 스트립이 용이할 수 있다. 즉, 제2보론-도프드실리콘층(206S') 및 제1보론-도프드실리콘층(206G')을 형성함으로써 높은 식각선택비를 가지면서도 스트립이 용이한 하드마스크층을 형성할 수 있다. 따라서, 몰드층(205)의 식각 프로파일을 수직으로 형성할 수 있다. 식각 프로파일을 수직으로 형성함에 따라, 반도체 장치의 공정 안정성 및 신뢰성이 확보될 수 있다.
도 5a 내지 5i는 일 실시예에 따른 반도체장치를 제조하는 방법을 도시한 단면도이다. 본 실시 예에서, 반도체장치는 캐패시터 및 서포터를 갖는 반도체 소자를 포함할 수 있다.
도 5a에 도시된 바와 같이, 기판(201) 상에 층간절연층(202)이 형성될 수 있다. 층간절연층(202)을 관통하는 콘택플러그(203)가 형성될 수 있다. 콘택플러그(203)는 층간절연층(202)을 관통하여 기판(201)과 접속될 수 있다.
콘택플러그(203) 및 층간절연층(202) 상에 식각정지층(204)이 형성될 수 있다. 식각정지층(204)은 실리콘 질화물을 포함할 수 있다. 식각정지층(204)은 식각 종료점으로 사용될 수 있다. 식각정지층(204)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 식각정지층(204)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 식각정지층(204)은 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다.
콘택플러그(203) 및 층간절연층(202) 상에 몰드스택층(ML)이 형성될 수 있다. 몰드스택층(ML)은 하나 이상의 서포터층을 포함할 수 있다. 본 실시예에서, 몰드스택층(ML)은 두개의 서포터층을 포함할 수 있다. 그러나 본 실시예에 한정되는 것은 아니며, 서포터층은 하나일 수도 있고, 세개 이상을 포함할 수도 있다. 본 실시예에서, 몰드스택층(ML)은 식각정지층(204), 하위레벨몰드층(221), 하위레벨서포터층(222'), 상위레벨몰드층(223) 및 상위레벨서포터층(224')을 포함할 수 있다. 몰드스택층(ML)의 두께에 따라 하부전극의 높이가 달라질 수 있다. 하부전극의 높이에 따라 캐패시터의 캐패시턴스(Capacitance)가 달라질 수 있다. 예컨대, 몰드스택층(ML)의 높이가 증가될수록 캐패시터의 캐패시턴스가 증가될 수 있다.
식각정지층(204) 상에 하위레벨몰드층(221)이 형성될 수 있다. 하위레벨몰드층(221)은 절연물질을 포함할 수 있다. 하위레벨몰드층(221)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass) 또는 TEOS(Tetra ethly ortho silicate)을 포함할 수 있다. 하위레벨몰드층(221)은 단일층(Single layer)일 수 있다. 다른 실시예에서, 하위레벨몰드층(221)은 적어도 2층 이상의 다층 구조일 수 있다. 예컨대, BPSG과 TEOS을 적층할 수 있다.
하위레벨몰드층(221) 상에 하위레벨서포터층(222')이 형성될 수 있다. 하위레벨서포터층(222')의 두께는 하위레벨몰드층(221) 보다 작을 수 있다. 하위레벨서포터층(222')의 두께에 따라 식각 공정의 난이도가 감소될 수 있다. 예를 들어, 하위레벨서포터층(222')의 두께가 얇을수록 식각 공정의 난이도가 감소될 수 있다. 식각 공정의 난이도가 감소할수록 캐패시터의 캐패시턴스가 증가될 수 있다. 하위레벨서포터층(222')은 하위레벨몰드층(221)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 하위레벨서포터층(222')은 질소함유물질을 포함할 수 있다. 하위레벨서포터층(222')은 실리콘 질화물, 실리콘탄소질화물(SiCN) 또는 이들의 조합을 포함할 수 있다.
하위레벨서포터층(222') 상에 상위레벨몰드층(223)이 형성될 수 있다. 상위레벨몰드층(223)은 절연물질을 포함할 수 있다. 상위레벨몰드층(223)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass) 또는 TEOS(Tetra ethly ortho silicate)을 포함할 수 있다. 상위레벨몰드층(223)은 하위레벨몰드층(221)과 같거나 다른 물질을 포함할 수 있다. 상위레벨몰드층(223)은 단일층(Single layer)일 수 있다. 다른 실시예에서, 상위레벨몰드층(223)은 적어도 2층 이상의 다층 구조일 수 있다. 예컨대, BPSG과 TEOS을 적층할 수 있다. 상위레벨몰드층(223)의 두께는 하위레벨몰드층(221)과 같거나 다를 수 있다. 예를 들어, 상위레벨몰드층(223)의 두께는 하위레벨몰드층(221)과 같거나 작을 수 있다.
상위레벨몰드층(223) 상에 상위레벨서포터층(224')이 형성될 수 있다. 상위레벨서포터층(224')의 두께는 상위레벨몰드층(223) 보다 작을 수 있다. 상위레벨서포터층(224')의 두께는 하위레벨서포터층(222')와 같거나 다를 수 있다. 예를 들어, 상위레벨서포터층(224')의 두께는 하위레벨서포터층(222')보다 클 수 있다. 상위레벨서포터층(224')은 상위레벨몰드층(223)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 상위레벨서포터층(224')은 질소함유물질을 포함할 수 있다. 상위레벨서포터층(224')은 실리콘 질화물, 실리콘탄소질화물(SiCN), 실리콘붕소질화물(SiBN) 또는 이들의 조합을 포함할 수 있다. 상위레벨서포터층(224')은 하위레벨서포터층(222')과 같거나 다른 물질을 포함할 수 있다.
상위레벨서포터층(224') 상에 하드마스크층(225)이 형성될 수 있다. 하드마스크층(225)은 몰드스택층(ML)에 적어도 하나 이상의 오프닝을 정의하기 위해 형성될 수 있다. 하드마스크층(225)은 다층구조일 수 있다. 본 실시예에서, 하드마스크층(225)은 2층 구조일 수 있다. 하드마스크층(225)은 제1보론-도프드실리콘층(225G') 및 제2보론-도프드실리콘층(225S')을 포함할 수 있다. 본 실시예에서, 하드마스크층(225)은 제1보론-도프드실리콘층(225G') 및 제2보론-도프드실리콘층(225S')으로 구분하여 설명하였으나, 하나의 하드마스크층(225)을 보론의 농도구배에 따라 구분한 것일 수 있다. 다른 실시예에서, 제1보론-도프드실리콘층(225G') 및 제2보론-도프드실리콘층(225S')은 독립적인 두 개의 하드마스크층을 포함할 수 있다.
하드마스크층(225)은 폴리실리콘, 산화막, 질화막 또는 이들의 조합 중 어느 하나로 형성될 수 있다. 본 실시예에서, 하드마스크층(225)은 폴리실리콘으로 형성될 수 있다. 하드마스크층(225)은 도펀트(Dopant)로 도핑(Dopping)될 수 있다. 하드마스크층(225)의 몰드스택층(ML)에 대한 식각선택비는 도펀트의 농도가 증가할수록 커질 수 있다. 하드마스크층(225)은 보론(Boron)을 도핑한 보론-도프드층(Boron-Dopped Layer)일 수 있다. 본 실시예에서, 하드마스크층(225)은 폴리실리콘층에 보론(Boron)을 도핑한 보론-도프드실리콘층(Boron-Dopped Si Layer)일 수 있다. 하드마스크층(225)은 B2H6 가스 및 SiH4 가스를 이용하여 형성될 수 있다. 하드마스크층(225)은 추가 도펀트를 더 포함할 수 있다. 추가 도펀트는 텅스텐(W), 카본(C), 질소(N) 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 하드마스크층(225)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(225)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(225)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다.
제1보론-도프드실리콘층(225G’)은 저농도 보론-도프드실리콘층을 포함하고, 제2보론-도프드실리콘층(225S’)은 고농도 보론-도프드 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(225G’)은 제2보론-도프드실리콘층(225S’)보다 스트립(Strip)이 더 빠르게 진행되는 제1보론농도를 갖고, 제2보론-도프드실리콘층(225S’)은 제1보론-도프드실리콘층(225G’)보다 몰드스택층(ML)에 대한 식각선택비를 더 크게 하는 제2보론농도를 가질 수 있다. 제1보론-도프드실리콘층(225G’) 및 제2보론-도프드실리콘층(225S’) 중 어느 하나는 추가 도펀트를 더 포함할 수도 있다. 추가 도펀트는 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 제1보론-도프드실리콘층(225G’) 또는 제2보론-도프드실리콘층(225S’) 중 어느 하나는 텅스텐 및 보론이 도핑된 실리콘층을 포함할 수 있다. 다른 실시예에서, 제1보론-도프드실리콘층(225G’) 또는 제2보론-도프드실리콘층(225S’) 중 어느 하나는 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(225G’) 또는 제2보론-도프드실리콘층(225S’) 중 어느 하나는 텅스텐, 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다.
하드마스크층(225)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 하드마스크층(225)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 하드마스크층(225)은 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서, 하드마스크층(225)은 SiH4 가스와 B2H6 가스를 이용하여 PECVD 방식으로 형성될 수 있다.
상위레벨서포터층(224')상에 제1보론-도프드실리콘층(225G’)이 형성될 수 있다. 제1보론-도프드실리콘층(225G')은 바닥표면(225GB) 및 상부표면(225SB)을 포함할 수 있고, 제1보론-도프드실리콘층(225G')의 바닥표면(225GB) 및 상부표면(225SB)에 도핑된 보론의 농도는 다를 수 있다.
제1보론-도프드실리콘층(225G’)에 도핑된 보론의 농도는 도 2a와 같을 수 있다. 제1보론-도프드실리콘층(225G’)은 보론의 그레이디드 농도(Graded concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(225G’)은 보론의 그레이디드 수직형 농도(graded vertical concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(225G’)의 보론 농도는 제1보론-도프드실리콘층(225G’)의 바닥 표면(225GB)에서 가장 낮고, 제1보론-도프드실리콘층(225G’)의 바닥 표면(225GB)으로부터 거리가 증가함에 따라 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 도 2a는 개략적인 도면이므로, 제1보론-도프드실리콘층(225G’)의 바닥표면(225GB)으로부터 수직거리에 따른 보론의 농도비(P1)는 본 실시예에 한정되지 않으며, 다양한 기울기 값을 포함할 수 있다.
제1보론-도프드실리콘층(225G’)에 도핑된 보론의 농도는 도 2b와 같을 수 있다. 제1보론-도프드실리콘층(225G’)은 보론-도프드실리콘층의 다층스택을 포함할 수 있다. 제1보론-도프드실리콘층(225G’)의 보론농도는 최하위레벨 보론-도프드실리콘층으로부터 최상위레벨 보론-도프드실리콘층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 본 실시예에서, 제1보론-도프드실리콘층(225G’)은 최하위레벨의 바텀층, 바텀층보다 높은 레벨인 중간레벨의 중간층 및 중간층보다 높은 레벨인 최상위레벨의 탑층을 포함하는 다층스택일 수 있다. 제1보론-도프드실리콘층(225G’)의 보론농도는 바텀층으로부터 탑층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)에 따른 보론의 농도비(PB)는 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 클 수 있다. 중간층의 높이(HC)에 따른 보론의 농도비(PM)는 바텀층의 높이(HB)에 따른 보론의 농도비(PB) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 작을 수 있다. 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)는 중간층의 높이(HC) 및 탑층의 높이(HT) 보다 작을 수 있다. 중간층의 높이(HC)는 바텀층의 높이(HB) 및 탑층의 높이(HT) 보다 클 수 있다. 도 2b는 개략적인 도면이므로, 제1보론-도프드실리콘층(225G’)의 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다. 제1보론-도프드실리콘층(225G’)의 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다.
제1보론-도프드실리콘층(225G’)은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제1보론-도프드실리콘층(225G’)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(225G’)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(225G’)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다
제1보론-도프드실리콘층(225G’) 상에 제2보론-도프드실리콘층(225S’)이 형성될 수 있다. 제2보론-도프드실리콘층(225S’)의 두께(225SH)는 제1보론-도프드실리콘층(103G)의 두께(225GH)보다 더 클 수 있다. 제2보론-도프드실리콘층(225S’)은 보론-도프드실리콘층의 싱글층을 포함할 수 있다. 제2보론-도프드실리콘층(225S’)의 싱글 보론-도프드실리콘층의 두께(225SH)는 제1보론-도프드실리콘층(225G’)의 다층스택 보론-도프드실리콘층의 두께(225GH)보다 더 클 수 있다. 제2보론-도프드실리콘층(225S’)은 바닥표면(225SB) 및 상부표면(225ST)을 포함할 수 있고, 제2보론-도프드실리콘층(225S')은 바닥표면(225SB)은 제1보론-도프드실리콘층(225G')의 상부표면(225SB)과 같은 표면을 지칭할 수 있다. 제2보론-도프드실리콘층(225S')의 바닥표면(225SB) 및 상부표면(225ST)에 도핑된 보론의 농도는 같을 수 있다
제2보론-도프드실리콘층(225S’)의 보론농도는 제1보론-도프드실리콘층(225G’)의 보론농도보다 더 클 수 있다. 제2보론-도프드실리콘층(225S’)은 보론의 비-그레이디드 농도(non-graded concentration of boron)를 가질 수 있다. 제2보론-도프드실리콘층(225S’)은 보론의 비그레이디드 수직형 농도(non-graded vertical concentration of boron)를 포함할 수 있다. 제2보론-도프드실리콘층(225S’)의 보론 농도는 제2보론-도프드실리콘층(225S’)의 바닥표면(225SB)으로부터 상부 표면(225ST)까지 균일한 프로파일을 포함할 수 있다. 도 2a를 참조하면, 제2보론-도프드실리콘층(225S’)의 바닥표면(225SB)으로부터 수직거리(225SH)에 따른 보론의 농도비(P2)는 일정할 수 있다. 제2보론-도프드실리콘층(225S’)의 보론 농도는 제1보론-도프드실리콘층(225G’)의 보론 농도와 연속될 수 있다. 따라서, 제2보론-도프드실리콘층(225S’)의 바닥표면(225SB)에서의 보론농도는 제1보론-도프드실리콘층(225G’)의 최상위레벨에서의 보론농도와 같을 수 있다.
제2보론-도프드실리콘층(225S’)은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제2보론-도프드실리콘층(225S’)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(225S’)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(225S’)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다
제2보론-도프드실리콘층(225S') 상에 오프닝마스크(226)가 형성될 수 있다. 오프닝마스크(226)는 감광막패턴(photoresist pattern)을 포함할 수 있다.
도 5b에 도시된 바와 같이, 오프닝마스크(226)를 식각마스크로 이용하여 제2보론-도프드실리콘층(225S') 및 제1보론-도프드실리콘층(225G')을 선택적으로 제거할 수 있다. 따라서, 제2보론-도프드실리콘층(225S')은 제2보론-도프드실리콘패턴(225S)이 될 수 있다. 제1보론-도프드실리콘층(225G')은 제1보론-도프드실리콘패턴(225G)이 될 수있다. 식각공정에 따라, 상위레벨서포터층(224')의 일부가 노출될 수 있다.
도 5c에 도시된 바와 같이, 오프닝마스크(226)가 제거될 수 있다. 오프닝마스크(226)를 제거하는 과정에서 제2보론-도프드실리콘패턴(225S)의 두께가 얇아질 수 있다. 즉, 오프닝마스크(226) 제거 후 제2보론-도프드실리콘패턴(225S)의 두께가 오프닝마스크(226) 제거 전 제2보론-도프드실리콘패턴(225S)의 두께보다 작을 수 있다.
도 5d에 도시된 바와 같이, 몰드스택층(ML) 내에 오프닝(227)이 형성될 수 있다. 오프닝(227)은 제2보론-도프드실리콘패턴(225S) 및 제1보론-도프드실리콘패턴(225G)을 식각마스크로 이용하여 몰드스택층(ML)을 식각함으로써 형성될 수 있다. 오프닝(227)을 형성하기 위해, 제2보론-도프드실리콘패턴(225S) 및 제1보론-도프드실리콘패턴(225G)을 식각마스크로 이용하여 상위레벨서포터층(224'), 상위레벨몰드층(223), 하위레벨서포터층(222') 및 하위레벨몰드층(221)을 순차적으로 식각할 수 있다. 오프닝(227)을 형성하기 위한 식각 공정은 식각정지층(204)에서 정지할 수 있다. 후속하여, 식각정지층(204)을 식각하여 오프닝(227) 아래의 콘택플러그(203)의 상부 표면을 노출시킬 수 있다. 오프닝(227)을 형성하는 동안, 제2보론-도프드실리콘패턴(225S)이 제거될 수 있다. 오프닝(227) 형성 후 제1보론-도프드실리콘패턴(225G)의 두께가 오프닝(227) 형성 전 제1보론-도프드실리콘패턴(225G)의 두께보다 얇을 수 있다. 오프닝(227)은 콘택플러그(203) 상에 형성될 수 있다. 오프닝(227)은 하부전극(또는 스토리지노드)이 형성될 홀이라고 지칭될 수 있다.
위와 같은 일련의 식각 공정에 의해, 복수의 오프닝(227)을 포함하는 몰드스택패턴(MP)이 형성될 수 있다. 이 때, 식각 공정의 난이도에 따라 오프닝(227)이 다양하게 형성될 수 있다. 예컨대, 제1보론-도프드실리콘층(225G')의 보론농도가 감소할수록 제1보론-도프드실리콘층(225G')의 스트립이 용이해진다. 따라서, 제1보론-도프드실리콘패턴(225G)의 측벽(225W)을 수직하게 형성할 수 있다. 제1보론-도프드실리콘패턴(225G)의 측벽(225W)을 수직하게 형성할 수록 오프닝(227)의 측벽을 수직하게 형성할 수 있다. 오프닝(227)의 측벽이 수직하게 형성될수록 콘택플러그(203)와의 접촉불량을 개선할 수 있고, 캐패시터의 캐패시턴스가 증가될 수 있다. 오프닝(227)을 형성하기 위해, 건식식각, 습식식각 또는 이들의 조합을 이용할 수 있다. 오프닝(227)은 고종횡비를 가질 수 있다. 오프닝(227)은 적어도 1:1 이상의 종횡비를 가질 수 있다. 예를 들어, 오프닝(227)은 1:10 이상의 고종횡비를 가질 수 있다.
도 5e에 도시된 바와 같이, 제1보론-도프드실리콘패턴(225G)을 제거할 수 있다. 후속하여, 오프닝(227) 및 몰드스택패턴(MP)을 커버링하는 하부전극층(도시 생략)을 형성할 수 있다. 하부전극층(도시 생략)은 콘택플러그(203) 상에 형성될 수 있다. 따라서, 하부전극층(도시 생략)은 콘택플러그(203)와 전기적으로 연결될 수 있다. 하부전극층(도시 생략)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 하부전극층(도시 생략)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 플래티늄(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 하부전극층(도시 생략)은 티타늄질화물(TiN)을 포함할 수 있다. 하부전극층(도시 생략)은 원자층증착(ALD)에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
후속하여, 하부전극 분리 공정이 수행될 수 있다. 예를 들어, 오프닝(227) 내에 하부전극(228)을 형성하기 위해, 하부전극층(도시 생략)의 일부가 선택적으로 제거될 수 있다. 하부전극 분리 공정은 연마공정에 의해 수행될 수 있다. 예를 들어, 하부전극(228)은 하부전극층(도시 생략)의 CMP(Chemical Mechanical Polishing) 또는 에치백에 의해 형성될 수 있다. 따라서, 하부전극(228)이 오프닝(227)의 내부에 형성될 수 있다. 하부전극(228) 형성 이후에, 상위레벨서포터층(224')의 상부면이 노출될 수 있다. 따라서, 하부전극(228)이 오프닝(227)의 내부에 형성될 수 있다. 하부전극(228)은 필라(pillar), 실린더(Cylinder) 또는 필린더(Pylinder) 중 어느 한 형상을 포함할 수 있다. 본 실시예에서, 하부전극(228)은 필라형상일 수 있다. 하부전극(228)은 고종횡비를 가질 수 있다. 하부전극(228)은 1:1 보다 큰 종횡비를 지칭할 수 있다. 하부전극(228)은 1:10 이상의 종횡비를 가질 수 있다.
도 5f에 도시된 바와 같이, 하부전극(228)의 상부 외벽을 지지하는 상위레벨서포터(224)가 형성될 수 있다. 상위레벨서포터(224)를 형성하기 위해, 오프닝마스크(229)을 이용하여 상위레벨서포터층(224')을 식각할 수 있다. 오프닝마스크(229)은 포토레지스트패턴 또는 하드마스크패턴을 포함할 수 있다. 오프닝마스크(229)에 의해 노출된 상위레벨서포터층(224')을 선택적으로 식각할 수 있다. 상위레벨서포터층(224')의 식각에 의해 상위레벨오프닝(230)이 형성될 수 있다. 상위레벨서포터(224)는 복수의 상위레벨오프닝(230)을 포함할 수 있다. 상위레벨오프닝(230)에 의해 상위레벨몰드층(223)의 일부 표면들이 노출될 수 있다.
도 5g에 도시된 바와 같이, 상위레벨몰드층(223)이 제거될 수 있다. 예를 들어, 상위레벨몰드층(223)은 습식딥아웃 공정에 의해 제거될 수 있다. 상위레벨몰드층(223)을 제거하기 위한 습식케미컬은 상위레벨오프닝(230)을 통해 공급될 수 있다. 습식케미컬은 HF, NH4F/NH4OH, H2O2, HCl, HNO3, H2SO4 등의 케미컬을 하나 또는 그 이상 사용할 수 있다. 상위레벨몰드층(223)을 제거할 때, 상위레벨몰드층(223)에 대해 식각 선택성을 갖는 상위레벨서포터(224) 및 하위레벨서포터층(222')은 제거되지 않을 수 있다. 상위레벨몰드층(223)이 제거됨에 따라, 하부전극(228)의 상부는 외벽이 노출될 수 있다. 이 때, 하부전극(228)의 상부 외벽은 상위레벨서포터(224)에 의해 지지될 수 있다. 이에 따라, 하부전극(228)의 쓰러짐이 방지될 수 있다.
후속하여, 하위레벨서포터(222)가 형성될 수 있다. 하위레벨서포터(222)를 형성하기 위해, 오프닝마스크(229)을 이용하여 하위레벨서포터층(222')을 선택적으로 식각할 수 있다. 상위레벨서포터(224)에 자기정렬되도록 하위레벨서포터층(222')을 선택적으로 식각할 수 있다. 하위레벨서포터층(222')의 식각에 의해 하위레벨오프닝(231)이 형성될 수 있다. 하위레벨서포터층(222')는 복수의 하위레벨오프닝(231)을 포함할 수 있다. 하위레벨오프닝(231)에 의해 하위레벨몰드층(221)의 일부 표면들이 노출될 수 있다.
도 5h에 도시된 바와 같이, 하위레벨몰드층(221)이 제거될 수 있다. 예를 들어, 하위레벨몰드층(221)은 습식딥아웃 공정에 의해 제거될 수 있다. 하위레벨몰드층(221)을 제거하기 위한 습식케미컬은 하위레벨오프닝(231)을 통해 공급될 수 있다. 습식케미컬은 HF, NH4F/NH4OH, H2O2, HCl, HNO3, H2SO4 등의 케미컬을 하나 또는 그 이상 사용할 수 있다. 하위레벨몰드층(221)을 제거할 때 하위레벨몰드층(221)에 대해 식각 선택성을 갖는 상위레벨서포터(224) 및 하위레벨서포터(222)는 제거되지 않을 수 있다. 하위레벨몰드층(221)을 제거할 때, 식각정지층(204)에 의해 층간절연층(202) 및 콘택플러그(203)의 손상이 방지될 수 있다. 하위레벨몰드층(221)이 제거됨에 따라, 하부전극(228)의 외벽이 노출될 수 있다. 이 때, 하부전극(228)의 중간부는 하위레벨서포터(222)에 의해 지지될 수 있다.
도 5i에 도시된 바와 같이, 유전층(232)이 형성될 수 있다. 유전층(232)은 하부전극(228)의 상부 및 측벽부, 하위레벨서포터(222)의 상부 및 하부, 상위레벨서포터(224)의 상부 및 하부 상에 형성될 수 있다. 유전층(232)의 일부는 식각정지층(40)을 커버링할 수 있다. 유전층(232)은 하위레벨서포터(222) 및 상위레벨서포터(224)를 커버링할 수 있다.
유전층(232) 상에 상부전극(233)이 형성될 수 있다. 하부전극(228) 및 식각정지층(204) 상에 유전층(232)이 형성될 수 있다. 유전층(232)은 실리콘산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질(High-k material)은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(232)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 본 실시예에서 유전층(232)은 등가산화막두께(EOT)를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 지르코늄산화물-베이스 물질로 형성될 수 있다. 예를 들어, 유전층(232)은 ZAZ(ZrO2/Al2O3/ZrO2), TZAZ(TiO2/ZrO2/Al2O3/ZrO2), TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2), ZAZT(ZrO2/Al2O3/ZrO2/TiO2), TZ(TiO2/ZrO2) 또는 ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2) 중 어느하나를 포함할 수 있다. TZAZ, TZAZT, ZAZT, TZ, ZAZAT와 같은 유전층 스택에서, TiO2는 Ta2O5로 대체될 수도 있다. 유전층(232)은 단차피복성이 우수한 화학기상증착(CVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다.
유전층(232) 상에 상부전극(233)이 형성될 수 있다. 상부전극(233)은 금속-베이스 물질을 포함할 수 있다. 예를 들어, 상부전극(233)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 상부전극(233)은 저압화학기상증착(LPCVD), 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다. 본 실시예에서는 상부전극(233)은 원자층증착에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
다른 실시예에서, 상부전극(233)은 다층 구조일 수 있다. 상부전극(233)은 하부금속함유층, 실리콘저마늄층 및 상부 금속함유층을 차례로 적층하여 형성할 수도 있다. 하부금속함유층과 상부 금속함유층은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부금속함유층은, 티타늄질화물일 수 있고, 상부 금속함유층은 텅스텐질화물과 텅스텐이 적층된 WN/W일 수 있다. 실리콘저마늄층은 보론이 도핑될 수 있다. 상부전극(233)을 형성하기 위해, 상부전극층(도시 생략) 증착 및 상부전극 패터닝 공정을 실시할 수 있다.
본 실시예는, 제2보론-도프드실리콘층(225S')에 고농도의 보론을 일정하게 도핑하여 몰드스택층(ML)에 대한 식각선택비가 높을 수 있다. 동시에, 제1보론-도프드실리콘층(225G')의 바닥표면(225GB)으로부터 거리가 증가함에 따라 보론농도가 점진적으로 증가하므로 하드마스크의 스트립이 용이할 수 있다. 즉, 제2보론-도프드실리콘층(225S') 및 제1보론-도프드실리콘층(225G')을 형성함으로써 높은 식각선택비를 가지면서도 스트립이 용이한 하드마스크층을 형성할 수 있다. 따라서, 몰드스택층(ML)의 식각 프로파일을 수직으로 형성할 수 있다. 식각 프로파일을 수직으로 형성함에 따라, 반도체 장치의 공정 안정성 및 신뢰성이 확보될 수 있다.
도 6a 내지 6g는 일 실시예에 따른 반도체장치를 제조하는 방법을 도시한 단면도이다. 본 실시 예에서, 반도체장치는 비휘발성 메모리장치를 포함할 수 있다. 본 실시예에서, 반도체장치는 수직형 채널을 갖는 반도체 소자를 포함할 수 있다.
도 6a에 도시된 바와 같이, 기판(301)이 준비될 수 있다. 기판(301)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(301)은 반도체기판을 포함할 수 있다. 기판(301)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(301)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(301)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(301)은 ⅢⅤ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(301)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(301) 상에 절연층(302)과 희생층(303)을 교대로 반복적으로 적층하여, 교번스택(ST)을 형성할 수 있다. 본 실시예에서, 절연층(302) 및 희생층(303)은 네개의 레이어를 포함할 수 있다. 그러나, 본 실시예에 한정되는 것은 아니며, 다양한 개수의 절연층(302) 및 희생층(303)을 갖는 교번스택을 포함할 수 있다. 희생층(303)들은 절연층(302)들에 대해서 식각 선택비를 가질 수 있다. 예를 들어, 절연층(302)들은 산화물이고, 희생층(303)들은 질화물일 수 있다. 절연층(302)들은 실리콘산화물층이고, 희생층(303)들은 실리콘질화물일 수 있다. 교번스택(ST)은 복수의 실리콘산화물과 복수의 실리콘질화물이 교번하여 적층될 수 있다.
교번스택(ST) 상에 캡핑층(304)이 형성될 수 있다. 캡핑층(304)은 절연물질을 포함할 수 있다. 예를 들어, 캡핑층(304)은 실리콘산화물(SiO2)을 포함할 수 있다.
캡핑층(304) 상에 하드마스크층(305)이 형성될 수 있다. 하드마스크층(305)은 교번스택(ST)에 적어도 하나 이상의 오프닝을 정의하기 위해 형성될 수 있다. 하드마스크층(305)은 다층구조일 수 있다. 본 실시예에서, 하드마스크층(305)은 2층 구조일 수 있다. 하드마스크층(305)은 제1보론-도프드실리콘층(305G') 및 제2보론-도프드실리콘층(305S')을 포함할 수 있다. 본 실시예에서, 하드마스크층(305)은 제1보론-도프드실리콘층(305G') 및 제2보론-도프드실리콘층(305S')으로 구분하여 설명하였으나, 하나의 하드마스크층(305)을 보론의 농도구배에 따라 구분한 것일 수 있다. 다른 실시예에서, 제1보론-도프드실리콘층(305G') 및 제2보론-도프드실리콘층(305S')은 독립적인 두 개의 하드마스크층을 포함할 수 있다.
하드마스크층(305)은 폴리실리콘, 산화막, 질화막 또는 이들의 조합 중 어느 하나로 형성될 수 있다. 본 실시예에서, 하드마스크층(305)은 폴리실리콘으로 형성될 수 있다. 하드마스크층(305)은 도펀트(Dopant)로 도핑(Dopping)될 수 있다. 하드마스크층(305)의 교번스택(ST)에 대한 식각선택비는 도펀트의 농도가 증가할수록 커질 수 있다. 하드마스크층(305)은 보론(Boron)을 도핑한 보론-도프드층(Boron-Dopped Layer)일 수 있다. 본 실시예에서, 하드마스크층(305)은 폴리실리콘층에 보론(Boron)을 도핑한 보론-도프드실리콘층(Boron-Dopped Si Layer)일 수 있다. 하드마스크층(305)은 B2H6 가스 및 SiH4 가스를 이용하여 형성될 수 있다. 하드마스크층(305)은 추가 도펀트를 더 포함할 수 있다. 추가 도펀트는 텅스텐(W), 카본(C), 질소(N) 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 하드마스크층(305)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(305)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 하드마스크층(305)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다.
제1보론-도프드실리콘층(305G')은 저농도 보론-도프드실리콘층을 포함하고, 제2보론-도프드실리콘층(305S’)은 고농도 보론-도프드 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(305G')은 제2보론-도프드실리콘층(305S’)보다 스트립(Strip)이 더 빠르게 진행되는 제1보론농도를 갖고, 제2보론-도프드실리콘층(305S’)은 제1보론-도프드실리콘층(305G')보다 교번스택(ST)에 대한 식각선택비를 더 크게 하는 제2보론농도를 가질 수 있다. 제1보론-도프드실리콘층(305G') 및 제2보론-도프드실리콘층(305S’) 중 어느 하나는 추가 도펀트를 더 포함할 수도 있다. 추가 도펀트는 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 제1보론-도프드실리콘층(305G') 또는 제2보론-도프드실리콘층(305S’) 중 어느 하나는 텅스텐 및 보론이 도핑된 실리콘층을 포함할 수 있다. 다른 실시예에서, 제1보론-도프드실리콘층(305G') 또는 제2보론-도프드실리콘층(305S’) 중 어느 하나는 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다. 제1보론-도프드실리콘층(305G') 또는 제2보론-도프드실리콘층(305S’) 중 어느 하나는 텅스텐, 카본 및 보론이 도핑된 실리콘층을 포함할 수 있다.
하드마스크층(305)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 하드마스크층(305)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 하드마스크층(305)은 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서, 하드마스크층(305)은 SiH4 가스와 B2H6 가스를 이용하여 PECVD 방식으로 형성될 수 있다.
교번스택(ST) 상에 제1보론-도프드실리콘층(305G')이 형성될 수 있다. 제1보론-도프드실리콘층(305G')은 바닥표면(305GB) 및 상부표면(305SB)을 포함할 수 있고, 제1보론-도프드실리콘층(305G')의 바닥표면(305GB) 및 상부표면(305SB)에 도핑된 보론의 농도는 다를 수 있다.
제1보론-도프드실리콘층(305G')에 도핑된 보론의 농도는 도 2a와 같을 수 있다. 제1보론-도프드실리콘층(305G')은 보론의 그레이디드 농도(Graded concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(305G')은 보론의 그레이디드 수직형 농도(graded vertical concentration of boron)를 포함할 수 있다. 제1보론-도프드실리콘층(305G')의 보론 농도는 제1보론-도프드실리콘층(305G')의 바닥 표면(305GB)에서 가장 낮고, 제1보론-도프드실리콘층(305G')의 바닥 표면(305GB)으로부터 거리가 증가함에 따라 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 도 2a는 개략적인 도면이므로, 제1보론-도프드실리콘층(305G')의 바닥표면(305GB)으로부터 수직거리에 따른 보론의 농도비(P1)는 본 실시예에 한정되지 않으며, 다양한 기울기 값을 포함할 수 있다.
제1보론-도프드실리콘층(305G')에 도핑된 보론의 농도는 도 2b와 같을 수 있다. 제1보론-도프드실리콘층(305G')은 보론-도프드실리콘층의 다층스택을 포함할 수 있다. 제1보론-도프드실리콘층(305G')의 보론농도는 최하위레벨 보론-도프드실리콘층으로부터 최상위레벨 보론-도프드실리콘층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 본 실시예에서, 제1보론-도프드실리콘층(305G')은 최하위레벨의 바텀층, 바텀층보다 높은 레벨인 중간레벨의 중간층 및 중간층보다 높은 레벨인 최상위레벨의 탑층을 포함하는 다층스택일 수 있다. 제1보론-도프드실리콘층(305G')의 보론농도는 바텀층으로부터 탑층까지 점진적으로 증가하는 그레디언트 도핑 프로파일(Gradient doping profile)을 포함할 수 있다. 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)에 따른 보론의 농도비(PB)는 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 클 수 있다. 중간층의 높이(HC)에 따른 보론의 농도비(PM)는 바텀층의 높이(HB)에 따른 보론의 농도비(PB) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT) 보다 작을 수 있다. 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 서로 같거나 다를 수 있다. 예를 들어, 바텀층의 높이(HB)는 중간층의 높이(HC) 및 탑층의 높이(HT) 보다 작을 수 있다. 중간층의 높이(HC)는 바텀층의 높이(HB) 및 탑층의 높이(HT) 보다 클 수 있다. 도 2b는 개략적인 도면이므로, 제1보론-도프드실리콘층(305G')의 바텀층의 높이(HB), 중간층의 높이(HC) 및 탑층의 높이(HT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다. 제1보론-도프드실리콘층(305G')의 바텀층의 높이(HB)에 따른 보론의 농도비(PB), 중간층의 높이(HC)에 따른 보론의 농도비(PM) 및 탑층의 높이(HT)에 따른 보론의 농도비(PT)는 본 실시예의 도면에 한정되지 않으며, 다양한 값을 포함할 수 있다.
제1보론-도프드실리콘층(305G')은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제1보론-도프드실리콘층(305G')은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(305G')은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제1보론-도프드실리콘층(305G')은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다
제1보론-도프드실리콘층(305G') 상에 제2보론-도프드실리콘층(305S’)이 형성될 수 있다. 제2보론-도프드실리콘층(305S’)의 두께(305SH)는 제1보론-도프드실리콘층(305G)의 두께(305GH)보다 더 클 수 있다. 제2보론-도프드실리콘층(305S’)은 보론-도프드실리콘층의 싱글층을 포함할 수 있다. 제2보론-도프드실리콘층(305S’)의 싱글 보론-도프드실리콘층의 두께(305SH)는 제1보론-도프드실리콘층(305G')의 다층스택 보론-도프드실리콘층의 두께(305GH)보다 더 클 수 있다. 제2보론-도프드실리콘층(305S’)은 바닥표면(305SB) 및 상부표면(305ST)을 포함할 수 있고, 제2보론-도프드실리콘층(305S')은 바닥표면(305SB)은 제1보론-도프드실리콘층(305G')의 상부표면(305SB)과 같은 표면을 지칭할 수 있다. 제2보론-도프드실리콘층(305S')의 바닥표면(305SB) 및 상부표면(305ST)에 도핑된 보론의 농도는 같을 수 있다.
제2보론-도프드실리콘층(305S’)의 보론농도는 제1보론-도프드실리콘층(305G')의 보론농도보다 더 클 수 있다. 제2보론-도프드실리콘층(305S’)은 보론의 비-그레이디드 농도(non-graded concentration of boron)를 가질 수 있다. 제2보론-도프드실리콘층(305S’)은 보론의 비그레이디드 수직형 농도(non-graded vertical concentration of boron)를 포함할 수 있다. 제2보론-도프드실리콘층(305S’)의 보론 농도는 제2보론-도프드실리콘층(305S’)의 바닥표면(305SB)으로부터 상부 표면(305ST)까지 균일한 프로파일을 포함할 수 있다. 도 2a를 참조하면, 제2보론-도프드실리콘층(305S’)의 바닥표면(305SB)으로부터 수직거리(305SH)에 따른 보론의 농도비(P2)는 일정할 수 있다. 제2보론-도프드실리콘층(305S’)의 보론 농도는 제1보론-도프드실리콘층(305G')의 보론 농도와 연속될 수 있다. 따라서, 제2보론-도프드실리콘층(305S’)의 바닥표면(305SB)에서의 보론농도는 제1보론-도프드실리콘층(305G')의 최상위레벨에서의 보론농도와 같을 수 있다.
제2보론-도프드실리콘층(305S’)은 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함할 수 있다. 따라서, 제2보론-도프드실리콘층(305S’)은 텅스텐 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(305S’)은 카본 및 보론이 도핑된 실리콘층일 수 있다. 제2보론-도프드실리콘층(305S’)은 텅스텐, 카본 및 보론이 도핑된 실리콘층일 수 있다
제2보론-도프드실리콘층(305S') 상에 오프닝마스크(306)가 형성될 수 있다. 오프닝마스크(306)는 감광막패턴(photoresist pattern)을 포함할 수 있다.
도 6b에 도시된 바와 같이, 오프닝마스크(306)을 식각마스크로 이용하여 제2보론-도프드실리콘층(305S') 및 제1보론-도프드실리콘층(305G’)을 선택적으로 제거할 수 있다. 따라서, 제2보론-도프드실리콘층(305S')은 제2보론-도프드실리콘패턴(305S)이 될 수 있다. 제1보론-도프드실리콘층(305G')은 제1보론-도프드실리콘패턴(305G)이 될 수있다. 따라서, 캡핑층(304)의 일부가 노출될 수 있다.
도 6c에 도시된 바와 같이, 오프닝마스크(306)가 제거될 수 있다. 오프닝마스크(306)를 제거하는 과정에서 제2보론-도프드실리콘패턴(305S)의 두께가 얇아질 수 있다. 즉, 오프닝마스크(306) 제거 후 제2보론-도프드실리콘패턴(305S)의 두께가 오프닝마스크(306) 제거 전 제2보론-도프드실리콘패턴(305S)의 두께보다 작을 수 있다.
도 6d에 도시된 바와 같이, 캡핑층(304) 및 교번스택(ST) 내에 스택홀(307)이 형성될 수 있다. 스택홀(307)은 제2보론-도프드실리콘패턴(305S) 및 제1보론-도프드실리콘패턴(305G)을 식각마스크로 이용하여 캡핑층(304) 및 교번스택(ST)을 식각함으로써 형성될 수 있다. 스택홀(307)을 형성하기 위해, 제2보론-도프드실리콘패턴(305S) 및 제1보론-도프드실리콘패턴(305G)을 식각마스크로 이용하여 캡핑층(304) 및 교번스택(ST)을 순차적으로 식각할 수 있다. 스택홀(307)을 형성하기 위한 식각 공정은 기판(301)에서 정지할 수 있다. 따라서, 기판(301)의 상부면의 일부가 노출될 수 있다. 식각공정 동안, 제2보론-도프드실리콘패턴(305S)이 제거될 수 있다. 스택홀(307) 형성 후 제1보론-도프드실리콘패턴(305G)의 높이가 스택홀(307) 형성 전 제1보론-도프드실리콘패턴(305G)의 높이보다 낮을 수 있다.
위와 같은 일련의 식각 공정에 의해, 복수의 스택홀(307)을 포함하는 교번스택패턴(SP)이 형성될 수 있다. 식각 공정의 난이도에 따라 스택홀(307)이 다양하게 형성될 수 있다. 예컨대, 제1보론-도프드실리콘층(305G')의 보론농도가 감소할수록 제1보론-도프드실리콘층(305G')의 스트립이 용이해진다. 따라서, 제1보론-도프드실리콘패턴(305G)의 측벽(305W)을 수직하게 형성할 수 있다. 제1보론-도프드실리콘패턴(305G)의 측벽(305W)을 수직하게 형성할 수록 스택홀(307)의 측벽을 수직하게 형성할 수 있다. 스택홀(307)을 형성하기 위해, 건식식각, 습식식각 또는 이들의 조합을 이용할 수 있다. 스택홀(307)은 고종횡비를 가질 수 있다. 스택홀(307)은 적어도 1:1 이상의 종횡비를 가질 수 있다. 예를 들어, 스택홀(307)은 1:10 이상의 고종횡비를 가질 수 있다.
도 6e에 도시된 바와 같이, 제1보론-도프드실리콘패턴(305G)을 제거할 수 있다. 후속하여, 스택홀(307) 내에 채널구조체(CH)가 형성될 수 있다. 채널구조체(CH)는 유전체층(308), 채널활성층(309), 채널코어층(310) 및 채널패드층(311)을 포함할 수 있다. 따라서, 스택홀(307) 내에 유전체층(308), 채널활성층(309), 채널코어층(310) 및 채널패드층(311)이 형성될 수 있다.
스택홀(307) 내에 유전체층(308)이 형성될 수 있다. 유전체층(308)을 형성하기 위해, 스택홀(307)의 내부에 유전체층을 형성한 후, 에치백(Etch Back) 공정을 수행하여 기판(301)의 표면을 노출시킬 수 있다. 유전체층(308)은 컨포멀(conformal)하게 형성될 수 있다. 유전체층(308)은 스택홀(307)의 내부에만 형성될 수 있다. 유전체층(308)은 다층구조를 포함할 수 있다.
유전체층(308)의 사이에 채널활성층(309)이 형성될 수 있다. 채널활성층(309)을 형성하기 위해, 스택홀(307) 내에 폴리실리콘 또는 단결정실리콘을 형성할 수 있다. 채널활성층(309)은 컨포멀(conformal)하게 형성될 수 있다.
채널활성층(309) 사이에 채널코어층(310)이 형성될 수 있다. 채널코어층(310)을 형성하기 위해, 스택홀(307) 내에 실리콘산화물을 형성할 수 있다. 채널코어층(310)은 스택홀(307)의 내부를 채울 수 있다. 채널코어층(310)을 형성하기 위해 평탄화 공정을 수행할 수 있다. 그에 따라, 캡핑층(304)의 상부면이 노출될 수 있다. 후속하여, 채널코어층(310)의 상부의 일부가 리세스 될 수 있다.
스택홀(307) 내부에 채널활성층(309)과 접촉하는 채널패드층(311)이 형성될 수 있다. 채널패드층(311)은 레세스된 채널코어층(310)의 공간을 채울 수 있다. 채널패드층(311)은 폴리실리콘 또는 단결정실리콘을 포함할 수 있다.
도 6f에 도시된 바와 같이, 캡핑층(304) 및 채널구조체(CH) 상에 채널캡핑층(312)이 형성될 수 있다. 채널캡핑층(312)은 실리콘 산화물을 포함할 수 있다.
후속하여, 교번스택패턴(SP), 캡핑층(304) 및 채널캡핑층(312)을 식각하여 트렌치(T)를 형성할 수 있다. 트렌치(T)는 기판(301)과 접촉할 수 있다. 트렌치(T)를 통해 희생층(303)들을 제거할 수 있다.
도 6e에 도시된 바와 같이, 제거된 희생층(303)의 공간내에 메모리막(313)이 형성될 수 있다. 메모리막(313)은 컨포멀하게 형성될 수 있다. 메모리막(313)은 복수의 막을 포함할 수 있다. 예컨대, 메모리막(313)은 터널절연막, 전하트랩막 및 전하차단막을 순차적으로 증착하여 형성할 수 있다. 터널절연막은 전하 터널링을 위한 것으로서 산화막으로 이루어질 수 있다. 전하트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 질화막으로 이루어질 수 있다. 전하차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 산화막으로 이루어질 수 있다. 즉, 메모리막(313)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
메모리막(313) 상에 제거된 희생층(303)의 공간을 채우는 게이트전극(314)이 형성될 수 있다. 게이트전극(314)은 화학적 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 방식으로 컨포멀(Conformal)하게 증착 가능한 금속 또는 금속 질화물을 포함할 수 있다. 게이트전극(314)은 텅스텐(W)을 포함할 수 있다. 메모리막(313) 및 게이트전극(314)을 형성하기 위해, 트렌치(T)들의 내부에 노출된 메모리막(313) 및 게이트전극(314)을 제거할 수 있다.
본 실시예에서는 채널구조체(CH)와 게이트전극(314) 사이 및 절연층(302)과 게이트전극(314) 사이에 메모리막(313)이 위치할 수 있으나 이에 한정되는 것은 아니며, 절연층(302)과 게이트전극(314) 사이에는 메모리막(313)이 아닌 다른 절연막이 위치할 수 있다. 예를들어, 절연층(302)과 게이트전극(314) 사이에 산화막 또는 질화막과 같은 단일막이 위치할 수 있다.
본 실시예는, 제2보론-도프드실리콘층(305S')에 고농도의 보론을 일정하게 도핑하여 교번스택(ST)에 대한 식각선택비가 높을 수 있다. 동시에, 제1보론-도프드실리콘층(305G')의 바닥표면(305GB)으로부터 거리가 증가함에 따라 보론농도가 점진적으로 증가하므로 하드마스크의 스트립이 용이할 수 있다. 즉, 제2보론-도프드실리콘층(305S') 및 제1보론-도프드실리콘층(305G')을 형성함으로써 높은 식각선택비를 가지면서도 스트립이 용이한 하드마스크층을 형성할 수 있다. 따라서, 교번스택(ST)의 식각 프로파일을 수직으로 형성할 수 있다. 식각 프로파일을 수직으로 형성함에 따라, 메모리 장치의 공정 안정성 및 신뢰성이 확보될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 기판
12 : 제1보론-도프드실리콘층
13 : 제2보론-도프드실리콘층
HM : 하드마스크층
H1 : 제1보론-도프드실리콘층의 두께
H2 : 제2보론-도프드실리콘층의 두께
B1 : 제1보론-도프드실리콘층의 바닥 표면
B2 : 제2보론-도프드실리콘층의 바닥 표면
T : 제2보론-도프드실리콘층의 상부 표면

Claims (23)

  1. 식각대상층을 형성하는 단계;
    상기 식각대상층 상에 제1보론-도프드실리콘층과 상기 제1보론-도프드실리콘층 상의 제2보론-도프드실리콘층을 포함하는 하드마스크층을 형성하는 단계; 및
    상기 하드마스크층을 식각배리어로 이용하여 상기 식각대상층을 식각하는 단계를 포함하고,
    상기 제2보론-도프드실리콘층은 상기 제1보론-도프드실리콘층보다 더 큰 보론 농도를 갖는
    반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 제1보론-도프드실리콘층 및 제2보론-도프드실리콘층은
    각각 폴리실리콘층에 보론을 도핑하여 형성하는
    반도체 장치 제조방법.
  3. 제2항에 있어서,
    상기 제1보론-도프드실리콘층의 보론 농도는
    상기 폴리실리콘층의 바닥 표면에서 가장 낮고,
    상기 폴리실리콘층의 바닥 표면으로부터 거리가 증가함에 따라 점진적으로 증가하는 그레이디언트 도핑 프로파일을을 갖는
    반도체 장치 제조방법.
  4. 제2항에 있어서,
    상기 제2보론-도프드실리콘층의 보론 농도는
    상기 폴리실리콘층의 바닥 표면으로부터 상부 표면까지 균일한 프로파일을 갖는
    반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 제1보론-도프드실리콘층은 보론의 그레이디드 수직형 농도(graded vertical concentration of boron)를 갖고,
    상기 제2보론-도프드실리콘층은 보론의 비그레이디드 수직형 농도(non-graded vertical concentration of boron)를 갖는
    반도체 장치 제조방법.
  6. 제1항에 있어서,
    상기 제1보론-도프드실리콘층의 두께는
    상기 제2보론-도프드실리콘층의 두께보다 얇은 반도체 장치 제조방법.
  7. 제1항에 있어서,
    상기 제1보론-도프드실리콘층은 저농도 보론-도프드실리콘층을 포함하고,
    상기 제2보론-도프드실리콘층은 고농도 보론-도프드 실리콘층을 포함하는
    반도체 장치 제조방법.
  8. 제1항에 있어서,
    상기 제1보론-도프드실리콘층은
    보론-도프드실리콘층의 다층스택을 포함하되,
    상기 다층스택의 보론농도는 최하위레벨 보론-도프드실리콘층으로부터 최상위레벨 보론-도프드실리콘층까지 점진적으로 증가하는 그레이디언트 도핑 프로파일을을 갖는
    반도체 장치 제조방법.
  9. 제1항에 있어서,
    상기 제1보론-도프드실리콘층은 보론-도프드실리콘층의 다층스택을 포함하고,
    상기 제2보론-도프드실리콘층은 보론-도프드실리콘층의 싱글층을 포함하되,
    상기 싱글층인 보론-도프드실리콘층의 두께는 상기 다층스택인 보론-도프드실리콘층의 두께보다 큰
    반도체 장치 제조방법.
  10. 제1항에 있어서,
    상기 제1보론-도프드실리콘층 및 제2보론-도프드실리콘층 중 어느 하나는
    추가 도펀트를 더 포함하는
    반도체 장치 제조방법.
  11. 제10항에 있어서,
    상기 추가 도펀트는 텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 어느 하나를 포함하는
    반도체 장치 제조방법.
  12. 제1항에 있어서,
    상기 제1보론-도프드실리콘층 및 제2보론-도프드실리콘층은
    텅스텐 및 보론이 도핑된 실리콘층, 카본 및 보론이 도핑된 실리콘층, 또는 텅스텐, 카본 및 보론이 도핑된 실리콘층을 포함하는
    반도체 장치 제조방법.
  13. 제1항에 있어서,
    상기 식각대상층은 실리콘산화물을 포함하는
    반도체 장치 제조방법.
  14. 제1항에 있어서,
    상기 식각대상층은
    복수의 실리콘산화물과 복수의 실리콘질화물이 교번하여 적층된 교번스택을 포함하는
    반도체 장치 제조방법.
  15. 제1항에 있어서,
    상기 제1보론-도프드실리콘층 및 제2보론-도프드실리콘층은
    SiH4 가스와 B2H6 가스를 이용하여 PECVD 방식으로 형성되는
    반도체 장치 제조방법.
  16. 제1항에 있어서,
    상기 제1보론-도프드실리콘층은
    상기 제2보론-도프드실리콘층보다 스트립이 더 빠르게 진행되는 제1보론농도를 갖고,
    상기 제2보론-도프드실리콘층은
    상기 제1보론-도프드실리콘층보다 상기 식각대상층에 대한 식각선택비를 더 크게 하는 제2보론농도를 갖되,
    상기 제2보론농도의 값은 제1보론농도의 값보다 더 큰
    반도체 장치 제조방법.
  17. 식각대상층; 및
    상기 식각대상층 상부에 형성된 하드마스크층을 포함하고,
    상기 하드마스크층은
    보론의 그레이디드 농도(Graded concentration of boron)를 갖는 제1보론-도프드실리콘층; 및
    보론의 비-그레이디드 농도(non-graded concentration of boron)를 갖는 제2보론-도프드실리콘층을 포함하는
    반도체 장치.
  18. 제17항에 있어서,
    상기 제1보론-도프드실리콘층 및 제2보론-도프드실리콘층은
    각각 폴리실리콘층에 보론을 도핑하여 형성되는
    반도체 장치.
  19. 제18항에 있어서,
    상기 제1보론-도프드실리콘층의 보론 농도는
    상기 폴리실리콘층의 바닥 표면에서 가장 낮고,
    상기 폴리실리콘층의 바닥 표면으로부터 거리가 증가함에 따라 점진적으로 증가하는 그레이디언트 도핑 프로파일을을 갖는
    반도체 장치.
  20. 제18항에 있어서,
    상기 제2보론-도프드실리콘층의 보론 농도는
    상기 폴리실리콘층의 바닥 표면으로부터 상부 표면까지 균일한 프로파일을 갖는
    반도체 장치.
  21. 제17항에 있어서,
    상기 제1보론-도프드실리콘층은
    보론의 그레이디드 수직형 농도(graded vertical concentration of boron)를 갖고,
    상기 제2보론-도프드실리콘층은
    보론의 비그레이디드 수직형 농도(non-graded vertical concentration of boron)를 갖는
    반도체 장치.
  22. 제17항에 있어서,
    상기 제1보론-도프드실리콘층의 두께는
    상기 제2보론-도프드실리콘층의 두께보다 얇은
    반도체 장치.
  23. 제17항에 있어서,
    상기 제1보론-도프드실리콘층 및 제2보론-도프드실리콘층은
    텅스텐, 카본, 질소 또는 이들의 조합 중에서 선택된 적어도 하나의 추가 도펀트를 더 포함하는
    반도체 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024006088A1 (en) * 2022-06-27 2024-01-04 Lam Research Corporation Integrated high aspect ratio etching
WO2024063439A1 (ko) * 2022-09-21 2024-03-28 피에스케이 주식회사 기판 처리 방법
WO2024085563A1 (ko) * 2022-10-17 2024-04-25 피에스케이 주식회사 기판 처리 장치 및 기판 처리 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148674A (ko) * 2020-06-01 2021-12-08 에스케이하이닉스 주식회사 하드마스크를 이용한 반도체 장치 및 그의 제조 방법
KR20230022699A (ko) * 2021-08-09 2023-02-16 에스케이하이닉스 주식회사 저유전율 스페이서를 구비한 반도체장치 및 그 제조 방법
WO2024075546A1 (ja) * 2022-10-07 2024-04-11 Ａｇｃ株式会社 研磨剤、研磨方法及び半導体部品の製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656103A (en) * 1983-02-18 1987-04-07 Energy Conversion Devices, Inc. Liquid junction photoelectrodes using amorphous silicon-based thin film semiconductor
JP3339477B2 (ja) * 1999-10-04 2002-10-28 日本電気株式会社 ステンシルマスク及びステンシルマスクの形成方法
JP3619118B2 (ja) * 2000-05-01 2005-02-09 キヤノン株式会社 露光用反射型マスクとその製造方法、並びに露光装置とデバイス製造方法
JP2004363355A (ja) * 2003-06-05 2004-12-24 Hitachi Ltd 半導体装置及びその製造方法
US7915166B1 (en) * 2007-02-22 2011-03-29 Novellus Systems, Inc. Diffusion barrier and etch stop films
KR100877293B1 (ko) * 2007-08-31 2009-01-07 주식회사 동부하이텍 이미지 센서 및 그 제조방법
SE533944C2 (sv) * 2008-12-19 2011-03-08 Henry H Radamson En flerlagersstruktur
US8647989B2 (en) * 2011-04-15 2014-02-11 United Microelectronics Corp. Method of forming opening on semiconductor substrate
CN103021838B (zh) 2011-09-27 2015-04-29 中芯国际集成电路制造(上海)有限公司 无定形碳处理方法及采用无定形碳作为硬掩膜的刻蚀方法
KR20130075158A (ko) * 2011-12-27 2013-07-05 삼성전자주식회사 반도체 소자의 제조 방법
US20130193517A1 (en) * 2012-01-31 2013-08-01 Toshiba America Electronic Components, Inc. Semiconductor device with lateral and vertical channel confinement and method of fabricating the same
KR101972159B1 (ko) * 2012-08-24 2019-08-16 에스케이하이닉스 주식회사 실리콘함유하드마스크를 구비한 반도체장치 및 그 제조 방법
JP6138106B2 (ja) * 2014-11-27 2017-05-31 アイシン精機株式会社 減速機の潤滑構造
US9620407B2 (en) * 2014-12-08 2017-04-11 Applied Materials, Inc. 3D material modification for advanced processing
EP3446339B1 (en) * 2016-04-18 2022-08-17 Ecole Polytechnique Fédérale de Lausanne (EPFL) Solar photovoltaic module
CN107464741A (zh) 2016-06-03 2017-12-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
US10410872B2 (en) * 2016-09-13 2019-09-10 Applied Materials, Inc. Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application
KR102403619B1 (ko) * 2017-09-18 2022-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10529617B2 (en) * 2017-09-29 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing with flexible space formed using self-aligned spacer patterning
KR102374206B1 (ko) * 2017-12-05 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법
US10564125B2 (en) * 2017-12-14 2020-02-18 International Business Machines Corporation Self-aligned nanotips with tapered vertical sidewalls
CN110957210A (zh) 2018-09-26 2020-04-03 长鑫存储技术有限公司 一种半导体结构制备方法
KR20210123404A (ko) * 2019-02-27 2021-10-13 램 리써치 코포레이션 희생 층을 사용한 반도체 마스크 재성형
KR20200113491A (ko) * 2019-03-25 2020-10-07 삼성전자주식회사 커패시터의 형성 방법, 반도체 소자의 제조 방법, 미세 패턴의 형성 방법, 및 반도체 소자
US20200335434A1 (en) * 2019-04-19 2020-10-22 Intel Corporation Metal oxycarbide resists as leave behind plugs
KR20210148674A (ko) * 2020-06-01 2021-12-08 에스케이하이닉스 주식회사 하드마스크를 이용한 반도체 장치 및 그의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024006088A1 (en) * 2022-06-27 2024-01-04 Lam Research Corporation Integrated high aspect ratio etching
WO2024063439A1 (ko) * 2022-09-21 2024-03-28 피에스케이 주식회사 기판 처리 방법
WO2024085563A1 (ko) * 2022-10-17 2024-04-25 피에스케이 주식회사 기판 처리 장치 및 기판 처리 방법

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