KR20230022699A - 저유전율 스페이서를 구비한 반도체장치 및 그 제조 방법 - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 137
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 75
- 229910052796 boron Inorganic materials 0.000 claims abstract description 75
- 238000003860 storage Methods 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 229910003697 SiBN Inorganic materials 0.000 claims description 66
- 239000000463 material Substances 0.000 claims description 62
- 230000002093 peripheral effect Effects 0.000 claims description 57
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 33
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 238000002955 isolation Methods 0.000 claims description 26
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 15
- 229910052799 carbon Inorganic materials 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 239000013338 boron nitride-based material Substances 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 238000000926 separation method Methods 0.000 abstract description 6
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 224
- 229910052739 hydrogen Inorganic materials 0.000 description 18
- 239000001257 hydrogen Substances 0.000 description 18
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 17
- 238000005530 etching Methods 0.000 description 13
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- 238000002161 passivation Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052582 BN Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- -1 boron nitride (BN) Chemical compound 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 150000003658 tungsten compounds Chemical class 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 기술은 이웃한 패턴구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체 장치는 기판 상부에서 서로 이격되어 배치된 비트라인구조물 및 스토리지콘택; 상기 비트라인구조물의 측벽 상에 형성된 비트라인스페이서; 상기 스토리지콘택 상의 랜딩 패드; 상기 비트라인구조물과 상기 랜딩 패드 사이의 패드분리트렌치 내에 배치된 보론 함유 캡핑층; 상기 보론 함유 캡핑층 상의 보론 함유 식각정지층; 및 상기 보론 함유 식각정지층을 관통하여 상기 랜딩 패드에 접속된 스토리지노드를 포함하는 캐패시터를 포함할 수 있다.
Description
본 발명은 반도체장치에 관한 것으로, 상세하게는 저유전율 스페이서(Low k spacer)를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 이웃하는 패턴구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 패턴구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.
본 발명의 실시예들은 이웃한 패턴구조물들간의 기생 캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 기판 상부에서 서로 이격되어 배치된 비트라인구조물 및 스토리지콘택; 상기 비트라인구조물의 측벽 상에 형성된 비트라인스페이서; 상기 스토리지콘택 상의 랜딩 패드; 상기 비트라인구조물과 상기 랜딩 패드 사이의 패드분리트렌치 내에 배치된 보론 함유 캡핑층; 상기 보론 함유 캡핑층 상의 보론 함유 식각정지층; 및 상기 보론 함유 식각정지층을 관통하여 상기 랜딩 패드에 접속된 스토리지노드를 포함하는 캐패시터를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 셀영역과 주변회로영역을 포함하는 기판; 상기 셀영역의 기판 상부에 배치된 복수의 스토리지콘택; 상기 스토리지콘택들 각각의 상부에 형성된 랜딩 패드들; 상기 주변회로영역의 기판 상부에 배치된 금속배선들; 상기 랜딩 패드들 사이에 배치된 보론 함유 캡핑층; 상기 금속배선들 사이에 배치된 보론 함유 스페이서층; 및 상기 보론 함유 스페이서층 상의 카본 함유 스페이서층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 셀영역과 주변회로영역을 포함하는 기판의 상기 셀영역의 기판 상부에 복수의 스토리지콘택을 형성하는 단계; 상기 스토리지콘택들 각각의 상부에 랜딩 패드들을 형성하는 단계; 상기 주변회로영역의 기판 상부에 금속배선들을 형성하는 단계; 상기 랜딩 패드들 사이에 보론 함유 캡핑층을 형성하는 단계; 상기 금속배선들 사이에 보론 함유 스페이서층을 형성하는 단계; 및 상기 보론 함유 스페이서층 상에 카본 함유 스페이서층을 형성하는 단계를 포함할 수 있다.
본 기술은 보론함유물질과 카본함유물질을 선택적으로 조합하여 주변회로영역(PA)의 NBTI(negative bias temperature instability) 특성 열화없이 셀영역(CA)에서 수소 패시베이션 특성을 개선할 수 있다.
도 1은 본 실시예에 따른 반도체장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 2c는 도 1의 C-C'선에 따른 단면도이다.
도 3 내지 도 14는 반도체장치(100)를 제조하는 방법의 일 실시예를 도시한 도면이다.
도 15 및 도 16은 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 2c는 도 1의 C-C'선에 따른 단면도이다.
도 3 내지 도 14는 반도체장치(100)를 제조하는 방법의 일 실시예를 도시한 도면이다.
도 15 및 도 16은 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 실시예에 따른 반도체장치를 도시한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다. 도 2c는 도 1의 C-C'선에 따른 단면도이다.
도 1 내지 도 2c를 참조하면, 반도체 장치(100)는 셀영역(CA) 및 주변회로영역(PA)을 포함할 수 있다. 셀영역(CA)은 복수의 메모리셀을 포함할 수 있고, 각각의 메모리셀은 매립워드라인(206)을 포함하는 셀트랜지스터, 비트라인(212) 및 캐패시터(230)를 포함할 수 있다.
반도체장치(100)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202) 및 활성영역(203)이 형성될 수 있다. 소자분리층(202)에 의해 복수의 활성영역(203)이 정의될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(204)가 형성될 수 있다. 게이트트렌치(204)의 표면 상에 게이트절연층(205)이 형성된다. 게이트절연층(205) 상에 게이트트렌치(204)를 부분적으로 채우는 매립워드라인(206)이 형성될 수 있다. 매립워드라인(206) 상에 게이트캡핑층(207)이 형성될 수 있다. 매립워드라인(206)의 상부 표면은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(206)은 저저항 금속물질일 수 있다. 매립워드라인(206)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(206)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다. 매립워드라인(206)은 '매립게이트전극'이라고 지칭될 수 있다. 매립워드라인(206)은 제1방향(D1)으로 길게 연장될 수 있다.
기판(201)에 제1 및 제2불순물영역(209, 210)이 형성될 수 있다. 제1 및 제2불순물영역(209, 210)은 게이트트렌치(205)에 의해 서로 이격될 수 있다. 제1 및 제2불순물영역(209, 210)은 소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(209, 210)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 이로써, 매립워드라인(206), 제1 및 제2불순물영역(209, 210)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립워드라인(206)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(211)가 형성될 수 있다. 비트라인콘택플러그(211)는 제1불순물영역(209)에 접속될 수 있다. 비트라인콘택플러그(211)는 비트라인콘택홀(도면부호 생략) 내에 위치할 수 있다. 비트라인콘택홀은 하드마스크층(208)을 관통하여 기판(201)으로 연장될 수 있다. 하드마스크층(208)은 기판(201) 상에 형성될 수 있다. 하드마스크층(208)은 절연물질을 포함할 수 있다. 비트라인콘택플러그(211)의 하부면은 소자분리층(202) 및 활성영역(203)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(211)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(211)의 일부는 비트라인콘택홀의 직경보다 더 작은 선폭을 가질 수 있다. 비트라인콘택플러그(211) 상에 비트라인(212)이 형성될 수 있다. 비트라인(212) 상에 비트라인하드마스크(213)가 형성될 수 있다. 비트라인콘택플러그(211), 비트라인(212) 및 비트라인하드마스크(213)의 적층구조물은 '비트라인구조물(BL)'이라고 지칭할 수 있다. 비트라인(212)은 매립워드라인(206)과 교차하는 제2방향(D2)으로 연장된 라인 형상을 가질 수 있다. 비트라인(212)의 일부는 비트라인콘택플러그(211)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(212)과 비트라인콘택플러그(211)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(212)은 비트라인콘택플러그(211)를 커버링하면서 제2방향(D2)으로 연장될 수 있다. 비트라인(212)은 텅스텐과 같은 금속물질을 포함할 수 있다. 비트라인하드마스크(213)는 실리콘질화물과 같은 절연물질을 포함할 수 있다.
비트라인콘택플러그(211) 및 비트라인(212)의 측벽에 비트라인스페이서(214)가 형성될 수 있다. 비트라인스페이서(214)는 비트라인하드마스크(213)의 측벽에 형성되도록 연장될 수 있다. 비트라인스페이서(214)는 실리콘산화물, 실리콘질화물, 보론 질화물, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
이웃하는 비트라인구조물(BL) 사이에 스토리지노드콘택플러그(SNC)가 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 제2불순물영역(210)에 접속될 수 있다. 스토리지노드콘택플러그(SNC)는 스토리지콘택(215)과 랜딩 패드(216)를 포함할 수 있다. 스토리지노드콘택플러그(SNC)는 스토리지콘택(215)과 랜딩 패드(216) 사이의 오믹콘택층(도시 생략)을 더 포함할 수 있다. 오믹콘택층은 금속실리사이드를 포함할 수 있다. 예를 들어, 스토리지콘택(215)은 폴리실리콘을 포함할 수 있고, 랜딩 패드(216)는 금속질화물, 금속물질 또는 이들의 조합을 포함할 수 있다.
비트라인구조물(BL)과 평행하는 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그(SNC) 사이에 플러그분리층(plug isolation layer, 219)이 형성될 수 있다. 플러그분리층들(219)에 의해 이웃하는 스토리지노드콘택플러그들(SNC)이 분리될 수 있다. 이웃하는 비트라인구조물(BL) 사이에서, 복수의 플러그분리층(219)과 복수의 스토리지노드콘택플러그(SNC)이 번갈아 교대로 위치할 수 있다.
랜딩 패드들(216) 사이에 저유전율 캡핑층(low-k capping layer, 217)이 형성될 수 있다. 랜딩 패드들(216)과 비트라인구조물들(BL) 사이에 패드분리트렌치(pad isolation trench, 217T)가 형성될 수 있고, 저유전율 캡핑층(217)은 패드분리트렌치(217T) 내에 배치될 수 있다.
저유전율 캡핑층(217) 및 랜딩 패드들(216) 상에 식각정지층(etch stop layer, 218)이 형성될 수 있다.
랜딩 패드(216) 상에 캐패시터(230)가 형성될 수 있다. 캐패시터(230)는 스토리지노드(220), 유전층(221) 및 플레이트노드(222)를 포함할 수 있다. 스토리지노드(220)는 필라 형태(Pillar type)로서, 랜딩 패드(216)에 접속될 수 있다. 스토리지노드(220)는 필라형태 외에 실린더형태가 될 수도 있다.
주변회로영역(PA)에 적어도 하나의 주변 트랜지스터가 형성될 수 있다. 기판(201)에 주변 활성영역(203P) 및 소자분리층(202)이 형성될 수 있다. 주변 활성영역(203P) 상에 주변 게이트 구조물이 형성될 수 있다. 주변 게이트 구조물은 주변 게이트절연층(231), 주변 게이트전극(PG) 및 게이트하드마스크(234)의 스택을 포함할 수 있다. 주변 게이트전극(PG)은 폴리실리콘 전극(232) 및 금속 전극(233)의 스택을 포함할 수 있다. 주변 게이트 구조물의 측벽에 게이트스페이서(235)가 형성될 수 있다. 주변 게이트 구조물 아래의 주변 활성영역(203P) 내에 소스/드레인영역들(236)이 형성될 수 있다. 소스/드레인영역들(236)에 금속배선들(Metal interconnections, 238)이 접속될 수 있다. 금속배선들(238)은 층간절연층(237)을 관통하여 소스/드레인영역들(236)에 접속될 수 있다.
금속배선들(238) 사이에 제1 저유전율스페이서층(217P)이 형성될 수 있고, 제1 저유전율스페이서층(217P) 상에 제2 저유전율스페이서층(239)이 형성될 수 있다.
제2 저유전율스페이서층(239) 상에 금속간절연층(IMD, 240)이 형성될 수 있고, 금속간절연층(240)을 관통하는 비아(via, 241)가 형성될 수 있다. 비아(241)는 제2 저유전율스페이서층(239) 및 제1 저유전율스페이서층(217P)을 관통하여 금속배선(239)에 접속될 수 있다. 비아(241) 상에 상위 레벨 금속배선(upper level metal interconnections, 242)이 형성될 수 있다.
금속배선들(238)과 랜딩패드들(216)은 동일 레벨에 위치할 수 있다.
도 1 내지 도 2c에 따르면, 저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)은 동일 물질일 수 있다. 저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)은 저유전율 물질을 포함할 수 있다. 저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)은 보론이 함유된 저유전율 물질을 포함할 수 있다. 저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)은 보론질화물-베이스 물질을 포함할 수 있다. 예를 들어, 저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)은 보론질화물(BN), SiBN 또는 SiBCN을 포함할 수 있다. 저유전율 캡핑층(217)은 셀영역(CA)에서 수소 패시베이션 특성을 개선할 수 있다. 제1 저유전율스페이서층(217P)은 주변회로영역(PA)에서 수소 패시베이션 특성을 개선할 수 있다. 저유전율 캡핑층(217)과 제1 저유전율스페이서층(217P)은 카본-프리 물질일 수 있고, 제2 저유전율스페이서층(239)은 카본-함유 물질일 수 있다. 예를 들어, 저유전율 캡핑층(217)과 제1 저유전율스페이서층(217P)은 SiBN일 수 있고, 제2 저유전율스페이서층(239)은 SiCN일 수 있으며, 식각정지층(218)은 실리콘질화물(Si3N4)일 수 있다.
다른 실시예에서, 저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)은 실리콘질화물(SiN)과 보론질화물(BN)의 비율이 1:1인 제1 SiBN을 포함할 수 있다. 제1 SiBN은 약 17~18at%의 보론 농도를 가질 수 있다.
다른 실시예에서, 저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)은 실리콘질화물(SiN)과 보론질화물(BN)의 비율이 1:2인 제2 SiBN을 포함할 수 있다. 제2 SiBN은 약 20~21at%의 보론 농도를 가질 수 있다.
다른 실시예에서, 저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)은 실리콘질화물(SiN)과 보론질화물(BN)의 비율이 2:3인 제3 SiBN을 포함할 수 있다. 제3 SiBN은 약 18~19at%의 보론 농도를 가질 수 있다.
제2 저유전율스페이서층(239)은 주변회로영역(PA)에서 NBTI(Negative Bias Temperature Instability) 특성을 개선하는 물질을 포함할 수 있다. NBTI 특성이란 트랜지스터가 동작하는 동안에 게이트 절연층과 기판 사이의 계면에 수소와 같은 양전하(positive charge)가 포획(trap)되어 트랜지스터의 특성이 저하되는 것을 지칭한다. NBTI 특성 개선을 위해 제2 저유전율스페이서층(239)은 수소 포획 물질, 예를 들어 수소를 포획할 수 있는 카본이 함유된 물질을 포함할 수 있다. 제2 저유전율스페이서층(239)은 카본이 함유된 저유전율 물질, 예를 들어, SiCO, SiCN, SiOCN 또는 SiBCN을 포함할 수 있다. 제1 저유전율스페이서층(217P)과 제2 저유전율스페이서층(239)은 서로 다른 물질일 수 있다. 제2 저유전율스페이서층(239)은 제1 저율전율스페이서층(217P)보다 단단한 물질일 수 있다. 예를 들어, 제1 저유전율스페이서층(217P)은 SiBN일 수 있고, 제2 저유전율스페이서층(239)은 SiCN일 수 있다. SiBN은 셀영역(CA)에서 패시베이션 특성을 개선하고, SiCN은 주변회로영역(PA)에서 NBTI 특성을 개선할 수 있다. 제2 저유전율스페이서층(239)은 주변회로영역(PA)에 형성되고, 셀영역(CA)에 형성되지 않을 수 있다.
식각정지층(218)은 실리콘질화물을 포함할 수 있다. 식각정지층(218)은 셀영역(CA)에 형성되고, 주변회로영역(PA)에 형성되지 않을 수 있다. 식각정지층(218)은 플레이트노드(222)를 형성하기 위한 식각 공정시에 제거될 수 있다.
다른 실시예에서, 식각정지층(218)은 보론 함유 물질을 포함할 수 있다. 식각정지층(218)은 보론질화물-베이스 물질을 포함할 수 있다. 예를 들어, 식각정지층(218)은 실리콘질화물(SiN)과 보론질화물(BN)의 비율이 2:1인 제4 SiBN을 포함할 수 있다. 제4 SiBN은 제1 SiBN보다 낮은 보론 농도를 가질 수 있다.
저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)은 제1 보론질화물-베이스 물질을 포함하고, 식각정지층(218)은 제2 보론질화물-베이스 물질을 포함하되, 제1 보론질화물-베이스 물질은 제2 보론질화물-베이스 물질보다 큰 보론 농도를 가질 수 있다. 예를 들어, 저유전율 캡핑층(217) 및 제1 저유전율스페이서층(217P)이 실리콘질화물(SiN)과 보론질화물(BN)의 비율이 1:2인 1:2 SiBN을 포함하는 경우, 식각정지층(218)은 실리콘질화물(SiN)과 보론질화물(BN)의 비율이 2:1인 2:1 SiBN을 포함할 수 있다.
저유전율 캡핑층(217)과 비트라인스페이서(214)는 각각 SiBN을 포함하되, 저유전율 캡핑층(217)의 SiBN이 비트라인스페이서(214)의 SiBN보다 더 큰 보론 농도를 가질 수 있다.
비트라인스페이서(214), 저유전율 캡핑층(217) 및 식각정지층(218)은 각각 SiBN을 포함하되, 저유전율 캡핑층(217)의 SiBN은 비트라인스페이서(214) 및 식각정지층(218)의 SiBN보다 더 큰 보론 농도를 가질 수 있고, 비트라인스페이서(214)의 SiBN은 식각정지층(218)의 SiBN보다 더 큰 보론 농도를 가질 수 있다.
저유전율캡핑층(217)에 의해 이웃하는 랜딩 패드들(216) 사이의 기생 캐패시턴스를 줄일 수 있다. 제1 저유전율스페이서층(217P)에 의해 이웃하는 금속배선들(27P) 사이의 기생 캐패시턴스를 줄일 수 있다.
제2 저유전율스페이서층(239)이 단단한 물질이므로, 비아(241)의 프로파일 제어가 용이할 수 있다. 제2 저유전율스페이서층(239)이 생략된 경우에는 제1 저유전율스페이서층(217P)의 무른 특성으로 인해 비아(241)의 프로파일이 불량할 수 있다. 예를 들어, 비아(241)가 채워질 비아홀 형성을 위한 식각 공정시 제2 저유전율스페이서층(239)에 의해 비아홀의 바닥면 임계치수를 용이하게 확보할 수 있다.
도 3 내지 도 14는 반도체장치(100)를 제조하는 방법의 일 실시예를 도시한 도면이다. 도 3 내지 도 14는 도 1의 A-A' 및 C-C'에 따른 제조 방법을 설명하기 위한 단면도들이다. A-A'은 셀영역(CA)에 대한 제조 방법을 도시하고, C-C'는 주변회로영역(PA)의 제조 방법을 도시한다.
도 3에 도시된 바와 같이, 셀영역(CA)과 주변회로영역(PA)을 포함하는 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 복수의 활성영역(13)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI(Shallow Trench Isolation) 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착 공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다. 주변회로영역(PA)의 기판(11)에는 주변 활성영역(13P)이 정의될 수 있다.
기판(11) 상부에 하드마스크층(14)이 형성될 수 있다.
후속하여, 도시하지 않았으나, 기판(11)의 셀영역(CA)에 매립워드라인구조물이 형성될 수 있다. 매립워드라인구조물은 도 2b를 참조하기로 한다. 도 2b를 다시 참조하면, 게이트트렌치(204), 게이트트렌치(204)의 바닥면과 측벽을 커버링하는 게이트절연층(205), 게이트절연층(205) 상에서 게이트트렌치(204)를 부분적으로 채우는 매립워드라인(206), 매립워드라인(206) 상에 형성된 게이트캡핑층(207)을 포함할 수 있다. 게이트트렌치(204)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형상일 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다.
다음으로, 셀영역(CA)에 비트라인콘택홀(15)이 형성될 수 있다. 비트라인콘택홀(15)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 하드마스크층(14)을 식각할 수 있다. 비트라인콘택홀(15)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 비트라인콘택홀(15)에 의해 기판(11)의 일부분이 노출될 수 있다. 비트라인콘택홀(15)은 일정 선폭으로 제어된 직경을 가질 수 있다. 비트라인콘택홀(15)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 비트라인콘택홀(15)을 형성하기 위한 식각 공정에서 소자분리층(12) 및 활성영역(13)의 일부가 식각될 수 있다. 이에 따라, 비트라인콘택홀(15)의 저부를 기판(11) 내부로 확장시킬 수 있다.
도 4에 도시된 바와 같이, 예비 플러그(Pre-plug, 16A)가 형성된다. 예비 플러그(16A)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그(16A)는 인이 도핑된 에피택셜층, 예를 들어 SEG SiP을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(16A)를 형성할 수 있다. 다른 실시예에서, 예비 플러그(16A)는 폴리실리콘층 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그(16A)는 비트라인콘택홀(15)을 채울 수 있다. 예비 플러그(16A)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
다음으로, 셀영역(CA)에 비트라인도전층(18A)과 비트라인하드마스크층(19A)이 적층될 수 있다. 예비 플러그(16A) 및 하드마스크층(14) 상에 비트라인도전층(18A)과 비트라인하드마스크층(19A)을 순차적으로 적층할 수 있다. 비트라인도전층(18A)은 금속함유물질을 포함한다. 비트라인도전층(18A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인도전층(18A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 비트라인도전층(18A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 비트라인하드마스크층(19A)은 비트라인도전층(18A) 및 예비 플러그(16A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 비트라인하드마스크층(19A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 비트라인하드마스크층(19A)은 실리콘질화물로 형성될 수 있다.
주변회로영역(PA)의 기판(11) 상부에 주변 게이트절연층(17A), 폴리실리콘층(16B), 금속층(18B) 및 게이트하드마스크층(19B)이 형성될 수 있다.
도 5에 도시된 바와 같이, 비트라인(18)과 비트라인콘택플러그(16)가 형성될 수 있다. 비트라인(18)과 비트라인콘택플러그(16)는 비트라인마스크층(도시 생략)을 이용한 식각 공정에 의해 형성될 수 있다.
비트라인마스크층을 식각장벽으로 하여 비트라인하드마스크층(19A) 및 비트라인도전층(18A)을 식각한다. 이에 따라, 비트라인(18) 및 비트라인하드마스크(19)가 형성될 수 있다. 비트라인(18)은 비트라인도전층(18A)의 식각에 의해 형성될 수 있다. 비트라인하드마스크(19)는 비트라인하드마스크층(19A)의 식각에 의해 형성될 수 있다.
연속해서, 비트라인(18)과 동일한 선폭으로, 예비 플러그(16A)를 식각할 수 있다. 이에 따라 비트라인콘택플러그(16)가 형성될 수 있다. 비트라인콘택플러그(16)는 비트라인콘택홀(15) 내에 형성될 수 있다. 비트라인콘택플러그(16)의 선폭은 비트라인콘택홀(15)의 직경보다 작다. 따라서, 비트라인콘택플러그(16)의 양측에 갭(16G)이 정의될 수 있다.
상술한 바와 같이, 비트라인콘택플러그(16)가 형성되므로써 비트라인콘택홀(15) 내에 갭(16G)이 형성된다. 이는 비트라인콘택플러그(16)가 비트라인콘택홀(15)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(16G)은 비트라인콘택플러그(16)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(16)의 양측벽에 독립적으로 형성된다. 결국, 비트라인콘택홀(15) 내에는 하나의 비트라인콘택플러그(16)와 한 쌍의 갭(16G)이 위치하며, 한 쌍의 갭(16G)은 비트라인콘택플러그(16)에 의해 분리된다. 갭(16G)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 갭(16G)의 저면은 비트라인콘택플러그(16)의 바닥보다 낮은 레벨일 수도 있다.
비트라인콘택플러그(16), 비트라인(18) 및 비트라인하드마스크(19)의 순서로 적층된 구조물은, '비트라인구조물(BL)'이라고 지칭될 수 있다. 탑뷰로 볼 때, 비트라인구조물(BL)은 어느 한 방향으로 길게 연장된 라인 형상의 패턴구조물일 수 있다.
주변회로영역(PA)의 기판(11) 상부에 주변 게이트 구조물이 형성될 수 있다. 주변 게이트구조물은 주변게이트절연층(17), 폴리실리콘전극(16P), 금속전극(18P) 및 게이트하드마스크(19P)를 포함할 수 있다.
주변 게이트 구조물을 형성한 후에, 주변회로영역(PA)의 기판(11) 내에 소스/드레인영역들(20)이 형성될 수 있다.
도 6에 도시된 바와 같이, 비트라인구조물(BL)의 측벽에 비트라인스페이서(23)를 형성할 수 있다. 비트라인스페이서(23)의 일부분은 갭(16G)을 채울 수 있다. 비트라인스페이서(23)는 실리콘산화물, 실리콘질화물, 저유전율 물질 또는 이들의 조합을 포함할 수 있다. 저유전율 물질은 SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 다른 실시예에서, 비트라인스페이서(23)는 에어갭 및 저유전율 물질의 조합을 포함할 수 있다. 비트라인스페이서(23)는 NKOK, NKN, NKON, KON, KOK 또는 NKAK(Nitride-Low k-Air gap-Low k)를 포함할 수 있으며, 여기서 'K'는 저유전율 물질을 지칭하고, 'N'은 실리콘질화물을 지칭하며 'O'는 실리콘산화물을 지칭할 수 있다. 비트라인스페이서(23)는 절연성 스페이서들 사이의 에어갭을 포함할 수도 있다.
주변 게이트 구조물의 양측벽에 게이트스페이서(21)를 형성할 수 있다. 게이트스페이서(21)는 실리콘산화물, 실리콘질화물, 저유전율 물질 또는 이들의 조합을 포함할 수 있다. 저유전율 물질은 SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 다른 실시예에서, 게이트스페이서(23)은 에어갭을 포함할 수 있다.
비트라인스페이서(23)와 게이트스페이서(21)는 동일 물질로 형성될 수 있다.
게이트스페이서(21)를 형성한 이후에, 층간절연층(22)이 형성될 수 있다. 층간절연층(22)은 주변회로영역(PA)에 형성될 수 있다.
도 7에 도시된 바와 같이, 비트라인구조물들(BL) 사이에 복수의 콘택 오프닝(24)이 형성될 수 있다. 콘택 오프닝들(24)에 자기-정렬되도록 하부 물질들을 식각할 수 있다. 이에 따라, 비트라인구조물들(BL) 사이에서 활성영역(13)의 일부분을 노출시키는 복수의 리세스영역들(24R)이 형성될 수 있다. 리세스 영역들(24R)을 형성하기 위해 이방성 식각 또는 이방성식각과 등방성 식각의 조합을 이용할 수 있다. 예를 들어, 비트라인구조물들(BL) 사이에서 콘택오프닝들(24)을 통해 노출되는 활성영역(13) 및 소자분리층(12)의 일부분을 식각할 수 있다. 다른 실시예에서, 하드마스크층(14)도 등방성식각할 수도 있다. 리세스영역들(24R)은 기판(11) 내부로 확장될 수 있다. 콘택 오프닝들(24)과 리세스영역들(24R)은 상호 연결될 수 있다. 콘택오프닝들(24)과 리세스영역들(24R)의 수직 구조는 '스토리지노드콘택홀'이라고 지칭될 수 있다.
도 8에 도시된 바와 같이, 스토리지콘택(25)이 형성될 수 있다. 스토리지콘택(25)은 콘택 오프닝들(24) 및 리세스영역들(24R)을 채울 수 있다. 스토리지콘택(25)은 비트라인구조물(BL)과 이웃할 수 있다. 탑뷰로 볼 때, 복수의 비트라인구조물(BL) 사이에 복수의 스토리지콘택(25)이 위치할 수 있다. 비트라인(18)에 평행하는 방향에서, 이웃하는 비트라인(18) 사이에 복수의 스토리지콘택(25)이 교대로 번갈아 위치할 수 있다.
스토리지콘택(25)은 실리콘함유물질을 포함할 수 있다. 스토리지콘택(25)은 폴리실리콘을 포함할 수 있고, 폴리실리콘은 불순물이 도핑될 수 있다. 스토리지콘택(25)의 상부 표면은 비트라인(18)의 상부 표면보다 높을 수 있다. 스토리지콘택(25)을 형성하기 위해 콘택 오프닝(24) 및 리세스영역(24R)을 채우도록 폴리실리콘을 증착한 후 평탄화 및 에치백 공정이 순차적으로 수행될 수 있다. 스토리지콘택(25)은 셀영역(CA)에만 형성될 수 있다.
도 9에 도시된 바와 같이, 스토리지콘택(25) 상부를 덮는 마스크층(25M)이 형성될 수 있다. 마스크층(25M)은 주변회로영역(PA)에서 콘택홀을 형성하기 위한 물질일 수 있다. 마스크층(25M)을 식각배리어로 하여 주변회로영역(PA)의 층간절연층(22)을 식각할 수 있다. 이에 따라, 소스/드레인영역들(20)을 노출시키는 콘택홀(26)이 형성될 수 있다.
도 10에 도시된 바와 같이, 마스크층(25M)을 제거한 후에, 스토리지콘택(25) 상부에 금속-베이스 물질(27A)을 형성할 수 있다. 금속-베이스 물질(27A)은 주변회로영역(PA)의 콘택홀(26)을 채울 수 있다. 도시하지 않았으나, 금속-베이스 물질(27A) 형성 이전에 스토리지콘택(25) 상에 금속실리사이드층이 형성될 수 있다. 금속-베이스 물질(27A)은 텅스텐을 함유하는 물질을 포함할 수 있다. 금속-베이스 물질(27A)은 텅스텐층 또는 텅스텐화합물을 포함할 수 있다.
도 11에 도시된 바와 같이, 금속-베이스 물질(27A)을 식각하여 랜딩 패드(27)를 형성할 수 있다. 랜딩 패드(27)는 스토리지콘택(25) 상에 형성될 수 있다. 랜딩 패드(27)를 형성하는 동안에, 주변회로영역(PA)에 금속배선(27P)이 형성될 수 있다. 랜딩 패드(27)의 상단부는 비트라인하드마스크(19)의 상부면을 오버랩하도록 연장될 수 있다. 이웃하는 랜딩 패드들(27) 사이에 패드분리트렌치(27T)가 형성될 수 있다. 패드분리트렌치(27T)는 랜딩 패드들(27)과 비트라인하드마스크(19) 사이에 형성될 수 있다. 랜딩 패드들(27)과 금속배선들(27P)은 동일 레벨에 위치할 수 있다.
도 12에 도시된 바와 같이, 랜딩 패드들(27) 사이의 패드분리트렌치(27T)를 채우는 제1 저유전율스페이서층(28A)을 형성할 수 있다. 제1 저유전율스페이서층(28A)은 주변회로영역(PA)에서 금속배선들(27P) 사이에도 채워질 수 있다. 제1 저유전율스페이서층(28A)은 보론이 함유된 저유전율 물질, 예를 들어, 보론질화물(BN), SiBN 또는 SiBCN을 포함할 수 있다. 제1 저유전율스페이서층(28A)은 셀영역(CA)에서 수소 패시베이션 특성을 개선할 수 있다. 수소 패시베이션 특성이란 수소의 확산에 의해 기판 표면의 댕글링 본드를 제거하는 것을 지칭한다.
제1 저유전율스페이서층(28A) 상에 제2 저유전율스페이서층(29A)이 형성될 수 있다. 제2 저유전율스페이서층(29A)은 주변회로영역(PA)에서 NBTI(Negative Bias Temperature Instability) 특성을 개선하는 물질을 포함할 수 있다. NBTI 특성이란 트랜지스터가 동작하는 동안에 게이트 절연층과 기판 사이의 계면에 수소와 같은 양전하(positive charge)가 포획(trap)되어 트랜지스터의 특성이 저하되는 것을 지칭한다. NBTI 특성 개선을 위해 제2 저유전율스페이서층(29A)은 수소 포획 물질, 예를 들어 수소를 포획할 수 있는 카본이 함유된 물질을 포함할 수 있다. 제2 저유전율스페이서층(29A)은 카본이 함유된 저유전율 물질, 예를 들어, SiCO, SiCN, SiOCN 또는 SiBCN을 포함할 수 있다. 제1 저유전율스페이서층(28A)과 제2 저유전율스페이서층(29A)은 서로 다른 물질일 수 있다. 제2 저유전율스페이서층(29A)은 제1 저율전율스페이서층(28A)보다 단단한 물질일 수 있다. 예를 들어, 제1 저유전율스페이서층(28A)은 SiBN일 수 있고, 제2 저유전율스페이서층(29A)은 SiCN일 수 있다. SiBN은 셀영역(CA)에서 패시베이션 특성을 개선하고, SiCN은 주변회로영역(PA)에서 NBTI 특성을 개선할 수 있다. 제1 저유전율스페이서층(28A)에 의해 이웃하는 랜딩 패드들(27) 사이의 기생 캐패시턴스를 줄일 수 있다. 또한, 제1 저유전율스페이서층(28A)에 의해 이웃하는 금속배선들(27P) 사이의 기생 캐패시턴스를 줄일 수 있다. 비교예로서, 제1 저유전율스페이서층(28A)로서 실리콘질화물이 사용될 수 있으나, 이 경우에는 이웃하는 랜딩 패드들(27) 사이의 기생 캐패시턴스 및 이웃하는 금속배선들(27P) 사이의 기생 캐패시턴스가 증가할 수 있다.
도 13에 도시된 바와 같이, 셀영역(CA)으로부터 제2 저유전율스페이서층(29A)을 선택적으로 제거할 수 있다. 후속하여, 셀영역(CA)으로부터 제1 저유전율스페이서층(28A)을 부분적으로 식각할 수 있다. 이에 따라, 랜딩 패드들(27) 사이에 저유전율 캡핑층(28)이 형성될 수 있다. 저유전율 캡핑층(28)은 보론이 함유된 저유전율 물질, 예를 들어, 보론질화물(BN), SiBN 또는 SiBCN을 포함할 수 있다. 저유전율 캡핑층(28)은 패드분리트렌치들(27T)을 각각 채울 수 있고, 비트라인스페이서(23)의 상부를 캡핑할 수 있다. 저유전율 캡핑층(28)의 상부면은 랜딩 패드(27)의 상부면보다 낮은 레벨일 수 있다. 비트라인스페이서(23)가 에어갭을 포함하는 경우, 저유전율 캡핑층(28)은 에어갭을 캡핑할 수 있다.
주변회로영역(PA)에는 제1 저유전율스페이서층(28A) 및 제2 저유전율스페이서층(29A)이 잔류할 수 있다.
도 14에 도시된 바와 같이, 식각정지층(30)이 형성될 수 있다. 식각정지층(30)은 실리콘질화물 또는 저유전율 물질을 포함할 수 있다. 식각정지층(30)은 셀영역(CA) 및 주변회로영역(PA)에 동시에 형성될 수 있다. 식각정지층(30)은 실리콘질화물 또는 보론함유물질을 포함할 수 있다. 식각정지층(30)은 Si3N4, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
후속하여, 도 2b 및 도 2c에서 참조한 바와 같이, 스토리지노드(220), 유전층(221) 및 플레이트노드(222)를 포함하는 캐패시터(230)를 형성할 수 있다. 캐패시터(230)의 스토리지노드(220)는 셀영역(CA)의 식각정지층(30)을 관통하여 랜딩 패드(27)에 접속될 수 있다. 플레이트노드(222)를 형성하기 위한 식각 공정시 제2 저유전율스페이서층(29A)에서 식각이 정지할 수 있고, 주변회로영역(PA)에서 식각정지층(30)이 제거될 수 있다.
셀영역(CA)에는 랜딩패드들(27) 사이에 저유전율 캡핑층(28)이 잔류할 수 있고, 주변회로영역(PA)에는 금속배선들(27P) 사이에 제1 저유전율스페이서층(28A)이 잔류할 수 있다. 셀영역(CA)의 저유전율 캡핑층(28) 상에 식각정지층(30)이 잔류할 수 있고, 주변회로영역(PA)의 제1 저유전율스페이서층(28A) 상에 제2 저유전율스페이서층(29A)이 잔류할 수 있다. 저유전율 캡핑층(28)과 제1 저유전율스페이서층(28A)은 카본-프리 물질(carbon-free material)일 수 있고, 제2 저유전율스페이서층(29A)은 카본-함유 물질일 수 있다. 저유전율 캡핑층(28)과 제1 저유전율스페이서층(28A)은 SiBN일 수 있고, 제2 저유전율스페이서층(29A)은 SiCN일 수 있으며, 식각정지층(30)은 실리콘질화물(Si3N4)일 수 있다.
상술한 실시예에 따르면, 제1,2 저유전율 스페이서층들(28A, 29A)을 형성하므로, 주변회로영역(PA)에 형성되는 트랜지스터의 오프셋(offset)을 개선할 수 있고, 아울러 수소 패시베이션 특성을 확보할 수 있다. 결국, NBTI 열화없이 셀영역(CA)의 수소 패시베이션 특성을 유지할 수 있다.
비교예로서, 금속배선들(27P) 사이에 채워지는 물질로서 실리콘질화물이 사용될 수 있고, 실리콘질화물은 수소 패시베이션 특성을 개선할 수 있다. 그러나, 주변회로영역(PA)에 실리콘질화물이 최초 두께를 유지하여 잔류하는 경우, NBTI가 열화될 수 있다.
이에 반해, 본 실시예는 주변회로영역(PA)에 제2 저유전율스페이서층(29A)을 형성하므로 NBTI 특성이 열화되지 않을 수 있다. 예컨대, 제2 저유전율스페이서층(29A)이 수소를 포획하는 카본을 함유하고 있으므로, 즉, 주변회로영역(PA)에 수소를 포획하는 제2 저유전율스페이서층(29A) 잔류하므로 NBTI 특성의 열화가 발생하지 않을 수 있다. 셀영역(CA)에서는 제2 저유전율스페이서층(29A)이 잔류하지 않으므로 보론이 함유된 저유전율 캡핑층(28)에 의한 수소 패시베이션 특성을 유지할 수 있다.
도 15 및 도 16은 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 15 및 도 16의 반도체 장치(300, 301)는 도 2a의 반도체 장치(100)와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 반도체 장치(300, 301)는 비트라인스페이서(214)를 포함할 수 있고, 비트라인스페이서(214)는 절연성 스페이서(214A) 및 에어갭(214B)을 포함할 수 있다. 절연성 스페이서(214A)은 실리콘산화물, 실리콘질화물, 저유전율물질 또는 이들의 조합을 포함할 수 있다. 에어갭(214B)은 적어도 하나 이상의 절연성 스페이서들(214A) 사이에 제공될 수 있다. 예를 들어, 비트라인스페이서(214)는 NKAK, NAN, NKAN, NKAKN 또는 NAK를 포함할 수 있고, K는 저유전율 물질을 포함할 수 있다. 비트라인스페이서(214)의 저유전율 물질은 SiBN을 포함하되, SiBN은 SiN과 BN의 비율이 1:1일 수 있다.
도 15의 에어갭(214B)은 비트라인(212)의 측벽에 형성되면서, 비트라인콘택플러그(211)의 측벽에 위치하도록 연장될 수 있다.
도 16의 에어갭(214B)은 비트라인(212)의 측벽에 형성되며, 비트라인콘택플러그(211)의 측벽에 위치하지 않을 수 있다.
도 15 및 도 16에서 저유전율 캡핑층(217)은 에어갭(214B)의 상부를 밀봉시킬 수 있다. 저유전율 캡핑층(217)은 SiBN을 포함하되, SiBN은 실리콘질화물(SiN)과 보론질화물(BN)의 비율이 1:2 또는 2:3일 수 있다.
비트라인스페이서(214)는 적어도 제1 SiBN을 포함하고, 저유전율 캡핑층(217)은 제2 SiBN을 포함하되, 제2 SiBN은 제1 SiBN보다 더 큰 보론 농도를 가질 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 소자분리층
203 : 활성영역 204 : 게이트트렌치
205 : 게이트절연층 206 : 매립 워드라인
207 : 게이트캡핑층 208 : 하드마스크층
209 : 제1불순물영역 210 : 제2불순물영역
211 : 비트라인콘택플러그 212 : 비트라인
213 : 비트라인하드마스크 214 : 비트라인스페이서
215 : 스토리지콘택 216 : 랜딩 패드
217 : 저유전율캡핑층 218 : 식각정지층
219 : 플러그분리층 220 : 스토리지노드
203 : 활성영역 204 : 게이트트렌치
205 : 게이트절연층 206 : 매립 워드라인
207 : 게이트캡핑층 208 : 하드마스크층
209 : 제1불순물영역 210 : 제2불순물영역
211 : 비트라인콘택플러그 212 : 비트라인
213 : 비트라인하드마스크 214 : 비트라인스페이서
215 : 스토리지콘택 216 : 랜딩 패드
217 : 저유전율캡핑층 218 : 식각정지층
219 : 플러그분리층 220 : 스토리지노드
Claims (20)
- 기판 상부에서 서로 이격되어 배치된 비트라인구조물 및 스토리지콘택;
상기 비트라인구조물의 측벽 상에 형성된 비트라인스페이서;
상기 스토리지콘택 상의 랜딩 패드;
상기 비트라인구조물과 상기 랜딩 패드 사이의 패드분리트렌치 내에 배치된 보론 함유 캡핑층;
상기 보론 함유 캡핑층 상의 보론 함유 식각정지층; 및
상기 보론 함유 식각정지층을 관통하여 상기 랜딩 패드에 접속된 스토리지노드를 포함하는 캐패시터
를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 보론 함유 캡핑층과 보론 함유 식각정지층은 보론질화물-베이스 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 보론 함유 캡핑층은 제1 보론질화물-베이스 물질을 포함하고, 상기 보론 함유 식각정지층은 제2 보론질화물-베이스 물질을 포함하되, 상기 제1 보론질화물-베이스 물질은 상기 제2 보론질화물-베이스 물질보다 큰 보론 농도를 갖는 반도체 장치.
- 제1항에 있어서,
상기 보론 함유 캡핑층은 제1 SiBN을 포함하고, 상기 보론 함유 식각정지층은 제2 SiBN을 포함하되, 상기 제1 SiBN은 상기 제2 SiBN보다 큰 보론 농도를 갖는 반도체 장치
- 제1항에 있어서,
상기 비트라인스페이서는, 실리콘산화물, 실리콘질화물, 저유전율 물질 또는 이들의 조합을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 비트라인스페이서는, 에어갭 및 저유전율 물질의 조합을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 비트라인스페이서는, 절연성 스페이서들 사이의 에어갭을 포함하되, 상기 보론 함유 캡핑층은 상기 에어갭의 상단부를 밀봉하는 반도체 장치.
- 제1항에 있어서,
상기 비트라인스페이서는 제1 SiBN을 포함하고, 상기 보론 함유 캡핑층은 제2 SiBN을 포함하되, 상기 제2 SiBN은 상기 제1 SiBN보다 더 큰 보론 농도를 갖는
반도체 장치.
- 셀영역과 주변회로영역을 포함하는 기판;
상기 셀영역의 기판 상부에 배치된 복수의 스토리지콘택;
상기 스토리지콘택들 각각의 상부에 형성된 랜딩 패드들;
상기 주변회로영역의 기판 상부에 배치된 금속배선들
상기 랜딩 패드들 사이에 배치된 보론 함유 캡핑층;
상기 금속배선들 사이에 배치된 보론 함유 스페이서층; 및
상기 보론 함유 스페이서층 상의 카본 함유 스페이서층
을 포함하는 반도체 장치.
- 제9항에 있어서,
상기 보론 함유 캡핑층과 상기 보론 함유 스페이서층은 동일 저유전율 물질을 포함하는 반도체 장치.
- 제9항에 있어서,
상기 보론 함유 캡핑층과 상기 보론 함유 스페이서층은 SiBN을 포함하는 반도체 장치.
- 제9항에 있어서,
상기 카본 함유 스페이서층은 SiCN을 포함하는 반도체 장치.
- 제9항에 있어서,
상기 셀영역의 기판 상부에서 상기 스토리지콘택 및 랜딩 패드에 대면하는 비트라인구조물;
상기 비트라인구조물의 측벽 상에 형성된 비트라인스페이서;
상기 보론 함유 캡핑층 상의 보론 함유 식각정지층; 및
상기 보론 함유 식각정지층을 관통하여 상기 랜딩 패드에 접속된 스토리지노드를 포함하는 캐패시터
를 더 포함하는 반도체 장치.
- 제13항에 있어서,
상기 보론 함유 캡핑층은 제1 SiBN을 포함하고, 상기 보론 함유 식각정지층은 제2 SiBN을 포함하되, 상기 제1 SiBN은 상기 제2 SiBN보다 큰 보론 농도를 갖는 반도체 장치.
- 제13항에 있어서,
상기 비트라인스페이서는, 절연성 스페이서들 사이의 에어갭을 포함하되, 상기 보론 함유 캡핑층은 상기 에어갭의 상단부를 밀봉하는 반도체 장치.
- 제13항에 있어서,
상기 비트라인스페이서는 제1 SiBN을 포함하고, 상기 보론 함유 캡핑층은 제2 SiBN을 포함하되, 상기 제2 SiBN은 상기 제1 SiBN보다 더 큰 보론 농도를 갖는
반도체 장치.
- 제13항에 있어서,
상기 비트라인스페이서는 제1 SiBN을 포함하고, 상기 보론 함유 캡핑층은 제2 SiBN을 포함하며, 상기 보론 함유 식각 정지층은 제3 SiBN을 포함하되, 상기 제2 SiBN은 상기 제1 SiBN 및 제3 SiBN보다 더 큰 보론 농도를 갖고, 상기 제1 SiBN은 상기 제3 SiBN보다 더 큰 보론 농도를 갖는
반도체 장치.
- 셀영역과 주변회로영역을 포함하는 기판의 상기 셀영역의 기판 상부에 복수의 스토리지콘택을 형성하는 단계;
상기 스토리지콘택들 각각의 상부에 랜딩 패드들을 형성하는 단계;
상기 주변회로영역의 기판 상부에 금속배선들을 형성하는 단계;
상기 랜딩 패드들 사이에 보론 함유 캡핑층을 형성하는 단계;
상기 금속배선들 사이에 보론 함유 스페이서층을 형성하는 단계; 및
상기 보론 함유 스페이서층 상에 카본 함유 스페이서층을 형성하는 단계
을 포함하는 반도체 장치 제조 방법.
- 제18항에 있어서,
상기 보론 함유 캡핑층 및 보론 함유 스페이서층은 카본-프리 물질을 포함하는 반도체 장치 제조 방법.
- 제18항에 있어서,
상기 보론 함유 캡핑층 및 보론 함유 스페이서층은 SiBN을 포함하고, 상기 카본 함유 스페이서층은 SiCN을 포함하는 반도체 장치 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210104782A KR20230022699A (ko) | 2021-08-09 | 2021-08-09 | 저유전율 스페이서를 구비한 반도체장치 및 그 제조 방법 |
| US17/685,682 US20230037646A1 (en) | 2021-08-09 | 2022-03-03 | Semiconductor device with low k spacer and method for fabricating the same |
| CN202210780960.9A CN115942743A (zh) | 2021-08-09 | 2022-07-04 | 具有低k间隔件的半导体器件及其制造方法 |
| JP2022124660A JP2023024953A (ja) | 2021-08-09 | 2022-08-04 | 低誘電率スペーサを備えた半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210104782A KR20230022699A (ko) | 2021-08-09 | 2021-08-09 | 저유전율 스페이서를 구비한 반도체장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230022699A true KR20230022699A (ko) | 2023-02-16 |
Family
ID=85153289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210104782A KR20230022699A (ko) | 2021-08-09 | 2021-08-09 | 저유전율 스페이서를 구비한 반도체장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230037646A1 (ko) |
| JP (1) | JP2023024953A (ko) |
| KR (1) | KR20230022699A (ko) |
| CN (1) | CN115942743A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117545274B (zh) * | 2024-01-08 | 2024-05-03 | 长鑫新桥存储技术有限公司 | 一种半导体结构及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724568B1 (ko) * | 2005-10-12 | 2007-06-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR102235120B1 (ko) * | 2015-06-30 | 2021-04-02 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| US10453896B1 (en) * | 2016-10-31 | 2019-10-22 | Crossbar, Inc. | 4F2 resistive non-volatile memory formed in a NAND architecture |
| KR102444707B1 (ko) * | 2018-03-26 | 2022-09-19 | 에스케이하이닉스 주식회사 | 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법 |
| KR20210061162A (ko) * | 2019-11-19 | 2021-05-27 | 삼성전자주식회사 | 필러를 갖는 스토리지 노드 전극을 포함하는 반도체 소자 및 그 제조 방법 |
| CN111653567B (zh) * | 2020-06-01 | 2023-01-06 | 中国科学院微电子研究所 | Dram器件及其制造方法 |
| KR20210148674A (ko) * | 2020-06-01 | 2021-12-08 | 에스케이하이닉스 주식회사 | 하드마스크를 이용한 반도체 장치 및 그의 제조 방법 |
| KR20220040074A (ko) * | 2020-09-23 | 2022-03-30 | 삼성전자주식회사 | 에어 갭을 포함하는 반도체 소자 제조 방법 |
-
2021
- 2021-08-09 KR KR1020210104782A patent/KR20230022699A/ko unknown
-
2022
- 2022-03-03 US US17/685,682 patent/US20230037646A1/en active Pending
- 2022-07-04 CN CN202210780960.9A patent/CN115942743A/zh active Pending
- 2022-08-04 JP JP2022124660A patent/JP2023024953A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230037646A1 (en) | 2023-02-09 |
| CN115942743A (zh) | 2023-04-07 |
| JP2023024953A (ja) | 2023-02-21 |
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