KR20240003967A - 반도체 장치 - Google Patents

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박준범
백상원
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 상기 복수의 채널층들 각각의 하면 상에서 상기 제1 방향을 따른 상기 게이트 구조물의 양측에 배치되는 내부 스페이서층들; 상기 내부 스페이서층들, 상기 복수의 채널층들, 및 상기 활성 영역과 접촉하는 보호층; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 내부 스페이서층들과 접촉하는 소스/드레인 영역을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 상기 복수의 채널층들 각각의 하면 상에서 상기 제1 방향을 따른 상기 게이트 구조물의 양측에 배치되는 내부 스페이서층들; 상기 내부 스페이서층들, 상기 복수의 채널층들, 및 상기 활성 영역과 접촉하는 보호층; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 내부 스페이서층들과 접촉하는 소스/드레인 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 상기 복수의 채널층들 각각의 하면 상에서 상기 제1 방향을 따른 상기 게이트 구조물의 양측에 배치되는 내부 스페이서층들; 상기 내부 스페이서층들 및 상기 복수의 채널층들과 접촉하는 도전성 보호층; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 내부 스페이서층들과 접촉하는 소스/드레인 영역을 포함하고, 상기 도전성 보호층은 상기 복수의 채널층들 및 상기 소스/드레인 영역의 사이에 배치되고, 도전성 물질을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물; 상기 복수의 채널층들 및 상기 게이트 구조물 사이, 및 상기 활성 영역 및 상기 복수의 채널층들의 사이에 배치되는 절연성 보호층; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역을 포함하고, 상기 절연성 보호층은, 상기 복수의 채널층들 각각의 하면을 덮고, 상기 복수의 채널층들 중 일부의 상면을 덮을 수 있다.
소스/드레인 영역 형성 전 2차원 물질을 포함하는 보호층을 포함하는 구조를 통해 복수의 채널층들 및 소스/드레인 영역 사이의 저항을 감소시킬 수 있다. 이로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 3a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 5a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 6a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 9a 내지 도 9j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2a는 각각 도 1의 반도체 장치를 절단선 I-I', II-II'을 따라서 절단한 단면들을 도시한다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도이다. 도 2b에서는 도 2a의 'A' 영역을 확대하여 도시한다.
설명의 편의를 위하여, 도 1 내지 도 2b에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 영역(105), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물(140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역(150), 복수의 채널층들 각각의 하면 상에서 제1 방향(x)을 따른 게이트 구조물의 양측에 배치되는 내부 스페이서층들(130), 내부 스페이서층들(130)과 복수의 채널층들(141, 142, 143)의 사이에, 즉 경계 부분에 배치되는 도전성 보호층(151), 활성 영역(105)과 교차하여 연장되는 게이트 구조물(160), 및 소스/드레인 영역(150)에 연결되는 콘택 플러그(180)를 포함할 수 있다. 반도체 장치(100)는, 소자분리층들(110) 및 층간 절연층(190)을 더 포함할 수 있다. 게이트 구조물(160)은, 스페이서층들(161), 게이트 유전층(162), 게이트 전극층(163) 및 게이트 캡핑층(164)을 포함할 수 있다.
반도체 장치(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극층(163)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(100)는 채널 구조물(140), 소스/드레인 영역(150), 및 게이트 구조물(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터, 즉, MBCFETTM(Multi Bridge Channel FET)을 포함할 수 있다. 상기 트랜지스터는 예를 들어 PMOS 트랜지스터들일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자분리층(110)은 활성 영역(105)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜 층을 포함할 수도 있다. 다만, 게이트 구조물(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스되며, 리세스된 활성 영역(105) 상에 소스/드레인 영역(150)이 배치될 수 있다. 활성 영역(105)은 불순물들을 포함하거나 불순물들을 포함하는 도핑 영역들을 포함할 수 있다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다. 예를 들어, 제1 방향(x)에서, 복수의 채널층들(141, 142, 143)의 수직 방향을 따른 폭은 복수의 채널층들(141, 142, 143) 중 일부가 제거되지 않은 부분의 수직 방향을 따른 폭(T1) 및 복수의 채널층들(141, 142, 143) 중 일부가 제거된 부분의 수직방향을 따른 폭(T2)을 포함할 수 있다. 복수의 채널층들(141, 142, 143)의 수직 방향을 따른 폭의 일부는 소스/드레인 영역(150)으로 갈수록 감소될 수 있다. 즉. 복수의 채널층들(141, 142, 143) 중 일부가 제거된 부분의 수직방향을 따른 폭(T2)은 복수의 채널층들(141, 142, 143) 중 일부가 제거되지 않은 부분의 수직 방향을 따른 폭(T1) 보다 작을 수 있다. 이로 인해, 소스/드레인 영역(150) 및 복수의 채널층들(141, 142, 143)이 접촉하는 면적이 감소할 수 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 복수의 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물(140)은 활성 영역(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역(150)은 채널 구조물(140)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 소스/드레인 영역(150)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역(150)은 활성 영역(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역(150)은 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면을 따라 배치되는 에피택셜 층들을 포함할 수 있다. 소스/드레인 영역(150)은 복수의 에피택셜층들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 소스/드레인 영역(150)은 실리콘(Si) 및/또는 게르마늄(SiGe)을 포함하는 반도체층일 수 있다. 소스/드레인 영역(150)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 소스/드레인 영역(150)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다. 소스/드레인 영역(150)은 y 방향을 따른 단면이 원형, 타원형, 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극층(163)과 나란하게 배치될 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극층(163)은 내부 스페이서층들(130)에 의해 소스/드레인 영역(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극층(163)과 마주하는 측면이 게이트 전극층(163)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
내부 스페이서층들(130)은 스페이서층들(161)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 내부 스페이서층들(130)은 다른 실시예들에도 적용될 수 있다.
도전성 보호층(151)은 활성 영역(105), 내부 스페이서층들(130) 및 복수의 채널층들(141, 142, 143)과 접촉할 수 있다. 도전성 보호층(151)은 소스/드레인 영역(150) 형성 전에 리세스 영역(RC)(도 9e 참조)을 둘러싸도록 배치될 수 있다. 도전성 보호층(151)은 컨포멀하게 형성될 수 있다. 도전성 보호층(151)의 두께(D1)는 약 0.3nm 내지 약 1.0nm 일 수 있다. 도전성 보호층(151)은 복수의 채널층들(141, 142, 143) 및 내부 스페이서층들(130) 경계 부분, 활성 영역(105) 및 소스/드레인 영역(150)의 경계 부분, 및 복수의 채널층들(141, 142, 143) 및 소스/드레인 영역(150)의 경계 부분에 배치될 수 있다. x 방향을 따른 단면에서, 소스/드레인 영역(150)의 최하부는 게이트 구조물(160)의 최하부 레벨 보다 낮은 레벨에 배치될 수 있으므로, 소스/드레인 영역(150)의 일부를 둘러싸는 도전성 보호층(151)의 최하부는 게이트 구조물(160)의 최하부의 레벨보다 낮은 레벨에 배치될 수 있다.
도전성 보호층(151)은 2차원 물질(2D material)로 이루어질 수 있다. 예를 들어, 2차원 물질은 도전성을 가진 그래핀(Graphene), 인화 그래핀(Phosphine-functionalized graphene oxide, GO-PPh2), MoS2, WS2, MoSe2, WSe2, MoTe2, WTe2, ZrS2, ZrSe2, TiS3, TiSe3, ZrS3, ZrSe3, MnPS3, FePS3, CoPS3, NiPS3, GaS, GaSe, RuO2, 흑린(black phosphorus), 및 포스포린(phosphorene) 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 도 2a의 도전성 보호층(151)은 예컨대, 그래핀(Graphene)을 포함할 수 있다.
도전성 보호층(151)은 활성 영역(105), 내부 스페이서층들(130), 복수의 채널층들(141, 142, 143) 및 소스/드레인 영역(150)과 전자 현미경 사진 상으로 구분할 수 있다. 도전성 보호층(151)은 활성 영역(105), 내부 스페이서층들(130), 복수의 채널층들(141, 142, 143) 및 소스/드레인 영역(150)과 물질 및 성분이 다를 수 있다.
게이트 구조물(160)은 활성 영역(105) 및 채널 구조물들(140)의 상부에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극층(163), 게이트 전극층(163)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 게이트 전극층(163)의 측면들 상의 스페이서층들(161), 및 게이트 전극층(163)의 상면 상의 게이트 캡핑층(164)을 포함할 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극층(163)의 사이 및 채널 구조물(140)과 게이트 전극층(163)의 사이에 배치될 수 있으며, 게이트 전극층(163)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극층(163)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극층(163)과 스페이서층들(161)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극층(163)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극층(163)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극층(163)은 도전성 물질을 포함할 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 전극층(163)은 2개 이상의 다중층으로 구성될 수도 있다. 스페이서층들(161)은 게이트 전극층(163)의 양 측면에 배치될 수 있다. 스페이서층들(161)은 소스/드레인 영역(150)과 게이트 전극층(163)을 절연시킬 수 있다. 스페이서층들(161)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 스페이서층들(161)은 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(164)은 게이트 전극층(163)의 상부에 배치될 수 있다. 게이트 캡핑층(164)은 게이트 전극층(163)의 상면을 따라 제2 방향, 예를 들어 y방향으로 연장되도록 배치될 수 있다. 게이트 캡핑층(164)의 측면들은 스페이서층들(161)에 의해 둘러싸일 수 있다. 게이트 캡핑층(164)의 상면은 스페이서층들(161)의 상면과 실질적으로 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 게이트 캡핑층(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
층간 절연층(190)은 소스/드레인 영역(150), 게이트 구조물(160) 및 소자분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.
콘택 플러그(180)는 층간 절연층(190)의 적어도 일부를 관통하여 소스/드레인 영역(150)과 접촉할 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그(180)는 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그(180)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(180)는 소스/드레인 영역(150)을 소정 깊이로 리세스하도록 배치될 수 있다. 콘택 플러그(180)는 하단에 위치하는 금속-반도체 화합물층(182), 측벽들을 따라 배치되는 배리어층(184), 및 플러그 도전층(186)을 포함할 수 있다. 금속-반도체 화합물층(182)은 예를 들어, 금속 실리사이드층일 수 있다. 배리어층(184)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 플러그 도전층(186)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 콘택 플러그(180)는 소스/드레인 영역(150) 중 적어도 일부를 관통하도록 배치될 수 있다.
본 발명의 실시예에 따른 도전성 보호층(151)은 상술한 구조적 특징을 가짐으로써, 소스/드레인 영역(150)과 복수의 채널층들(141, 142, 143)이 접촉하는 면적을 증가시킬 수 있다. 이로써, 소스/드레인 영역(150)과 복수의 채널층들(141, 142, 143) 사이의 저항을 감소시켜 전기적 특성이 향상된 반도체 장치를 제공할 수 있다.
도 3a는 예시적인 실시예들에 따른 반도체 장치(100a)를 도시하는 단면도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치(100a)의 일부를 도시하는 부분 확대도이다. 도 3b 에서는 도 3a의 'B' 영역을 확대하여 도시한다.
도 3a 내지 도 7에서, 앞선 도 2a와 동일한 도면 번호는 대응되는 구성을 나타내며, 상술한 내용과 중복되는 설명은 생략한다.
도 3a 및 도 3b를 참조하면, 도전성 보호층(151)은 소스/드레인 영역(150) 및 내부 스페이서층들(130)로 이루어진 영역의 외측면 및 하부면을 둘러쌀 수 있다. 반도체 장치(100a)의 제조 시에, 희생층들(120)을 제거하는 공정(도 9h 참조)에서 도전성 보호층(151)이 제거되지 않아, 도전성 보호층(151)은 이와 같은 형상을 가질 수 있다. 또한, 소스/드레인 영역(150)을 형성하기 전 세정 공정 및 열처리에 의해 활성 영역(105) 및 소스/드레인 영역(150)의 경계 부분, 복수의 채널층들(141, 142, 143) 및 소스/드레인 영역(150)의 경계 부분에 배치되는 도전성 보호층(151)이 제거되지 않을 수 있다. 이로 인해, 도전성 보호층(151)을 통해 소스/드레인 영역(150) 및 복수의 채널층들(141, 142, 143)이 접촉하는 면이 증가될 수 있다.
도 4a는 예시적인 실시예들에 따른 반도체 장치(100b)를 도시하는 단면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치(100b)의 일부를 도시하는 부분 확대도이다. 도 4b 에서는 도 4a의 'C' 영역을 확대하여 도시한다.
도 4a 및 도 4b를 참조하면, 도전성 보호층(151)은 내부 스페이서층들(130)의 외측면을 둘러쌀 수 있다. 반도체 장치(100b)의 제조 시에, 희생층들(120)을 제거하는 공정(도 9h 참조)에서 도전성 보호층(151)이 제거되지 않을 수 있다. 소스/드레인 영역(150)을 형성하기 전 세정 공정 및 열처리에 의해 활성 영역(105) 및 소스/드레인 영역(150)의 경계 부분, 복수의 채널층들(141, 142, 143) 및 소스/드레인 영역(150)의 경계 부분에 배치되는 도전성 보호층(151)이 제거되어, 이와 같은 형상을 가질 수 있다.
도 5a는 예시적인 실시예들에 따른 반도체 장치(100c)를 도시하는 단면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치(100c)의 일부를 도시하는 부분 확대도이다. 도 5b 에서는 도 5a의 'D' 영역을 확대하여 도시한다.
도 5a 및 도 5b를 참조하면, 도전성 보호층(151)은 복수의 채널층들(141, 142, 143) 및 내부 스페이서층들(130)의 경계 부분, 활성 영역(105) 및 소스/드레인 영역(150)의 경계 부분, 복수의 채널층들(141, 142, 143) 및 소스/드레인 영역(150)의 경계 부분에 배치될 수 있다. 반도체 장치(100c)의 제조 시에, 희생층들(120)을 제거하는 공정(도 9h 참조)에서 도전성 보호층(151)이 제거될 수 있다. 또한, 소스/드레인 영역(150)을 형성하기 전 세정 공정 및 열처리에 의해 활성 영역(105) 및 소스/드레인 영역(150)의 경계 부분, 및 복수의 채널층들(141, 142, 143) 및 소스/드레인 영역(150)의 경계 부분에 배치되는 도전성 보호층(151)이 제거되어, 이와 같이 형성될 수 있다.
도 6a는 예시적인 실시예들에 따른 반도체 장치(100d)를 도시하는 단면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치(100d)의 일부를 도시하는 부분 확대도이다. 도 6b 에서는 도 6a의 'E' 영역을 확대하여 도시한다.
도 6a 및 도 6b를 참조하면, 도 2a의 실시예와 달리 활성 영역(105), 복수의 채널층들(141, 142, 143) 및 게이트 구조물(160) 사이에 배치되는 절연성 보호층(152)을 포함할 수 있다. 절연성 보호층(152)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 이용하여 형성할 수 있다. 절연성 보호층(152)은 복수의 채널층들(141, 142, 143) 각각의 하면을 덮고, 복수의 채널층들(141, 142, 143) 중 일부의 상면을 덮을 수 있다. 절연성 보호층(152)은 활성 영역(105) 상에 희생층들(120) 및 복수의 채널층들(141, 142, 143)과 교대로 적층되는 공정에서 함께 형성될 수 있다. 이로 인해, 절연성 보호층(152)은 희생층(120)으로부터 활성 영역(105) 및 복수의 채널층들(141, 142, 143)로 게르마늄(Ge)이 확산되는 것을 방지할 수 있다. 절연성 보호층(152)은 복수의 채널층들(141, 142, 143) 및 게이트 구조물(160)의 경계 부분, 게이트 구조물(160) 및 활성 영역(105)의 경계 부분, 내부 스페이서층들(130) 및 복수의 채널층들(141, 142, 143)의 경계 부분에 배치될 수 있다. 절연성 보호층(152)은 제1 방향(x)에서 활성 영역(105)의 상면에 실질적으로 수평하게 연장될 수 있다.
절연성 보호층(152)의 두께(D1')는 약 0.3nm 내지 약 1.0nm일 수 있다. 절연성 보호층(152)은 절연성을 가지는 2차원 물질로 이루어질 수 있다. 절연성 보호층(152)은 예를 들어, 산화그래핀(Graphene oxide), 육방정계 질화붕소(h-BN), 플루오르그래핀(Fluorographene) BCN, InSe, MoO3, WO3, TiO2, MnO2, V2O5, 및 TaO3 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연성 보호층(152)은 2차원 물질인 질화붕소(h-BN)를 포함할 수 있다. 절연성 보호층(152)은 리세스 영역(RC)을 형성하는 공정에서, 복수의 채널층들(141, 142, 143)의 산화를 방지하여 복수의 채널층들(141, 142, 143)의 말단이 식각되지 않도록 보호할 수 있다. 예를 들어, 복수의 채널층들(141, 142, 143)은 실질적으로 균일한 두께를 가질 수 있다. 즉, 도 2a의 실시예와 달리 복수의 채널층들(141, 142, 143)의 수직 방향을 따른 폭(T1')은 복수의 채널층들(141, 142, 143)의 수평 방향을 따른 말단으로 갈수록 두께가 감소되지 않을 수 있다. 이로써, 소스/드레인 영역(150) 및 복수의 채널층들(141, 142, 143)이 접촉하는 면적이 증가되어 소스/드레인 영역(150)과 복수의 채널층들(141, 142, 143) 사이에 저항이 감소되므로 전기적 특성이 향상된 반도체 장치를 제공할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100e)를 도시하는 단면도이다.
도 7을 참조하면, 도 6의 실시예와 달리 내부 스페이서층들(130)을 더 포함할 수 있다. 내부 스페이서층들(130)은 복수의 채널층들(141, 142, 143) 각각의 하면 상에서 제1 방향(x)을 따른 게이트 구조물(160)의 양측에 배치되며, 복수의 채널층들(141, 142, 143)의 외측면과 실질적으로 공면을 이루는 외측면을 가질 수 있다. 내부 스페이서층들(130)의 상면들 및 하면들이 절연성 보호층(152)과 접촉할 수 있다. 이로 인해, 내부 스페이서층들(130)의 상면들 및 하면들 중 일부는 평평할 수 있다. 내부 스페이서층들(130)에 대한 그 외의 설명은 도 1 내지 도 2b를 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100f)를 도시하는 단면도이다.
도 8을 참조하면, 도전성 보호층(151) 및 절연성 보호층(152)을 모두 포함할 수 있다. 도전성 보호층(151)은 내부 스페이서층들(130)의 상면들 및 하면들과 접촉할 수 있다. 도전성 보호층(151)은 제1 방향(x)에서 복수의 채널층들(141, 142, 143)의 측면을 둘러쌀 수 있다. 도전성 보호층(151) 및 절연성 보호층(152)은 내부 스페이서층들(130) 상면들 및 하면들에서 접촉할 수 있다. 도전성 보호층(151) 및 절연성 보호층(152)은 복수의 채널층들(141, 142, 143)의 측면에서 접촉할 수 있다. 도 8의 실시예에서는 도전성 보호층(151)의 일부가 내부 스페이서층들(130)의 상면 및 하면과 접촉하는 것으로 도시되어 있다. 즉, 절연성 보호층(152)과 내부 스페이서층들(130) 사이에 도전성 보호층(152)의 일부가 배치되어 있다. 다른 실시예로써, 도전성 보호층(151)의 일부가 절연성 보호층(152)과 복수의 채널층들(141, 142, 143)의 사이에 배치될 수도 있다. 또한, 최하부에 위치하는 절연성 보호층(152)과 활성영역 사이에 도전성 보호층(151)의 일부가 배치될 수도 있다. 또 다른 실시예로써, 복수의 채널층들(141, 142, 143)의 측면과 소스/드레인 영역(150)의 측면 사이에는 도전성 보호층(151)이 배치되고, 내부 스페이서층들(130), 복수의 채널층들(141, 142, 143) 또는 절연성 보호층(152)의 상면이나 하면 상에는 도전성 보호층(151)이 배치되지 않을 수도 있다
후술하는 도 10a 공정을 수행한 후, 도 9b 내지 도 9j와 동일한 공정을 수행하면 도전성 보호층(151) 및 절연성 보호층(152)을 포함하는 반도체 장치(100f)를 제조할 수 있다.
도 9a 내지 도 9j는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9j는 도 1 내지 도 2a의 반도체 장치(100)를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 2a에 대응하는 단면들을 도시한다.
도 9a를 참조하면, 활성 영역(105) 상에 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(120)은 후속 공정을 통해 도 2a와 같이 게이트 유전층(162) 및 게이트 전극층(163)으로 교체되는 층일 수 있다. 희생층들(120)은 복수의 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 복수의 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 예시적인 실시예에서, 복수의 채널층들(141, 142, 142)은 실리콘(Si)을 포함하고, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
희생층들(120) 및 복수의 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 복수의 채널층들(141, 142, 143) 각각은 약 1Å 내지 100nm의 범위의 길이를 가질 수 있다. 희생층(120)과 교대로 적층되는 복수의 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 9b를 참조하면, 희생층들(120) 및 복수의 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
상기 활성 구조물은 서로 교대로 적층되는 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, 서로 y 방향에서 서로 이격되어 배치될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역(105)이 돌출되도록 리세스함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 9c를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물들(170) 및 스페이서층들(161)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2와 같이, 채널 구조물(140)의 상부에서 게이트 유전층(162) 및 게이트 전극층(163)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성 구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
스페이서층들(161)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 스페이서층들(161)은 희생 게이트 구조물들(170) 및 상기 활성 구조물들의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 스페이서층들(161)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 9d를 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140)을 형성할 수 있다.
희생 게이트 구조물들(170) 및 스페이서층들(161)을 마스크로 이용하여, 노출된 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 제거할 수 있다. 잔존한 희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거되어, 내측으로 오목한 측면들을 가질 수 있다. 다만, 잔존한 희생층들(120)이 x방향을 따른 측면으로부터 제거될 때, 채널 구조물들(140) 말단 중 일부가 제거될 수 있다. 잔존한 복수의 채널층들(141, 142, 143)은 x 방향을 따른 측면이 식각되어, 외측으로 볼록한 측면을 가질 수 있다. 다만, 희생층들(120) 및 복수의 채널층들(141, 142, 143)의 측면의 형상은 도시된 것에 한정되지 않는다.
도 9e를 참조하면, 리세스 영역(RC)을 둘러싸도록 도전성 보호층(151)을 형성할 수 있다.
도전성 보호층(151)은 리세스 영역(RC)의 내측면 사이에 컨포멀하게 형성될 수 있다. 도전성 보호층(151)은 희생층들(120)의 식각된 측면들, 복수의 채널층들(141, 142, 143)의 측면들, 및 활성 영역(105)의 노출된 상면을 덮도록 형성될 수 있다. 도전성 보호층(151)은 플라즈마 도핑(Plasma Assisted doping, PLAD) 공정에 의해 형성될 수 있다. 예를 들어, PLAD 공정 시 온도는 650℃ 내지 1000℃ 인 조건에서, 탄소(C), 에틸렌(C2H4) 및/또는 메테인(CH4)을 이용하여 그래핀(Graphene)을 포함하는 도전성 보호층(151)을 형성할 수 있다. 도전성 보호층(151)은 도전성을 가지는 2차원 물질로 이루어질 수 있다.
도 9f를 참조하면, 내부 스페이서층들(130)을 형성할 수 있다.
먼저, 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다. 내부 스페이서층들(130)은 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 제거된 영역에 절연 물질을 채우고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 제거된 영역에서 도전성 보호층(151)과 접촉할 수 있다. 내부 스페이서층들(130)은 스페이서층들(161)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
도 9g를 참조하면, 리세스 영역(RC)을 채우도록 소스/드레인 영역(150)의 에피택셜 층을 형성할 수 있다.
소스/드레인 영역(150)은 에피택셜 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 소스/드레인 영역(150)은 에피택셜 성장 및 식각 공정을 반복하여 형성될 수 있으며, 리세스 영역(RC) 내에서 도전성 보호층(151) 및 내부 스페이서층들(130)과 접촉하도록 연장될 수 있다. 소스/드레인 영역(150)이 내부 스페이서층들(130)과 접촉하는 면은 기판(101)의 상면에 수직한 방향으로 수직한 면을 이루도록 형성될 수 있다. 이와 달리, 일 실시예에 따르면, 소스/드레인 영역(150)이 복수의 채널층들(141, 142, 143) 및 희생층들(120)을 향하는 면은 굴곡진(wavy) 형상을 가질 수도 있다(도 6a 참조). 소스/드레인 영역(150)이 소스/드레인 영역(150)은 인-시추 도핑에 의해 불순물들을 포함할 수 있다. 소스/드레인 영역들(150)의 상면은 게이트 구조물들(160)의 하면과 실질적으로 동일하거나 하면보다 높은 높이 레벨에 위치할 수 있으나, 이에 한정되는 것은 아니다.
도 9h를 참조하면, 층간 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거할 수 있다.
층간 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(170)은 스페이서층들(161), 층간 절연층(190), 및 복수의 채널층들(141, 142, 143)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 복수의 채널층들(141, 142, 143)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid) 및/또는 SC1(Standard clean-1) 세정 공정에 이용되는 용액(NH4OH:H2O2:H2O=1:1:5)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 도전성 보호층(151)이 그래핀(Graphene)을 포함하는 경우, 상기 제거 공정 중에, 도전성 보호층(151)이 희생층(120)과 접촉하는 부분은 SC1 세정 공정에 이용되는 용액에 의한 산화반응을 통해 제거될 수 있다. 소스/드레인 영역(150)은 최외각에 형성되는 층간 절연층(190) 및 선택 식각비를 갖는 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 9i를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물(160)을 형성할 수 있다.
게이트 유전층(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극층(163)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 매립하도록 형성할 수 있다. 게이트 전극층(163) 및 스페이서층들(161)은 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극층(163) 및 스페이서층들(161)이 제거된 영역에 게이트 캡핑층(164)이 형성될 수 있다. 이에 의해, 게이트 유전층(162), 게이트 전극층(163), 스페이서층들(161), 및 게이트 캡핑층(164)을 포함하는 게이트 구조물(160)이 형성될 수 있다.
도 9j를 참조하면, 소스/드레인 영역(150)을 노출시키는 콘택 홀들(CH)을 형성할 수 있다. 콘택 홀들(CH)의 하면은 소스/드레인 영역(150) 내로 리세스될 수 있다.
다시, 도 1, 도 2a 및 도 2b를 참조하면, 콘택 홀들(CH) 내에 콘택 플러그(180)를 형성할 수 있다. 콘택 플러그(180)는 하단에 위치하는 금속-반도체 화합물층(182), 측벽들을 따라 배치되는 배리어층(184), 및 플러그 도전층(186)을 포함할 수 있다.
예시적인 실시예에서, 콘택 플러그(180)는 층간 절연층(190)의 적어도 일부를 관통하며 소스/드레인 영역(150)과 접촉하도록 배치될 수 있다. 이 때, 콘택 플러그(180)의 금속-반도체 화합물층(182)은 소스/드레인 영역(150)의 일부와 접촉할 수 있으며, 금속-반도체 화합물층(182)의 하단은 복수의 채널층들(141, 142, 143)의 상단보다 낮은 레벨에 위치할 수 있다. 다만, 콘택 플러그(180)의 형상 및 배치는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치(100e)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10c는 도 7의 반도체 장치(100e)를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 7에 대응하는 단면들을 도시한다.
도 10a를 참조하면, 활성 영역(105), 복수의 채널층들(141, 142, 143) 및 게이트 구조물(160) 사이에 배치되는 절연성 보호층(152)을 형성할 수 있다. 절연성 보호층(152)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 이용하여 형성할 수 있다. 먼저, 활성 영역(105)상에 절연성 보호층(152)을 형성할 수 있다. 다음으로, 절연성 보호층(152) 상에 희생층(120)을 형성한 후, 희생층(120) 상에 절연성 보호층(152)을 형성할 수 있다. 다음으로, 희생층(120) 상에 형성된 절연성 보호층(152) 상에 제1 채널층(141)을 형성한 후, 제3 채널층(143) 상에 절연성 보호층(152)을 형성할 수 있다. 다음으로, 제1 채널층(141) 상에 형성된 절연성 보호층(152) 상에 다시 희생층(120)을 형성할 수 있다. 상기와 같은 공정을 반복하여, 희생층들(120) 중 최상부 희생층(120)상에 형성된 절연성 보호층(152) 상에 제3 채널층(143)을 형성할 수 있다.
다음으로, 상술한 도 9b 및 도 9c와 동일한 공정이 수행될 수 있다.
도 10b를 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140)을 형성할 수 있다.
상술한 도 9d와 동일한 공정이 진행될 때, 잔존한 희생층들(120)이 x방향을 따른 측면으로부터 제거될 수 있다. 이 때, 채널 구조물들(140)의 말단 중 일부가 제거되는 것과 달리, 절연성 보호층(152)에 의해 채널 구조물들(140)이 보호될 수 있어 채널 구조물들(140)의 말단 중 일부는 제거되지 않을 수 있다. 즉, 복수의 채널층들(141, 142, 143)은 균일한 두께를 갖도록 형성될 수 있다.
다음으로, 상술한 도 9e 및 도 9f와 동일한 공정이 수행될 수 있다.
도 10c를 참조하면, 리세스 영역(RC)을 채우도록 소스/드레인 영역(150)의 에피택셜 층을 형성할 수 있다.
상술한 도 9g와 동일한 공정이 진행될 수 있다. 도 10b의 공정이 진행되는 동안 복수의 채널층들(141, 142, 143)의 수직 방향을 따른 두께가 균일하게 형성되기 때문에 소스/드레인 영역(150) 및 복수의 채널층들(141, 142, 143)이 접촉하는 면이 증가될 수 있다.
다음으로, 상술한 도 9h 내지 도 9j와 동일한 공정이 수행된 후 콘택 플러그(180) 형성 공정이 진행됨으로써, 도 7과 같은 반도체 장치(100e)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 101: 기판
105: 활성 영역 110: 소자분리층
120: 희생층 130: 내부 스페이서층
140: 채널 구조물 141, 142, 143: 채널층
150: 소스/드레인 영역 151: 도전성 보호층
152: 절연성 보호층 160: 게이트 구조물
161: 스페이서층 162: 게이트 유전층
163: 게이트 전극 164: 게이트 캡핑층
170: 희생 게이트 구조물 180: 콘택 플러그
182: 금속-반도체 화합물층 190: 층간 절연층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물;
    상기 복수의 채널층들 각각의 하면 상에서 상기 제1 방향을 따른 상기 게이트 구조물의 양측에 배치되는 내부 스페이서층들;
    상기 내부 스페이서층들, 상기 복수의 채널층들, 및 상기 활성 영역과 접촉하는 보호층; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 내부 스페이서층들과 접촉하는 소스/드레인 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 보호층은 2차원 물질로 이루어진 반도체 장치.
  3. 제1 항에 있어서,
    상기 보호층의 두께는 0.3nm 내지 1.0nm 인 반도체 장치.
  4. 제1 항에 있어서,
    상기 보호층은 도전성 물질로 이루어진 반도체 장치.
  5. 제4 항에 있어서,
    상기 보호층은,
    상기 복수의 채널층들 및 상기 내부 스페이서층들 경계 부분;
    상기 기판 및 상기 소스/드레인 영역의 경계 부분; 및
    상기 복수의 채널층들 및 상기 소스/드레인 영역의 경계 부분에 배치되는 반도체 장치.
  6. 제4 항에 있어서,
    상기 제1 방향에서, 상기 복수의 채널층들의 상기 수직 방향을 따른 폭의 일부는 상기 소스/드레인 영역으로 갈수록 감소하는 반도체 장치.
  7. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물;
    상기 복수의 채널층들 각각의 하면 상에서 상기 제1 방향을 따른 상기 게이트 구조물의 양측에 배치되는 내부 스페이서층들;
    상기 내부 스페이서층들 및 상기 복수의 채널층들과 접촉하는 도전성 보호층; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 내부 스페이서층들과 접촉하는 소스/드레인 영역을 포함하고,
    상기 도전성 보호층은 상기 복수의 채널층들 및 상기 소스/드레인 영역의 사이에 배치되고, 도전성 물질을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 도전성 보호층은 상기 소스/드레인 영역 및 상기 내부 스페이서층들로 이루어진 영역의 외측면 및 하부면을 둘러싸는 반도체 장치,
  9. 제7 항에 있어서,
    상기 도전성 보호층은,
    상기 내부 스페이서층들 및 상기 복수의 채널층들의 경계 부분; 및
    상기 내부 스페이서층들 및 상기 기판의 경계 부분에 배치되는 반도체 장치.
  10. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들을 각각 둘러싸는 게이트 구조물;
    상기 복수의 채널층들 및 상기 게이트 구조물 사이, 및 상기 활성 영역 및 상기 복수의 채널층들의 사이에 배치되는 절연성 보호층; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역을 포함하고,
    상기 절연성 보호층은, 상기 복수의 채널층들 각각의 하면을 덮고, 상기 복수의 채널층들 중 일부의 상면을 덮는 반도체 장치.


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