TW202349611A - 半導體裝置 - Google Patents

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layer
semiconductor
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semiconductor device
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邊曉訓
林聖根
高到賢
金彦起
曺裕英
趙眞英
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置包括：基板，包括在第一方向上延伸的主動區；閘極結構，在基板上與主動區相交且在第二方向上延伸；多個通道層，在主動區上在與基板的上表面垂直的第三方向上彼此間隔開且被閘極結構環繞；以及源極/汲極區，位於主動區的凹槽區中、與閘極結構相鄰地位於相對的側上且電性連接至所述多個通道層。所述多個通道層中的每一者包括依序堆疊於第三方向上的第一半導體層至第三半導體層，第一半導體層及第三半導體層包含矽（Si），且第二半導體層包含矽-鍺（SiGe）。第一半導體層至第三半導體層在第二方向上的側表面與閘極結構接觸。

Description

半導體裝置
本揭露是有關於半導體裝置。 [相關申請案的交叉參考]
本申請案主張於2022年5月31日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0066751號的優先權權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
隨著對半導體裝置的高效能、高速度及/或多功能性的需求增加，半導體裝置的積體程度亦在增加。在製作與半導體裝置的高積體度的趨勢對應的半導體裝置時，半導體裝置可包括在其之間具有精細寬度或精細間距的圖案。另外，為了克服因平面金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）的大小減小而造成的操作特性的限制，已努力開發包括具有三維結構通道的鰭場效電晶體（fin field effect transistor，FinFET）的半導體裝置。
實例性實施例提供一種具有改善的電性特性及規模化生產能力的半導體裝置。
根據實例性實施例，一種半導體裝置包括：基板，包括在第一方向上延伸的主動區；閘極結構，在所述基板上與所述主動區相交且在第二方向上延伸；多個通道層，在所述主動區上在與所述基板的上表面垂直的第三方向上彼此間隔開且被所述閘極結構環繞；以及源極/汲極區，位於所述主動區的凹槽區中、與所述閘極結構相鄰地位於相對的側上且電性連接至所述多個通道層。所述多個通道層中的每一者包括第一半導體層、第二半導體層及第三半導體層，所述第一半導體層、所述第二半導體層及所述第三半導體層依序堆疊於所述第三方向上，使得所述第二半導體層位於所述第一半導體層與所述第三半導體層之間，所述第一半導體層及所述第三半導體層包含矽（Si），且所述第二半導體層包含矽-鍺（SiGe）。所述第一半導體層在所述第二方向上的側表面、所述第二半導體層在所述第二方向上的側表面及所述第三半導體層在所述第二方向上的側表面與所述閘極結構接觸。
根據實例性實施例，一種半導體裝置包括：基板，具有第一區及第二區且包括分別在所述第一區及所述第二區中在第一方向上延伸的第一主動區及第二主動區；第一閘極結構，在所述第一區上與所述第一主動區相交且在第二方向上延伸；第二閘極結構，在所述第二區上與所述第二主動區相交且在所述第二方向上延伸；多個通道層，在與所述基板的上表面垂直的第三方向上彼此間隔開、位於所述第一主動區及所述第二主動區中的每一者上且被所述第一閘極結構及所述第二閘極結構中的每一者環繞；第一源極/汲極區，與所述第一閘極結構相鄰地位於相對的側上且電性連接至所述多個通道層；以及第二源極/汲極區，與所述第二閘極結構相鄰地位於相對的側上且電性連接至所述多個通道層。所述多個通道層中的每一者包括第一半導體層、第二半導體層及第三半導體層，所述第一半導體層、所述第二半導體層及所述第三半導體層依序堆疊於所述第三方向上，使得所述第二半導體層位於所述第一半導體層與所述第三半導體層之間並且在所述第一方向及所述第二方向上平行於彼此延伸，且所述第一半導體層、所述第二半導體層及所述第三半導體層中的至少一者包含矽-鍺（SiGe）。
根據實例性實施例，一種半導體裝置包括：基板，包括在第一方向上延伸的主動區；閘極結構，在所述基板上與所述主動區相交且在第二方向上延伸；多個通道層，在所述主動區上在與所述基板的上表面垂直的第三方向上彼此間隔開且被所述閘極結構環繞；以及源極/汲極區，位於所述主動區的凹槽區中、與所述閘極結構相鄰地位於相對的側上且電性連接至所述多個通道層。所述多個通道層中的每一者包括第一半導體層及第二半導體層，所述第一半導體層與所述第二半導體層依序堆疊，使得所述第一半導體層位於所述第二半導體層下方，並且所述第二半導體層包含矽-鍺（SiGe），且所述第一半導體層在所述第二方向上的側表面與所述第二半導體層在所述第二方向上的側表面彼此共面。
在下文中，將參照附圖闡述實例性實施例。在以下說明中，除非另有指示，否則用語「上部的（upper）」、「上部部分（upper portion）」、「上表面（upper surface）」、「下部的（lower）」、「下部部分（lower portion）」、「下表面（lower surface）」、「側表面（side surface）」及類似用語是參照圖式進行使用。
圖1是示出根據實例性實施例的半導體裝置的平面圖。
圖2是示出根據實例性實施例的半導體裝置的剖視圖。圖2示出圖1所示半導體裝置的沿著線I-I'及II-II'截取的橫截面。為使說明簡單起見，在圖1中僅示出半導體裝置的主要組件。
參照圖1及圖2，半導體裝置100可包括：基板101，包括主動區105；通道結構140，包括在主動區105上在垂直方向上彼此間隔開的第一通道層140A、第二通道層140B及第三通道層140C；閘極結構160，在基板101上延伸且與主動區105相交並且包括閘極電極165；源極/汲極區150，接觸通道結構140；以及接觸插塞195，電性連接至源極/汲極區150。半導體裝置100可更包括隔離層110、內部間隔件層130、閘極介電層162、閘極間隔件層164及層間絕緣層190。
在半導體裝置100中，主動區105可具有鰭結構，且閘極電極165可設置於主動區105與通道結構140之間、第一通道層140A、第二通道層140B及第三通道層140C之間以及通道結構140上。因此，半導體裝置100可包括具有多橋通道FET （multi-bridge channel FET，MBCFET™）結構的電晶體、全環繞閘極型場效電晶體。
基板101可具有在X方向及Y方向上延伸的上表面。基板101可包含半導體材料，例如IV族半導體、III-V族化合物半導體或II-VI族化合物半導體。舉例而言，IV族半導體可包括矽、鍺或矽-鍺。基板101可作為塊狀晶圓、磊晶層、絕緣體上矽（silicon-on-insulator，SOI）層、絕緣體上半導體（semiconductor-on-insulator，SeOI）層及類似層而被提供。
基板101可包括設置於基板101上的主動區105。主動區105可由位於基板101中的隔離層110界定且可被設置成在第一方向（例如，X方向）上延伸。然而，可根據說明方法將主動區105闡述為與基板101隔開的結構。主動區105的一部分可自隔離層110向上突出，使得主動區105的上表面可定位於較隔離層110的上表面的水準高的水準上。主動區105可被形成為基板101的一部分，或者可包括自基板101生長的磊晶層。然而，主動區105的一部分可在閘極結構160的相對的側上凹陷以形成凹槽區，且源極/汲極區150可設置於所述凹槽區中。
在實例性實施例中，主動區105可包括或可不包括包含雜質的阱區。舉例而言，在P型電晶體（P-type transistor，pFET）的情形中，阱區可包含N型雜質，例如磷（P）、砷（As）或銻（Sb）。作為另一實例，在N型電晶體（N-type transistor，nFET）的情形中，阱區可包含P型雜質，例如硼（B）、鎵（Ga）或鋁（Al）。阱區可設置於例如距主動區105的上表面的預定深度處。
隔離層110可在基板101中界定主動區105。可藉由例如淺溝渠隔離（shallow trench isolation，STI）製程形成隔離層110。隔離層110可暴露出主動區105的上表面，或者可暴露出主動區105的上部部分的一部分。在一些實施例中，隔離層110可具有彎曲的上表面，以在朝向主動區105的方向上具有變高的水準。隔離層110可由絕緣材料形成。隔離層110可為例如氧化物、氮化物或其組合。
閘極結構160可設置於主動區105及通道結構140上，以與主動區105及通道結構140相交，進而在第二方向（例如，Y方向）上延伸。在與閘極結構的閘極電極165相交的主動區及/或通道結構中，可根據電晶體的功能形成通道區。閘極結構160可包括閘極電極165、位於閘極電極165與第一通道層140A、第二通道層140B及第三通道層140C之間的閘極介電層162、以及位於閘極電極165的側表面上的閘極間隔件層164。在實例性實施例中，閘極結構160可更包括位於閘極電極165的上表面上的頂蓋層。另外，位於閘極結構160上的層間絕緣層190的一部分可用作閘極頂蓋層。
閘極介電層162可設置於主動區105與閘極電極165之間以及通道結構140與閘極電極165之間，且可被設置成覆蓋閘極電極165的表面的至少一部分。舉例而言，閘極介電層162可被設置成環繞除閘極電極165的最上部表面之外的所有表面。閘極介電層162可在閘極電極165與閘極間隔件層164之間延伸，但實例性實施例並非僅限於此。閘極介電層162可包含氧化物、氮化物或高介電常數（high-κ）介電材料。高介電常數介電材料可指介電常數高於氧化矽（SiO 2）的介電常數的介電材料。高介電常數介電材料可為例如氧化鋁（Al 2O 3）、氧化鉭（Ta 2O 3）、氧化鈦（TiO 2）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鋯矽（ZrSi xO y）、氧化鉿（HfO 2）、氧化鉿矽（HfSi xO y）、氧化鑭（La 2O 3）、氧化鑭鋁（LaAl xO y）、氧化鑭鉿（LaHf xO y）、氧化鉿鋁（HfAl xO y）及氧化鐠（Pr 2O 3）中的一者。在一些實施例中，閘極介電層162可具有多層式結構。
閘極電極165可在主動區105上設置於第一通道層140A、第二通道層140B及第三通道層140C之間的空間中（例如，被設置成對第一通道層140A、第二通道層140B及第三通道層140C之間的空間進行填充）且被設置成自通道結構140向上延伸。閘極電極165可藉由閘極介電層162而與第一通道層140A、第二通道層140B及第三通道層140C間隔開。閘極電極165可包含導電材料（例如，金屬氮化物（例如氮化鈦（TiN）、氮化鉭（TaN）或氮化鎢（WN））及/或金屬（例如鋁（Al）、鎢（W）或鉬（Mo）））或者半導體材料（例如經摻雜複晶矽）。在一些實施例中，閘極電極165可具有包括二或更多個層的多層式結構。
閘極間隔件層164可設置於通道結構140上的閘極電極165的相對的側表面上。閘極間隔件層164可將源極/汲極區150與閘極電極165絕緣。根據實例性實施例，閘極間隔件層164可具有多層式結構。閘極間隔件層164可由氧化物、氮化物或氮氧化物（尤其是低介電常數（low-κ）介電材料）形成。
通道結構140可在主動區105上設置於其中主動區105與閘極結構160相交的區中。通道結構140可包括第一通道層140A、第二通道層140B及第三通道層140C，所述第一通道層140A、第二通道層140B及第三通道層140C是被設置成在Z方向上彼此間隔開的多個通道層。第一通道層140A、第二通道層140B及第三通道層140C可依序設置於主動區105上。通道結構140可電性連接至源極/汲極區150。通道結構140在Y方向上的寬度可小於或等於主動區105在Y方向上的寬度，且通道結構140在X方向上的寬度可等於或相似於閘極結構160在X方向上的寬度。在一些實施例中，通道結構140可具有減小的寬度，使得通道結構140的第一側表面S1在Z方向上設置於閘極結構160下方（例如，在垂直方向上與閘極結構160交疊）。構成單個通道結構140的通道層的數目及形狀可根據實例性實施例而變化。
第一通道層140A、第二通道層140B及第三通道層140C中的每一者可包括第一半導體層141、第二半導體層142及第三半導體層143，所述第一半導體層141、第二半導體層142及第三半導體層143依序堆疊於Z方向上，使得第二半導體層142在Z方向上位於第一半導體層141與第三半導體層143之間。第一半導體層141、第二半導體層142及第三半導體層143中的每一者可平行於基板101的上表面而在X方向及Y方向上延伸，且可具有平面上表面。舉例而言，第一半導體層141、第二半導體層142及第三半導體層143中的每一者可為具有與基板101的上表面平行的上表面的相應平面層。因此，第一半導體層141、第二半導體層142及第三半導體層143中沒有一者可環繞/包圍第一半導體層141、第二半導體層142及第三半導體層143中的另一者（例如，第一半導體層141可不環繞/包圍第二半導體層142或第三半導體層143）。第一半導體層141、第二半導體層142及第三半導體層143中的每一者可不包括在Z方向上延伸/突出的區。在第一半導體層141、第二半導體層142及第三半導體層143中，X方向上的第一側表面S1可與源極/汲極區150接觸，且Y方向上的第二側表面S2可與閘極結構160的閘極介電層162接觸。在第一通道層140A、第二通道層140B及第三通道層140C中的每一者中，第一半導體層141的第一側表面S1、第二半導體層142的第一側表面S1及第三半導體層143的第一側表面S1彼此共面（例如，在Y-Z平面中），且第二側表面S2亦可彼此共面（例如，在X-Z平面中）。
第一半導體層141、第二半導體層142及第三半導體層143可延伸成在X方向上具有實質上相同的長度。第一半導體層141、第二半導體層142及第三半導體層143可延伸成在Y方向上具有相同或相似的長度，例如可具有因第二側表面S2的傾斜而引起的長度差。在X方向上的橫截面（例如，沿著線I-I'）中，第一半導體層141及第三半導體層143可進一步與上部的內部間隔件層130及下部的內部間隔件層130接觸。第一半導體層141的第一側表面S1、第二半導體層142的第一側表面S1及第三半導體層143的第一側表面S1亦可在X方向上與內部間隔件層130的外部表面共面（例如，在Y-Z平面中），但實例性實施例並非僅限於此。在Y方向上的橫截面（例如，沿著線II-II'）中，閘極介電層162可環繞第一通道層140A、第二通道層140B及第三通道層140C中的每一者。閘極介電層162可沿著第一半導體層141的下表面、第一半導體層141的第二側表面S2、第二半導體層142的第二側表面S2及第三半導體層143的第二側表面S2以及第三半導體層143的上表面延伸。
第一半導體層141、第二半導體層142及第三半導體層143在Z方向上可具有相同的厚度或不同的厚度。第二半導體層142的厚度T1（在Z方向上）可小於或等於第一半導體層141的厚度T2（在Z方向上）及第三半導體層143的厚度T3（在Z方向上）。在一些實施例中，第二半導體層142的厚度T1可大於或等於第一半導體層141的厚度T2及第三半導體層143的厚度T3。舉例而言，在第一通道層140A、第二通道層140B及第三通道層140C中的每一者中，第一半導體層141、第二半導體層142及第三半導體層143的厚度之和可介於約30埃至約100埃的範圍內。厚度之和可小於或等於位於第一通道層140A、第二通道層140B及第三通道層140C下方的閘極結構160的厚度T4。然而，厚度T1至T4的相對大小可根據實施例而變化。在一些實施例中，在第一通道層140A、第二通道層140B及第三通道層140C中的每一者中，第一半導體層141、第二半導體層142及第三半導體層143的厚度之和可大於厚度T4。
第一半導體層141與第三半導體層143可包含相同的半導體材料，且第二半導體層142可包含與第一半導體層141及第三半導體層143的半導體材料不同的半導體材料。第二半導體層142中的鍺（Ge）的含量可高於第一半導體層141及第三半導體層143中的鍺（Ge）的含量。舉例而言，第一半導體層141及第三半導體層143可包含矽（Si），且第二半導體層142可包含矽-鍺（SiGe）。舉例而言，第二半導體層142可包含介於約5原子百分比（原子%）至約50原子%的範圍（例如約5原子%至約25原子%的範圍）內的鍺（Ge）。在一些實施例中，第一半導體層141、第二半導體層142及第三半導體層143或者第二半導體層142可更包含碳（C）、砷（As）、銦（In）或鎵（Ga）、磷（P）或硼（B）之中的至少一種摻雜元素。在一些實施例中，第一半導體層141及第三半導體層143亦可包括位於與第二半導體層142相鄰的區中的矽-鍺（SiGe）的一部分。即使在此種情形中，第一半導體層141及第三半導體層143中的鍺（Ge）的含量仍可低於第二半導體層142中的鍺（Ge）的含量。
第二半導體層142包含相較於矽（Si）具有相對較大的原子大小的鍺（Ge），且因此可相對於第一半導體層141及第三半導體層143而具有壓縮應力，且上覆的第一半導體層141及第三半導體層143以及下伏的第一半導體層141及第三半導體層143可接收相對的拉伸應力。因此，第一半導體層141、第二半導體層142及第三半導體層143可處於應變狀態，例如可為應變矽（Si）層或應變矽-鍺（SiGe）層。電洞的傳導路徑可由在具有不同應力的第一半導體層141及第三半導體層143與第二半導體層142之間的介面處存在的二維電洞氣（two-dimensional hole gas，2DHG）形成，且電子的傳導路徑可沿著第一半導體層141及第三半導體層143形成。因此，可改善電子及電洞二者的遷移率。因此，在其中半導體裝置100是pFET的情形及其中半導體裝置100是nFET的情形二者中，電性特性可得到改善，且通道結構140可為可應用於pFET及nFET二者的雙通道。
源極/汲極區150可在其中主動區的上部部分局部地凹陷的凹槽區中與閘極結構160相鄰地設置於相對的側上。源極/汲極區150可被設置成覆蓋通道結構140的第一通道層140A、第二通道層140B及第三通道層140C中的每一者的第一側表面S1。源極/汲極區150的上表面可設置於與閘極電極165的最上部區的下表面的高度相同或相似的高度處，且上表面的高度可根據實例性實施例而變化。源極/汲極區150可包含半導體材料（例如矽（Si）或鍺（Ge））且可更包含雜質。
內部間隔件層130可在第一通道層140A、第二通道層140B及第三通道層140C之間被設置成在Z方向上平行於閘極電極165。閘極電極165可藉由內部間隔件層130而與源極/汲極區150穩定地間隔開，以彼此電性隔開/電性隔離。內部間隔件層130可具有其中面對閘極電極165的側表面自閘極電極165以凸起方式向內變圓的形狀，但實例性實施例並非僅限於此。內部間隔件層130可由氧化物、氮化物或氮氧化物（且尤其是低介電常數介電材料）形成。在一些實施例中，可省略內部間隔件層130。
層間絕緣層190可覆蓋源極/汲極區150及閘極結構且可被設置成覆蓋隔離層110。層間絕緣層190可包含氧化物、氮化物或氮氧化物中的至少一者且可包含例如低介電常數介電材料。在一些實施例中，層間絕緣層190可包括多個絕緣層。
接觸插塞195可延伸至層間絕緣層190中（例如，穿透過層間絕緣層190）以電性連接至源極/汲極區150，且可向源極/汲極區150施加電性訊號。接觸插塞195中的每一者可具有其中下部部分的寬度相依於高寬比而窄於上部部分的寬度的傾斜表面，但接觸插塞195中的每一者的表面的形狀並非僅限於此。接觸插塞195可相較於例如通道結構140的最上部的第三通道層140C的下表面而自上方向下延伸得更遠，但實例性實施例並非僅限於此。在實例性實施例中，接觸插塞195可被設置成在不使源極/汲極區150凹陷的情況下與源極/汲極區150的上表面接觸。
接觸插塞195可包括設置於包括下表面的下部端部上的金屬矽化物層，且可更包括在形成接觸插塞195的側表面的同時自金屬矽化物層的上表面向上延伸的障壁層。障壁層可包含例如金屬氮化物，例如氮化鈦層（TiN）、氮化鉭層（TaN）或氮化鎢層（WN）。接觸插塞195可包含例如金屬材料，例如鋁（Al）、鎢（W）或鉬（Mo）。構成接觸插塞195的導電層的數目及設置方式可根據實例性實施例而變化。在閘極電極165上可更設置有例如接觸插塞等內連結構，且在接觸插塞195上可更設置有電性連接至接觸插塞195的內連結構。
在對實施例的以下說明中，將省略與參照圖1及圖2提供的以上說明重複的說明。
圖3A及圖3B是示出根據實例性實施例的半導體裝置的示意性剖視圖。圖3A及圖3B分別示出與圖2對應的區。
參照圖3A，在半導體裝置100a中，第一通道層140A、第二通道層140B及第三通道層140C中的每一者的第二半導體層142可具有其中Y方向上的第二側表面S2a自中心向內凹陷的形狀。因此，第二半導體層142的第二側表面S2a可設置於第一半導體層141的第二側表面S2a及第三半導體層143的第二側表面S2a的內部且可不與第一半導體層141的第二側表面S2a及第三半導體層143的第二側表面S2a共面。因此，第二半導體層142在Y方向上的寬度可窄於第一半導體層141及第三半導體層143各自在Y方向上的寬度。第二半導體層142的第二側表面S2a的凹陷程度及形狀可根據實例性實施例而變化。
參照圖3B，半導體裝置100b可更包括設置於第一通道層140A、第二通道層140B及第三通道層140C中的每一者的第二半導體層142的第二側表面S2b上的側保護層135。
側保護層135可在第一半導體層141與第三半導體層143之間設置於第二半導體層142的第二側表面S2b上。側保護層135的外部表面可設置於第一半導體層141的第二側表面S2b及第三半導體層143的第二側表面S2b外部，但實例性實施例並非僅限於此。
側保護層135可包含與第二半導體層142的材料不同的材料且可不包含例如鍺（Ge）。舉例而言，側保護層135可包含絕緣材料，但實例性實施例並非僅限於此。側保護層135可包含例如SiO、SiN、SiCN、SiOC、SiON或SiOCN中的至少一者。
圖4A至圖4C是示出根據實例性實施例的半導體裝置的示意性剖視圖。圖4A至圖4C示出與圖2對應的區。
參照圖4A，在半導體裝置100c中，第一通道層140A、第二通道層140B及第三通道層140C可各自包括依序堆疊於Z方向上的第一半導體層141與第二半導體層142。因此，第一半導體層141可位於第二半導體層142下方。
第一半導體層141與第二半導體層142可包含不同的半導體材料。舉例而言，第一半導體層141可包含矽（Si）且第二半導體層142可包含矽-鍺（SiGe），或者反之亦然。第一半導體層141及第二半導體層142可處於應變狀態。除此之外，參照圖1及圖2提供的以上說明可等同地應用於第一半導體層141及第二半導體層142。作為實例，第一半導體層141的第二側表面S2與第二半導體層142的第二側表面S2可彼此共面（例如，在X-Z平面中）。
參照圖4B，在半導體裝置100d中，第一通道層140A、第二通道層140B及第三通道層140C可各自包括依序堆疊於Z方向上的第一半導體層141、第二半導體層142、第三半導體層143、第四半導體層144及第五半導體層145。
第一半導體層141、第三半導體層143及第五半導體層145可包含相同的半導體材料，且第二半導體層142及第四半導體層144包含與第一半導體層141、第三半導體層143及第五半導體層145的材料不同的半導體材料。舉例而言，第一半導體層141、第三半導體層143及第五半導體層145可包含矽（Si），且第二半導體層142及第四半導體層144可包含矽-鍺（SiGe）。
在一些實施例中，第一半導體層141、第三半導體層143及第五半導體層145的至少一些部分可具有不同的組成。舉例而言，第一半導體層141與第五半導體層145可具有相同的組成，且第三半導體層143可具有與第一半導體層141及第五半導體層145的組成不同的組成。舉例而言，第一半導體層141及第五半導體層145可包含矽（Si），且第三半導體層143可包含經碳摻雜的矽（Si:C）。
除此之外，參照圖1及圖2提供的對第二半導體層142的以上說明可等同地應用於第四半導體層144，且參照圖1及圖2提供的對第一半導體層141及第三半導體層143的以上說明可等同地應用於第五半導體層145。
參照圖4C，在半導體裝置100e中，第二半導體層142的形狀可與圖2所示實例性實施例的形狀不同。在本實施例中，第二半導體層142可具有不均勻的厚度。如圖4C中所示，第二半導體層142可具有島形狀，但第二半導體層142的形狀並非僅限於此。在此種情形中，第二半導體層142的至少一部分可經由第一側表面S1及/或第二側表面S2而被暴露出。
圖5是示出根據實例性實施例的半導體裝置的示意性剖視圖。圖5示出與圖2對應的區。
參照圖5，與圖2所示實例性實施例不同，半導體裝置100f可不包括內部間隔件層130。在此種情形中，源極/汲極區150可具有擴展至其中內部間隔件層130被省略的區的形狀。閘極電極165可藉由閘極介電層162而與源極/汲極區150間隔開。在另一實施例中，源極/汲極區150可不擴展至其中內部間隔件層130被省略的區，但閘極電極165可被設置成在X方向上擴展。
根據此種結構，省略內部間隔件層130，使得在生長源極/汲極區150時，源極/汲極區150可具有改善的結晶度。在一些實施例中，可僅在半導體裝置100f的一些結構/裝置中省略內部間隔件層130。
圖6是示出根據實例性實施例的半導體裝置的平面圖。
圖7是示出根據實例性實施例的半導體裝置的剖視圖。圖7示出圖6所示半導體裝置的沿著線III-III'及IV-IV'截取的橫截面。為使說明簡單起見，在圖6中僅示出半導體裝置的一些組件。
參照圖6及圖7，半導體裝置100g可包括第一區R1及第二區R2。第一區R1與第二區R2可彼此相鄰或者彼此間隔開。在第一區R1中可設置有第一主動區105A及第一源極/汲極區150A，且在第二區R2中可設置有第二主動區105B及第二源極/汲極區150B。在第一區R1及第二區R2中可分別設置有其他組件（包括閘極結構160）。舉例而言，第一區R1可為其中設置有pFET的區且第二區R2可為其中設置有nFET的區。
第一主動區105A及第二主動區105B中的每一者可包括包含雜質的阱區。舉例而言，在其中設置有pFET的第一區R1的第一主動區105A中，阱區可包含N型雜質，例如磷（P）、砷（As）或銻（Sb）。在其中設置有nFET的第二區R2的第二主動區105B中，阱區可包含P型雜質，例如硼（B）、鎵（Ga）或鋁（Al）。
第一源極/汲極區150A與第二源極/汲極區150B可具有相同的內部結構。舉例而言，第一源極/汲極區150A與第二源極/汲極區150B可包括由相同材料形成的相同形狀的層。然而，第一源極/汲極區150A與第二源極/汲極區150B可包含具有不同導電性類型的雜質。舉例而言，第一源極/汲極區150A及第二源極/汲極區150B二者均可包括至少一個矽（Si）磊晶層或至少一個矽-鍺（SiGe）磊晶層。舉例而言，第一源極/汲極區150A包括經P型雜質摻雜的矽（Si）層，且第二源極/汲極區150B可包括經N型雜質摻雜的矽（Si）層。在一些實施例中，當第一源極/汲極區150A及第二源極/汲極區150B包括多個磊晶層時，所述多個磊晶層的堆疊形式可為相同的。在本實施例中，與第二源極/汲極區150B相似，即使當第一源極/汲極區150A構成pFET時，第一源極/汲極區150A仍可不包含鍺（Ge）。在一些實施例中，第一源極/汲極區150A可包含鍺（Ge）。
在第一區R1與第二區R2中，通道結構140可具有相同的結構且可包含相同的材料。通道結構140可不包含摻雜元素。在本實施例中，第二半導體層142包含鍺（Ge），使得可確保載流子的遷移率。因此，不論電晶體的類型如何，第一源極/汲極區150A與第二源極/汲極區150B均可基於相同的材料形成。
圖8A及圖8B是示出根據實例性實施例的半導體裝置的示意性剖視圖。圖8A及圖8B示出與圖7對應的區。
參照圖8A，在半導體裝置100h中，第一區R1的通道結構140的材料可與圖7所示實例性實施例的材料不同。舉例而言，在第一區R1中，第一通道層140A、第二通道層140B及第三通道層140C可各自包括依序堆疊於Z方向上的第一半導體層141h、第二半導體層142h及第三半導體層143h。在本實施例中，第一半導體層141h及第三半導體層143h可包含矽-鍺（SiGe），且第二半導體層142h可包含矽（Si）。舉例而言，第一半導體層141h及第三半導體層143h可包含介於約5原子%至約50原子%的範圍（例如，約5原子%至約25原子%的範圍）內的鍺（Ge）。在一些實施例中，第一半導體層141h、第二半導體層142h及第三半導體層143h中的至少一者可更包含碳（C）、砷（As）、銦（In）、鎵（Ga）、磷（P）或硼（B）中的至少一者。除此之外，可等同地應用參照圖6及圖7提供的以上說明。
在一些實施例中，與第一區R1的通道結構140相似，第二區R2的通道結構140可包括第一半導體層141h、第二半導體層142h及第三半導體層143h。
參照圖8B，在半導體裝置100i中，第一區R1的通道結構140的材料可與圖7所示實例性實施例的材料不同。舉例而言，在第一區R1中，第一通道層140A、第二通道層140B及第三通道層140C可各自包括依序堆疊於Z方向上的第一半導體層141、第二半導體層142i及第三半導體層143。在本實施例中，第一半導體層141及第三半導體層143可包含矽（Si），且第二半導體層142i可包含經雜質摻雜的矽（Si）。第一半導體層141、第二半導體層142i及第三半導體層143可因雜質而應變。所述雜質可包括例如碳（C）、砷（As）、銦（In）、鎵（Ga）、磷（P）或硼（B）中的至少一者。舉例而言，當第二半導體層142i包含碳（C）元素（即，摻雜劑）時，碳（C）元素的大小相對小於矽（Si）元素的大小。為此，可向第一半導體層141及第三半導體層143施加壓縮應力，以改善電洞的遷移率。除此之外，可等同地應用參照圖6及圖7提供的以上說明。
在一些實施例中，圖7至圖8B所示實例性實施例中的每一者的第一區R1及第二區R2中的通道結構140的結構可以各種組合進行設置。
圖9是示出根據實例性實施例的製作半導體裝置的方法的流程圖。
圖10A至圖10G是示出根據實例性實施例的製作半導體裝置的方法的製程序列的視圖。在圖10A至圖10G中，將闡述製作圖2所示半導體裝置的方法的實例。
參照圖9及圖10A，在操作S110中，可在基板101上交替地堆疊犧牲層120以及第一通道層140A、第二通道層140B及第三通道層140C。
如圖2中所示，可在後續製程中使用位於第三通道層140C下方的閘極介電層162及閘極電極165來替換犧牲層120。犧牲層120中的每一者可由相對於第一通道層140A、第二通道層140B及第三通道層140C具有蝕刻選擇性的材料形成。
第一通道層140A、第二通道層140B及第三通道層140C中的每一者可包括第一半導體層141、第二半導體層142及第三半導體層143。第一通道層140A、第二通道層140B及第三通道層140C可包含與犧牲層120的材料不同的材料。舉例而言，犧牲層120可包含矽-鍺（SiGe），第一半導體層141及第三半導體層143可包含矽（Si），且第二半導體層142可包含具有與犧牲層120的組成不同的組成的矽-鍺（SiGe）。犧牲層120可包含濃度高於第二半導體層142中所包含的鍺（Ge）的濃度的鍺（Ge）。舉例而言，犧牲層120中的鍺（Ge）的含量可介於約30原子%至約50原子%的範圍內，且第二半導體層142中的鍺的含量可在介於約5原子%至約50原子%的範圍內被選擇為較犧牲層120中的鍺的含量低的值。舉例而言，第二半導體層142中的鍺（Ge）的含量可介於約5原子%至約25原子%的範圍內。
可藉由自基板101執行磊晶生長製程來形成犧牲層120以及第一通道層140A、第二通道層140B及第三通道層140C。與犧牲層120交替地堆疊的第一通道層140A、第二通道層140B及第三通道層140C的層的數目可根據實例性實施例而變化。
參照圖9及圖10B，在操作S120中，可移除犧牲層120的部分、第一通道層140A的部分、第二通道層140B的部分及第三通道層140C的部分以及基板101的部分，以形成包括主動區105的主動結構AS。
可藉由對犧牲層120、第一半導體層141、第二半導體層142及第三半導體層143以及基板101的上部區進行圖案化來形成主動結構AS。主動結構AS可包括彼此交替地堆疊的犧牲層120以及第一通道層140A、第二通道層140B及第三通道層140C，且可更包括藉由移除基板101的一部分而被形成為向上突出的主動區105。主動結構AS可被形成為具有在一個方向（例如，X方向）上延伸的線形狀。主動結構AS的側表面可相依於高寬比而傾斜以在向下定向的同時使寬度增大。第一半導體層141在Y方向上的第二側表面S2、第二半導體層142在Y方向上的第二側表面S2及第三半導體層143在Y方向上的第二側表面S2可經由主動結構AS的側表面而被暴露出。
在其中基板101的一部分被移除的區中，可藉由以下方式來形成隔離層110：使用絕緣材料對所述區進行填充且然後移除絕緣材料的一部分以使得主動區105突出。隔離層110的上表面可被形成為低於主動區105的上表面。
參照圖9及圖10C，在操作S130中，可在主動結構AS上形成犧牲閘極結構200及閘極間隔件層164。
如圖2中所示，犧牲閘極結構200可為在後續製程中形成於其中閘極介電層162及閘極電極165設置於通道結構140上的區中的犧牲結構。犧牲閘極結構200可具有與主動結構AS相交且在一個方向上延伸的線形狀。舉例而言，犧牲閘極結構200可在Y方向上延伸。犧牲閘極結構200可包括依序堆疊的第一犧牲閘極層202及第二犧牲閘極層205以及罩幕圖案層206。可使用罩幕圖案層206來對第一犧牲閘極層202及第二犧牲閘極層205進行圖案化。第一半導體層141的第二側表面S2、第二半導體層142的第二側表面S2及第三半導體層143的第二側表面S2可被第一犧牲閘極層202覆蓋。
第一犧牲閘極層202及第二犧牲閘極層205可分別是絕緣層及導電層。然而，實例性實施例並非僅限於此，且第一犧牲閘極層202及第二犧牲閘極層205可被形成為單個層。舉例而言，第一犧牲閘極層202可包含氧化矽，且第二犧牲閘極層205可包含複晶矽。罩幕圖案層206可包含氧化矽及/或氮化矽。
可在犧牲閘極結構200的相對的側壁上形成閘極間隔件層164。閘極間隔件層164可由低介電常數介電材料形成且可包含例如SiO、SiN、SiCN、SiOC、SiON或SiOCN中的至少一者。
參照圖9及圖10D，在操作S140中，可自犧牲閘極結構200移除被暴露出的犧牲層120的一部分及被暴露出的第一通道層140A、第二通道層140B及第三通道層140C的一部分以形成凹槽區RC，且可移除犧牲層120的一部分。
可使用犧牲閘極結構200及閘極間隔件層164作為罩幕來移除被暴露出的犧牲層120的一部分以及被暴露出的第一通道層140A的一部分、被暴露出的第二通道層140B的一部分及被暴露出的第三通道層140C的一部分，以形成凹槽區RC。因此，第一通道層140A、第二通道層140B及第三通道層140C可構成在X方向上具有有限長度的通道結構140。第一半導體層141在X方向上的側表面S1、第二半導體層142在X方向上的側表面S1及第三半導體層143在X方向上的側表面S1可經由凹槽區RC而被暴露出。
可藉由例如濕式蝕刻製程來相對於通道結構140對犧牲層120進行選擇性地蝕刻，以自X方向上的側表面移除達預定深度。如上所述，犧牲層120可因側蝕刻而具有向內凹入的側表面。然而，犧牲層120的側表面的具體形狀並非僅限於圖10D中所示的形狀。
參照圖9及圖10E，在操作S150中，可形成內部間隔件層130且可在凹槽區RC中形成源極/汲極區150。
可藉由使用絕緣材料對其中犧牲層120被移除的區進行填充且然後移除沈積於通道結構140的外部側上的絕緣材料來形成內部間隔件層130。內部間隔件層130可由與閘極間隔件層164相同的材料形成，但實例性實施例並非僅限於此。舉例而言，內部間隔件層130可包含SiN、SiCN、SiOCN、SiBCN或SiBN中的至少一者。
可藉由使用例如選擇性磊晶製程自主動區105的側表面及通道結構140的側表面進行生長來形成源極/汲極區150。源極/汲極區150可包含藉由原位摻雜或異位摻雜形成的雜質且可包括具有不同摻雜元素及/或不同摻雜濃度的多個層。源極/汲極區150可覆蓋第一半導體層141的第一側表面S1、第二半導體層142的第一側表面S1及第三半導體層143的第一側表面S1。
參照圖9及圖10F，在操作S160中，可形成層間絕緣層190（圖10G）且可移除犧牲閘極結構200及犧牲層120。
可藉由形成絕緣層以覆蓋犧牲閘極結構200及源極/汲極區150且執行平坦化製程以暴露出罩幕圖案層206來形成層間絕緣層190。
可相對於閘極間隔件層164、層間絕緣層190、通道結構140及內部間隔件層130選擇性地移除犧牲閘極結構200及犧牲層120。可移除犧牲閘極結構200以形成上部間隙區UR，且然後可移除經由上部間隙區UR而被暴露出的犧牲層120以形成下部間隙區LR。當犧牲層120包含矽-鍺（SiGe）且通道結構140的第一半導體層141及第三半導體層143包含矽（Si）時，可藉由執行濕式蝕刻製程而相對於第一半導體層141及第三半導體層143選擇性地移除犧牲層120。
儘管第二半導體層142包含矽-鍺（SiGe），然而第二半導體層142中的鍺（Ge）的含量低於犧牲層120中的鍺（Ge）的含量，使得亦可相對於第二半導體層142選擇性地移除犧牲層120。因此，可暴露出第一半導體層141的第二側表面S2、第二半導體層142的第二側表面S2及第三半導體層143的第二側表面S2。
在圖3A所示實例性實施例的情形中，在此操作中，當移除犧牲層120時，亦可自被暴露出的第二側表面S2a局部地移除第二半導體層142以製作半導體裝置。在圖3B所示實例性實施例的情形中，在此操作中，可藉由氧化製程或類似製程在第二半導體層142的被暴露出的第二側表面S2b上選擇性地形成側保護層135，且然後可執行移除犧牲層120的製程以製作半導體裝置。
參照圖9及圖10G，在操作S170中，可形成閘極結構160。
可在上部間隙區UR及下部間隙區LR中形成閘極結構160（例如，閘極結構160可被形成為對上部間隙區UR及下部間隙區LR進行填充）。閘極介電層162可被形成為共形地覆蓋上部間隙區UR的內部表面及下部間隙區LR的內部表面。閘極電極165可被形成為對上部間隙區UR及下部間隙區LR進行完全填充，且然後可自上部間隙區UR中的上方與閘極介電層及閘極間隔件層164一同移除閘極電極165達預定深度。因此，可形成包括閘極介電層162、閘極電極165及閘極間隔件層164的閘極結構160。第一半導體層141的第二側表面S2、第二半導體層142的第二側表面S2及第三半導體層143的第二側表面S2可被閘極結構160的閘極介電層162覆蓋。
形成閘極結構160且然後可在閘極結構160上進一步形成層間絕緣層190。舉例而言，可如圖10F中所示般在Z方向上將層間絕緣層190形成至第一高度，且然後可如圖10G中所示般在Z方向上將層間絕緣層190形成至第二高度，其中第二高度高於第一高度。
參照圖9及圖2，在操作S180中，可形成接觸插塞195。
可藉由對層間絕緣層190進行圖案化來形成接觸孔洞以暴露出源極/汲極區150。然後，可使用導電材料對接觸孔洞進行填充以形成接觸插塞195。舉例而言，可使用形成障壁層的材料對接觸孔洞進行填充，且然後可執行矽化製程以在接觸孔洞的下部端部上形成金屬-半導體化合物層（例如矽化物層）。然後，可沈積導電材料以對接觸孔洞進行填充，使得可形成接觸插塞195。因此，可製作出圖1及圖2所示半導體裝置100。
如上所述，半導體裝置可包括通道層，所述通道層包括包含不同材料的多個半導體層，以改善電性特性及規模化生產能力。
儘管以上已示出並闡述了實例性實施例，然而對於熟習此項技術者而言將顯而易見的是，可在不背離由隨附申請專利範圍界定的本發明的範圍的條件下做出潤飾及變化。
100、100a、100b、100c、100d、100e、100f、100g、100h、100i:半導體裝置 101:基板 110:隔離層 105:主動區 105A:第一主動區 105B:第二主動區 120:犧牲層 130:內部間隔件層 135:側保護層 140:通道結構 140A:第一通道層 140B:第二通道層 140C:第三通道層 141、141h:第一半導體層 142、142h、142i:第二半導體層 143、143h:第三半導體層 144:第四半導體層 145:第五半導體層 150:源極/汲極區 150A:第一源極/汲極區 150B:第二源極/汲極區 160:閘極結構 162:閘極介電層 164:閘極間隔件層 165:閘極電極 190:層間絕緣層 195:接觸插塞 200:犧牲閘極結構 202:第一犧牲閘極層 205:第二犧牲閘極層 206:罩幕圖案層 AS:主動結構AS I-I’、II-II’、III-III’、IV-IV’:線 LR:下部間隙區 R1:第一區 R2:第二區 RC:凹槽區 S1:第一側表面/側表面 S2、S2a、S2b:第二側表面 S110、S120、S130、S140、S150、S160、S170、S180:操作 T1、T2、T3、T4:厚度 UR:上部間隙區 X、Y、Z:方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點。 圖1是示出根據實例性實施例的半導體裝置的平面圖。 圖2是示出根據實例性實施例的半導體裝置的剖視圖。 圖3A及圖3B是示出根據實例性實施例的半導體裝置的示意性剖視圖。 圖4A至圖4C是示出根據實例性實施例的半導體裝置的示意性剖視圖。 圖5是示出根據實例性實施例的半導體裝置的示意性剖視圖。 圖6是示出根據實例性實施例的半導體裝置的平面圖。 圖7是示出根據實例性實施例的半導體裝置的剖視圖。 圖8A及圖8B是示出根據實例性實施例的半導體裝置的示意性剖視圖。 圖9是示出根據實例性實施例的製作半導體裝置的方法的流程圖。 圖10A至圖10G是示出根據實例性實施例的製作半導體裝置的方法的製程序列的剖視圖。
100:半導體裝置
101:基板
105:主動區
110:隔離層
130:內部間隔件層
140:通道結構
140A:第一通道層
140B:第二通道層
140C:第三通道層
141:第一半導體層
142:第二半導體層
143:第三半導體層
150:源極/汲極區
160:閘極結構
162:閘極介電層
164:閘極間隔件層
165:閘極電極
190:層間絕緣層
195:接觸插塞
I-I’、II-II’:線
S1:第一側表面/側表面
S2:第二側表面
T1、T2、T3、T4:厚度
X、Y、Z:方向

Claims (20)

  1. 一種半導體裝置，包括： 基板，包括在第一方向上延伸的主動區； 閘極結構，在所述基板上與所述主動區相交且在第二方向上延伸； 多個通道層，在所述主動區上在與所述基板的上表面垂直的第三方向上彼此間隔開且被所述閘極結構環繞；以及 源極/汲極區，在所述主動區的凹槽區中、在相鄰於所述閘極結構的相對側上且電性連接至所述多個通道層， 其中所述多個通道層中的每一者包括在所述第三方向上依序堆疊的第一半導體層、第二半導體層及第三半導體層，使得所述第二半導體層在所述第一半導體層與所述第三半導體層之間， 其中所述第一半導體層及所述第三半導體層包含矽（Si），且所述第二半導體層包含矽-鍺（SiGe），且 其中所述第一半導體層至所述第三半導體層在所述第二方向上的側表面與所述閘極結構接觸。
  2. 如請求項1所述的半導體裝置，其中所述第一半導體層至所述第三半導體層在所述第二方向上的所述側表面彼此共面。
  3. 如請求項1所述的半導體裝置，其中所述第一半導體層至所述第三半導體層中的每一者是平面層，所述平面層具有與所述基板的所述上表面平行的上表面。
  4. 如請求項1所述的半導體裝置，其中所述第一半導體層至所述第三半導體層在所述第一方向上延伸實質上相同的長度。
  5. 如請求項1所述的半導體裝置，其中所述第一半導體層至所述第三半導體層在所述第一方向上的側表面與所述源極/汲極區接觸。
  6. 如請求項1所述的半導體裝置，其中所述第二半導體層包含在約5原子%至約50原子%的範圍內的鍺（Ge）。
  7. 如請求項1所述的半導體裝置，其中所述第二半導體層更包含碳（C）、砷（As）、銦（In）、鎵（Ga）、磷（P）及硼（B）中的至少一者。
  8. 如請求項1所述的半導體裝置，更包括： 內部間隔件層，在所述第一方向上位於所述閘極結構與所述源極/汲極區之間， 其中所述內部間隔件層在所述第三方向上與所述第一半導體層及所述第三半導體層接觸。
  9. 如請求項8所述的半導體裝置，其中所述內部間隔件層在所述第一方向上的外部側表面與所述第一半導體層至所述第三半導體層在所述第一方向上的側表面共面。
  10. 如請求項1所述的半導體裝置， 其中所述閘極結構包括閘極介電層及在所述閘極介電層上的閘極電極，且 其中所述第一半導體層至所述第三半導體層在所述第二方向上的所述側表面與所述閘極介電層接觸。
  11. 如請求項10所述的半導體裝置，其中在所述第二方向上的橫截面中，所述閘極介電層沿著所述第一半導體層的下表面、所述第一半導體層至所述第三半導體層的所述側表面以及所述第三半導體層的上表面延伸，以環繞所述多個通道層中的每一者。
  12. 如請求項1所述的半導體裝置， 其中所述多個通道層中的每一者更包括： 第四半導體層，在所述第三半導體層上且包含矽-鍺；以及 第五半導體層，在所述第四半導體層上且包含矽，且 其中所述第四半導體層在所述第三方向上位於所述第三半導體層與所述第五半導體層之間。
  13. 如請求項1所述的半導體裝置，其中所述第二半導體層在所述第二方向上的寬度窄於所述第一半導體層及所述第三半導體層各自在所述第二方向上的寬度。
  14. 一種半導體裝置，包括： 基板，具有第一區及第二區且包括分別在所述第一區及所述第二區中在第一方向上延伸的第一主動區及第二主動區； 第一閘極結構，在所述第一區上與所述第一主動區相交且在第二方向上延伸； 第二閘極結構，在所述第二區上與所述第二主動區相交且在所述第二方向上延伸； 多個通道層，在與所述基板的上表面垂直的第三方向上彼此間隔開、在所述第一主動區及所述第二主動區中的每一者上且被所述第一閘極結構及所述第二閘極結構中的每一者環繞； 第一源極/汲極區，在相鄰於所述第一閘極結構的相對側上且電性連接至所述多個通道層；以及 第二源極/汲極區，在相鄰於所述第二閘極結構的相對側上且電性連接至所述多個通道層， 其中所述多個通道層中的每一者包括在所述第三方向上依序堆疊的第一半導體層、第二半導體層及第三半導體層，使得所述第二半導體層在所述第一半導體層與所述第三半導體層之間並且在所述第一方向及所述第二方向上平行於彼此延伸，且 其中所述第一半導體層、所述第二半導體層及所述第三半導體層中的至少一者包含矽-鍺（SiGe）。
  15. 如請求項14所述的半導體裝置， 其中所述第一源極/汲極區及所述第二源極/汲極區包含矽（Si）， 其中所述第一源極/汲極區包含具有第一導電性類型的第一雜質，且 其中所述第二源極/汲極區包含具有與所述第一導電性類型不同的第二導電性類型的第二雜質。
  16. 如請求項15所述的半導體裝置，其中所述第一源極/汲極區及所述第二源極/汲極區不包含鍺（Ge）。
  17. 如請求項14所述的半導體裝置，其中在所述第一區中的所述第二半導體層包含與在所述第二區中的所述第二半導體層的材料不同的材料。
  18. 如請求項14所述的半導體裝置，其中在所述第一區中，所述第一半導體層及所述第三半導體層包含矽-鍺且所述第二半導體層包含矽（Si）。
  19. 一種半導體裝置，包括： 基板，包括在第一方向上延伸的主動區； 閘極結構，在所述基板上與所述主動區相交且在第二方向上延伸； 多個通道層，在所述主動區上在與所述基板的上表面垂直的第三方向上彼此間隔開且被所述閘極結構環繞；以及 源極/汲極區，在所述主動區的凹槽區中、在相鄰於所述閘極結構的相對側上且電性連接至所述多個通道層， 其中所述多個通道層中的每一者包括依序堆疊的第一半導體層及第二半導體層，使得所述第一半導體層在所述第二半導體層下方， 其中所述第二半導體層包含矽-鍺（SiGe），且 其中所述第一半導體層與所述第二半導體層在所述第二方向上的側表面彼此共面。
  20. 如請求項19所述的半導體裝置， 其中所述多個通道層中的每一者更包括在所述第二半導體層上的第三半導體層， 其中所述第二半導體層在所述第三方向上位於所述第一半導體層與所述第三半導體層之間，且 其中所述第一半導體層及所述第三半導體層中的每一者中的鍺（Ge）的含量低於所述第二半導體層中的鍺的含量。
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