DE102018108821A1 - Verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung - Google Patents

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Tung Ying Lee
Wei-Sheng Yun
Fu-Hsiang Yang
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    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors

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Abstract

Ein Verfahren zur Herstellung einer Halbleitervorrichtung beinhaltet das Bilden einer ersten Halbleiterschicht mit einer ersten Zusammensetzung über einem Halbleitersubstrat, und das Bilden einer zweiten Halbleiterschicht mit einer zweiten Zusammensetzung über der ersten Halbleiterschicht. Eine andere erste Halbleiterschicht mit der ersten Zusammensetzung wird über der zweiten Halbleiterschicht gebildet. Eine dritte Halbleiterschicht mit einer dritten Zusammensetzung wird über der anderen ersten Halbleiterschicht gebildet. Die ersten Halbleiterschichten, die zweite Halbleiterschicht und die dritten Halbleiterschicht werden strukturiert, um einen Finnenaufbau zu bilden. Ein Teil der dritten Halbleiterschicht wird beseitigt, wodurch ein Nanodraht gebildet wird, der die zweite Halbleiterschicht umfasst, und ein leitendes Material wird so gebildet, dass es den Nanodraht umgibt. Die ersten Halbleiterschichten, die zweite Halbleiterschicht und die dritte Halbleiterschicht enthalten unterschiedliche Materialien.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der am 29. September 2017 eingereichten vorläufigen US-Patentanmeldung 62/565,339 , deren gesamte Offenbarung hier durch Nennung aufgenommen wird.
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zur Herstellung integrierter Halbleiterschaltungen und genauer ein Verfahren zur Herstellung von Halbleitervorrichtungen einschließlich Fin-Feldeffekttransistoren (FinFETs) und/oder Gate-all-around(GAA)-FETs, und Halbleitervorrichtungen.
  • ALLGEMEINER STAND DER TECHNIK
  • Mit dem Voranschreiten der Halbleiterindustrie zu Prozessknoten der Nanotechnologie im Streben nach einer höheren Vorrichtungsdichte, einer höheren Leistungsfähigkeit und geringeren Kosten haben Herausforderungen sowohl durch Herstellungs- als auch Designprobleme zu der Entwicklung dreidimensionaler Gestaltungen wie etwa einem Multigate-Feldeffekttransistor (FET) einschließlich eines Finnen-FET (FinFET) und eines Gate-all-around(GAA)-FET geführt. Bei einem FinFET befindet sich eine Gateelektrode neben drei Seitenflächen eines Kanalbereichs, wobei dazwischen eine Gatedielektrikumsschicht angeordnet ist. Da der Gateaufbau die Finne an drei Flächen umgibt (umschlingt), weist der Transistor im Wesentlichen drei Gates auf, die den Strom durch den Finnen- oder Kanalbereich steuern. Unglücklicherweise ist die vierte Seite, der Bodenbereich des Kanals, weit von der Gateelektrode entfernt und befindet er sich daher nicht unter enger Gatesteuerung. Im Gegensatz dazu sind bei einem GAA-FET alle Seitenflächen des Kanalbereichs von der Gateelektrode umgeben, was eine vollständigere Verarmung in dem Kanalbereich gestattet und aufgrund einer steileren unterschwelligen Stromschwingung (sub-threshold current swing, SS) und einer geringeren Barrierendegradation (drain induced barrier lowering, DIBL) zu weniger Kurzkanaleffekten führen. Mit der weiteren Verkleinerung der Transistorabmessungen auf Technologieknoten von unter 10 bis 15 nm werden weitere Verbesserungen des GAA-FET benötigt.
  • Figurenliste
  • Die vorliegende Offenbarung wird aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn diese zusammen mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass verschiedene Merkmale gemäß der Standardpraxis in der Industrie nicht maßstabgetreu gezeichnet sind und nur zu Erläuterungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zum besseren Verständnis der Besprechung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine isometrische Ansicht einer GAA-FET-Halbleitervorrichtung, die eine der Stufen eines Herstellungsprozesses nach einer Ausführungsform der vorliegenden Offenbarung zeigt.
    • 2 zeigt eine Schnittansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung.
    • 3 zeigt eine Schnittansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung.
    • 4 zeigt eine Schnittansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung.
    • 5 zeigt eine Schnittansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung.
    • 6A, 6B und 6C zeigen Schnittansichten einer der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung.
    • 7 zeigt eine Schnittansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung.
    • 8 zeigt eine Schnittansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung.
    • 9 zeigt eine Schnittansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung.
    • 10A und 10B zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. 10A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 10B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1).
    • 11A bis 11D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. 11A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 11B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 11C ist eine Schnittansicht entlang der Linie C-C in 1. 11D ist eine Schnittansicht entlang der Linie D-D in 1.
    • 12A BIS 12D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. 12A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 12B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 12C ist eine Schnittansicht entlang der Linie C-C in 1. 12D ist eine Schnittansicht entlang der Linie D-D in 1. 12E ist eine Schnittansicht entlang der Linie B-B in 1 bei einer anderen Ausführungsform.
    • 13A bis 13D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. 13A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 13B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 13C ist eine Schnittansicht entlang der Linie C-C in 1. 13D ist eine Schnittansicht entlang der Linie D-D in 1. 13E ist eine Schnittansicht entlang der Linie C-C in 1, und 13F ist eine Schnittansicht entlang der Linie B-B in 1 bei einer anderen Ausführungsform.
    • 14A bis 14D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. 14A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 14B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 14C ist eine Schnittansicht entlang der Linie C-C in 1. 14D ist eine Schnittansicht entlang der Linie D-D in 1. 14E ist eine Schnittansicht entlang der Linie C-C in 1, und 14F ist eine Schnittansicht entlang der Linie B-B in 1 bei einer anderen Ausführungsform.
    • 15A bis 15D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. 15A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 15B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 15C ist eine Schnittansicht entlang der Linie C-C in 1. 15D ist eine Schnittansicht entlang der Linie D-D in 1. 15E ist eine Schnittansicht entlang der Linie C-C in 1, und 15F ist eine Schnittansicht entlang der Linie B-B in 1 bei einer anderen Ausführungsform. 15G ist eine ausführliche Schnittansicht eines Finnenaufbaus in 15A.
    • 16A bis 16D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. 16A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 16B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 16C ist eine Schnittansicht entlang der Linie C-C in 1. 16D ist eine Schnittansicht entlang der Linie D-D in 1. 16E ist eine Schnittansicht entlang der Linie C-C in 1, und 16F ist eine Schnittansicht entlang der Linie B-B in 1 bei einer anderen Ausführungsform.
    • 17A bis 17D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. 17A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 17B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 17C ist eine Schnittansicht entlang der Linie C-C in 1. 17D ist eine Schnittansicht entlang der Linie D-D in 1. 17E ist eine Schnittansicht entlang der Linie C-C in 1, und 17F ist eine Schnittansicht entlang der Linie B-B in 1 bei einer anderen Ausführungsform.
    • 18A bis 18D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. 18A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 18B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 18C ist eine Schnittansicht entlang der Linie C-C in 1. 18D ist eine Schnittansicht entlang der Linie D-D in 1. 18E ist eine Schnittansicht entlang der Linie C-C in 1, und 18F ist eine Schnittansicht entlang der Linie B-B in 1 bei einer anderen Ausführungsform.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale der Erfindung bietet. Nachstehend werden bestimmte Ausführungsformen oder Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können sie von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Überdies kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen beinhalten, bei denen das erste und das zweite Merkmal in einem direkten Kontakt gebildet werden, und auch Ausführungsformen beinhalten, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet werden, so dass das erste und das zweite Merkmal möglicherweise nicht in einem direkten Kontakt stehen. Verschiedene Merkmale können zur Einfachheit und Klarheit willkürlich in unterschiedlichen Maßstäben gezeichnet sein.
  • Ferner können räumlich bezogene Ausdrücke wie „unterhalb“, „unter“, „oberhalb“, „über“, und dergleichen hier zur Erleichterung der Beschreibung verwendet sein, um die in den Figuren dargestellte Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben. Die räumlich bezogenen Ausdrücke sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung in Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder einer anderen Ausrichtung) sein, und die hier verwendeten räumlich bezogenen Ausdrücke können ebenfalls entsprechend interpretiert werden. Zudem kann der Ausdruck „aus ... bestehend“ entweder „umfassend“ oder „aus ... gebildet“ bedeuten. In der vorliegenden Offenbarung bedeutet eine Formulierung „eines aus A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C), und bedeutet sich nicht ein Element aus A, ein Element aus B und ein Element aus C, sofern nichts anderes beschrieben ist.
  • In der vorliegenden Offenbarung wird ein Verfahren zur Herstellung eines GAA-FET und eines FET mit gestapelten Kanalschichten bereitgestellt. Es wird angemerkt, dass in der vorliegenden Offenbarung eine Source und ein Drain austauschbar verwendet werden und ihre Aufbauten im Wesentlichen gleich sind.
  • 1 zeigt eine isometrische Ansicht einer GAA-FET-Halbleitervorrichtung, die eine der Stufen eines Herstellungsprozesses nach einer Ausführungsform der vorliegenden Offenbarung zeigt. Eine oder mehrere Gateelektroden 100, die in der X-Richtung verlaufen, sind über einem oder mehreren Finnenaufbauten 35, die in der Y-Richtung verlaufen, angeordnet. Die X-Richtung verläuft im Wesentlichen orthogonal zu der Y-Richtung. Die Finnenaufbauten 35 sind auf einem Halbleitersubstrat 10 gebildet. Ein unterer Teil der Finnenaufbauten 35 ist in eine isolierende Isolierschicht 45 eingebettet, und die Gateelektrode 100 umschlingt Halbleiternanodrähte 20.
  • 2 bis 18F zeigen beispielhafte aufeinanderfolgende Prozesse zur Herstellung eines GAA-FET nach Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass vor, während oder nach den Prozessen, die durch 2 bis 18F gezeigt sind, zusätzliche Tätigkeiten bereitgestellt sein können und einige der nachstehend beschriebenen Tätigkeiten für zusätzliche Ausführungsformen des Verfahrens ersetzt oder beseitigt werden können. Die Reihenfolge der Tätigkeiten/Prozesse kann austauschbar sein.
  • 2 zeigt eine Schnittansicht einer der verschiedenen Stufen zur Herstellung einer Halbleiter-FET-Vorrichtung nach Ausführungsformen der vorliegenden Offenbarung. Wie in 2 gezeigt wird ein Halbleitersubstrat 10 bereitgestellt. Bei einigen Ausführungsformen weist das Substrat 10 auf wenigstens seinem Oberflächenabschnitt eine einkristalline Halbleiterschicht auf. Das Substrat 10 kann ein einkristallines Halbleitermaterial wie etwa, jedoch ohne Beschränkung darauf, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP umfassen. Bei bestimmten Ausführungsformen besteht das Substrat 10 aus kristallinem Si.
  • Das Substrat 10 kann in seinem Oberflächenbereich eine oder mehrere Pufferschichten (nicht gezeigt) enthalten. Die Pufferschichten können dazu dienen, die Gitterkonstante von jener des Substrats allmählich zu jener der Source/Drain-Bereiche zu verändern. Die Pufferschichten können aus epitaktisch gewachsenen einkristallinen Halbleitermaterialien wie etwa, jedoch ohne Beschränkung darauf, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP gebildet sein.
  • Wie in 2 gezeigt sind Verunreinigungsionen (Dotiermittel) 12 in ein Siliziumsubstrat implantiert, um einen Wannenbereich zu bilden. Die Ionenimplantation wird durchgeführt, um einen Durchbruch-Effekt zu verhindern. Das Substrat 10 kann verschiedene Bereiche aufweisen, die passend mit Verunreinigungen (z.B. mit p-Typ- oder n-Typ-Leitfähigkeit) dotiert sind. Die Dotiermittel 12 sind zum Beispiel Bor (BF2) für einen FinFET vom n-Typ und Phosphor für einen FinFet vom p-Typ.
  • Dann wird wie in 3 gezeigt über dem Substrat 10 eine erste Halbleiterschicht 15 gebildet. Bei einigen Ausführungsformen wird die erste Halbleiterschicht 15 aus einem ersten Halbleitermaterial gebildet. Bei einigen Ausführungsformen enthält das erste Halbleitermaterial ein erstes Element der Gruppe IV und ein zweites Element der Gruppe IV. Die Elemente der Gruppe IV werden aus der Gruppe, die aus C, Si, Ge, Sn und Pb besteht, gewählt. Bei einigen Ausführungsformen ist das erste Element der Gruppe IV Si und das zweite Element der Gruppe IV Ge. Bei bestimmten Ausführungsformen ist das erste Halbleitermaterial Si1-xGex, wobei 0,3 ≤ x ≤ 0,9 gilt, und bei anderen Ausführungsformen 0,4 ≤ x ≤ 0,7 gilt.
  • Anschließend wird wie in 4 gezeigt über der ersten Halbleiterschicht 15 eine zweite Halbleiterschicht 20 gebildet. Bei einigen Ausführungsformen ist die zweite Halbleiterschicht 20 aus einem zweiten Halbleitermaterial gebildet. Bei einigen Ausführungsformen enthält das zweite Halbleitermaterial ein erstes Element der Gruppe IV und ein zweites Element der Gruppe IV. Bei einigen Ausführungsformen ist das erste Element der Gruppe IV Si und das zweite Element der Gruppe IV Ge. Bei einigen Ausführungsformen unterscheiden sich die Mengen des ersten Elements der Gruppe IV und des zweiten Elements der Gruppe IV in dem zweiten Halbleitermaterial von jenen in dem ersten Halbleitermaterial. Bei einigen Ausführungsformen ist die Menge an Ge in dem ersten Halbleitermaterial größer als die Menge an Ge in dem zweiten Halbleitermaterial. Bei bestimmten Ausführungsformen ist das zweite Halbleitermaterial Si1-yGey, wobei 0,1 ≤ y ≤ 0,5 und x > y gilt, und bei anderen Ausführungsformen 0,2 ≤ y ≤ 0,4 gilt.
  • Als nächstes wird wie in 5 gezeigt über der zweiten Halbleiterschicht 20 eine andere erste Halbleiterschicht 15 gebildet. Die andere erste Halbleiterschicht 15 ist aus dem gleichen Halbleitermaterial wie oben unter Bezugnahme auf 3 offenbart gebildet. Über der anderen ersten Halbleiterschicht 15 wird eine dritte Halbleiterschicht 25 gebildet. Bei einigen Ausführungsformen besteht die dritte Halbleiterschicht 25 aus einem Element der Gruppe IV. Bei einigen Ausführungsformen besteht die dritte Halbleiterschicht 25 aus dem gleichen Material wie das Substrat 10.
  • Die erste Halbleiterschicht 15, die zweite Halbleiterschicht 20 und die dritte Halbleiterschicht 25 bestehen bei einigen Ausführungsformen aus Materialien mit unterschiedlichen Gitterkonstanten und können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSB, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP enthalten. Bei einigen Ausführungsformen bestehen die erste Halbleiterschicht 15, die zweite Halbleiterschicht 20 und die dritte Halbleiterschicht 25 aus unterschiedlichen Materialien. Bei einer Ausführungsform besteht die erste Halbleiterschicht 15 aus Si1-xGex, wobei 0,3 ≤ x ≤ 0,7 gilt, besteht die zweite Halbleiterschicht 20 aus Si1-yGey, wobei 0,2 ≤ y ≤ 0,5, gilt, wobei x > y ist, und besteht die dritte Halbleiterschicht 25 aus Si.
  • Bei einigen Ausführungsformen beträgt eine Dicke der ersten Halbleiterschicht 15 etwa 0,5 nm bis etwa 5 nm, eine Dicke der zweiten Halbleiterschicht 20 etwa 3 nm bis etwa 20 nm, und eine Dicke der dritten Halbleiterschicht 25 etwa 2 nm bis etwa 18 nm. Bei anderen Ausführungsformen beträgt eine Dicke der ersten Halbleiterschicht 15 etwa 0,5 nm bis etwa 2 nm, eine Dicke der zweiten Halbleiterschicht 20 etwa 5 nm bis etwa 15 nm, und eine Dicke der dritten Halbleiterschicht 25 etwa 3 nm bis etwa 12 nm. Bei einigen Ausführungsformen ist die Dicke der zweiten Halbleiterschicht 20 größer als die Dicke der dritten Halbleiterschicht 25, und ist die Dicke der dritten Halbleiterschicht 25 größer als die Dicke der ersten Halbleiterschicht 15.
  • Die erste Halbleiterschicht 15, die zweite Halbleiterschicht 20 und die dritte Halbleiterschicht 25 können durch einen oder mehrere Epitaxie- oder epitaktische (epi) Prozesse gebildet werden. Die Epitaxieprozesse beinhalten CVD-Abscheidungsprozesse (z.B. Dampfphasen-Epitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD), MolekularstrahlEpitaxie, und/oder andere geeignete Prozesse.
  • Als nächstes werden bei einigen Ausführungsformen zusätzliche erste Halbleiterschichten (A) 15, zweite Halbleiterschichten (B) 20 und dritte Halbleiterschichten (C) 30 in einer sich wiederholenden Abfolge ABAC gestapelt, wie in 6A gezeigt ist. In 6A sind drei sich wiederholende Abfolgen ABAC von Halbleiterschichten gezeigt, doch ist die Anzahl der sich wiederholenden Abfolgen nicht auf drei beschränkt, und kann sie so gering wie eins (jede Schicht) sein, während bei einigen Ausführungsformen zwei bis zehn sich wiederholende Abfolgen ABAC gebildet werden. Bei anderen Ausführungsformen werden sich wiederholende Abfolgen von ACAB gebildet, wie in 3B gezeigt ist. Durch Regulieren der Anzahlen der gestapelten Schichten kann ein Antriebsstrom der GAA-FET-Vorrichtung reguliert werden.
  • Bei einigen Ausführungsformen, bei denen das Substrat 10 aus einem anderen Material als die dritten Halbleiterschichten 25 besteht, ist die unterste Halbleiterschicht, die auf dem Substrat 10 gebildet wird, eine dritte Halbleiterschicht (C) 25. Nach dem Bilden einer initialen dritten Halbleiterschicht (C) 25 werden sich wiederholende Abfolgen ABAC der ersten Halbleiterschicht (A) 15, der zweiten Halbleiterschicht (B) 20, der ersten Halbleiterschicht (A) 15, der dritten Halbleiterschicht (C) 25 gebildet, wie in 6C gezeigt ist.
  • Bei einigen Ausführungsformen wird über der obersten Halbleiterschicht eine Maskenschicht 30 gebildet, wie in 7 gezeigt ist. Die Maskenschicht 30 enthält eine erste Maskenschicht 32 und eine zweite Maskenschicht 35. Die erste Maskenschicht 32 ist eine Kontaktstellen-Oxidschicht, die aus Siliziumoxid besteht, das durch eine thermische Oxidation oder durch chemische Dampfabscheidung (CVD) gebildet werden kann. Die zweite Maskenschicht 35 besteht aus Siliziumnitrid, das durch CVD einschließlich Niederdruck-CVD (LPCVD) und plasmaunterstütze CVD (PECVD), physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD) oder andere geeignete Prozesse gebildet wird. Die Maskenschicht 30 wird unter Verwendung von Strukturierungstätigkeiten einschließlich Photolithographie und Ätzung zu einer Maskenstruktur strukturiert.
  • Als nächstes werden die gestapelten Schichten der ersten, zweiten und dritten Halbleiterschichten 15, 20, 25 wie in 8 gezeigt unter Verwendung der strukturierten Maskenschicht strukturiert, wodurch die gestapelten Schichten zu Finnenaufbauten 35, die in der Y-Richtung verlaufen, ausgeführt werden. In 8 sind zwei Finnenaufbauten 35 in der X-Richtung angeordnet. Doch die Anzahl der Finnenaufbauten ist nicht auf zwei beschränkt und kann so gering wie eins sein oder drei oder mehr betragen. Bei einigen Ausführungsformen werden an beiden Seiten der Finnenaufbauten 35 ein oder mehrere Dummy-Finnenaufbauten gebildet, um die Strukturgenauigkeit bei den Strukturierungstätigkeiten zu verbessern. Wie in 8 gezeigt weisen die Finnenaufbauten 35 obere Teile, die durch die gestapelten Halbleiterschichten 15, 20, 25 gebildet sind, und Wannenbereiche 40 auf.
  • Die Breite W1 des oberen Teils des Finnenaufbaus 35 entlang der X-Richtung liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm, und liegt bei anderen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 30 nm. Die Höhe H1 entlang der Z-Richtung des Finnenaufbaus liegt bei einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm.
  • Der gestapelte Finnenaufbau 35 kann durch jedes beliebige geeignete Verfahren strukturiert werden. Zum Beispiel können die Aufbauten unter Verwendung eines oder mehrerer Photolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierende Prozesse, was gestattet, dass Strukturen erzeugt werden, die zum Beispiel kleinere Abstände aufweisen, als andernfalls unter Verwendung eines einzelnen, direkten Photolithographieprozesses erhaltbar sind. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Entlang der strukturierten Opferschicht werden unter Verwendung eines selbstjustierenden Prozesses Abstandshalter gebildet. Dann wird die Opferschicht beseitigt und können die verbliebenen Abstandshalter dann verwendet werden, um den gestapelten Finnenaufbau 35 zu strukturieren.
  • Nachdem die Finnenaufbauten 35 gebildet sind, wird eine Isolierschicht, die eine oder mehrere Schichten von Isoliermaterial aufweist, so über dem Substrat gebildet, dass die Finnenaufbauten vollständig in der Isolierschicht eingebettet werden. Das Isoliermaterial für die Isolierschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid (SiON), SiOCN, SiCN, fluordotiertes Silikatglas (FSG), oder ein dielektrisches Material mit einem niedrigen k-Wert enthalten, das durch LPCVD (chemische Niederdruck-Dampfabscheidung), Plasma-CVD oder fließfähige CVD gebildet wird. Nach der Bildung der Isolierschicht kann eine Tempertätigkeit durchgeführt werden. Dann wird eine Planarisierungstätigkeit wie etwa ein chemisch-mechanisches Polier(CMP)verfahren und/oder ein Rückätzverfahren so durchgeführt, dass die obere Oberfläche der obersten dritten Halbleiterschicht 25 aus der Isoliermaterialschicht freigelegt wird. Bei einigen Ausführungsformen wird über den Finnenaufbauten eine Finnenverkleidungsschicht 50 gebildet, bevor die Isoliermaterialschicht gebildet wird. Die Finnenverkleidungsschicht 50 besteht aus Si3N4 oder einem siliziumnitridbasierten Material (z.B. SiON, SiCN, oder SiOCN).
  • Bei einigen Ausführungsformen enthalten die Finnenverkleidungsschichten 50 eine erste Finnenverkleidungsschicht, die über dem Substrat 10 und den Seitenwinden des unteren Teils der Finnenaufbauten 35 gebildet ist, und eine zweite Finnenverkleidungsschicht, die auf der ersten Finnenverkleidungsschicht gebildet ist. Jede der Verkleidungsschichten weist bei einigen Ausführungsformen eine Dicke zwischen etwa 1 nm und etwa 20 nm auf. Bei einigen Ausführungsformen enthält die erste Finnenverkleidungsschicht Siliziumoxid und weist sie eine Dicke zwischen etwa 0,5 nm und etwa 5 nm auf, und enthält die zweite Finnenverkleidungsschicht Siliziumnitrid und weist sie eine Dicke zwischen etwa 0,5 nm und etwa 5 nm auf. Die Verkleidungsschichten können durch einen oder mehrere Prozesse wie die physikalische Dampfabscheidung (PVD), die chemische Dampfabscheidung (CVD) oder die Atomlagenabscheidung (ALD) abgeschieden werden, obwohl jeder beliebige annehmbare Prozess benutzt werden kann.
  • Dann wird die Isoliermaterialschicht wie in 9 gezeigt vertieft, um eine isolierende Isolierschicht 45 so zu bilden, dass die oberen Teile der Finnenaufbauten 35 freigelegt sind. Durch diese Tätigkeit werden die Finnenaufbauten 35 durch die isolierende Isolierschicht elektrisch voneinander getrennt, was auch als flache Grabenisolation (shallow trench isolation, STI) bezeichnet wird.
  • Bei der Ausführungsform, die in 9 gezeigt ist, wird die isolierende Isolierschicht 45 vertieft, bis der obere Teil des Wannenbereichs 40 freigelegt ist. Bei anderen Ausführungsformen wird der obere Teil des Wannenbereichs 40 nicht freigelegt.
  • Nach der Bildung der isolierenden Isolierschicht 45 wird ein Opfer(Dummy)gateaubau 52 gebildet, wie in 10A und 10B gezeigt ist. 10A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A). 10B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B). 10A und 10B veranschaulichen einen Aufbau nach der Bildung eines Opfergateaufbaus 52 über den freigelegten Finnenaufbauten 35. Der Opfergateaufbau 52 wird über einem Teil der Finnenaufbauten 35, der ein Kanalbereich sein wird, gebildet. Der Opfergateaufbau 52 definiert den Kanalbereich des GAA-FET. Der Opfergateaufbau 52 enthält eine Opfergatedielektrikumsschicht 55 und eine Opfergateelektrodenschicht 60. Die Opfergatedielektrikumsschicht 55 enthält eine oder mehrere Schichten eines Isoliermaterials wie etwa eines siliziumoxidbasierten Materials. Bei einer Ausführungsform wird durch CVD gebildetes Siliziumoxid verwendet. Die Dicke der Opfergatedielektrikumsschicht 55 liegt bei einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Der Opfergateaufbau 52 wird gebildet, indem zuerst die Opfergatedielektrikumsschicht 55 überdeckend über den Finnenaufbauten abgeschieden wird. Dann wird eine Opfergateelektrodenschicht so überdeckend auf der Opfergatedielektrikumsschicht und über den Finnenaufbauten abgeschieden, dass die Finnenaufbauten vollständig in die Opfergateelektrodenschicht eingebettet werden. Die Opfergateelektrodenschicht enthält Silizium wie etwa polykristallines Silizium oder amorphes Silizium. Die Dicke der Opfergateelektrodenschicht liegt bei einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm. Bei einigen Ausführungsformen wird die Opfergateelektrodenschicht einer Planarisierungstätigkeit unterzogen. Die Opfergatedielektrikumsschicht und die Opfergateelektrodenschicht werden mittels CVD, einschließlich LPCVD und PECVD, PVD, ALD oder eines anderen geeigneten Prozesses abgeschieden. Anschließend wird über der Opfergateelektrodenschicht eine Maskenschicht 62 gebildet. Die Maskenschicht 62 enthält eine Kontaktstellen-Siliziumnitridschicht 65 und eine Siliziumoxid-Maskenschicht 70.
  • Als nächstes wird auf der Maskenschicht 62 eine Strukturierungstätigkeit vorgenommen und die Opfergateelektrodenschicht 60 zu dem Opfergateaufbau 52 strukturiert, wie in 10A und 10B gezeigt ist. Der Opfergateaufbau 52 enthält die Opfergatedielektrikumsschicht 55, die Opfergateelektrodenschicht 60 (z.B. Polysilizium), und die Maskenschicht 62, die die Kontaktstellen-Siliziumnitridschicht 65 und die Siliziumoxid-Maskenschicht 70 enthält. Durch das Strukturieren des Opfergateaufbaus werden die gestapelten Schichten der ersten, zweiten und dritten Halbleiterschichten an entgegengesetzten Seiten des Opfergateaufbaus teilweise freigelegt, wodurch Source/Drain(S/D)-Bereiche definiert werden. In dieser Offenbarung werden Source und Drain austauschbar verwendet und sind ihre Aufbauten im Wesentlichen gleich. In 10A und 10B wird ein Opfergateaufbau 52 gebildet, doch ist die Anzahl der Opfergateaufbauten nicht auf eins beschränkt. Bei einigen Ausführungsformen sind zwei oder mehr Opfergateaufbauten in der Y-Richtung der Finnenaufbauten angeordnet. Bei bestimmten Ausführungsformen werden an beiden Seiten der Opfergateaufbauten ein oder mehrere Dummyopfergateaufbauten gebildet, um die Strukturgenauigkeit zu verbessern.
  • Nach der Bildung des Opfergateaufbaus 52 wird eine Abdeckschicht 75, die aus einem Isoliermaterial besteht, konform über den freigelegten Finnenaufbauten 35 und dem Opfergateaufbau 52 gebildet, wie in 11A bis 11D gezeigt ist. 11A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie AA in 1). 11B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 11C ist eine Schnittansicht entlang der Linie C-C in 1. 11D ist eine Schnittansicht entlang der Linie D-D in 1. Die Abdeckschicht 75 wird auf eine konforme Weise abgeschieden, weshalb sie so gebildet wird, dass sie an senkrechten Flächen wie etwa den Seitenwänden, waagerechten Flächen, und an der Oberseite des Opfergateaufbaus jeweils im Wesentlichen gleiche Dicken aufweist. Bei einigen Ausführungsformen weist die Abdeckschicht 75 eine Dicke in einem Bereich von etwa 2 nm bis etwa 20 nm auf, bei anderen Ausführungsformen weist die Abdeckschicht 75 eine Dicke von etwa 5 nm bis etwa 15 nm auf.
  • Bei einigen Ausführungsformen enthält die Abdeckschicht 75 eine erste Abdeckschicht und eine zweite Abdeckschicht. Die erste Abdeckschicht kann ein dielektrisches Material mit einem niedrigen k-Wert wie etwa SiOC und/oder SiOCN oder jedes beliebige anderer geeignete dielektrische Material enthalten, und die zweite Abdeckschicht 53 kann eines oder mehrere aus Si3N4, SiON, und SiCN oder jedes beliebige andere geeignete dielektrische Material enthalten. Die erste Abdeckschicht und die zweite Abdeckschicht bestehen bei einigen Ausführungsformen aus unterschiedlichen Materialien, weshalb sie selektiv geätzt werden können. Die erste Abdeckschicht und die zweite Abdeckschicht können durch ALD oder CVD oder jedes beliebige andere geeignete Verfahren gebildet werden.
  • Dann wird wie in 12A bis 12D gezeigt die Abdeckschicht 75 einer anisotropen Ätzung unterzogen, um die über der Siliziumoxid-Maskenschicht 70 und den Source/Drain-Bereichen gebildete Abdeckschicht 75 zu beseitigen, und dann werden bei einigen Ausführungsformen die dritten Halbleiterschichten 25 und der obere Teil des Substrats 10 in den Source/Drain-Bereichen bis zu etwa der oberen Fläche der isolierenden Isolierschicht 45 hinab beseitigt. 12A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie AA in 1). 12B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 12C ist eine Schnittansicht entlang der Linie C-C in 1. 12D ist eine Schnittansicht entlang der Linie D-D in 1. Die dritten Halbleiterschichten 25 und der obere Teil des Substrats werden unter Verwendung einer passenden Ätztätigkeit beseitigt. Wenn die dritten Halbleiterschichten 25 zum Beispiel Si sind und die ersten und zweiten Halbleiterschichten 15, 20 Ge oder SiGe sind, können die dritten Halbleiterschichten 25 unter Verwendung eines Nassätzmittels wie etwa, jedoch ohne Beschränkung darauf, einer Lösung von Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH), Ethylendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid (KOH) selektiv beseitigt werden. Bei einigen Ausführungsformen werden die dritten Halbleiterschichten 25 beseitigt, wenn ein pFET vom p-Typ gebildet wird.
  • Wie in 12C gezeigt werden die Abdeckschicht 75 und die Opfergatedielektrikumsschicht 55 in den Source/Drain-Bereichen unter Verwendung passender Lithographie- und Ätztechniken vollständig beseitigt.
  • Bei anderen Ausführungsformen werden die Finnenaufbauten in den Source/Drain-Bereichen bis zu etwa der oberen Fläche der isolierenden Isolierschicht 45 hinab vertieft, wie in 12E gezeigt ist. Mit anderen Worten wird in dem Source/Drain-Bereichen alles aus den ersten, zweiten und dritten Halbleiterschichten und dem oberen Teil des Substrats 10 beseitigt. 12E ist eine Schnittansicht entlang der Linie B-B in 1. Die Finnenaufbauten werden bei einigen Ausführungsformen durch eine Vertiefungsätztätigkeit unter Verwendung passender Ätzmittel vertieft. Bei einigen Ausführungsformen ist die Vertiefungsätztätigkeit eine Trockenätztätigkeit. Bei einigen Ausführungsformen werden die Finnenaufbauten in den Source/Drain-Bereichen vertieft, wenn ein pFET vom n-Typ gebildet wird.
  • Anschließend wird wie in 13A bis 13D gezeigt eine epitaktische Source/Drain-Schicht 80 gebildet. 13A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie AA in 1). 13B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 13C ist eine Schnittansicht entlang der Linie C-C in 1. 13D ist eine Schnittansicht entlang der Linie D-D in 1.
  • Die epitaktische Source/Drain-Schicht 80 enthält eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe, Ge für einen p-Kanal-FET. Für den p-Kanal-FET kann in der Source/dem Drain auch Bor (B) enthalten sein. Die eptitaktischen Source/Drain-Schichten 80 werden durch ein epitaktisches Wachstumsverfahren mittels CVD, ALD oder Molekularstrahlepitaxie (MBE) gebildet. Wie in 13C gezeigt wachsen die epitaktischen Source/Drain-Schichten 80 bei einigen Ausführungsformen um die Finnenaufbauten herum, und verschmelzen die gewachsenen epitaktischen Schichten über der isolierenden Isolierschicht 45 und definieren sie anschließend einen Hohlraum 82. Die epitaktische Source/Drain-Schicht 80 wird wie in 13D gezeigt in einem Kontakt mit der über den Seitenflächen des Opfergateaufbaus 52 angeordneten Abdeckschicht 75 gebildet.
  • Bei einigen Ausführungsformen weist die Source/Drain-Schicht 80 im Querschnitt eine Diamantform, eine sechseckige Form, andere vieleckige Formen oder eine Halbkreisform auf.
  • 13E und 13F zeigen eine andere Ausführungsform, bei der die epitaktische Source/Drain-Schicht 80 auf dem Aufbau von 12E gebildet wird. 13E ist eine Schnittansicht entlang der Linie C-C in 1, und 13F ist eine Schnittansicht entlang der Linie B-B in 1.
  • Anschließend wird eine dielektrische Zwischenschicht (ILD-Schicht) 85 gebildet, wie in 14A bis 14D gezeigt ist. 14A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie AA in 1). 14B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 14C ist eine Schnittansicht entlang der Linie C-C in 1. 14D ist eine Schnittansicht entlang der Linie D-D in 1.
  • Die Materialien für die ILD-Schicht 85 beinhalten Verbindungen, die Si, O, C, und/oder H umfassen, wie etwa Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 85 können organische Materialien wie etwa Polymere verwendet werden. Nach der Bildung der ILD-Schicht 85 wird eine Planarisierungstätigkeit wie etwa ein chemisch-mechanisches Polieren (CMP) durchgeführt, damit der obere Teil der Opfergateelektrodenschicht 60 freigelegt wird. Das CMP beseitigt auch einen Teil der Abdeckschicht 75 und die Maskenschicht 62, die die obere Fläche der Opfergateelektrodenschicht 60 abdeckt.
  • 14E und 14F zeigen eine andere Ausführungsform, bei der die ILD-Schicht 85 auf dem Aufbau von 13E und 13F gebildet wird. 14E ist eine Schnittansicht entlang der Linie C-C in 1, und 14F ist eine Schnittansicht entlang der Linie B-B in 1.
  • Dann werden die Opfergateelektrodenschicht 60 und die Opfergatedielektrikumsschicht 55 beseitigt, wodurch ein Gateraum 90 gebildet wird, in dem die Kanalbereiche der Finnenaufbauten freigelegt sind, wie in 15A bis 15D gezeigt ist. 15A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie AA in 1). 15B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 15C ist eine Schnittansicht entlang der Linie C-C in 1. 15D ist eine Schnittansicht entlang der Linie D-D in 1.
  • Die ILD-Schicht 85 schützt die S/D-Aufbauten 80 während der Beseitigung der Opfergateaufbauten. Die Opfergateaufbauten können unter Verwendung einer Plasmatrockenätzung und/oder einer Nassätzung beseitigt werden. Wenn die Opfergateelektrodenschicht 60 Polysilizium ist und die ILD-Schicht 85 Siliziumoxid ist, kann ein Nassätzmittel wie etwa eine Lösung von Tetramethylammoniumhydroxid (TMAH) verwendet werden, um die Opfergateelektrodenschicht 60 selektiv zu beseitigen. Danach wird die Opfergatedielektrikumsschicht 55 unter Verwendung einer Plasmatrockenätzung und/oder einer Nassätzung beseitigt.
  • 15E ist eine Schnittansicht entlang der Linie C-C in 1, und 15F ist eine Schnittansicht entlang der Linie B-B in 1 bei einer anderen Ausführungsform, bei der die Opfergateelektrodenschicht 60 und die Opfergatedielektrikumsschicht 55 von 14F beseitigt werden.
  • 15G ist eine ausführliche Ansicht eines Querschnitts des Finnenaufbaus nach einer Ausführungsform der Offenbarung. Wie in 15G gezeigt besteht bei einer Ausführungsform die erste Halbleiterschicht 15 aus Si0,5Ge0,5 mit einer Dicke Z von etwa 0,5 nm bis etwa 5 nm. Die zweite Halbleiterschicht 20 besteht aus Si0,7Ge0,3 mit einer Dicke B von etwa 3 nm bis etwa 20 nm. Die dritte Halbleiterschicht 25 besteht aus Si mit einer Dicke A von etwa 2 nm bis etwa 18 nm. Die Dicken A, B und Z weisen eine Beziehung von B > A > Z auf.
  • Nach der Beseitigung des Opfergateaufbaus werden die dritten Halbleiterschichten 25 in den Finnenaufbauten beseitigt, wodurch Nanodrähte gebildet werden, die das Paar von ersten Halbleiterschichten 15, welche die zweiten Halbleiterschichten 20 einschließen, enthalten, wie in 16A bis 16D gezeigt ist. 16A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie AA in 1). 16B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 16C ist eine Schnittansicht entlang der Linie C-C in 1. 16D ist eine Schnittansicht entlang der Linie D-D in 1.
  • Die dritten Halbleiterschichten 25 können unter Verwendung eines Ätzmittels, das gegenüber den ersten und zweiten Halbleiterschichten 15, 20 selektiv die dritten Halbleiterschichten 25 ätzt, beseitigt oder geätzt werden. Wenn die dritten Halbleiterschichten 25 Si sind, und die ersten und zweiten Halbleiterschichten 15, 20 Ge oder SiGe sind, können die dritten Halbleiterschichten 25 unter Verwendung eines Nassätzmittels wie etwa, jedoch ohne Beschränkung darauf, Lösungen von Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH), Ethylendiamin-Pyrocatechol (EDP), oder Kaliumhydroxid (KOH) selektiv beseitigt werden. Wenn die dritten Halbleiterschichten 25 Si sind, und das Substrat 10 ein Siliziumsubstrat ist, beseitigt das Ätzen der dritten Halbleiterschichten 25 auch einen Teil des Finnenaufbaus, der unter der untersten ersten Halbleiterschicht 15 liegt. Wenn die dritten Halbleiterschichten 25 und das Substrat 10 aus unterschiedlichen Materialien bestehen, wird bei einigen Ausführungsformen eine zusätzliche Ätztätigkeit durchgeführt, um einen Teil des Finnenaufbaus, der unter der untersten ersten Halbleiterschicht 15 liegt, zu beseitigen, um den in 16A und 16B gezeigten Aufbau bereitzustellen. Bei anderen Ausführungsformen, bei denen die dritten Halbleiterschichten 25 und das Substrat 10 aus unterschiedlichen Materialien bestehen, wird wie in 6C gezeigt eine initiale dritte Halbleiterschicht 25 auf dem Substrat 10 gebildet, wie in 6C gezeigt ist, die mit den anderen dritten Halbleiterschichten 25 beseitigt wird, um den in 16A und 16B gezeigten Aufbau bereitzustellen.
  • 16E und 16F zeigen eine andere Ausführungsform, bei der die dritten Halbleiterschichten 25 aus dem Aufbau von 15F beseitigt werden. 16E ist eine Schnittansicht entlang der Linie C-C in 1, und 16F ist eine Schnittansicht entlang der Linie B-B in 1.
  • Bei einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken verwendet, um die dritte Halbleiterschicht 25 zu beseitigen.
  • Bei einer anderen Ausführungsform werden die ersten und zweiten Halbleiterschichten 15, 20 durch Verwenden passender Ätztechniken beseitigt und Nanodrähte, die aus der dritten Halbleiterschicht 25 bestehen, erhalten.
  • Die Querschnittform der Halbleiternanodrähte 15, 20 in dem Kanalbereich ist als rechteckig gezeigt, kann aber jede beliebige vieleckige Form (dreieckig, diamantförmig, usw.), eine vieleckige Form mit abgerundeten Ecken, rund oder oval (vertikal oder horizontal) sein.
  • Nach der Bildung der Halbleiternanodrähte der ersten und zweiten Halbleiterschichten 15, 20 wird um jede Kanalschicht (Drähte der ersten und zweiten Halbleiterschichten 15, 20) eine Gatedielektrikumsschicht 95 gebildet, und auf der Gatedielektrikumsschicht 95 eine Gatelektrodenschicht 100 gebildet, wie in 17A bis 17D gezeigt ist. 17A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie AA in 1). 17B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 17C ist eine Schnittansicht entlang der Linie C-C in 1. 17D ist eine Schnittansicht entlang der Linie D-D in 1.
  • 17E und 17F zeigen eine andere Ausführungsform, bei der die Gatedielektrikumsschicht 95 und die Gateelektrodenschicht 100 an dem Aufbau von 16F gebildet werden. 17E ist eine Schnittansicht entlang der Linie C-C in 1, und 17F ist eine Schnittansicht entlang der Linie B-B in 1.
  • Bei bestimmten Ausführungsformen enthält die Gatedielektrikumsschicht 95 eine oder mehrere Schichten aus einem dielektrischen Material wie etwa Siliziumoxid, Siliziumnitrid oder einem dielektrischen Material mit einem hohen k-Wert, ein anderes geeignetes dielektrisches Material, und/oder Kombinationen davon. Beispiele für ein dielektrisches Material mit einem hohen k-Wert beinhalten HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Alumina(HfO2-Al2O3)-Legierung, andere geeignete dielektrische Materialen mit einem hohen k-Wert, und/oder Kombinationen davon. Bei einigen Ausführungsformen enthält die Gatedielektrikumsschicht 95 eine Grenzflächenschicht, die zwischen den Kanalschichten und dem dielektrischen Material gebildet ist.
  • Die Gatedielektrikumsschicht 95 kann durch CVD, ALD oder jedes beliebige geeignete Verfahren gebildet werden. Bei einer Ausführungsform wird die Gatedielektrikumsschicht 95 unter Verwendung eines hochkonformen Abscheidungsprozesses wie etwa ALD gebildet, um die Bildung einer Gatedielektrikumsschicht mit einer gleichmäßigen Dicke um jede Kanalschicht sicherzustellen. Die Dicke der Gatedielektrikumsschicht 95 liegt bei einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 6 nm. Bei einigen Ausführungsformen wird die Gatedielektrikumsschicht 95 auch auf den freigelegten epitaktischen Source/Drain-Schichten 80 gebildet.
  • Die Gateelektrodenschicht 100 wird so auf der Gatedielektrikumsschicht 95 gebildet, dass sie jede Kanalschicht umgibt. Die Gateelektrode 100 enthält eine oder mehrere Schichten aus einem leitenden Material wie etwa Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien, und/oder Kombinationen davon.
  • Die Gateelektrodenschicht 100 kann durch CVD, ALD, Galvanisieren, oder ein anderes geeignetes Verfahren gebildet werden. Die Gateelektrodenschicht wird auch über der oberen Fläche der ILD-Schicht 85 abgeschieden. Die Gatedielektrikumsschicht und die Gateelektrodenschicht, die über der ILD-Schicht 85 gebildet wurden, werden dann mittels, zum Beispiel, CMP planarisiert, bis die obere Fläche der ILD-Schicht 85 aufgedeckt wird. Nach der Planarisierungstätigkeit wird die Gateelektrodenschicht bei einigen Ausführungsformen vertieft und über der vertieften Gateelektrode eine Kappenisolierschicht (nicht gezeigt) gebildet. Die Kappenisolierschicht enthält eine oder mehrere Schichten aus einem siliziumnitridbasierten Material wie etwa Si3N4. Die Kappenisolierschicht kann durch Abscheiden eines Isoliermaterials gefolgt von einer Planarisierungstätigkeit gebildet werden.
  • Bei bestimmten Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Austrittsarbeitsregulierungsschichten (nicht gezeigt) zwischen die Gatedielektrikumsschicht 95 und die Gateelektrode 100 eingefügt. Die Austrittsarbeitsregulierungsschichten bestehen aus einem leitenden Material wie etwa einer Einzelschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET werden eines oder mehrere aus TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als Austrittsarbeitsregulierungsschicht verwendet, und für den p-Kanal-FET werden eines oder mehrere als TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Austrittsarbeitsregulierungsschicht verwendet. Die Austrittsarbeitsregulierungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder andere geeignete Prozesse gebildet werden. Ferner kann die Austrittsarbeitsregulierungsschicht für den n-Kanal-FET und den p-Kanal-FET, die unterschiedliche Metallschichten verwenden können, gesondert gebildet werden.
  • Bei anderen Ausführungsformen werden die ersten Halbleiterschichten 15, die an entgegengesetzten Seiten der zweiten Halbleiterschicht 20 angeordnet sind, vor dem Bilden der Gatedielektrikumsschicht 95 und der Gateelektrodenschicht 100 beseitigt, was zu dem in 18A bis 18D gezeigten Aufbau führt. Die ersten Halbleiterschichten 15 können durch eine passende Ätztätigkeit wie etwa Nassätzen unter Verwendung von Hf:HNO3:H2O beseitigt werden. 18A ist eine Schnittansicht entlang der Gateelektrode in der X-Richtung (Linie A-A in 1). 18B ist eine Schnittansicht entlang des Finnenaufbaus in der Y-Richtung (Linie B-B in 1). 18C ist eine Schnittansicht entlang der Linie C-C in 1. 18D ist eine Schnittansicht entlang der Linie D-D in 1. Die ersten Halbleiterschichten 15, die an entgegengesetzten Seiten der zweiten Halbleiterschicht 20 angeordnet sind, werden unter Verwendung einer passenden Ätztechnik nur in dem Kanalbereich beseitigt. Daher bleiben die ersten Halbleiterschichten bei dieser Ausführungsform in den Source/Drain-Bereichen 80 zurück.
  • 18E und 18F zeigen eine andere Ausführungsform, bei der die Finnenaufbauten in den Source/Drain-Bereichen bis zu etwa der oberen Fläche der isolierenden Isolierschicht 45 hinab vertieft werden, wie in 12E gezeigt ist, und in der Vertiefung Source/Drain-Bereiche 80 gebildet werden. 18E ist eine Schnittansicht entlang der Linie C-C in 1, und 18F ist eine Schnittansicht entlang der Linie B-B in 1.
  • Anschließend können in der ILD-Schicht 85 mittels einer Trockenätzung Kontaktlöcher (nicht gezeigt) gebildet werden. Bei einigen Ausführungsformen wird der obere Teil der epitaktischen S/D-Schicht 80 geätzt. Bei einigen Ausführungsformen wird über der epitaktischen S/D-Schicht 80 eine Silicidschicht gebildet. Dann wird in den Kontaktlöchern ein leitendes Material (nicht gezeigt) gebildet. Das leitende Material enthält eines oder mehrere aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Es versteht sich, dass die GAA-FETs weiteren CMOS-Prozessen unterzogen werden, um verschiedene Merkmale wie Kontakte/Durchkontaktierungen, Zwischenverbindungsmetallschichten, dielektrische Schichten, Passivierungsschichten usw. zu bilden.
  • Bei einigen Ausführungsformen, die in 18A bis 18F gezeigt sind, sind die jeweiligen mehreren Nanodrähte 20 in der Nanodrahtstapelungsrichtung um einen größeren Abstand voneinander getrennt als die jeweiligen mehreren Nanodrähte 15, 20 in 17A bis 17F.
  • Bei bestimmten Ausführungsformen ist die Halbleitervorrichtung ein GAA-FET vom n-Typ. Bei anderen Ausführungsformen ist die Halbleitervorrichtung ein GAA-FET vom p-Typ. Bei einigen Ausführungsformen sind ein oder mehrere GAA-FETs vom n-Typ und ein oder mehrere GAA-FETs vom p-Typ auf dem selben Substrat 10 bereitgestellt.
  • Bei Ausführungsformen der vorliegenden Offenbarung schützt die erste Halbleiterschicht, die an entgegengesetzten Seiten der zweiten Halbleiterschicht angeordnet ist, die zweite Halbleiterschicht während des Ätzens zur Beseitigung der dritten Halbleiterschicht in dem Kanalbereich. Bei einigen Ausführungsformen weist die erste SiGe-Halbleiterschicht, die eine höhere Ge-Konzentration als die zweite SiGe-Halbleiterschicht aufweist, eine hohe Beständigkeit gegenüber dem Ätzmittel, das zum Beseitigen der dritten Halbleiterschicht aus Si verwendet wird, auf, wodurch die zweite SiGe-Halbleiterschicht vor einer Ausdünnung während der Tätigkeit des Ätzens der dritten Halbleiterschicht geschützt wird. Halbleitervorrichtungen, die gemäß der vorliegenden Offenbarung gebildet werden, verfügen über ein verbessertes Prozessfenster für die Nanodrahtfreigabeätzung, was zu einem höheren Vorrichtungsertrag führt.
  • Das Obige umreißt Merkmale von mehreren Ausführungsformen oder Beispielen, damit Fachleute die Gesichtspunkte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Abwandlung anderer Prozesse und Aufbauten zum Ausführen der gleichen Zwecke und/oder zum Erzielen der gleichen Vorteile wie jener der hier vorgestellten Ausführungsformen oder Beispiele verwenden können. Fachleute sollten auch erkennen, dass derartige gleichwertige Aufbauten nicht von dem Geist und dem Umfang der vorliegenden Offenbarung abweichen, und dass sie hier verschiedene Änderungen, Ersetzungen, und Abwandlungen vornehmen können, ohne von dem Geist und dem Umfang der vorliegenden Offenbarung abzuweichen.
  • Eine Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zur Herstellung einer Halbleitervorrichtung, das das Bilden einer ersten Halbleiterschicht mit einer ersten Zusammensetzung über einem Halbleitersubstrat, und das Bilden einer zweiten Halbleiterschicht mit einer zweiten Zusammensetzung über der ersten Halbleiterschicht beinhaltet. Über der zweiten Halbleiterschicht wird eine andere erste Halbleiterschicht mit der ersten Zusammensetzung gebildet. Über der anderen ersten Halbleiterschicht wird eine dritte Halbleiterschicht mit einer dritten Zusammensetzung gebildet. Die ersten Halbleiterschichten, die zweite Halbleiterschicht, und die dritte Halbleiterschicht werden strukturiert, um einen Finnenaufbau zu bilden. Ein Teil der dritten Halbleiterschicht wird beseitigt, wodurch ein Nanodraht, der die zweite Halbleiterschicht umfasst, gebildet wird, und ein leitendes Material wird so gebildet, dass es den Nanodraht umgibt. Die ersten Halbleiterschichten, die zweite Halbleiterschicht und die dritte Halbleiterschicht enthalten unterschiedliche Materialien. Bei einer Ausführungsform wird durch Wiederholen des Bildens der ersten Halbleiterschicht, des Bildens der zweiten Halbleiterschicht, des Bildens der anderen ersten Halbleiterschicht, und des Bildens der dritten Halbleiterschicht in dieser Reihenfolge ein Stapel aus abwechselnden ersten Halbleiterschichten, zweiten Halbleiterschichten, anderen ersten Halbleiterschichten und dritten Halbleiterschichten gebildet. Bei einer Ausführungsform wird vor der Beseitigung eines Teils der dritten Halbleiterschicht ein Opfergateaufbau über dem Finnenaufbau gebildet. Bei einer Ausführungsform wird vor der Beseitigung eines Teils der dritten Halbleiterschicht ein Teil des Finnenaufbaus, der nicht von dem Opfergateaufbau bedeckt ist, beseitigt, wodurch ein Source/Drain-Raum gebildet wird. Bei einer Ausführungsform werden in dem Source/Drain-Raum Source/Drain-Bereiche gebildet. Bei einer Ausführungsform wird ein Teil des Halbleitersubstrats beseitigt, wenn der Nanodraht gebildet wird. Bei einer Ausführungsform werden die dritte Halbleiterschicht und das Halbleitersubstrat aus einem gleichen Material gebildet. Bei einer Ausführungsform ist das gleiche Material Silizium. Bei einer Ausführungsform ist das erste Halbleitermaterial Si1-xGex, und ist das zweite Halbleitermaterial Si1-yGey, wobei x > y ist.
  • Bei einer anderen Ausführungsform der vorliegenden Offenbarung beinhaltet ein Verfahren zur Herstellung einer Halbleitervorrichtung das Bilden eines Finnenaufbaus über einem Halbleitersubstrat, wobei erste Halbleiterschichten A, zweite Halbleiterschichten B und dritte Halbleiterschichten C in einer sich wiederholenden Reihenfolge ABAC gestapelt werden. Die erste Halbleiter-, die zweite Halbleiter- und die dritte Halbleiterschicht enthalten unterschiedliche Materialien. Ein Opfergateaufbau definiert einen Gatebereich über dem Finnenaufbau. Die dritten Halbleiterschichten werden von Source/Drain-Bereichen des Finnenaufbaus, die nicht von dem Opfergateaufbau bedeckt sind, beseitigt. In den Source/Drain-Bereichen werden epitaktische Source/Drain-Schichten gebildet. Der Opfergateaufbau wird beseitigt, und die dritten Halbleiterschichten werden von dem Gatebereich beseitigt. In dem Gatebereich wird ein Gateelektrodenaufbau gebildet, wobei der Gateelektrodenaufbau die ersten und zweiten Halbleiterschichten umschlingt. Bei einer Ausführungsform wird ein Teil des Halbleitersubstrats beseitigt, wenn die dritten Halbleiterschichten beseitigt werden. Bei einer Ausführungsform werden die dritte Halbleiterschicht und das Halbleitersubstrat aus einem gleichen Material gebildet. Bei einer Ausführungsform ist das gleiche Material ein Element der Gruppe IV. Bei einer Ausführungsform ist das erste Halbleitermaterial Si1-xGex, und ist das zweite Halbleitermaterial Si1-yGey, wobei x > y ist. Bei einer Ausführungsform gilt 0,3 ≤ x ≤ 0,9, und 0,1 ≤ y ≤ 0,5. Bei einer Ausführungsform werden die erste und die zweite Halbleiterschicht epitaktisch gebildet und wird während der Epitaxietätigkeit die Ge-Konzentration erhöht, um die erste Halbleiterschicht zu bilden und die Ge-Konzentration verringert, um die zweite Halbleiterschicht zu bilden. Bei einer Ausführungsform ist eine Dicke der zweiten Halbleiterschicht größer als eine Dicke der dritten Halbleiterschicht.
  • Bei einer Ausführungsform der vorliegenden Offenbarung beinhaltet ein Verfahren zur Herstellung einer Halbleitervorrichtung das Bilden eines ersten Finnenaufbaus und eines zweiten Finnenaufbaus, wobei sowohl in dem ersten Finnenaufbau als auch in dem zweiten Finnenaufbau erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt werden. Über dem ersten Finnenaufbau wird ein erster Opfergateaufbau gebildet, und über dem zweiten Finnenaufbau wird ein zweiter Opfergateaufbau gebildet. Über dem zweiten Finnenaufbau und dem zweiten Opfergateaufbau wird eine erste Schutzschicht gebildet. Die ersten Halbleiterschichten in einem Source/Drain-Bereich des ersten Finnenaufbaus, der nicht von dem ersten Opfergateaufbau bedeckt ist, werden beseitigt, wodurch ein erster Source/Drain-Raum gebildet wird. In dem ersten Source/Drain-Raum wird eine erste epitaktische Source/Drain-Schicht gebildet, wodurch ein erster Aufbau gebildet wird. Über dem ersten Finnenaufbau und dem ersten Opfergateaufbau wird eine zweite Schutzschicht gebildet. Die zweiten Halbleiterschichten in einem Source/Drain-Bereich des zweiten Finnenaufbaus, der nicht von dem zweiten Opfergateaufbau bedeckt ist, werden beseitigt, wodurch ein zweiter Source/Drain-Raum gebildet wird. Eine zweite epitaktische Source/Drain-Schicht in dem zweiten Source/Drain-Raum wird beseitigt, wodurch ein zweiter Aufbau gebildet wird. In dem ersten Gatebereich werden der erste Opfergateaufbau und die erste Halbleiterschicht beseitigt, um einen ersten Gateraum zu bilden. Der zweite Opfergateaufbau und die zweite Halbleiterschicht in dem zweiten Gatebereich werden beseitigt, um einen zweiten Gateraum zu bilden. In dem ersten und dem zweiten Gateraum werden jeweils ein erster und ein zweiter Gateelektrodenaufbau gebildet. Die erste Halbleiterschicht enthält eine erste Unterschicht und zweite Unterschichten, die an entgegengesetzten Seiten der ersten Unterschicht angeordnet werden, wobei die erste Unterschicht aus einer Legierung gebildet wird, die ein erstes Element der Gruppe IV und ein zweites Element der Gruppe IV umfasst, und die zweiten Unterschichten aus einer Legierung gebildet werden, die das erste Element der Gruppe IV und das zweite Element der Gruppe IV umfasst. Die Mengen des ersten Elements der Gruppe IV und des zweiten Elements der Gruppe IV unterscheiden sich in der ersten Unterschicht und der zweiten Unterschicht. Bei einer Ausführungsform ist das erste Element der Gruppe IV Si und das zweite Element der Gruppe IV Ge. Bei einer Ausführungsform ist die Zusammensetzung der ersten Unterschicht Si1-yGey, wobei 0,1 ≤ y ≤ 0,5 gilt, und ist die Zusammensetzung der zweiten Unterschichten Si1-xGex, wobei 0,3 ≤ x ≤ 0,9 gilt.
  • Bei einer Ausführungsform der vorliegenden Offenbarung weist eine Halbleitervorrichtung wenigstens einen Halbleiternanodraht, der über einem Halbleitersubstrat angeordnet ist, und einen Gateaufbau, der den wenigstens einen Halbleiterdraht umschlingt, auf. An entgegengesetzten Seiten des Gateaufbaus sind Source/Drain-Aufbauten über dem Halbleitersubstrat angeordnet. Wenigstens ein Halbleiternanodraht umfasst zwei entgegengesetzte erste Schichten, die aus einem ersten Halbleitermaterial bestehen und eine zweite Schicht aus einem zweiten Halbleitermaterial, das sich von dem ersten Halbleitermaterial unterscheidet, einschließen. Bei einer Ausführungsform umfasst das erste Halbleitermaterial ein erstes Element der Gruppe IV und ein zweites Element der Gruppe IV, umfasst das zweite Halbleitermaterial das erste Element der Gruppe IV und das zweite Element der Gruppe IV, und unterscheiden sich die Mengen des ersten Elements der Gruppe IV und des zweiten Elements der Gruppe IV in dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial. Bei einer Ausführungsform ist das erste Element der Gruppe IV Si, und ist das zweite Element der Gruppe IV Ge. Bei einer Ausführungsform ist das erste Halbleitermaterial Si1-xGex, ist das zweite Halbleitermaterial Si1-yGey, und gilt x > y. Bei einer Ausführungsform gilt 0,3 ≤ x ≤ 0,9, und 0,1 ≤ y ≤ 0,5. Bei einer Ausführungsform beträgt eine Dicke der ersten Schichten 0,5 nm bis 2 nm und eine Dicke der zweiten Schicht 3 nm bis 15 nm. Bei einer Ausführungsform sind zwischen den Source/Drain-Aufbauten und dem Gateaufbau isolierende Seitenwände angeordnet. Bei einer Ausführungsform enthält der Gateaufbau eine Dielektrikumsschicht mit einem hohen k-Wert und eine Metallgateelektrodenschicht.
  • Bei einer Ausführungsform der vorliegenden Offenbarung weist eine Halbleitervorrichtung mehrere Halbleiterdrähte, die in einem entlang einer ersten Richtung angeordneten Stapel über einem Substrat angeordnet sind, wobei sich die erste Richtung im Wesentlichen parallel zu einer Hauptfläche des Substrats erstreckt, auf. Ein erster Source/Drain-Bereich steht mit Enden der ersten Halbleiterdrähte in Kontakt. Eine Gatedielektrikumsschicht ist auf jedem Kanalbereich der ersten Halbleiterdrähte angeordnet und umschlingt ihn. Eine Gateelektrodenschicht ist auf der Gatedielektrikumsschicht angeordnet und umschlingt jeden Kanalbereich. Wenigstens ein Halbleiternanodraht weist zwei entgegengesetzte erste Schichten, die aus einem ersten Halbleitermaterial bestehen und eine zweite Schicht aus einem zweiten Halbleitermaterial, das sich von dem ersten Halbleitermaterial unterscheidet, einschließen, auf, und die ersten Schichten und die zweite Schicht sind entlang der ersten Richtung angeordnet. Bei einer Ausführungsform enthält das erste Halbleitermaterial ein erstes Element der Gruppe IV und ein zweites Element der Gruppe IV, enthält das zweite Halbleitermaterial das erste Element der Gruppe IV und das zweite Element der Gruppe IV, und unterscheiden sich die Mengen des ersten Elements der Gruppe IV und des zweiten Elements der Gruppe IV in dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial. Bei einer Ausführungsform ist das erste Element der Gruppe IV Si, und ist das zweite Element der Gruppe IV Ge. Bei einer Ausführungsform ist das erste Halbleitermaterial Si1-xGex, ist das zweite Halbleitermaterial Si1-yGey, und gilt x > y. Bei einer Ausführungsform beträgt eine Dicke der ersten Schicht 0,5 nm bis 2 nm, und beträgt eine Dicke der zweiten Schicht 3 nm bis 15 nm. Bei einer Ausführungsform sind zwischen dem Source/Drain-Bereich und der Gateelektrodenschicht isolierende Wände enthalten.
  • Bei einer Ausführungsform der vorliegenden Offenbarung weist eine Halbleitervorrichtung einen ersten Nanodrahtaufbau und einen zweiten Nanodrahtaufbau auf, wobei sowohl der erste Nanodrahtaufbau als auch der zweite Nanodrahtaufbau mehrere Nanodrähte aufweist, die sich entlang einer ersten Richtung erstrecken und entlang einer zweiten Richtung, die im Wesentlichen orthogonal zu der ersten Richtung verläuft, gestapelt sind. Über dem ersten und zweiten Nanodrahtaufbau sind jeweils erste und zweite Gateelektroden angeordnet, wobei die ersten und zweiten Gateelektroden jeweils die Nanodrähte der ersten und zweiten Nanodrähte umschlingen. Die ersten Nanodrähte bestehen aus einer ersten Halbleiterschicht, die ein erstes Halbleitermaterial enthält, und zweiten Unterschichten, die an entgegengesetzten Seiten der ersten Unterschicht angeordnet sind und ein zweites Halbleitermaterial enthalten. Die zweiten Nanodrähte bestehen aus einem dritten Halbleitermaterial, und das erste, zweite und dritte Halbleitermaterial sind unterschiedliche Materialien. Bei einer Ausführungsform ist das erste Halbleitermaterial eine Legierung, die ein erstes Element der Gruppe IV und ein zweites Element der Gruppe IV enthält, ist das zweite Halbleitermaterial eine Legierung, die das erste Element der Gruppe IV und das zweite Element der Gruppe IV enthält, und ist das dritte Halbleitermaterial eines aus dem ersten und dem zweiten Element der Gruppe IV, und unterscheiden sich die Mengen des ersten Elements der Gruppe IV und des zweiten Elements der Gruppe IV in dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial. Bei einer Ausführungsform ist das erste Element der Gruppe IV Si, und ist das zweite Element der Gruppe IV Ge. Bei einer Ausführungsform ist die Zusammensetzung des ersten Halbleitermaterials Si1-yGey, wobei 0,1 ≤ y ≤ 0,5 gilt, und ist die Zusammensetzung des zweiten Halbleitermaterials Si1-xGex, wobei 0,3 ≤ x ≤ 0,9 gilt.
  • Bei einer Ausführungsform der vorliegenden Offenbarung beinhaltet ein Verfahren zur Herstellung einer Halbleitervorrichtung das Bilden eines Finnenaufbaus, der eine erste erste Halbleiterschicht, eine erste zweite Halbleiterschicht, eine dritte Halbleiterschicht, eine zweite zweite Halbleiterschicht und eine zweite erste Halbleiterschicht enthält, die in dieser Reihenfolge angeordnet sind. Ein Opfergateaufbau, der eine Opfergatedielektrikumsschicht und eine Opfergateelektrodenschicht enthält, wird so gebildet, dass er über dem Finnenaufbau liegt. An entgegengesetzten Seiten des Opfergateaufbaus werden über dem Finnenaufbau Source- und Drain-Bereiche gebildet. Über den Source/Drain-Bereichen wird eine Zwischenschichtdielektrikumsschicht gebildet. Der Opfergateaufbau wird beseitigt. Die ersten Halbleiterschichten und die zweiten Halbleiterschichten werden in einem Kanalbereich der Vorrichtung beseitigt, wodurch ein Nanodraht aus der dritten Halbleiterschicht gebildet wird. In dem Kanalbereich werden eine Gatedielektrikumsschicht mit einem hohen k-Wert und eine Metallgateelektrode so gebildet, das sie den Nanodraht umschlingen.
  • Man wird verstehen, dass hier nicht notwendigerweise alle Vorteile besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele nötig ist, und dass andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62565339 [0001]

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer ersten Halbleiterschicht mit einer ersten Zusammensetzung über einem Halbleitersubstrat; Bilden einer zweiten Halbleiterschicht mit einer zweiten Zuammensetzung über der ersten Halbleiterschicht; Bilden einer anderen ersten Halbleiterschicht mit der ersten Zusammensetzung über der zweiten Halbleiterschicht; Bilden einer dritten Halbleiterschicht mit einer dritten Zusammensetzung über der anderen ersten Halbleiterschicht; Strukturieren der ersten Halbleiterschichten, der zweiten Halbleiterschicht und der dritten Halbleiterschicht, um einen Finnenaufbau zu bilden; Beseitigen eines Teils der dritten Halbleiterschicht, wodurch ein Nanodraht gebildet wird, der die zweite Halbleiterschicht umfasst; und Bilden eines leitenden Materials, das den Nanodraht umgibt, wobei die ersten Halbleiterschichten, die zweite Halbleiterschicht und die dritte Halbleiterschicht unterschiedliche Materialien umfassen.
  2. Verfahren nach Anspruch 1, wobei durch Wiederholen des Bildens der ersten Halbleiterschicht, des Bildens der zweiten Halbleiterschicht, des Bildens der anderen ersten Halbleiterschicht, und des Bildens der dritten Halbleiterschicht in dieser Reihenfolge ein Stapel aus abwechselnden ersten Halbleiterschichten, zweiten Halbleiterschichten, anderen ersten Halbleiterschichten und dritten Halbleiterschichten gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend: Bilden eines Opfergateaufbaus über dem Finnenaufbau vor dem Beseitigen eines Teils der dritten Halbleiterschicht.
  4. Verfahren nach Anspruch 3, ferner umfassend: Beseitigen eines Teils des Finnenaufbaus, der nicht von dem Opfergateaufbau bedeckt ist, vor dem Beseitigen eines Teils der dritten Halbleiterschicht, wodurch ein Source/Drain-Raum gebildet wird.
  5. Verfahren nach Anspruch 4, ferner umfassend das Bilden von Source/Drain-Bereichen in dem Source/Drain-Raum.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Beseitigen eines Teils des Halbleitersubstrats, wenn der Nanodraht gebildet wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dritte Halbleiterschicht und das Halbleitersubstrat aus einem gleichen Material gebildet sind.
  8. Verfahren nach Anspruch 7, wobei das gleiche Material Silizium ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Halbleitermaterial Si1-xGex ist, und das zweite Halbleitermaterial Si1-yGey ist, wobei x > y gilt
  10. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden eines Finnenaufbaus über einem Halbleitersubstrat, wobei erste Halbleiterschichten A, zweite Halbleiterschichten B und dritte Halbleiterschichten C in einer sich wiederholenden Reihenfolge ABAC gestapelt werden, wobei die erste Halbleiter-, die zweite Halbleiter- und die dritte Halbleiterschicht unterschiedliche Materialien umfassen; Bilden eines Opfergateaufbaus, der einen Gatebereich definiert, über dem Finnenaufbau; Beseitigen der dritten Halbleiterschichten von Source/Drain-Bereichen des Finnenaufbaus, die nicht von dem Opfergateaufbau bedeckt sind; Bilden von epitaktischen Source/Drain-Schichten in den Source/Drain-Bereichen; Beseitigen des Opfergateaufbaus; Beseitigen der dritten Halbleiterschichten von dem Gatebereich; und Bilden eines Gateelektrodenaufbaus in dem Gatebereich, wobei der Gateelektrodenaufbau die ersten und zweiten Halbleiterschichten umschlingt.
  11. Verfahren nach Anspruch 10, ferner umfassend das Beseitigen eines Teils des Halbleitersubstrats, wenn die dritten Halbleiterschichten beseitigt werden.
  12. Verfahren nach Anspruch 10 oder 11, wobei die dritte Halbleiterschicht und das Halbleitersubstrat aus einem gleichen Material gebildet sind.
  13. Verfahren nach Anspruch 12, wobei das gleiche Material ein Element der Gruppe IV ist.
  14. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 13, wobei das erste Halbleitermaterial Si1-xGex ist, das zweite Halbleitermaterial Si1-yGey ist, und das dritte Halbleitermaterial Silizium ist, wobei x > y gilt.
  15. Verfahren nach Anspruch 14, wobei 0,3 ≤ x ≤ 0,9 und 0,1 ≤ y ≤ 0,5 gilt.
  16. Verfahren nach Anspruch 15, wobei die erste und zweite Halbleiterschicht epitaktisch gebildet werden und während der Epitaxietätigkeit die Ge-Konzentration erhöht wird, um die erste Halbleiterschicht zu bilden, und die Ge-Konzentration verringert wird, um die zweite Halbleiterschicht zu bilden.
  17. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 16, wobei eine Dicke der zweiten Halbleiterschicht größer als eine Dicke der dritten Halbleiterschicht ist.
  18. Halbleitervorrichtung, umfassend: wenigstens einen Halbleiternanodraht, der über einem Halbleitersubstrat angeordnet ist; einen Gateaufbau, der den wenigstens einen Halbleiternanodraht umschlingt; und Source/Drain-Bereiche, die an entgegengesetzten Seiten des Gateaufbaus über dem Halbleitersubstrat angeordnet sind, wobei der wenigstens eine Halbleiternanodraht zwei entgegengesetzte Schichten, die aus einem ersten Halbleitermaterial bestehen und eine Schicht eines zweiten Halbleitermaterials, das sich von dem ersten Halbleitermaterial unterscheidet, einschließen, umfasst.
  19. Halbleitervorrichtung nach Anspruch 18, wobei das erste Halbleitermaterial ein erstes Element der Gruppe IV und ein zweites Element der Gruppe IV umfasst, und das zweite Halbleitermaterial das erste Element der Gruppe IV und das zweite Element der Gruppe IV umfasst, wobei sich die Mengen des ersten Elements der Gruppe IV und des zweiten Elements der Gruppe IV in dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial unterscheiden.
  20. Halbleitervorrichtung nach Anspruch 19, wobei das erste Element der Gruppe IV Si ist, und das zweite Element der Gruppe IV Ge ist.
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