DE102019116939A1 - Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung - Google Patents

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Hung-Li Chiang
Chih-Liang Chen
Tzu-Chiang CHEN
I-Seng Chen
Lei-Chun Chou
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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

Ein Verfahren zur Herstellung einer Halbleitervorrichtung umfasst ein Ausbilden einer Mehrzahl von Finnenstrukturen, die sich in einer ersten Richtung über einem Halbleitersubstrat erstrecken. Jede Finnenstruktur enthält einen ersten Bereich in der Nähe des Halbleitersubstrats und einen zweiten Bereich entfernt von dem Halbleitersubstrat. Eine elektrisch leitfähige Schicht wird zwischen den ersten Bereichen eines ersten Paares von benachbarten Finnenstrukturen ausgebildet. Eine Gateelektrodenstruktur wird über dem zweiten Bereich der Finnenstruktur ausgebildet, die sich in einer zweiten Richtung im Wesentlichen senkrecht zu der ersten Richtung erstreckt, und eine Metallisierungsschicht wird über der Gateelektrodenstruktur ausgebildet, die mindestens eine Leiterbahn enthält.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/693 180 , eingereicht am 2. Juli 2018, deren gesamte Offenbarung hierin durch Bezugnahme aufgenommen ist.
  • TECHNISCHES GEBIET
  • Die Offenbarung bezieht sich auf ein Verfahren zur Herstellung von integrierten Halbleiterschaltungen und insbesondere auf ein Verfahren zur Herstellung von Halbleitervorrichtungen mit Finnen-Feldeffekttransistoren (FinFETs) und/oder Gate-All-Around- (GAA)-FETs und Halbleitervorrichtungen.
  • HINTERGRUND
  • Während sich die Halbleiterindustrie in Richtung Nanometertechnologie-Prozessknoten mit dem Ziel einer höheren Vorrichtungsdichte, höherer Leistung und niedrigeren Kosten weiterentwickelt hat, haben Herausforderungen sowohl bei Herstellungswie Entwurfsaspekten zur Entwicklung von dreidimensionalen Entwürfen geführt, beispielsweise Mehrfachgate-Feldeffekttransistoren (FETs), unter anderem Finnen-FETs (FinFETs) und Gate-All-Around-FETs (GAA-FETs). In einem FinFET grenzt eine Gateelektrode an drei Seitenflächen eines Kanalbereichs, wobei eine Gatedielektrikumsschicht dazwischen angeordnet ist. Da die Gatestruktur die Finne an drei Flächen umgibt (umschließt), weist der Transistor eigentlich drei Gates auf, die den Strom durch den Finnen- bzw. Kanalbereich steuern. Die vierte Seite, der untere Teil des Kanals, ist weiter von der Gateelektrode entfernt und unterliegt somit keiner engen Gate-Steuerung. Im Gegensatz dazu sind bei einem GAA-FET alle Seitenflächen des Kanalbereichs von der Gateelektrode umgeben. Da die Transistorabmessungen fortlaufend auf Sub-10-15-nm-Technologieknoten verkleinert werden, sind weitere Verbesserungen von FinFETs und GAA-FETs erforderlich.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass Gemäß dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt eine isometrische Ansicht einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 2 zeigt eine isometrische Ansicht einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • Die 3A bis 3E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 3A ist eine isometrische Ansicht. 3B ist eine Querschnittsansicht entlang der Linie A-A' von 3A. 3C ist eine Querschnittsansicht entlang der Linie B-B' von 3A. 3D ist eine Querschnittsansicht entlang der Linie C-C' von 3A. 3E ist eine Querschnittsansicht entlang der Linie D-D' von 3A.
    • Die 4A bis 4E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 4A ist eine isometrische Ansicht. 4B ist eine Querschnittsansicht entlang der Linie A-A' von 4A. 4C ist eine Querschnittsansicht entlang der Linie B-B' von 4A. 4D ist eine Querschnittsansicht entlang der Linie C-C' von 4A. 4E ist eine Querschnittsansicht entlang der Linie D-D' von 4A.
    • Die 5A bis 5E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 5A ist eine isometrische Ansicht. 5B ist eine Querschnittsansicht entlang der Linie A-A' von 5A. 5C ist eine Querschnittsansicht entlang der Linie B-B' von 5A. 5D ist eine Querschnittsansicht entlang der Linie C-C' von 5A. 5E ist eine Querschnittsansicht entlang der Linie D-D' von 5A.
    • Die 6A bis 6E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 6A ist eine isometrische Ansicht. 6B ist eine Querschnittsansicht entlang der Linie A-A' von 6A. 6C ist eine Querschnittsansicht entlang der Linie B-B' von 6A. 6D ist eine Querschnittsansicht entlang der Linie C-C' von 6A. 6E ist eine Querschnittsansicht entlang der Linie D-D' von 6A.
    • Die 7A bis 7E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 7A ist eine isometrische Ansicht. 7B ist eine Querschnittsansicht entlang der Linie A-A' von 7A. 7C ist eine Querschnittsansicht entlang der Linie B-B' von 7A. 7D ist eine Querschnittsansicht entlang der Linie C-C' von 7A. 7E ist eine Querschnittsansicht entlang der Linie D-D' von 7A.
    • Die 8A bis 8E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 8A ist eine isometrische Ansicht. 8B ist eine Querschnittsansicht entlang der Linie A-A' von 8A. 8C ist eine Querschnittsansicht entlang der Linie B-B' von 8A. 8D ist eine Querschnittsansicht entlang der Linie C-C' von 8A. 8E ist eine Querschnittsansicht entlang der Linie D-D' von 8A.
    • Die 9A bis 9E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 9A ist eine isometrische Ansicht. 9B ist eine Querschnittsansicht entlang der Linie A-A' von 9A. 9C ist eine Querschnittsansicht entlang der Linie B-B' von 9A. 9D ist eine Querschnittsansicht entlang der Linie C-C' von 9A. 9E ist eine Querschnittsansicht entlang der Linie D-D' von 9A.
    • Die 10A bis 10E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 10A ist eine isometrische Ansicht. 10B ist eine Querschnittsansicht entlang der Linie A-A' von 10A. 10C ist eine Querschnittsansicht entlang der Linie B-B' von 10A. 10D ist eine Querschnittsansicht entlang der Linie C-C' von 10A. 10E ist eine Querschnittsansicht entlang der Linie D-D' von 10A.
    • Die 11A bis 11E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 11A ist eine isometrische Ansicht. 11B ist eine Querschnittsansicht entlang der Linie A-A' von 11A. 11C ist eine Querschnittsansicht entlang der Linie B-B' von 11A. 11D ist eine Querschnittsansicht entlang der Linie C-C' von 11A. 11E ist eine Querschnittsansicht entlang der Linie D-D' von 11A.
    • Die 12A bis 12E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 12A ist eine isometrische Ansicht. 12B ist eine Querschnittsansicht entlang der Linie A-A' von 12A. 12C ist eine Querschnittsansicht entlang der Linie B-B' von 12A. 12D ist eine Querschnittsansicht entlang der Linie C-C' von 12A. 12E ist eine Querschnittsansicht entlang der Linie D-D' von 12A.
    • Die 13A bis 13F zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 13A ist eine isometrische Ansicht. 13B ist eine Querschnittsansicht entlang der Linie A-A' von 13A. 13C ist eine Querschnittsansicht entlang der Linie B-B' von 13A. 13D ist eine Querschnittsansicht entlang der Linie C-C' von 13A. 13E ist eine Querschnittsansicht entlang der Linie D-D' von 13A. 13F ist eine Querschnittsansicht einer weiteren Ausführungsform entlang der Linie C-C' von 13A.
    • Die 14A bis 14F zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 14A ist eine isometrische Ansicht. 14B ist eine Querschnittsansicht entlang der Linie A-A' von 14A. 14C ist eine Querschnittsansicht entlang der Linie B-B' von 14A. 14D ist eine Querschnittsansicht entlang der Linie C-C' von 14A. 14E ist eine Querschnittsansicht entlang der Linie D-D' von 14A. 13F ist eine Querschnittsansicht einer weiteren Ausführungsform entlang der Linie C-C' von 14A.
    • Die 15A bis 15E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 15A ist eine isometrische Ansicht. 15B ist eine Querschnittsansicht entlang der Linie A-A' von 15A. 15C ist eine Querschnittsansicht entlang der Linie B-B' von 15A. 15D ist eine Querschnittsansicht entlang der Linie C-C' von 15A. 15E ist eine Querschnittsansicht entlang der Linie D-D' von 15A.
    • Die 16A bis 16E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 16A ist eine isometrische Ansicht. 16B ist eine Querschnittsansicht entlang der Linie A-A' von 16A. 16C ist eine Querschnittsansicht entlang der Linie B-B' von 16A. 16D ist eine Querschnittsansicht entlang der Linie C-C' von 16A. 16E ist eine Querschnittsansicht entlang der Linie D-D' von 16A.
    • Die 17A bis 17E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 17A ist eine isometrische Ansicht. 17B ist eine Querschnittsansicht entlang der Linie A-A' von 17A. 17C ist eine Querschnittsansicht entlang der Linie B-B' von 17A. 17D ist eine Querschnittsansicht entlang der Linie C-C' von 17A. 17E ist eine Querschnittsansicht entlang der Linie D-D' von 17A.
    • Die 18A bis 18E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 18A ist eine isometrische Ansicht. 18B ist eine Querschnittsansicht entlang der Linie A-A' von 18A. 18C ist eine Querschnittsansicht entlang der Linie B-B' von 18A. 18D ist eine Querschnittsansicht entlang der Linie C-C' von 18A. 18E ist eine Querschnittsansicht entlang der Linie D-D' von 18A.
    • Die 19A bis 19E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 19A ist eine isometrische Ansicht. 19B ist eine Querschnittsansicht entlang der Linie A-A' von 19A. 19C ist eine Querschnittsansicht entlang der Linie B-B' von 19A. 19D ist eine Querschnittsansicht entlang der Linie C-C' von 19A. 19E ist eine Querschnittsansicht entlang der Linie D-D' von 19A.
    • Die 20A bis 20E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 20A ist eine isometrische Ansicht. 20B ist eine Querschnittsansicht entlang der Linie A-A' von 20A. 20C ist eine Querschnittsansicht entlang der Linie B-B' von 20A. 20D ist eine Querschnittsansicht entlang der Linie C-C' von 20A. 20E ist eine Querschnittsansicht entlang der Linie D-D' von 20A.
    • Die 21A bis 21E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 21A ist eine isometrische Ansicht. 21B ist eine Querschnittsansicht entlang der Linie A-A' von 21A. 21C ist eine Querschnittsansicht entlang der Linie B-B' von 21A. 21D ist eine Querschnittsansicht entlang der Linie C-C' von 21A. 21E ist eine Querschnittsansicht entlang der Linie D-D' von 21A.
    • Die 22A bis 22E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 22A ist eine isometrische Ansicht. 22B ist eine Querschnittsansicht entlang der Linie A-A' von 22A. 22C ist eine Querschnittsansicht entlang der Linie B-B' von 22A. 22D ist eine Querschnittsansicht entlang der Linie C-C' von 22A. 22E ist eine Querschnittsansicht entlang der Linie D-D' von 22A.
    • Die 23A bis 23E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 23A ist eine isometrische Ansicht. 23B ist eine Querschnittsansicht entlang der Linie A-A' von 23A. 23C ist eine Querschnittsansicht entlang der Linie B-B' von 23A. 23D ist eine Querschnittsansicht entlang der Linie C-C' von 23A. 23E ist eine Querschnittsansicht entlang der Linie D-D' von 23A.
    • Die 24A bis 24E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 24A ist eine isometrische Ansicht. 24B ist eine Querschnittsansicht entlang der Linie A-A' von 24A. 24C ist eine Querschnittsansicht entlang der Linie B-B' von 24A. 24D ist eine Querschnittsansicht entlang der Linie C-C' von 24A. 24E ist eine Querschnittsansicht entlang der Linie D-D' von 24A.
    • Die 25A bis 25E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 25A ist eine isometrische Ansicht. 25B ist eine Querschnittsansicht entlang der Linie A-A' von 25A. 25C ist eine Querschnittsansicht entlang der Linie B-B' von 25A. 25D ist eine Querschnittsansicht entlang der Linie C-C' von 25A. 25E ist eine Querschnittsansicht entlang der Linie D-D' von 25A.
    • Die 26A bis 26E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 26A ist eine isometrische Ansicht. 26B ist eine Querschnittsansicht entlang der Linie A-A' von 26A. 26C ist eine Querschnittsansicht entlang der Linie B-B' von 26A. 26D ist eine Querschnittsansicht entlang der Linie C-C' von 26A. 26E ist eine Querschnittsansicht entlang der Linie D-D' von 26A.
    • Die 27A bis 27E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 27A ist eine isometrische Ansicht. 27B ist eine Querschnittsansicht entlang der Linie A-A' von 27A. 27C ist eine Querschnittsansicht entlang der Linie B-B' von 27A. 27D ist eine Querschnittsansicht entlang der Linie C-C' von 27A. 27E ist eine Querschnittsansicht entlang der Linie D-D' von 27A.
    • Die 28A bis 28E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 28A ist eine isometrische Ansicht. 28B ist eine Querschnittsansicht entlang der Linie A-A' von 28A. 28C ist eine Querschnittsansicht entlang der Linie B-B' von 28A. 28D ist eine Querschnittsansicht entlang der Linie C-C' von 28A. 28E ist eine Querschnittsansicht entlang der Linie D-D' von 28A.
    • Die 29A bis 29E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 29A ist eine isometrische Ansicht. 29B ist eine Querschnittsansicht entlang der Linie A-A' von 29A. 29C ist eine Querschnittsansicht entlang der Linie B-B' von 29A. 29D ist eine Querschnittsansicht entlang der Linie C-C' von 29A. 29E ist eine Querschnittsansicht entlang der Linie D-D' von 29A.
    • Die 30A bis 30E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 30A ist eine isometrische Ansicht. 30B ist eine Querschnittsansicht entlang der Linie A-A' von 30A. 30C ist eine Querschnittsansicht entlang der Linie B-B' von 30A. 30D ist eine Querschnittsansicht entlang der Linie C-C' von 30A. 30E ist eine Querschnittsansicht entlang der Linie D-D' von 30A.
    • Die 31A bis 31E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 31A ist eine isometrische Ansicht. 31B ist eine Querschnittsansicht entlang der Linie A-A' von 31A. 31C ist eine Querschnittsansicht entlang der Linie B-B' von 31A. 31D ist eine Querschnittsansicht entlang der Linie C-C' von 31A. 31E ist eine Querschnittsansicht entlang der Linie D-D' von 31A.
    • Die 32A bis 32E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 32A ist eine isometrische Ansicht. 32B ist eine Querschnittsansicht entlang der Linie A-A' von 32A. 32C ist eine Querschnittsansicht entlang der Linie B-B' von 32A. 32D ist eine Querschnittsansicht entlang der Linie C-C' von 32A. 32E ist eine Querschnittsansicht entlang der Linie D-D' von 32A.
    • Die 33A bis 33E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 33A ist eine isometrische Ansicht. 33B ist eine Querschnittsansicht entlang der Linie A-A' von 33A. 33C ist eine Querschnittsansicht entlang der Linie B-B' von 33A. 33D ist eine Querschnittsansicht entlang der Linie C-C' von 33A. 33E ist eine Querschnittsansicht entlang der Linie D-D' von 33A.
    • Die 34A bis 34E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 34A ist eine isometrische Ansicht. 34B ist eine Querschnittsansicht entlang der Linie A-A' von 34A. 34C ist eine Querschnittsansicht entlang der Linie B-B' von 34A. 34D ist eine Querschnittsansicht entlang der Linie C-C' von 34A. 34E ist eine Querschnittsansicht entlang der Linie D-D' von 34A.
    • Die 35A bis 35E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 35A ist eine isometrische Ansicht. 35B ist eine Querschnittsansicht entlang der Linie A-A' von 35A. 35C ist eine Querschnittsansicht entlang der Linie B-B' von 35A. 35D ist eine Querschnittsansicht entlang der Linie C-C' von 35A. 35E ist eine Querschnittsansicht entlang der Linie D-D' von 35A.
    • Die 36A bis 36E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 36A ist eine isometrische Ansicht. 36B ist eine Querschnittsansicht entlang der Linie A-A' von 36A. 36C ist eine Querschnittsansicht entlang der Linie B-B' von 36A. 36D ist eine Querschnittsansicht entlang der Linie C-C' von 36A. 36E ist eine Querschnittsansicht entlang der Linie D-D' von 36A.
    • Die 37A bis 37E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 37A ist eine isometrische Ansicht. 37B ist eine Querschnittsansicht entlang der Linie A-A' von 37A. 37C ist eine Querschnittsansicht entlang der Linie B-B' von 37A. 37D ist eine Querschnittsansicht entlang der Linie C-C' von 37A. 37E ist eine Querschnittsansicht entlang der Linie D-D' von 37A.
    • Die 38A bis 38E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 38A ist eine isometrische Ansicht. 38B ist eine Querschnittsansicht entlang der Linie A-A' von 38A. 38C ist eine Querschnittsansicht entlang der Linie B-B' von 38A. 38D ist eine Querschnittsansicht entlang der Linie C-C' von 38A. 38E ist eine Querschnittsansicht entlang der Linie D-D' von 38A. 38F ist eine Querschnittsansicht einer weiteren Ausführungsform entlang der Linie C-C' von 38A.
    • Die 39A bis 39E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 39A ist eine isometrische Ansicht. 39B ist eine Querschnittsansicht entlang der Linie A-A' von 39A. 39C ist eine Querschnittsansicht entlang der Linie B-B' von 39A. 39D ist eine Querschnittsansicht entlang der Linie C-C' von 39A. 39E ist eine Querschnittsansicht entlang der Linie D-D' von 39A. 39F ist eine Querschnittsansicht einer weiteren Ausführungsform entlang der Linie C-C' von 39A.
    • Die 40A bis 40E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 40A ist eine isometrische Ansicht. 40B ist eine Querschnittsansicht entlang der Linie A-A' von 40A. 40C ist eine Querschnittsansicht entlang der Linie B-B' von 40A. 40D ist eine Querschnittsansicht entlang der Linie C-C' von 40A. 40E ist eine Querschnittsansicht entlang der Linie D-D' von 40A.
    • Die 41A bis 41E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 41A ist eine isometrische Ansicht. 41B ist eine Querschnittsansicht entlang der Linie A-A' von 41A. 41C ist eine Querschnittsansicht entlang der Linie B-B' von 41A. 41D ist eine Querschnittsansicht entlang der Linie C-C' von 41A. 41E ist eine Querschnittsansicht entlang der Linie D-D' von 41A.
    • Die 42A bis 42E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 42A ist eine isometrische Ansicht. 42B ist eine Querschnittsansicht entlang der Linie A-A' von 42A. 42C ist eine Querschnittsansicht entlang der Linie B-B' von 42A. 42D ist eine Querschnittsansicht entlang der Linie C-C' von 42A. 42E ist eine Querschnittsansicht entlang der Linie D-D' von 42A.
    • Die 43A bis 43E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 43A ist eine isometrische Ansicht. 43B ist eine Querschnittsansicht entlang der Linie A-A' von 43A. 43C ist eine Querschnittsansicht entlang der Linie B-B' von 43A. 43D ist eine Querschnittsansicht entlang der Linie C-C' von 43A. 43E ist eine Querschnittsansicht entlang der Linie D-D' von 43A.
    • Die 44A bis 44E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 44A ist eine isometrische Ansicht. 44B ist eine Querschnittsansicht entlang der Linie A-A' von 44A. 44C ist eine Querschnittsansicht entlang der Linie B-B' von 44A. 44D ist eine Querschnittsansicht entlang der Linie C-C' von 44A. 44E ist eine Querschnittsansicht entlang der Linie D-D' von 44A.
    • Die 45A bis 45E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 45A ist eine isometrische Ansicht. 45B ist eine Querschnittsansicht entlang der Linie A-A' von 45A. 45C ist eine Querschnittsansicht entlang der Linie B-B' von 45A. 45D ist eine Querschnittsansicht entlang der Linie C-C' von 45A. 45E ist eine Querschnittsansicht entlang der Linie D-D' von 45A.
    • Die 46A bis 46E zeigen Ansichten einer der verschiedenen Stufen der Herstellung einer GAA-FET-Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 46A ist eine isometrische Ansicht. 46B ist eine Querschnittsansicht entlang der Linie A-A' von 46A. 46C ist eine Querschnittsansicht entlang der Linie B-B' von 46A. 46D ist eine Querschnittsansicht entlang der Linie C-C' von 46A. 46E ist eine Querschnittsansicht entlang der Linie D-D' von 46A.
    • 47A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 47B ist eine Querschnittsansicht entlang der Linie E-E' von 47A.
    • 48A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 48B ist eine Querschnittsansicht entlang der Linie F-F' von 48A.
    • 49A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 49B ist eine Querschnittsansicht entlang der Linie G-G' von 49A.
    • 50A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 50B ist eine Querschnittsansicht entlang der Linie H-H' von 50A.
    • 51A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 51B ist eine Querschnittsansicht entlang der Linie J-J' von 51A.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung vorsieht. Die spezifischen Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden im Folgenden beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Weiter kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Verschiedene Merkmale können beliebig in verschiedenen Skalen zur Einfachheit und Klarheit gezeichnet sein.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Darüber hinaus kann der Ausdruck „hergestellt aus“ entweder „enthaltend“ oder „bestehend aus“ bedeuten. In der vorliegenden Offenbarung bedeutet ein Ausdruck „eines von A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C oder A, B und C) und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, sofern nicht anders beschrieben.
  • In der vorliegenden Offenbarung werden ein Verfahren zur Herstellung eines GAA-FET und eines FET mit gestapeltem Kanal bereitgestellt. Es wird angemerkt, dass in der vorliegenden Offenbarung Source und Drain austauschbar verwendet werden und deren Strukturen im Wesentlichen gleich sind.
  • Halbleitervorrichtungen können mehrere Metallspuren enthalten, unter anderem Stromschienen, etwa eine positive Spannungsschiene (VDD) und eine Masseschiene (GND); und mehrere Signalleitungen. Ein Erhöhen der Anzahl der Metallspuren kann die Komplexität von Platzierung (Placement) und Routing auf einem Chip verringern und die Dichte des Chips erhöhen. In einigen Halbleitervorrichtungen befinden sich die Stromschienen und Signalleitungen in der ersten Metallisierungsschicht (Mo) über der aktiven Vorrichtung. Mit abnehmender Größe der Halbleitervorrichtungen nimmt jedoch der Platz für Metallspuren wie Stromschienen und Signalleitungen ab. Daher ist es eine Herausforderung, sowohl die Größe der Halbleitervorrichtung zu verringern als auch die Anzahl der Metallspuren zu erhöhen.
  • Die 1 bis 26E zeigen ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Wie in 1 gezeigt, werden Verunreinigungsionen (Dotierstoffe) 12 in ein Siliziumsubstrat 10 implantiert, um einen Wannenbereich auszubilden. Die Ionenimplantation wird durchgeführt, um einen Durchschlageffekt zu verhindern. In einer Ausführungsform enthält das Substrat 10 mindestens auf seiner Oberfläche eine einkristalline Halbleiterschicht. Das Substrat 10 kann ein Einkristall-Halbleitermaterial enthalten, beispielsweise Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP, ohne darauf beschränkt zu sein. In einer Ausführungsform ist das Substrat 10 aus Si hergestellt.
  • Das Substrat 10 kann in seinem Oberflächenbereich eine oder mehrere Pufferschichten (nicht gezeigt) enthalten. Die Pufferschichten können dazu dienen, die Gitterkonstante allmählich von der des Substrats zu der der Source/Drain-Bereiche zu ändern. Die Pufferschichten können aus epitaktisch gezüchteten einkristallinen Halbleitermaterialien wie Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP ausgebildet sein, sind aber nicht darauf beschränkt. In einer bestimmten Ausführungsform enthält das Substrat 10 Siliziumgermanium- (SiGe)-Pufferschichten, die epitaktisch auf dem Siliziumsubstrat 10 gezüchtet sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30% Germanium-Atomanteil für die unterste Pufferschicht bis zu 70% Germanium-Atomanteil für die oberste Pufferschicht ansteigen. In einigen Ausführungsformen der vorliegenden Offenbarung enthält das Substrat 10 verschiedene Bereiche, die in geeigneter Weise mit Verunreinigungen (z. B. mit p- oder der n-Leitfähigkeit) dotiert wurden. Die Dotierstoffe 12 sind beispielsweise Bor (BF2) für einen n-FinFET und Phosphor für einen p-FinFET.
  • In 2 wird ein alternierender Stapel von ersten Halbleiterschichten 30 und zweiten Halbleiterschichten 35 über dem Substrat 10 ausgebildet, die aus unterschiedlichen Materialien hergestellt sind. In einigen Ausführungsformen der vorliegenden Offenbarung sind die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 aus Materialien mit unterschiedlichen Gitterkonstanten ausgebildet und enthalten eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP.
  • In einigen Ausführungsformen sind die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung ausgebildet. In einer Ausführungsform sind die ersten Halbleiterschichten 30 Si1-xGex, wobei x größer als etwa 0,3 ist, oder sind Ge (x = 1,0), und die zweiten Halbleiterschichten 35 sind Si oder Si1-yGey, wobei y kleiner als etwa 0,4 und x > y ist. In dieser Offenbarung bedeutet eine „M“-Verbindung oder eine „M-basierte Verbindung“, dass der Großteil der Verbindung M ist.
  • In einer weiteren Ausführungsform sind die zweiten Halbleiterschichten 35 Si1-yGey, wobei y größer als etwa 0,3 ist, oder sind Ge, und die ersten Halbleiterschichten 30 sind Si oder Si1-xGex, wobei x kleiner als etwa 0,4 und x < y ist. In noch weiteren Ausführungsformen ist die erste Halbleiterschicht 30 aus Si1-xGex hergestellt, wobei x in einem Bereich von etwa 0,3 bis etwa 0,8 liegt, und die zweite Halbleiterschicht 35 ist aus Si1-xGex hergestellt, wobei x in einem Bereich von etwa 0,1 bis etwa 0,4 liegt.
  • 2 zeigt fünf Schichten der ersten Halbleiterschicht 30 und der zweiten Halbleiterschicht 35. Die Anzahl der Schichten ist jedoch nicht auf fünf beschränkt und kann in einigen Ausführungsformen nur 1 (jeweils eine Schicht) oder 2 bis 10 Schichten jeweils der ersten und der zweiten Halbleiterschicht sein. Durch Einstellen der Anzahl der gestapelten Schichten kann ein Treiberstrom der GAA-FET-Vorrichtung eingestellt werden.
  • Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 werden epitaktisch über dem Substrat 10 ausgebildet. Die Dicke der ersten Halbleiterschichten 30 kann gleich groß, größer oder kleiner als die der zweiten Halbleiterschichten 30 sein und liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 40 nm, in weiteren Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 30 nm und in weiteren Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 10 nm. Die Dicke der zweiten Halbleiterschichten 35 liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 40 nm, in weiteren Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 30 nm und in weiteren Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 10 nm. In einigen Ausführungsformen ist die untere erste Halbleiterschicht 30 (die dem Substrat 10 nächstliegende Schicht) dicker als die übrigen ersten Halbleiterschichten 30. Die Dicke der untersten ersten Halbleiterschicht 30 liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm oder in weiteren Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 30 nm.
  • Ferner wird, wie in 2 gezeigt, eine Hartmaskenschicht 40 über den gestapelten ersten und zweiten Halbleiterschichten 30, 35 ausgebildet. In einigen Ausführungsformen enthält die Hartmaskenschicht 40 eine erste Maskenschicht 45 und eine zweite Maskenschicht 50. Die erste Maskenschicht 45 ist in einigen Ausführungsformen eine Padoxidschicht, die aus einem Siliziumoxid hergestellt ist. Die erste Maskenschicht 45 kann durch thermische Oxidation ausgebildet werden. Die zweite Maskenschicht 50 ist in einigen Ausführungsformen aus einem Siliziumnitrid hergestellt. Die zweite Maskenschicht 50 kann durch chemische Gasphasenabscheidung (CVD) wie beispielsweise Niederdruck-CVD (LPCVD) und plasmaunterstützte CVD (PECVD); physikalische Gasphasenabscheidung (PVD) wie Sputtern; Atomlagenabscheidung (ALD); oder einen anderen geeigneten Prozess ausgebildet werden.
  • Die Hartmaskenschicht 40 wird unter Verwendung von Strukturierungsvorgängen wie beispielsweise Photolithographie und Ätzen in eine Maskenstruktur strukturiert. Als nächstes werden, wie in den 3A bis 3E gezeigt, die gestapelten Schichten der ersten und der zweiten Halbleiterschicht 30, 35 und das darunter liegende Substrat 10 unter Verwendung der strukturierten Maskenschicht strukturiert, wodurch die gestapelten Schichten und ein Teil des Substrats zu Finnenstrukturen 15 geformt werden, die sich in X-Richtung erstrecken. In den 3A bis 3C werden vier Finnenstrukturen 15 in Y-Richtung angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf vier beschränkt und kann nur eins oder zwei oder mehr als vier betragen. In einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 15 ausgebildet, um die Strukturtreue in den Strukturierungsvorgängen zu verbessern. Wie in den 3A bis 3E gezeigt, weisen die Finnenstrukturen 15 obere Abschnitte 25, die von den gestapelten ersten und zweiten Halbleiterschichten 30, 35 gebildet werden, die die später die Kanalbereiche bilden; und untere Abschnitte 20 auf, die die Wannenbereiche sind.
  • In den 3A bis 26E sind die A-Zeichnungen isometrische Ansichten von sequentiellen Vorgängen zur Herstellung einer Halbleitervorrichtung. Die B-Zeichnungen sind Querschnittsansichten entlang der Linie A-A' der A-Zeichnungen. Die B-Zeichnungen sind entlang des Gate-Bereichs der Halbleitervorrichtung in Y-Richtung genommen. Die C-Zeichnungen sind Querschnittsansichten entlang der Linie B-B' der A-Zeichnungen. Die C-Zeichnungen sind entlang der Source/Drain-Bereiche der Halbleitervorrichtung in Y-Richtung genommen. Die D-Zeichnungen sind Querschnittsansichten entlang der Linie C-C' der A-Zeichnungen. Die D-Zeichnungen sind entlang der Finnenstrukturen der Halbleitervorrichtung in X-Richtung genommen. Die E-Zeichnungen sind Querschnittsansichten entlang der Linie D-D' der A-Zeichnungen. Die E-Zeichnungen sind Querschnittsansichten entlang eines Gateschnitts in X-Richtung genommen.
  • Die Breite W1 des oberen Abschnitts 25 der Finnenstruktur 15 entlang der Y-Richtung liegt in einigen Ausführungsformen in einem Bereich von etwa 4 nm bis etwa 40 nm, in weiteren Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 30 nm und in weiteren Ausführungsformen in einem Bereich von etwa 6 nm bis etwa 20 nm. Der Abstand Si zwischen benachbarten Finnenstrukturen um den unteren Teil des oberen Abschnitts 25 liegt in einigen Ausführungsformen im Bereich von etwa 20 nm bis etwa 80 nm und in weiteren Ausführungsformen im Bereich von etwa 30 nm bis etwa 60 nm. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur 15 liegt in einigen Ausführungsformen in einem Bereich von etwa 75 nm bis etwa 300 nm und in weiteren Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm.
  • Die gestapelte Finnenstruktur 15 kann durch irgendein geeignetes Verfahren strukturiert werden. Beispielsweise können die Strukturen unter Verwendung eines oder mehrerer Photolithographieprozesse wie beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann verwendet werden, um die gestapelte Finnenstruktur 15 zu strukturieren.
  • Anschließend wird eine isolierende Auskleidungsschicht 55 über der Hartmaskenschicht 40, den Finnenstrukturen 15 und dem Substrat 10 ausgebildet, wie in den 4A bis 4E gezeigt. Die isolierende Auskleidungsschicht 55 bedeckt in einigen Ausführungsformen konform die Hartmaskenschicht 40, die Finnenstrukturen 15 und das Substrat. In einer Ausführungsform ist die isolierende Auskleidungsschicht 55 aus einem Nitrid wie Siliziumnitrid, einem Siliziumnitrid-basierten Material (z. B. SiON, SiCN oder SiOCN) oder einem Kohlenstoffnitrid hergestellt. Die isolierende Auskleidungsschicht 55 kann durch CVD, LPCVD, PECVD, PVD, ALD oder einen anderen geeigneten Prozess ausgebildet werden. Die Dicke der isolierenden Auskleidungsschicht 55 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm. In einigen Ausführungsformen liegt die Dicke der isolierenden Auskleidungsschicht im Bereich von etwa 3 nm bis etwa 15 nm. In einigen Ausführungsformen enthält die isolierende Auskleidungsschicht 55 zwei oder mehr Schichten aus unterschiedlichen Materialien.
  • Nachdem die isolierende Auskleidungsschicht 55 ausgebildet ist, wird eine erste Isoliermaterialschicht 60, die eine oder mehrere Schichten aus Isoliermaterial enthält, so über dem Substrat ausgebildet, dass die Finnenstrukturen vollständig in die Isolierschicht eingebettet sind. Das Isoliermaterial für die erste Isoliermaterialschicht 60 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, fluordotiertes Silikatglas (FSG) oder ein Low-k-Dielektrikum enthalten, die durch LPCVD (chemische Gasphasenabscheidung bei Niederdruck), Plasma-CVD oder fließfähige CVD ausgebildet werden. Ein Tempervorgang kann nach dem Ausbilden der Isolierschicht durchgeführt werden. Dann wird ein Planarisierungsvorgang wie ein chemisch-mechanisches Polier- (CMP)-Verfahren und/oder ein Rückätzverfahren so durchgeführt, dass die obere Fläche der isolierenden Auskleidungsschicht 55 von der ersten Isoliermaterialschicht 60 freigelegt ist, wie in den 5A bis 5E gezeigt.
  • Dann wird, wie in den 6A bis 6E gezeigt, ein Teil der ersten Isoliermaterialschicht 60 vertieft, um erste Vertiefungsöffnungen 65 auszubilden, die die isolierende Auskleidungsschicht 55 zwischen benachbarten Finnenstrukturen 15 freilegen. Die vorliegende Offenbarung ist nicht auf das Entfernen von Teilen der Isoliermaterialschicht 60 zwischen jedem zweiten Paar benachbarter Finnenstrukturen beschränkt, wie in den 6A bis 6C gezeigt. Geeignete Photolithographie- und Ätzvorgänge werden verwendet, um die Teile des Isoliermaterials 60 zwischen den Finnenstrukturen 15 zu entfernen.
  • Mit Bezug auf die 7A bis 7E werden die ersten Vertiefungsöffnungen 65 anschließend mit einem ersten Opfermaterial gefüllt, um eine erste Opferschicht 70 auszubilden. In einigen Ausführungsformen wird ein Planarisierungsvorgang wie ein CMP-Vorgang oder ein Rückätzvorgang durchgeführt, nachdem das Opfermaterial abgeschieden wurde. In einigen Ausführungsformen ist das erste Opfermaterial elektrisch leitfähig. In einigen Ausführungsformen ist das Opfermaterial polykristallines Silizium (Polysilizium), amorphes Silizium, polykristallines Germanium oder amorphes Germanium.
  • Die erste Opferschicht 70 und die erste Isoliermaterialschicht 60 werden anschließend tiefgeätzt, um den oberen Kanalbereich der Finnenstrukturen 15 freizulegen. In einigen Ausführungsformen werden die erste Opferschicht 70 und die erste Isolierschicht 60 auf eine Dicke t1 in Z-Richtung im Bereich von etwa 30 nm bis etwa 80 nm tiefgeätzt. In weiteren Ausführungsformen beträgt die Dicke t1 der ersten Opferschicht 70 und der ersten Isolierschicht 60 in Z-Richtung nach dem Tiefätzen etwa 40 nm bis etwa 60 nm. Die tiefgeätzte erste Isolierschicht 60 wird auch als Trennisolierschicht bezeichnet. Anschließend wird eine zweite Isoliermaterialschicht über den Finnenstrukturen 15 abgeschieden, die den Raum zwischen benachbarten Finnenstrukturen 15 füllt. Nach dem Abscheiden der zweiten Isoliermaterialschicht wird die Vorrichtung planarisiert, beispielsweise durch CMP oder einen Rückätzvorgang. Die Hartmaskenschicht 40 wird entfernt, die zweite Isoliermaterialschicht wird tiefgeätzt, um den oberen Kanalbereich 25 der Finnenstrukturen 15 freizulegen, und die isolierende Auskleidungsschicht 55 wird durch geeignete Ätzvorgänge von dem oberen Kanalbereich 25 der Finnenstruktur entfernt, wodurch zweite Vertiefungsöffnungen 75 ausgebildet werden. Die geeigneten Ätzvorgänge umfassen anisotropes oder isotropes Plasmaätzen und Nassätztechniken. Ein Teil der zweiten Isoliermaterialschicht 80 verbleibt über der zuvor tiefgeätzten Opferschicht 70, wie in den 8A bis 8E gezeigt. Die Dicke t2 des verbleibenden Teils der zweiten Isoliermaterialschicht 80 liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 20 nm. In einigen Ausführungsformen liegt die Dicke t2 des verbleibenden Teils der zweiten Isoliermaterialschicht 80 über der ersten Opferschicht 70 im Bereich von etwa 5 nm bis etwa 15 nm.
  • In einigen Ausführungsformen werden die zweiten Vertiefungsöffnungen 75 ausgebildet, indem die erste Opferschicht 70 auf eine Dicke t1 geätzt wird und dann die zweite Isoliermaterialschicht 80 ausgebildet wird, die die Finnenstrukturen 15 vollständig bedeckt. Ein chemisch-mechanisches Polieren wird durchgeführt, um die Vorrichtung zu planarisieren, und dann wird die zweite Isolierschicht 80 auf eine Dicke t2 zurückgeätzt, die die erste Opferschicht 70 bedeckt. Die Hartmaskenschicht 40 und wird durch geeignete Ätzvorgänge entfernt, und die isolierende Auskleidungsschicht 55 wird durch geeignete Ätzvorgänge von den oberen Abschnitten 25 der Finnenstrukturen 15 entfernt.
  • Wie in den 9A bis 9E gezeigt, wird eine Opfer-Gatedielektrikumsschicht 85 über den oberen Abschnitten 25 der Finnenstrukturen 15 ausgebildet. Die zweiten Vertiefungsöffnungen 75 werden anschließend mit einem leitfähigen Material gefüllt, um eine leitfähige Opferschicht 90 auszubilden. In einigen Ausführungsformen ist die zweite leitfähige Schicht 90 eine Opfer-Gateelektrodenschicht, die anschließend entfernt wird.
  • Die Opfer-Gatedielektrikumsschicht 85 enthält eine oder mehrere Schichten aus Isoliermaterial, wie z. B. ein Material auf Siliziumoxidbasis. In einer Ausführungsform wird durch CVD ausgebildetes Siliziumoxid verwendet. Die Dicke der Opfer-Gatedielektrikumsschicht 85 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die Opfer-Gatedielektrikumsschicht 85 und die Opfer-Gateelektrodenschicht 90 bilden eine Opfergatestruktur. Die Opfergatestruktur wird ausgebildet, indem zuerst die Opfer-Gatedielektrikumsschicht über den Finnenstrukturen deckend abgeschieden wird. Dann wird eine Opfer-Gateelektrodenschicht deckend so auf der Opfer-Gatedielektrikumsschicht und über den Finnenstrukturen abgeschieden, dass die Finnenstrukturen vollständig in die Opfer-Gateelektrodenschicht eingebettet sind. Die Opfer-Gateelektrodenschicht enthält Silizium, wie beispielsweise polykristallines Silizium oder amorphes Silizium. Die Dicke der Opfer-Gateelektrodenschicht liegt in einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm. In einigen Ausführungsformen wird die Opfer-Gateelektrodenschicht einem Planarisierungsvorgang unterzogen. Die Opfer-Gatedielektrikumsschicht und die Opfer-Gateelektrodenschicht werden unter Verwendung von CVD wie LPCVD und PECVD; PVD, ALD oder einem anderen geeigneten Prozess abgeschieden. Anschließend wird eine erste obere Isolierschicht 95 über der Opfer-Gateelektrodenschicht 90 ausgebildet. Die erste obere Isolierschicht 95 kann eine oder mehrere Schichten enthalten und kann durch CVD, PVD, ALD oder einen anderen geeigneten Prozess ausgebildet werden.
  • Als nächstes wird ein Strukturierungsvorgang an der oberen Isolierschicht 95 unter Verwendung geeigneter Photolithographie- und Ätzvorgänge durchgeführt. Die Struktur der oberen Isolierschicht 95 wird anschließend unter Verwendung geeigneter Ätzvorgänge auf die Opfer-Gateelektrodenschicht 90 und die Opfer-Gatedielektrikumsschicht 85 übertragen, wie in den 10A bis 10E gezeigt. Die Ätzvorgänge bilden Öffnungen 100 aus, die sich in Y-Richtung erstrecken und die Source/Drain-Bereiche freilegen. Die Ätzvorgänge bilden auch Gateschnittöffnungen 105 aus, die sich in X-Richtung durch die Opfergatestrukturen erstrecken. Die Ätzvorgänge entfernen die Opfer-Gateelektrodenschicht 90 und die Opfer-Gatedielektrikumsschicht 85 in den freigelegten Bereichen, wodurch eine Opfergatestruktur über dem Kanalbereich der Halbleitervorrichtung verbleibt. Die Opfergatestruktur enthält die Opfer-Gatedielektrikumsschicht 85 und die verbleibende Opfer-Gateelektrodenschicht 90 (z. B. Polysilizium).
  • Nachdem die Opfergatestruktur ausgebildet ist, werden eine oder mehrere Seitenwand-Abstandshalterschichten 110 über den freiliegenden Finnenstrukturen 15 und den Opfergatestrukturen 85, 90 ausgebildet. Die Seitenwand-Abstandshalterschicht 110 wird in einer konformen Weise abgeschieden, so dass sie so ausgebildet ist, dass sie eine im Wesentlichen gleiche Dicke auf vertikalen Oberflächen wie den Seitenwänden, horizontalen Oberflächen und der Oberseite der Opfergatestruktur aufweist. In einigen Ausführungsformen hat die Seitenwand-Abstandshalterschicht 110 eine Dicke in einem Bereich von etwa 2 nm bis etwa 20 nm, und in weiteren Ausführungsformen hat die Seitenwand-Abstandshalterschicht eine Dicke in einem Bereich von etwa 5 nm bis etwa 15 nm.
  • In einigen Ausführungsformen enthält die Seitenwand-Abstandshalterschicht 110 eine erste Seitenwand-Abstandshalterschicht und eine zweite Seitenwand-Abstandshalterschicht. Die erste Seitenwand-Abstandshalterschicht kann ein Oxid wie Siliziumoxid oder ein beliebiges anderes geeignetes Dielektrikum enthalten, und die zweite Seitenwand-Abstandshalterschicht kann eines oder mehrere von Si3N4, SiON und SiCN oder irgendein anderes geeignetes Dielektrikum enthalten. Die erste Seitenwand-Abstandshalterschicht und die zweite Seitenwand-Abstandshalterschicht sind in einigen Ausführungsformen aus unterschiedlichen Materialien hergestellt, so dass sie selektiv geätzt werden können. Die erste Seitenwand-Abstandshalterschicht und die zweite Seitenwand-Abstandshalterschicht können durch ALD oder CVD oder irgendein anderes geeignetes Verfahren ausgebildet werden. In einigen Ausführungsformen füllt die Seitenwand-Abstandshalterschicht 110 die Gateschnittöffnungen 105 im Wesentlichen aus.
  • Wie in den 11A bis 11E gezeigt, wird die Seitenwand-Abstandshalterschicht 110 einem anisotropen Ätzen unterzogen, um die Seitenwand-Abstandshalterschicht, die über der oberen Isolierschicht 95 und den Source/Drain-Bereichen der Finnenstrukturen 15 und der zweiten Isoliermaterialschicht 80 ausgebildet ist, zu entfernen. Wie in 11D gezeigt, entfernt der anisotrope Ätzvorgang in einigen Ausführungsformen einen Teil der obersten ersten und zweiten Halbleiterschicht 30, 35. In einigen Ausführungsformen wird die Seitenwand-Abstandshalterschicht 110, die in die Gateschnittöffnungen 105 gefüllt ist, nicht geätzt und verbleibt in den Gateschnittöffnungen 105.
  • Als nächstes werden die ersten Halbleiterschichten 30 in den Source/Drain-Bereichen der Finnenstrukturen 15 durch einen geeigneten Ätzvorgang entfernt. Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 sind aus unterschiedlichen Materialien mit unterschiedlichen Ätzselektivitäten hergestellt. Daher ätzt ein geeignetes Ätzmittel für die erste Halbleiterschicht 30 die zweite Halbleiterschicht 35 nicht wesentlich. Wenn zum Beispiel die ersten Halbleiterschichten 30 Si und die zweiten Halbleiterschichten 35 Ge oder SiGe sind, können die ersten Halbleiterschichten 30 unter Verwendung eines Nassätzmittels wie Ammoniumhydroxid- (NH4OH)-,
    Tetramethylammoniumhydroxid- (TMAH)-, Ethylendiaminpyrocatechol- (EDP)- oder Kaliumhydroxid- (KOH)-Lösungen, ohne darauf beschränkt zu sein, selektiv entfernt werden. Wenn andererseits die ersten Halbleiterschichten 30 SiGe oder Ge und die zweiten Halbleiterschichten 35 Si sind, können die ersten Halbleiterschichten 30 unter Verwendung eines Nassätzmittels wie HF:HNO3-Lösung, HF:CH3COOH:HNO3 oder H2SO4-Lösung und HF:H2O2:CH3COOH, ohne darauf beschränkt zu sein, selektiv entfernt werden. In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken verwendet, um die ersten Halbleiterschichten 30 zu entfernen.
  • Nach dem Entfernen der ersten Halbleiterschichten 30 in den Source/Drain-Bereichen wird eine innere Abstandshalterschicht 115 über der Seitenwand-Abstandshalterschicht 110, den zweiten Halbleiterschichten 35 in den Source/Drain-Bereichen, der oberen Isolierschicht 95 und der zweiten Isoliermaterialschicht 80 ausgebildet, wie in den 12A bis 12E gezeigt. Die innere Abstandshalterschicht 115 wird auf konforme Weise abgeschieden und umschließt die zweiten Halbleiterschichten 35. In einigen Ausführungsformen hat die innere Abstandshalterschicht 115 eine Dicke in einem Bereich von etwa 3 nm bis etwa 15 nm, und in weiteren Ausführungsformen hat die innere Abstandshalterschicht 115 eine Dicke in einem Bereich von etwa 5 nm bis etwa 12 nm. In einigen Ausführungsformen füllt die innere Abstandshalterschicht 115 den Raum zwischen benachbarten zweiten Halbleiterschichten 35 im Wesentlichen aus. In einigen Ausführungsformen enthält die innere Abstandshalterschicht 115 ein Oxid wie Siliziumoxid oder ein Nitrid wie Si3N4, SiON und SiCN oder irgendein anderes geeignetes Dielektrikum, beispielsweise Aluminiumoxid. Die innere Abstandshalterschicht 115 kann durch ALD oder CVD oder irgendeinen anderen geeigneten Prozess ausgebildet werden.
  • Als nächstes werden die innere Abstandshalterschicht 115 und die zweiten Halbleiterschichten 35 unter Verwendung eines geeigneten Ätzvorgangs tiefgeätzt, der die Öffnungen 100 ausdehnt, wie in den 13A bis 13E gezeigt. Wie in 13D gezeigt, erstreckt sich das Tiefätzen in einigen Ausführungsformen durch die zweiten Halbleiterschichten 35. In einer weiteren Ausführungsform werden die zweiten Halbleiterschichten 35 nicht geätzt und nur die innere Abstandshalterschicht 115 wird geätzt, wie in 13F gezeigt. 13F ist eine Querschnittsansicht entlang der Linie C-C' von 13A.
  • Anschließend wird eine Source/Drain-Epitaxieschicht 120 in den Öffnungen 100 ausgebildet, wie in den 14A bis 14E gezeigt. Die Source/Drain-Epitaxieschicht 120 enthält eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe und Ge für einen p-Kanal-FET. Für den P-Kanal-FET kann auch Bor (B) in dem Source/Drain enthalten sein. Die Source/Drain-Epitaxieschichten 120 werden durch ein Epitaxialwachstumsverfahren unter Verwendung von CVD, ALD oder Molekularstrahlepitaxie (MBE) ausgebildet. Wie in 14C gezeigt, wachsen die Source/Drain-Epitaxieschichten 120 auf den Finnenstrukturen. In einer weiteren Ausführungsform umschließen die Source/Drain-Epitaxieschichten 120 freiliegende Abschnitte der zweiten Halbleiterschichten 35, wie in 14F gezeigt. 14F ist eine Querschnittsansicht entlang der Linie C-C' von 14A. In einigen Ausführungsformen verschmelzen die gezüchteten Source/Drain-Epitaxieschichten 120 auf benachbarten Finnenstrukturen miteinander. In einigen Ausführungsformen weist die Source/Drain-Epitaxieschicht 120 im Querschnitt eine Diamantform, eine Sechseckform, andere polygonale Formen oder eine Halbkreisform auf.
  • Anschließend wird eine Kontaktätzstoppschicht (CESL) 125 auf der Source/Drain-Schicht 120 und Seitenwänden der Öffnungen 100 ausgebildet, und dann wird eine dielektrische Zwischenschicht (ILD) 130 ausgebildet, die die Öffnungen 100 über den Source/Drain-Bereichen im Wesentlichen füllt, wie in den 15A bis 15E gezeigt. Die CESL 125, die über den Source/Drain-Bereichen liegt, hat in einigen Ausführungsformen eine Dicke von etwa 1 nm bis etwa 15 nm. Die CESL 125 kann Si3N4, SiON, SiCN oder irgendein anderes geeignetes Material enthalten und kann durch CVD, PVD oder ALD ausgebildet werden. Die Materialien für die ILD-Schicht 130 enthalten Verbindungen, die Si, O, C und/oder H enthalten, wie Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 130 können organische Materialien wie Polymere verwendet werden. Nachdem die ILD-Schicht 130 ausgebildet ist, wird ein Planarisierungsvorgang wie chemisch-mechanisches Polieren (CMP) so durchgeführt, dass der obere Abschnitt der Opfer-Gateelektrodenschicht 90 freigelegt wird. Das CMP entfernt auch Teile der Seitenwand-Abstandshalterschicht 110 und die obere Isolierschicht 95, die die obere Fläche der Opfer-Gateelektrodenschicht 90 bedecken.
  • Dann wird die Opfer-Gateelektrodenschicht 90 entfernt, wodurch ein Gateraum 135 ausgebildet wird, in dem die Kanalbereiche der Finnenstrukturen 15 freiliegen, wie in den 16A bis 16E gezeigt. Die ILD-Schicht 130 schützt die Source/Drain-Schichten 120 während des Entfernens der Opfergatestrukturen. Die Opfer-Gateelektrodenschicht 90 kann unter Verwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfer-Gateelektrodenschicht 90 Polysilizium ist und die ILD-Schicht 130 Siliziumoxid ist, kann ein Nassätzmittel wie eine Tetramethylammoniumhydroxid- (TMAH) -Lösung verwendet werden, um die Opfer-Gateelektrodenschicht 90 selektiv zu entfernen.
  • Nachdem die Opfer-Gateelektrodenschicht 90 entfernt wurde, wird die Vorrichtung unter Verwendung eines strukturierten Photoresist und/oder einer unteren Antireflexionsbeschichtungs- (BARC)-Schicht 140 maskiert, wie in den 17A bis 17E gezeigt. Der Photoresist und/oder die BARC werden unter Verwendung geeigneter photolithographischer Techniken strukturiert.
  • Unter Verwendung des strukturierten Photoresists und/oder der strukturierten BARC-Schicht 140 als Maske wird die zweite Isoliermaterialschicht 80 unter Verwendung eines geeigneten Ätzvorgangs selektiv geätzt, wie in den 18A bis 18E gezeigt. In einigen Ausführungsformen wird ein Ätzmittel auf HF-Basis oder ein gepuffertes Oxidätzen (eine NH4F:HF-Lösung) verwendet, um eine zweite Isoliermaterialschicht 80 aus Siliziumoxid selektiv zu ätzen. Das Ätzen der zweiten Isoliermaterialschicht unterschneidet die Seitenwand-Abstandshalterschicht 110 und die innere Abstandshalterschicht 115, wie in den 18A und 18E gezeigt, um Vertiefungen 145 der zweiten Isoliermaterialschicht auszubilden. Die Vertiefungen 145 der zweiten Isoliermaterialschicht stellen eine Öffnung bereit, die einen Teil der ersten Opferschichten 70 freilegt.
  • Anschließend werden die ersten Opferschichten 70 unten zwischen den Wannenbereichen 20 der Finnenstrukturen durch einen geeigneten Ätzvorgang entfernt, wie in den 19A bis 19E gezeigt, wodurch Hohlräume 150 unter den zweiten Isoliermaterialschichten 80 ausgebildet werden. Wenn zum Beispiel die ersten Opferschichten 70 Polysilizium sind, kann eine TMAH-Lösung verwendet werden, um die ersten Opferschichten 70 zu entfernen. In weiteren Ausführungsformen werden NH4OH- oder KOH-Lösungen zum Entfernen der ersten Opferschichten 70 verwendet.
  • Wie in den 20A bis 20E gezeigt, wird anschließend der strukturierte Photoresist und/oder die strukturierte BARC-Schicht 140 entfernt, so dass ein Gateraum 135' gebildet wird. In einigen Ausführungsformen wird der strukturierte Photoresist und/oder die strukturierte BARC-Schicht 140 durch einen geeigneten Photoresist-Abzieh- oder Plasma-Veraschungsvorgang entfernt.
  • Dann wird in einigen Ausführungsformen die Opfer-Gatedielektrikumsschicht 85 von dem Gateraum 135' entfernt, wie in den 21A bis 21E gezeigt. Die Opfer-Gatedielektrikumsschicht 85 kann unter Verwendung geeigneter Plasma-Trockenätz- und/oder Nassätzvorgänge entfernt werden.
  • Bezugnehmend auf die 22A bis 22E werden die ersten Halbleiterschichten 30 in den Kanalbereichen 25 der Finnenstruktur 15 unter Verwendung eines geeigneten Ätzvorgangs entfernt, so dass Halbleiter-Nanodrähte aus den zweiten Halbleiterschichten 35 gebildet werden. Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 sind aus unterschiedlichen Materialien mit unterschiedlichen Ätzselektivitäten hergestellt. Daher ätzt ein geeignetes Ätzmittel für die erste Halbleiterschicht 30 die zweite Halbleiterschicht 35 nicht wesentlich. Wenn zum Beispiel die ersten Halbleiterschichten 30 Si und die zweiten Halbleiterschichten 35 Ge oder SiGe sind, können die ersten Halbleiterschichten 30 unter Verwendung eines Nassätzmittels wie Ammoniumhydroxid- (NH4OH)-, Tetramethylammoniumhydroxid- (TMAH)-, Ethylendiaminpyrocatechol- (EDP)- oder Kaliumhydroxid- (KOH)-Lösungen, ohne darauf beschränkt zu sein, selektiv entfernt werden. Wenn andererseits die ersten Halbleiterschichten 30 SiGe oder Ge und die zweiten Halbleiterschichten 35 Si sind, können die ersten Halbleiterschichten 30 unter Verwendung eines Nassätzmittels wie HF:HNO3-Lösung, HF:CH3COOH:HNO3 oder H2SO4-Lösung und HF:H2O2:CH3COOH, ohne darauf beschränkt zu sein, selektiv entfernt werden. In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken verwendet, um die ersten Halbleiterschichten 30 zu entfernen.
  • Die Querschnittsform der Halbleiter-Nanodrähte 35 in dem Kanalbereich 25 ist als rechteckig gezeigt, kann jedoch jede polygonale Form (dreieckig, diamantförmig usw.), polygonale Form mit abgerundeten Ecken, Kreisform oder (vertikale oder horizontale) Ovalform sein.
  • Nachdem die Halbleiter-Nanodrähte aus den zweiten Halbleiterschichten 30 gebildet sind, wird eine Gatedielektrikumsschicht 155 um jeden der Kanalbereichs-Nanodrähte 30 herum ausgebildet, wie in den 22A bis 22E gezeigt. In bestimmten Ausführungsformen enthält die Gatedielektrikumsschicht 155 eine oder mehrere Schichten aus einem Dielektrikum, wie z. B. Siliziumoxid, Siliziumnitrid oder einem High-k-Dielektrikum, einem anderen geeigneten Dielektrikum und/oder Kombinationen davon. Beispiele für High-k-Dielektrika umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), andere geeignete High-k-Dielektrika und/oder Kombinationen davon. In einigen Ausführungsformen enthält die Gatedielektrikumsschicht 155 eine Grenzflächenschicht, die zwischen den Kanalschichten und dem Dielektrikum ausgebildet ist. In einigen Ausführungsformen ist die Gatedielektrikumsschicht 155 auch auf freiliegenden Abschnitten der zweiten Isoliermaterialschicht 80 ausgebildet.
  • Die Gatedielektrikumsschicht 155 kann durch CVD, ALD oder irgendein geeignetes Verfahren ausgebildet werden. In einer Ausführungsform wird die Gatedielektrikumsschicht 155 durch einen hochgradig konformen Abscheidungsprozess wie ALD ausgebildet, um das Ausbilden einer Gatedielektrikumsschicht mit einer einheitlichen Dicke um jede Kanalschicht herum sicherzustellen. Die Dicke der Gatedielektrikumsschicht 155 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 6 nm.
  • Nachdem die Gatedielektrikumsschicht 155 ausgebildet ist, wird in einigen Ausführungsformen in dem Gateraum 135' eine Gateelektrodenschicht 170 über der Gatedielektrikumsschicht 155 ausgebildet, wie in den 23A bis 23E gezeigt. Die Gateelektrodenschicht 170 wird so auf der Gatedielektrikumsschicht 155 ausgebildet, dass sie alle Nanodrähte 25 umgibt. Das zur Ausbildung der Gateelektrodenschicht 170 verwendete Material wird in einigen Ausführungsformen auch zur Ausbildung von Stromschienen 175 in dem Hohlraum 150 zwischen den Wannenbereichen 20 der Finnenstrukturen 15 verwendet. Die Gateelektrodenschicht 170 und die Stromschienen 175 werden in einigen Ausführungsformen gleichzeitig ausgebildet. In weiteren Ausführungsformen wird eines der Gateelektrodenschicht 170 und der Stromschienen 175 ausgebildet, bevor das andere der Gateelektrodenschicht 170 und der Stromschienen 175 ausgebildet wird.
  • Die Gateelektrodenschicht 170 und die Stromschienen 175 enthalten eine oder mehrere Schichten aus leitfähigem Material, wie Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon.
  • Die Gateelektrodenschicht 170 und die Stromschienen können durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. Die Gateelektrodenschicht 170 wird in einigen Ausführungsformen auch über der oberen Fläche der ILD-Schicht 130 abgeschieden, und dann wird der über der ILD-Schicht 130 ausgebildete Teil der Gateelektrodenschicht unter Verwendung beispielsweise von CMP planarisiert, bis die obere Fläche der ILD-Schicht 130 freigelegt ist.
  • In einigen Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Sperrschichten 160 zwischen der Gatedielektrikumsschicht 155 und der Gateelektrode 170 und zwischen der Gatedielektrikumsschicht 155 und der isolierenden Auskleidungsschicht 55, und der Stromschiene 175 angeordnet. Die Sperrschicht 160 ist aus einem leitfähigen Material wie einer einzelnen Schicht aus TiN oder TaN oder einer Mehrfachschicht aus sowohl TiN als auch TaN hergestellt.
  • In einigen Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Austrittsarbeits-Einstellschichten 165 zwischen der Gatedielektrikumsschicht 115 oder der Sperrschicht 160 und der Gateelektrodenschicht 170 und zwischen der Gatedielektrikumsschicht 155 oder der Sperrschicht und der isolierenden Auskleidungsschicht und der Stromschiene 175 angeordnet. Die Austrittsarbeits-Einstellschichten sind aus einem leitfähigen Material wie einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien hergestellt. Für einen n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als Austrittsarbeits-Einstellschicht verwendet, und für einen p-Kanal-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Austrittsarbeits-Einstellschicht verwendet. Die Austrittsarbeits-Einstellschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess ausgebildet werden. Ferner kann die Austrittsarbeits-Einstellschicht getrennt für den n-Kanal-FET und den p-Kanal-FET ausgebildet werden, die unterschiedliche Metallschichten als Gateelektrodenschicht 170 verwenden können.
  • Anschließend werden eine Metallätzstoppschicht (MESL) 180 und eine Kappenisolationsschicht 185 über der ILD-Schicht 130 und der Gateelektrodenschicht 170 ausgebildet, wie in den 24A bis 24E gezeigt. Die Kappenisolierschicht 185 wird über der MESL 180 ausgebildet.
  • Kontaktlöcher 190 werden in der Kappenisolationsschicht 185 unter Verwendung geeigneter Photolithographie- und Ätztechniken ausgebildet. Die Kontaktlöcher werden unter Verwendung von Trockenätzen in die MESL 180 und die ILD-Schicht 130 erweitert. Ferner werden geeignete Ätzvorgänge verwendet, um die Kontaktlöcher durch die zweite Isoliermaterialschicht 80 und die CESL 125, die Gatedielektrikumsschicht 155, die Sperrschicht 160 und/oder die Austrittsarbeits-Einstellschicht 165 so zu erweitern, dass die Stromschienen 175 freigelegt werden. Die Ätzvorgänge entfernen auch die CESL 125, die die Source/Drain-Schichten 120 bedeckt, wodurch die Source/Drain-Schichten 120 freigelegt werden. In einigen Ausführungsformen wird der obere Abschnitt der Source/Drain-Schichten 120 ebenfalls geätzt.
  • In einigen Ausführungsformen wird eine Metallschicht 195 über der Vorrichtung, unter anderem der Kappenisolationsschicht 185, der MESL 180, der ILD-Schicht 130, den Source/Drain-Schichten 120 und der Stromschienen 175 abgeschieden, wie in den 25A bis 25E gezeigt. Die Metallschicht 195 ist in einigen Ausführungsformen eine oder mehrere Schichten aus W, Co, Ni, Ti, Mo und Ta. In einigen Ausführungsformen enthält die Metallschicht 195 eine Metallschicht, die aus W, Co, Ni, Ti, Mo und Ta ausgewählt ist; und eine Metallnitridschicht, die aus Wolframnitrid, Kobaltnitrid, Nickelnitrid, Titannitrid, Molybdännitrid und Tantalnitrid ausgewählt ist. Die Halbleitervorrichtung wird dann einem schnellen Tempern (RTA) unterzogen, wodurch der Teil der Metallschicht 195 über der Source/Drain-Schicht 120 mit Silizium in der Source/Drain-Schicht 120 reagiert, so dass sich eine Metallsilizidschicht 200 bildet. In einigen Ausführungsformen enthält die über der Source/Drain-Schicht 120 ausgebildete Metallsilizidschicht 200 eines oder mehrere von WSi, CoSi, NiSi, TiSi, MoSi und TaSi. In einigen Ausführungsformen wird die Metallschicht 195 durch CVD, PVD, ALD oder einen anderen geeigneten Prozess ausgebildet.
  • Dann wird in einigen Ausführungsformen die nicht umgesetzte Metallschicht 195, unter anderem die Metallschicht und/oder die Metallnitridschicht, aus den Kontaktlöchern 190 und von der Kappenisolationsschicht 185 entfernt. Die nicht umgesetzte Metallschicht 195 kann durch einen geeigneten Ätzvorgang entfernt werden. Nach dem Entfernen der nicht umgesetzten Metallschicht 195 wird ein leitfähiges Material in den Kontaktlöchern 190 ausgebildet, um einen leitfähigen Kontakt 205 auszubilden, wie in den 26A bis 26E gezeigt. Das leitfähige Material enthält eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Der leitfähige Kontakt 205 kann durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. Das leitfähige Material wird in einigen Ausführungsformen auch über der oberen Fläche der Kappenisolationsschicht 185 abgeschieden, und dann wird der Teil des leitfähigen Kontakts 205, der über der Kappenisolationsschicht 185 ausgebildet ist, unter Verwendung von beispielsweise CMP planarisiert, bis die obere Fläche der Kappenisolierschicht 185 freigelegt ist.
  • Es versteht sich, dass die gemäß den offenbarten Verfahren ausgebildeten GAA-FETs weiteren komplementären Metall-Oxid-Halbleiter- (CMOS)-Prozessen unterzogen werden, um verschiedene Merkmale wie Kontakte/Durchkontaktierungen, Zwischenverbindungsmetallschichten, dielektrische Schichten, Passivierungsschichten, Metallisierungsschichten mit Signalleitungen usw. auszubilden.
  • Die 27A bis 46E zeigen ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Dieses Verfahren verwendet die gleichen Vorgänge, die zuvor in Bezug auf die 1 bis 5E offenbart wurden. In den 27A bis 46E sind die A-Zeichnungen isometrische Ansichten von sequentiellen Vorgängen zur Herstellung einer Halbleitervorrichtung. Die B-Zeichnungen sind Querschnittsansichten entlang der Linie A-A' der A-Zeichnungen. Die B-Zeichnungen sind entlang des Gate-Bereichs der Halbleitervorrichtung in Y-Richtung genommen. Die C-Zeichnungen sind Querschnittsansichten entlang der Linie B-B' der A-Zeichnungen. Die C-Zeichnungen sind entlang der Source/Drain-Bereiche der Halbleitervorrichtung in Y-Richtung genommen. Die D-Zeichnungen sind Querschnittsansichten entlang der Linie C-C' der A-Zeichnungen. Die D-Zeichnungen sind entlang der Finnenstrukturen der Halbleitervorrichtung in X-Richtung genommen. Die E-Zeichnungen sind Querschnittsansichten entlang der Linie D-D' der A-Zeichnungen. Die E-Zeichnungen sind Querschnittsansichten entlang eines Zellenrandes in X-Richtung.
  • Ausgehend von der Struktur der 5A bis 5E wird ein Teil der ersten Isoliermaterialschicht 60 vertieft, um erste Vertiefungsöffnungen 65' auszubilden, die die isolierende Auskleidungsschicht 55 zwischen benachbarten Finnenstrukturen 15 freilegen. Die vorliegende Offenbarung ist nicht auf die Struktur des Entfernens der Teile der Isoliermaterialschicht 60, wie sie in den 27A bis 27E gezeigt ist, beschränkt. Geeignete Photolithographie- und Ätzvorgänge werden verwendet, um die Teile des Isoliermaterials 60 zwischen den Finnenstrukturen 15 zu entfernen.
  • Bezugnehmend auf die 28A bis 28E wird die isolierende Auskleidungsschicht 55 anisotrop geätzt, um einen Teil der isolierenden Auskleidungsschicht 55 über den horizontalen Oberflächen des Substrats 10 zu entfernen, wodurch die Oberfläche des Substrats 10 freigelegt wird. Die isolierende Auskleidungsschicht 55 wird während des Ätzvorgangs auch von der oberen Fläche der Finnenstrukturen entfernt. In einigen Ausführungsformen ist das anisotrope Ätzen ein Plasmaätzvorgang.
  • In einigen Ausführungsformen wird eine Metallschicht 210 über der Vorrichtung, unter anderem den Finnenstrukturen 15, der isolierenden Auskleidungsschicht 55 und dem Substrat 10 abgeschieden wie in den 29A bis 29E gezeigt. Die Metallschicht 210 ist in einigen Ausführungsformen eine oder mehrere Schichten aus W, Co, Ni, Ti, Mo und Ta. In einigen Ausführungsformen enthält die Metallschicht 210 eine Metallschicht, die aus W, Co, Ni, Ti, Mo und Ta ausgewählt ist; und eine Metallnitridschicht, die aus Wolframnitrid, Kobaltnitrid, Nickelnitrid, Titannitrid, Molybdännitrid und Tantalnitrid ausgewählt ist. Die Halbleitervorrichtung wird dann einem schnellen Tempern unterzogen, wodurch der Teil der Metallschicht 210 über dem Substrat 10 mit Silizium in dem Substrat 10 reagiert, so dass sich eine Metallsilizidschicht 215 bildet. Die Metallsilizidschicht 215 stellt eine Keimschicht für ein nachfolgendes selektives Abscheiden eines leitfähigen Materials bereit. In einigen Ausführungsformen enthält die Metallsilizidschicht 215, die über dem Substrat 10 ausgebildet ist, eines oder mehrere von WSi, CoSi, NiSi, TiSi, MoSi und TaSi. In einigen Ausführungsformen wird die Metallschicht 210 durch CVD, PVD, ALD oder einen anderen geeigneten Prozess ausgebildet.
  • Dann wird in einigen Ausführungsformen die nicht umgesetzte Metallschicht 210, unter anderem die Metallschicht und/oder die Metallnitridschicht, über den Finnenstrukturen 15 und der ersten Isoliermaterialschicht 60 entfernt, wie in den 30A bis 30E gezeigt. Die nicht umgesetzte Metallschicht 210 kann durch einen geeigneten Ätzvorgang entfernt werden.
  • Nach dem Entfernen der nicht umgesetzten Metallschicht 210 wird ein leitfähiges Material in den Kontaktlöchern der ersten Vertiefungsöffnungen 65' ausgebildet, um eine Stromschiene 175' auszubilden, wie in den 31A bis 31E gezeigt. Das leitfähige Material enthält eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Die Stromschiene 175' kann durch CVD, PVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. In einigen Ausführungsformen wird das leitfähige Material über der oberen Fläche der Finnenstrukturen 15 abgeschieden, und dann wird das leitfähige Material unter Verwendung beispielsweise von CMP planarisiert. Anschließend wird ein Rückätzvorgang durchgeführt, bis das leitfähige Material zwischen benachbarten Wannenbereichen 20 benachbarter Finnenstrukturen 15 auf eine gewünschte Höhe verkleinert ist. In weiteren Ausführungsformen wird das leitfähige Material in den ersten Vertiefungsöffnungen 65' abgeschieden, bis eine gewünschte Höhe der Stromschiene 175' erreicht ist.
  • Wie in den 32A bis 32E gezeigt, wird anschließend eine zweite Isoliermaterialschicht 220 über den Finnenstrukturen 15 abgeschieden, die die zweiten Vertiefungsöffnungen 65' füllt. Nach dem Abscheiden der zweiten Isoliermaterialschicht 220 wird die Vorrichtung planarisiert, beispielsweise durch CMP oder einen Rückätzvorgang.
  • Als nächstes wird die Hartmaskenschicht 40 entfernt, die zweite Isoliermaterialschicht 220 wird tiefgeätzt, um den oberen Kanalbereich 25 der Finnenstrukturen 15 freizulegen, und die isolierende Auskleidungsschicht 55 wird von dem oberen Kanalbereich 25 der Finnenstruktur durch geeignete Ätzvorgänge entfernt, wodurch zweite Vertiefungsöffnungen 225 ausgebildet werden. Die geeigneten Ätzvorgänge umfassen anisotropes oder isotropes Plasmaätzen und Nassätztechniken. Ein Teil der zweiten Isoliermaterialschicht 220 verbleibt über den zuvor ausgebildeten Stromschienen 175' und der ersten Isoliermaterialschicht 60, wie in den 33A bis 33E gezeigt. Die Dicke des verbleibenden Teils der zweiten Isoliermaterialschicht 220 über den Stromschienen 175' liegt in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 20 nm. In einigen Ausführungsformen liegt die Dicke des verbleibenden Teils der zweiten Isoliermaterialschicht 220 im Bereich von etwa 5 nm bis etwa 15 nm.
  • Wie in den 34A bis 34E gezeigt, wird eine Opfer-Gatedielektrikumsschicht 230 über den oberen Abschnitten 25 der Finnenstrukturen ausgebildet. Die zweiten Vertiefungsöffnungen 225 werden anschließend mit einem leitfähigen Material gefüllt, um eine leitfähige Opferschicht 235 auszubilden. In einigen Ausführungsformen ist die zweite leitfähige Schicht 235 eine Opfer-Gateelektrodenschicht, die anschließend entfernt wird.
  • Die Opfer-Gatedielektrikumsschicht 230 enthält eine oder mehrere Schichten aus Isoliermaterial, wie z. B. ein Material auf Siliziumoxidbasis. In einer Ausführungsform wird durch CVD ausgebildetes Siliziumoxid verwendet. Die Dicke der Opfer-Gatedielektrikumsschicht 230 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die Opfer-Gatedielektrikumsschicht 230 und die Opfer-Gateelektrodenschicht 235 bilden eine Opfergatestruktur. Die Opfergatestruktur wird ausgebildet, indem zuerst die Opfer-Gatedielektrikumsschicht über den Finnenstrukturen deckend abgeschieden wird. Dann wird eine Opfer-Gateelektrodenschicht deckend so auf der Opfer-Gatedielektrikumsschicht und über den Finnenstrukturen abgeschieden, dass die Finnenstrukturen vollständig in die Opfer-Gateelektrodenschicht eingebettet sind. Die Opfer-Gateelektrodenschicht enthält Silizium, wie beispielsweise polykristallines Silizium oder amorphes Silizium. Die Dicke der Opfer-Gateelektrodenschicht liegt in einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm. In einigen Ausführungsformen wird die Opfer-Gateelektrodenschicht einem Planarisierungsvorgang unterzogen. Die Opfer-Gatedielektrikumsschicht und die Opfer-Gateelektrodenschicht werden unter Verwendung von CVD wie LPCVD und PECVD; PVD, ALD oder einem anderen geeigneten Prozess abgeschieden. Anschließend wird eine erste obere Isolierschicht 240 über der Opfer-Gateelektrodenschicht 90 ausgebildet. Die erste obere Isolierschicht 240 kann durch CVD, PVD, ALD oder einen anderen geeigneten Prozess ausgebildet werden.
  • Als nächstes wird ein Strukturierungsvorgang an der oberen Isolierschicht 240 unter Verwendung geeigneter Photolithographie- und Ätzvorgänge durchgeführt. Die Struktur in der oberen Isolierschicht 240 wird anschließend unter Verwendung geeigneter Ätzvorgänge auf die Opfer-Gateelektrodenschicht 235 und die Opfer-Gatedielektrikumsschicht 230 übertragen, wie in den 35A bis 35E gezeigt. Die Ätzvorgänge bilden Öffnungen 245 aus, die sich in Y-Richtung erstrecken und die Source/Drain-Bereiche freilegen. Die Ätzvorgänge bilden auch Gateschnittöffnungen 250 aus, die sich in X-Richtung durch die Opfergatestrukturen erstrecken. Die Ätzvorgänge entfernen die Opfer-Gateelektrodenschicht 235 und die Opfer-Gatedielektrikumsschicht 230 in den freigelegten Bereichen, wodurch eine Opfergatestruktur über dem Kanalbereich der Halbleitervorrichtung verbleibt. Die Opfergatestruktur enthält die Opfer-Gatedielektrikumsschicht 230 und die verbleibende Opfer-Gateelektrodenschicht 235 (z. B. Polysilizium).
  • Nachdem die Opfergatestruktur ausgebildet ist, werden eine oder mehrere Seitenwand-Abstandshalterschichten 255 über den freiliegenden Finnenstrukturen 15 und den Opfergatestrukturen 230, 235 ausgebildet, wie in den 36A bis 36E gezeigt. Die Seitenwand-Abstandshalterschicht 255 wird in einigen Ausführungsformen konform so abgeschieden, dass sie eine im Wesentlichen jeweils gleiche Dicke auf vertikalen Oberflächen wie den Seitenwänden, horizontalen Oberflächen und der Oberseite der Opfergatestruktur hat. In einigen Ausführungsformen hat die Seitenwand-Abstandshalterschicht 255 eine Dicke in einem Bereich von etwa 2 nm bis etwa 20 nm und in weiteren Ausführungsformen hat die Seitenwand-Abstandshalterschicht 255 eine Dicke in einem Bereich von etwa 5 nm bis etwa 15 nm.
  • In einigen Ausführungsformen enthält die Seitenwand-Abstandshalterschicht 255 eine erste Seitenwand-Abstandshalterschicht und eine zweite Seitenwand-Abstandshalterschicht. Die erste Seitenwand-Abstandshalterschicht kann ein Oxid wie Siliziumoxid oder ein beliebiges anderes geeignetes Dielektrikum enthalten, und die zweite Seitenwand-Abstandshalterschicht kann eines oder mehrere von Si3N4, SiON und SiCN oder irgendein anderes geeignetes Dielektrikum enthalten. Die erste Seitenwand-Abstandshalterschicht und die zweite Seitenwand-Abstandshalterschicht sind in einigen Ausführungsformen aus unterschiedlichen Materialien hergestellt, so dass sie selektiv geätzt werden können. Die erste Seitenwand-Abstandshalterschicht und die zweite Seitenwand-Abstandshalterschicht können durch ALD oder CVD oder irgendein anderes geeignetes Verfahren ausgebildet werden. In einigen Ausführungsformen füllt die Seitenwand-Abstandshalterschicht 255 die Gateschnittöffnungen 250 im Wesentlichen aus. Wie in den 36A bis 36E gezeigt, wird die Seitenwand-Abstandshalterschicht 225 einem anisotropen Ätzen unterzogen, um die Seitenwand-Abstandshalterschicht, die über der oberen Isolierschicht 240 und den Source/Drain-Bereichen der Finnenstrukturen 15 und der zweiten Isoliermaterialschicht 220 ausgebildet ist, zu entfernen. In einigen Ausführungsformen wird ein oberer Abschnitt der Seitenwand-Abstandshalterschicht 255 durch einen geeigneten Ätzvorgang entfernt, so dass ein Abschnitt der oberen Isolierschicht 240 freigelegt wird. In einigen Ausführungsformen kann ein Teil der obersten ersten Halbleiterschicht 30 und zweiten Halbleiterschicht 35 während der Ätzvorgänge entfernt werden, wie in 36D gezeigt.
  • Als nächstes werden die ersten Halbleiterschichten 30 in den Source/Drain-Bereichen der Finnenstrukturen 15 unter Verwendung eines geeigneten Ätzvorgangs entfernt, wie in den 37A bis 37E gezeigt. Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 sind aus unterschiedlichen Materialien mit unterschiedlichen Ätzselektivitäten hergestellt. Daher ätzt ein geeignetes Ätzmittel für die erste Halbleiterschicht 30 die zweite Halbleiterschicht 35 nicht wesentlich. Wenn zum Beispiel die ersten Halbleiterschichten 30 Si und die zweiten Halbleiterschichten 35 Ge oder SiGe sind, können die ersten Halbleiterschichten 30 unter Verwendung eines Nassätzmittels wie Ammoniumhydroxid- (NH4OH)-, Tetramethylammoniumhydroxid- (TMAH)-, Ethylendiaminpyrocatechol- (EDP)- oder Kaliumhydroxid- (KOH)-Lösungen, ohne darauf beschränkt zu sein, selektiv entfernt werden. Wenn andererseits die ersten Halbleiterschichten 30 SiGe oder Ge und die zweiten Halbleiterschichten 35 Si sind, können die ersten Halbleiterschichten 30 unter Verwendung eines Nassätzmittels wie HF:HNO3-Lösung, HF:CH3COOH:HNO3 oder H2SO4-Lösung und HF:H2O2:CH3COOH, ohne darauf beschränkt zu sein, selektiv entfernt werden. In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken verwendet, um die ersten Halbleiterschichten 30 zu entfernen.
  • Nach dem Entfernen der ersten Halbleiterschichten 30 in den Source/Drain-Bereichen wird eine innere Abstandshalterschicht 260 über der Seitenwand-Abstandshalterschicht 255, den zweiten Halbleiterschichten 35 in den Source/Drain-Bereichen, der oberen Isolierschicht 240 und der zweiten Isoliermaterialschicht 220 ausgebildet, wie in den 37A bis 37E gezeigt. Die innere Abstandshalterschicht 260 wird auf konforme Weise abgeschieden und umschließt die zweiten Halbleiterschichten 35. In einigen Ausführungsformen hat die innere Abstandshalterschicht 260 eine Dicke in einem Bereich von etwa 2 nm bis etwa 20 nm, und in weiteren Ausführungsformen hat die innere Abstandshalterschicht 260 eine Dicke in einem Bereich von etwa 5 nm bis etwa 15 nm. In einigen Ausführungsformen füllt die innere Abstandshalterschicht 260 den Raum zwischen benachbarten zweiten Halbleiterschichten 35 im Wesentlichen aus. In einigen Ausführungsformen enthält die innere Abstandshalterschicht 260 ein Oxid wie Siliziumoxid oder ein Nitrid wie Si3N4, SiON und SiCN oder irgendein anderes geeignetes Dielektrikum, beispielsweise Aluminiumoxid. Die innere Abstandshalterschicht 260 kann durch ALD oder CVD oder irgendeinen anderen geeigneten Prozess ausgebildet werden.
  • Als nächstes werden die innere Abstandshalterschicht 260 und die zweiten Halbleiterschichten 35 unter Verwendung eines geeigneten Ätzvorgangs tiefgeätzt, der die Öffnungen 245 erweitert, wie in den 38A bis 38E gezeigt. Wie in 38D gezeigt, erstreckt sich das Tiefätzen in einigen Ausführungsformen durch die zweiten Halbleiterschichten 35. In einer weiteren Ausführungsform werden die zweiten Halbleiterschichten 35 nicht geätzt und nur die innere Abstandshalterschicht 260 wird geätzt, wie in 38F gezeigt. 38F ist eine Querschnittsansicht entlang der Linie C-C' der 38A.
  • Anschließend wird eine Source/Drain-Epitaxieschicht 265 in den Öffnungen 245 ausgebildet, wie in den 39A bis 39E gezeigt. Die Source/Drain-Epitaxieschicht 265 enthält eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe und Ge für einen p-Kanal-FET. Für den P-Kanal-FET kann auch Bor (B) in dem Source/Drain enthalten sein. Die Source/Drain-Epitaxieschichten 265 werden durch ein Epitaxialwachstumsverfahren unter Verwendung von CVD, ALD oder Molekularstrahlepitaxie (MBE) ausgebildet. Wie in 39C gezeigt, wachsen die Source/Drain-Epitaxieschichten 265 auf den Finnenstrukturen. In einer weiteren Ausführungsform umschließen die Source/Drain-Epitaxieschichten 265 die zweiten Halbleiterschichten 25, wie in 39F gezeigt. 39F ist eine Querschnittsansicht entlang der Linie C-C' von 39A. In einigen Ausführungsformen verschmelzen die gezüchteten Source/Drain-Epitaxieschichten 265 auf benachbarten Finnenstrukturen miteinander. In einigen Ausführungsformen weist die Source/Drain-Epitaxieschicht 265 im Querschnitt eine Diamantform, eine Sechseckform, andere polygonale Formen oder eine Halbkreisform auf.
  • Anschließend wird eine Kontaktätzstoppschicht (CESL) 270 auf der Source/Drain-Schicht 265 und Seitenwänden der Öffnungen 245 ausgebildet, und dann wird eine Zwischendielektrikums- (ILD)-Schicht 275 ausgebildet, die im Wesentlichen die Öffnungen 245 über den Source/Drain-Bereichen füllt, wie in den 40A bis 40E gezeigt. Die CESL 270, die über den Source/Drain-Bereichen liegt, hat in einigen Ausführungsformen eine Dicke von etwa 1 nm bis etwa 15 nm. Die CESL 270 kann Si3N4, SiON, SiCN oder irgendein anderes geeignetes Material enthalten und kann durch CVD, PVD oder ALD ausgebildet werden. Die Materialien für die ILD-Schicht 275 enthalten Verbindungen, die Si, O, C und/oder H enthalten, wie Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 275 können organische Materialien wie Polymere verwendet werden. Nachdem die ILD-Schicht 275 ausgebildet ist, wird ein Planarisierungsvorgang wie chemisch-mechanisches Polieren (CMP) so durchgeführt, dass der obere Abschnitt der Opfer-Gateelektrodenschicht 235 freigelegt wird. Das CMP entfernt auch Teile der Seitenwand-Abstandshalterschicht 255 und die obere Isolierschicht 240, die die obere Fläche der Opfer-Gateelektrodenschicht 235 bedecken.
  • Dann werden die Opfer-Gateelektrodenschicht 235 und die Opfer-Gatedielektrikumsschicht 230 entfernt, wodurch ein Gateraum 280 ausgebildet wird, in dem die Kanalbereiche 25 der Finnenstrukturen 15 freiliegen, wie in den 41A bis 41E gezeigt. Die ILD-Schicht 275 schützt die Source/Drain-Schichten 265 während des Entfernens der Opfergatestrukturen. Die Opfer-Gateelektrodenschicht 235 und die Opfer-Gatedielektrikumsschicht 230 können unter Verwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfer-Gateelektrodenschicht 235 Polysilizium ist und die ILD-Schicht 275 Siliziumoxid ist, kann ein Nassätzmittel wie eine Tetramethylammoniumhydroxid- (TMAH) -Lösung verwendet werden, um die Opfer-Gateelektrodenschicht 235 selektiv zu entfernen.
  • Bezugnehmend auf die 42A bis 42E werden die ersten Halbleiterschichten 30 in den Kanalbereichen 25 der Finnenstruktur 15 unter Verwendung eines geeigneten Ätzvorgangs entfernt, so dass Halbleiter-Nanodrähte aus den zweiten Halbleiterschichten 35 gebildet werden. Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 sind aus unterschiedlichen Materialien mit unterschiedlichen Ätzselektivitäten hergestellt. Daher ätzt ein geeignetes Ätzmittel für die erste Halbleiterschicht 30 die zweite Halbleiterschicht 35 nicht wesentlich. Wenn zum Beispiel die ersten Halbleiterschichten 30 Si und die zweiten Halbleiterschichten 35 Ge oder SiGe sind, können die ersten Halbleiterschichten 30 unter Verwendung eines Nassätzmittels wie Ammoniumhydroxid- (NH4OH)-, Tetramethylammoniumhydroxid- (TMAH)-, Ethylendiaminpyrocatechol- (EDP)- oder Kaliumhydroxid- (KOH)-Lösungen, ohne darauf beschränkt zu sein, selektiv entfernt werden. Wenn andererseits die ersten Halbleiterschichten 30 SiGe oder Ge und die zweiten Halbleiterschichten 35 Si sind, können die ersten Halbleiterschichten 30 unter Verwendung eines Nassätzmittels wie HF:HNO3-Lösung, HF:CH3COOH:HNO3 oder H2SO4-Lösung und HF:H2O2:CH3COOH, ohne darauf beschränkt zu sein, selektiv entfernt werden. In einigen Ausführungsformen wird eine Kombination von Trockenätztechniken und Nassätztechniken verwendet, um die ersten Halbleiterschichten 30 zu entfernen.
  • Die Querschnittsform der Halbleiter-Nanodrähte 35 in dem Kanalbereich 25 ist als rechteckig gezeigt, kann jedoch jede polygonale Form (dreieckig, diamantförmig usw.), polygonale Form mit abgerundeten Ecken, Kreisform oder (vertikale oder horizontale) Ovalform sein.
  • Nachdem die Halbleiter-Nanodrähte aus den zweiten Halbleiterschichten 35 gebildet sind, wird eine Gatedielektrikumsschicht 285 um jeden der Kanalbereichs-Nanodrähte 35 ausgebildet, wie in den 42A bis 42E gezeigt. In bestimmten Ausführungsformen enthält die Gatedielektrikumsschicht 285 eine oder mehrere Schichten aus einem Dielektrikum, wie z. B. Siliziumoxid, Siliziumnitrid oder einem High-k-Dielektrikum, einem anderen geeigneten Dielektrikum und/oder Kombinationen davon. Beispiele für High-k-Dielektrika umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), andere geeignete High-k-Dielektrika und/oder Kombinationen davon. In einigen Ausführungsformen enthält die Gatedielektrikumsschicht 285 eine Grenzflächenschicht, die zwischen den Kanalschichten und dem Dielektrikum ausgebildet ist. In einigen Ausführungsformen ist die Gatedielektrikumsschicht 285 auch auf freiliegenden Abschnitten der zweiten Isoliermaterialschicht 220 ausgebildet.
  • Die Gatedielektrikumsschicht 285 kann durch CVD, ALD oder irgendein geeignetes Verfahren ausgebildet werden. In einer Ausführungsform wird die Gatedielektrikumsschicht 285 durch einen hochgradig konformen Abscheidungsprozess wie ALD ausgebildet, um das Ausbilden einer Gatedielektrikumsschicht mit einer einheitlichen Dicke um jede Kanalschicht herum sicherzustellen. Die Dicke der Gatedielektrikumsschicht 285 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 6 nm.
  • Nachdem die Gatedielektrikumsschicht 285 ausgebildet ist, wird in einigen Ausführungsformen in dem Gateraum 280 eine Gateelektrodenschicht 300 über der Gatedielektrikumsschicht 285 ausgebildet, wie in den 43A bis 43E gezeigt. Die Gateelektrodenschicht 300 wird so auf der Gatedielektrikumsschicht 285 ausgebildet, dass sie alle Nanodrähte 25 umgibt. Das Material, das zum Ausbilden der Gateelektrodenschicht 300 verwendet wird, ist in einigen Ausführungsformen das gleiche wie das Material, das zum Ausbilden der Stromschienen 175' verwendet wird.
  • Die Gateelektrodenschicht 300 umfasst eine oder mehrere Schichten aus leitfähigem Material, wie Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon.
  • Die Gateelektrodenschicht 300 kann durch CVD, ALD, Elektroplattieren oder andere geeignete Verfahren ausgebildet werden. Die Gateelektrodenschicht 300 wird in einigen Ausführungsformen auch über der oberen Fläche der ILD-Schicht 275 abgeschieden, und dann wird der über der ILD-Schicht 275 ausgebildete Teil der Gateelektrodenschicht unter Verwendung beispielsweise von CMP planarisiert, bis die obere Fläche der ILD-Schicht 275 freigelegt ist.
  • In einigen Ausführungsformen der vorliegenden Offenbarung sind eine oder mehrere Sperrschichten 290 zwischen der Gatedielektrikumsschicht 285 und der Gateelektrode 300 angeordnet. Die Sperrschicht 290 ist aus einem leitfähigen Material wie einer einzelnen Schicht aus TiN oder TaN oder einer Mehrfachschicht aus sowohl TiN als auch TaN hergestellt.
  • In einigen Ausführungsformen der vorliegenden Offenbarung sind eine oder mehrere Austrittsarbeits-Einstellschichten 295 zwischen der Gatedielektrikumsschicht 285 oder der Sperrschicht 290 und der Gateelektrodenschicht 300 angeordnet. Die Austrittsarbeits-Einstellschichten sind aus einem leitfähigen Material wie einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien hergestellt. Für einen n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als Austrittsarbeits-Einstellschicht verwendet, und für einen p-Kanal-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Austrittsarbeits-Einstellschicht verwendet. Die Austrittsarbeits-Einstellschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess ausgebildet werden. Ferner kann die Austrittsarbeits-Einstellschicht getrennt für den n-Kanal-FET und den p-Kanal-FET ausgebildet werden, die unterschiedliche Metallschichten als Gateelektrodenschicht 300 verwenden können.
  • Anschließend werden eine Metallätzstoppschicht (MESL) 305 und eine Kappenisolationsschicht 310 über der ILD-Schicht 275 und der Gateelektrodenschicht 300 ausgebildet, wie in den 44A bis 44E gezeigt. Die Kappenisolierschicht 310 wird über der MESL 305 ausgebildet.
  • Kontaktlöcher 315 werden in der Kappenisolationsschicht 310 unter Verwendung geeigneter Photolithographie- und Ätztechniken ausgebildet. Die Kontaktlöcher 315 werden unter Verwendung von Trockenätzen in die MESL 305 und die ILD-Schicht 275 erweitert. Ferner werden geeignete Ätzvorgänge verwendet, um die Kontaktlöcher durch die zweite Isoliermaterialschicht 220 und die CESL 270, die Gatedielektrikumsschicht 285, die Sperrschicht 290 und die Austrittsarbeits-Einstellschicht 295 zu erweitern, so dass die Stromschienen 175' freigelegt werden. Die Ätzvorgänge entfernen auch die CESL 270, die die Source/Drain-Schichten 265 bedeckt, wodurch die Source/Drain-Schichten 265 freigelegt werden. In einigen Ausführungsformen wird auch der obere Abschnitt der Source/Drain-Bereiche 265 geätzt.
  • In einigen Ausführungsformen wird eine Metallschicht 320 über der Vorrichtung, unter anderem der Kappenisolationsschicht 310, der MESL 305, der ILD-Schicht 275, der Source/Drain-Schicht 265 und den Stromschienen 175' abgeschieden, wie in den 45A bis 45E gezeigt. Die Metallschicht 320 ist in einigen Ausführungsformen eine oder mehrere Schichten aus W, Co, Ni, Ti, Mo und Ta. In einigen Ausführungsformen enthält die Metallschicht 320 eine Metallschicht, die aus W, Co, Ni, Ti, Mo und Ta ausgewählt ist; und eine Metallnitridschicht, die aus Wolframnitrid, Kobaltnitrid, Nickelnitrid, Titannitrid, Molybdännitrid und Tantalnitrid ausgewählt ist. Die Halbleitervorrichtung wird dann einem schnellen Tempern (RTA) unterzogen, wodurch der Teil der Metallschicht 320 über der Source/Drain-Schicht 265 mit Silizium in der Source/Drain-Schicht 265 reagiert, so dass sich eine Metallsilizidschicht 340 bildet. In einigen Ausführungsformen enthält die über der Source/Drain-Schicht 265 ausgebildete Metallsilizidschicht 340 eines oder mehrere von WSi, CoSi, NiSi, TiSi, MoSi und TaSi.
  • Dann wird in einigen Ausführungsformen die nicht umgesetzte Metallschicht 320, unter anderem die Metallschicht und/oder die Metallnitridschicht, aus den Kontaktlöchern 315 und von der Kappenisolationsschicht 310 entfernt. Die nicht umgesetzte Metallschicht 320 kann durch einen geeigneten Ätzvorgang entfernt werden. Nach dem Entfernen der nicht umgesetzten Metallschicht 320 wird ein leitfähiges Material in den Kontaktlöchern 315 ausgebildet, um einen leitfähigen Kontakt 325 auszubilden, wie in den 46A bis 46E gezeigt. Das leitfähige Material enthält eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Der leitfähige Kontakt 325 kann durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. Das leitfähige Material wird in einigen Ausführungsformen auch über der oberen Fläche der Kappenisolationsschicht 310 abgeschieden, und dann wird der Teil des leitfähigen Kontakts 325, der über der Kappenisolationsschicht 310 ausgebildet ist, unter Verwendung von beispielsweise CMP planarisiert, bis die obere Fläche der Kappenisolierschicht 310 freigelegt ist.
  • Die 47A bis 51B zeigen mehrere Ausführungsformen von Halbleitervorrichtungsstrukturen, die gemäß den offenbarten Verfahren zur Herstellung einer Halbleitervorrichtung ausgebildet werden können.
  • 47A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 47B ist eine Querschnittsansicht, die entlang der Linie E-E' der 47A genommen ist, und zeigt die Platzierung von Signalleitungen 335 in einer Metallisierungsschicht 355, die über der aktiven Vorrichtung liegt.
  • 47A ist eine schematische Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung, die die relative Platzierung der Stromschienen 175, der Signalleitungen 335, der Gateelektroden 170 und der Finnenstrukturen 15 zeigt. Wie in den 47A und 47B gezeigt, ist eine Metallisierungsschicht 355 mit Signalleitungen 335, die in eine Isolierschicht 330 eingebettet sind, über den aktiven Bereichen der Halbleitervorrichtung ausgebildet. Die Metallisierungsschichten können durch geeignete Photolithographie-, Ätz- und Materialabscheidungsvorgänge ausgebildet werden. Die Isolierschicht 330 kann aus Siliziumoxid, Siliziumnitrid, einem Siliziumoxid-basierten Material oder einem Siliziumnitrid-basierten Material hergestellt sein. Die Isolierschicht 330 kann durch CVD, PVD, ALD oder ein anderes geeignetes Verfahren ausgebildet werden. Die Signalleitungen 335 enthalten eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Die Signalleitungen 335 können durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. In einigen Ausführungsformen enthalten die Signalleitungen 335 W oder Cu. Wie in 47B gezeigt, ist die Metallisierungsschicht 355 direkt über der Gateelektrodenschicht 170 gezeigt, jedoch sind in einigen Ausführungsformen zusätzliche Schichten zwischen der Gateelektrodenschicht 170 und der Metallisierungsschicht 355 angeordnet.
  • Die Stromschienen 175 befinden sich zwischen den Wannenbereichen 20 benachbarter Finnenstrukturen 15. Eine der Stromschienen 175 ist eine positive Spannungsschiene (VDD) und die andere ist eine Masseschiene (GND). Durch Anordnen der Stromschienen unter dem aktiven Bereich der Halbleitervorrichtung zwischen den unteren Abschnitten 20 der Finnenstrukturen 15 können zusätzliche Signalleitungen 335 ausgebildet werden, die über dem aktiven Bereich der Halbleitervorrichtung liegen. Wenn sich die Stromschienen beispielsweise in derselben Schicht wie die Signalleitungen befinden, kann nur Platz für drei Signalleitungen sein. Durch Anordnen der Stromschienen unterhalb des aktiven Bereichs können jedoch vier anstelle von nur drei Signalleitungen bereitgestellt werden.
  • In einigen Ausführungsformen der Offenbarung ist ein komplementärer Metall-Oxid-Halbleiter-Feldeffekttransistor (CMOSFET) mit einem pFET und einem nFET vorgesehen, die auf demselben Substrat 10 ausgebildet sind. Wie gezeigt, enthalten der pFET und der nFET einen Stapel von sechs Nanodrähten 35, aber die Offenbarung ist nicht auf gestapelte Strukturen von sechs Nanodrähten beschränkt. Die pFET- und die nFET-Finnenstruktur 15 sind durch eine Isolierschicht 60 getrennt, die auch als Flachgrabenisolation (STI) bezeichnet wird. Die Nanodrähte 35 sind im Querschnitt kreisförmig gezeigt, aber die Offenbarung ist nicht auf Nanodrähte mit kreisförmigem Querschnitt beschränkt. Die Nanodrähte 35 haben in einigen Ausführungsformen Dicken (Durchmesser) D1, D2 in einem Bereich von etwa 2 nm bis etwa 40 nm, in weiteren Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 30 nm und in weiteren Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 10 nm. Die Nanodrähte sind in einigen Ausführungsformen in einem Abstand S2 von etwa 2 nm bis etwa 40 nm, in weiteren Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 30 nm und in weiteren Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 10 nm voneinander beabstandet. In einigen Ausführungsformen reicht die Höhe H2 der Nanodrahtstapel von etwa 20 nm bis etwa 100 nm, in weiteren Ausführungsformen reicht die Höhe von etwa 40 bis etwa 80 nm. Der Abstand S4 zwischen benachbarten Nanodrahtstapeln reicht in einigen Ausführungsformen von etwa 20 nm bis etwa 80 nm und in weiteren Ausführungsformen von etwa 30 nm bis etwa 60 nm. In einigen Ausführungsformen sind die Nanodrahtstapel vom Rand der Gateelektrode 170 um einen Abstand S3 beabstandet, der von etwa 5 nm bis etwa 50 nm und in weiteren Ausführungsformen von etwa 10 nm bis etwa 40 nm reicht.
  • In einigen Ausführungsformen befindet sich der Boden der Gateelektrode 170 in einer Höhe H3 von etwa 20 nm bis etwa 100 nm vom Boden der Vertiefung in dem Substrat 10 zwischen benachbarten Finnenstrukturen 15, in weiteren Ausführungsformen befindet sich der Boden der Gateelektrode 170 in einer Höhe H3 von etwa 40 nm bis etwa 80 nm.
  • In einigen Ausführungsformen sind die Stromschienen 175 von der Gateelektrode 170 durch eine Isolierschicht 80 mit einer Höhe H4 im Bereich von etwa 2 nm bis etwa 20 nm und in weiteren Ausführungsformen im Bereich von etwa 5 nm bis etwa 15 nm getrennt. Die Stromschienen 175 sind von den Seitenwänden der Finnenstruktur 15 in einigen Ausführungsformen durch eine isolierende Auskleidungsschicht 55 mit einer Dicke von etwa 1 nm bis etwa 20 nm und in weiteren Ausführungsformen mit einer Dicke von etwa 3 nm bis etwa 15 nm getrennt. In einigen Ausführungsformen beträgt die Dicke der isolierenden Auskleidungsschicht 55 zwischen den Stromschienen 175 und der Finnenstruktur 15 etwa 2 nm bis etwa 5 nm.
  • In einigen Ausführungsformen haben die Signalleitungen 335 eine Höhe H5 im Bereich von etwa 5 nm bis etwa 50 nm und in einer weiteren Ausführungsform im Bereich von etwa 10 nm bis etwa 25 nm. In einigen Ausführungsformen haben die Signalleitungen eine Breite W2 im Bereich von etwa 3 nm bis etwa 40 nm und in einer weiteren Ausführungsform im Bereich von etwa 8 nm bis etwa 20 nm. In einigen Ausführungsformen sind die Signalleitungen 335 voneinander um einen Abstand S8 im Bereich von etwa 5 nm bis etwa 50 nm und in einer weiteren Ausführungsform von etwa 10 nm bis etwa 25 nm beabstandet.
  • 48A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 48B ist eine Querschnittsansicht, die entlang der Linie F-F' genommen ist, die über einer Gateelektrode 170 der 48A liegt, und zeigt die Platzierung von Signalleitungen 335 in einer Metallisierungsschicht 355, die über der aktiven Vorrichtung liegt.
  • 48A ist eine schematische Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung, die die relative Platzierung der Stromschienen 175, der Signalleitungen 335, der Gateelektroden 170, der Finnenstrukturen 15 und der leitfähigen Kontakte 205 zeigt. Wie in den 48A und 48B gezeigt, ist eine Metallisierungsschicht mit Signalleitungen 335, die in eine Isolierschicht 330 eingebettet sind, über den aktiven Bereichen der Halbleitervorrichtung ausgebildet. Die Metallisierungsschicht 355 kann durch geeignete Photolithographie-, Ätz- und Materialabscheidungsvorgänge ausgebildet werden. Die Isolierschicht 330 kann aus Siliziumoxid, Siliziumnitrid, einem Siliziumoxid-basierten Material oder einem Siliziumnitrid-basierten Material hergestellt sein. Die Isolierschicht 330 kann durch CVD, PVD, ALD oder ein anderes geeignetes Verfahren ausgebildet werden. Die Signalleitungen 335 enthalten eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Die Signalleitungen 335 können durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. In einigen Ausführungsformen enthalten die Signalleitungen 335 W oder Cu. Wie in 48B gezeigt, ist die Metallisierungsschicht 355 direkt über der Gateelektrodenschicht 170 gezeigt, jedoch sind in einigen Ausführungsformen zusätzliche Schichten zwischen der Gateelektrodenschicht 170 und der Metallisierungsschicht 355 angeordnet.
  • Die Stromschienen 175 befinden sich zwischen den Wannenbereichen 20 benachbarter Finnenstrukturen 15. Eine der Stromschienen 175 ist eine positive Spannungsschiene (VDD) und die andere ist eine Masseschiene (GND). Durch Anordnen der Stromschienen unter dem aktiven Bereich der Halbleitervorrichtung zwischen den unteren Abschnitten 20 der Finnenstrukturen 15 können zusätzliche Signalleitungen 335 ausgebildet werden, die über dem aktiven Bereich der Halbleitervorrichtung liegen. Wenn sich die Stromschienen beispielsweise in derselben Schicht wie die Signalleitungen befinden, kann nur Platz für drei Signalleitungen sein. Durch Anordnen der Stromschienen unterhalb des aktiven Bereichs können jedoch vier anstelle von nur drei Signalleitungen bereitgestellt werden.
  • In einigen Ausführungsformen wird ein CMOSFET bereitgestellt, bei dem einer der Nanodrahtstapel ein pFET ist und der andere Nanodrahtstapel ein nFET ist, die auf demselben Substrat 10 ausgebildet sind. Die pFET- und die nFET-Finnenstruktur 15 sind durch eine STI 60 und einen Spalt 350 in der Gateelektrode 170 getrennt, wie in den 48A und 48B gezeigt. In einigen Ausführungsformen sind die leitfähigen Kontakte 205 leitfähige Durchkontaktierungen, die die Stromschienen 175 und die Gateelektroden 170 berühren. Somit sind in diesen Ausführungsformen der nFET und der pFET normalerweise ausgeschaltet. Die leitfähigen Kontakte 205 sind aus einem leitfähigen Material ausgebildet, das eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN enthält. In einigen Ausführungsformen sind die leitfähigen Kontakte 205 aus W oder Cu hergestellt. In einigen Ausführungsformen sind die leitfähigen Kontakte 205 leitfähige Durchkontaktierungen, die die Stromschienen 175 mit der Metallisierungsschicht 355 verbinden. In einigen Ausführungsformen sind die leitfähigen Kontakte 205 leitfähige Durchkontaktierungen, die die Stromschienen 175 mit den Signalleitungen 335 in der Metallisierungsschicht 355 verbinden.
  • 49A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 49B ist eine Querschnittsansicht entlang der Linie G-G', die über einem Source/Drain-Bereich der 49A liegt, und zeigt die Platzierung der Signalleitungen 335 in einer Metallisierungsschicht, die über der aktiven Vorrichtung liegt.
  • 49A ist eine schematische Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung, die die relative Platzierung der Stromschienen 175, der Signalleitungen 335, der Gateelektroden 170, der Finnenstrukturen 15 und der leitfähigen Kontakte 205 zeigt. Wie in den 49A und 49B gezeigt, ist eine Metallisierungsschicht 355 mit Signalleitungen 335, die in eine Isolierschicht 330 eingebettet sind, über den aktiven Bereichen der Halbleitervorrichtung ausgebildet. Die Metallisierungsschicht kann durch geeignete Photolithographie-, Ätz- und Materialabscheidungsvorgänge ausgebildet werden. Die Isolierschicht 330 kann aus Siliziumoxid, Siliziumnitrid, einem Siliziumoxid-basierten Material oder einem Siliziumnitrid-basierten Material hergestellt sein. Die Isolierschicht 330 kann durch CVD, PVD, ALD oder ein anderes geeignetes Verfahren ausgebildet werden. Die Signalleitungen 335 enthalten eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Die Signalleitungen 335 können durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. In einigen Ausführungsformen enthalten die Signalleitungen 335 W oder Cu. In einigen Ausführungsformen befinden sich zusätzliche Schichten zwischen den leitfähigen Kontakten 205 und der Metallisierungsschicht 355.
  • Die Stromschienen 175 befinden sich zwischen den Wannenbereichen 20 benachbarter Finnenstrukturen 15. Eine der Stromschienen 175 ist eine positive Spannungsschiene (VDD) und die andere ist eine Masseschiene (GND). Durch Anordnen der Stromschienen unter dem aktiven Bereich der Halbleitervorrichtung zwischen den unteren Abschnitten 20 der Finnenstrukturen 15 können zusätzliche Signalleitungen 335 ausgebildet werden, die über dem aktiven Bereich der Halbleitervorrichtung liegen. Durch Anordnen der Stromschienen unterhalb des aktiven Bereichs können statt nur drei vier Signalleitungen bereitgestellt werden.
  • Die leitfähigen Kontakte 205 sind in einigen Ausführungsformen über Silizidschichten 200 mit den Source/Drains 120 verbunden. Die Pfeile in 49B zeigen den Elektronenfluss von den Source/Drains 120 zu den Stromschienen 175. In einigen Ausführungsformen befindet sich eine dielektrische Schicht zwischen den Source/Drains 120 und den leitfähigen Kontakten, und Strom fließt durch Tunneln. Die Nanodrahtstapel der jeweiligen nFET- und pFET-Source/Drains sind in einigen Ausführungsformen durch einen Abstand S5 von etwa 20 nm bis etwa 80 nm und in weiteren Ausführungsformen von etwa 30 nm bis etwa 60 nm getrennt.
  • 50A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 50B ist eine Querschnittsansicht entlang der Linie H-H', die über einer Source/Drain von 50A liegt, und zeigt das Platzieren der Signalleitungen 335 in einer Metallisierungsschicht, die über der aktiven Vorrichtung liegt.
  • 50A ist eine schematische Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung, die die relative Platzierung der Stromschienen 175, der Signalleitungen 335, 335', der Gateelektroden 170, der Finnenstrukturen 15 und der leitfähigen Kontakte 205 zeigt. Wie in den 50A und 50B gezeigt, ist eine Metallisierungsschicht 355 mit Signalleitungen 335, die in eine Isolierschicht 330 eingebettet sind, über den aktiven Bereichen der Halbleitervorrichtung und zwischen den Bereichen 20 der Finnenstrukturen 15 ausgebildet. Die Metallisierungsschicht 355 kann durch geeignete Photolithographie-, Ätz- und Materialabscheidungsvorgänge ausgebildet werden. Die Isolierschicht 330 kann aus Siliziumoxid, Siliziumnitrid, einem Siliziumoxid-basierten Material oder einem Siliziumnitrid-basierten Material hergestellt sein. Die Isolierschicht 330 kann durch CVD, PVD, ALD oder ein anderes geeignetes Verfahren ausgebildet werden. Die Signalleitungen 335, 335' enthalten eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Die Signalleitungen 335, 335' können durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. In einigen Ausführungsformen enthalten die Signalleitungen 335, 335' W oder Cu. In einigen Ausführungsformen befinden sich zusätzliche Schichten zwischen den leitfähigen Kontakten 205 und der Metallisierungsschicht 355.
  • Die Stromschienen 175 befinden sich zwischen den Wannenbereichen 20 benachbarter Finnenstrukturen 15. Eine der Stromschienen 175 ist eine positive Spannungsschiene (VDD) und die andere ist eine Masseschiene (GND). Durch Anordnen der Stromschienen 175 und einer Signalleitung 335 unter dem aktiven Bereich der Halbleitervorrichtung zwischen den unteren Abschnitten 20 der Finnenstrukturen 15 können zusätzliche Signalleitungen 335 ausgebildet werden, die über dem aktiven Bereich der Halbleitervorrichtung liegen. Wenn sich die Stromschienen beispielsweise in derselben Schicht wie die Signalleitungen befinden, kann nur Platz für drei Signalleitungen sein. Durch Anordnen der Stromschienen und einer zusätzlichen Signalleitung 335' unter dem aktiven Bereich können jedoch fünf Signalleitungen anstelle von nur drei bereitgestellt werden. Die Signalleitung 335', die sich zwischen den unteren Bereichen 20 der Finnenstruktur 15 befindet, ist von der Finnenstruktur durch eine isolierende Auskleidungsschicht 55 getrennt.
  • In einigen Ausführungsformen wird ein CMOSFET bereitgestellt, bei dem einer der Nanodrahtstapel ein pFET ist und der andere Nanodrahtstapel ein nFET ist, die auf demselben Substrat 10 ausgebildet sind. In einigen Ausführungsformen teilen sich die Source/Drains des pFET und des nFET einen gemeinsamen leitfähigen Kontakt 205, wie in 50B gezeigt, wobei der gemeinsame leitfähige Kontakt 205 auch die Signalleitung 335 berührt, die zwischen den unteren Abschnitten 20 benachbarter Finnenstrukturen 15 vorgesehen ist. In einigen Ausführungsformen sind die Nanodrahtstapel der jeweiligen nFET- und pFET-Source/Drains durch einen Abstand S6 von etwa 20 nm bis etwa 80 nm in einigen Ausführungsformen und in weiteren Ausführungsformen von etwa 30 nm bis etwa 60 nm getrennt.
  • 51A ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 51B ist eine Querschnittsansicht entlang der Linie J-J', die über einer Source/Drain der 51A liegt, und zeigt die Platzierung der Signalleitungen 335 in einer Metallisierungsschicht, die über der aktiven Vorrichtung liegt.
  • 51A ist eine schematische Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung, die die relative Platzierung der Stromschienen 175, der Signalleitungen 335, der Gateelektroden 170, der Finnenstrukturen 15 und der leitfähigen Kontakte 205 zeigt. Wie in den 51A und 51B gezeigt, ist eine Metallisierungsschicht 355 mit Signalleitungen 335, die in eine Isolierschicht 330 eingebettet sind, über den aktiven Bereichen der Halbleitervorrichtung und zwischen den Bereichen 20 der Finnenstrukturen 15 ausgebildet. Die Metallisierungsschicht kann durch geeignete Photolithographie-, Ätz- und Materialabscheidungsvorgänge ausgebildet werden. Die Isolierschicht 330 kann aus Siliziumoxid, Siliziumnitrid, einem Siliziumoxid-basierten Material oder einem Siliziumnitrid-basierten Material hergestellt sein. Die Isolierschicht 330 kann durch CVD, PVD, ALD oder ein anderes geeignetes Verfahren ausgebildet werden. Die Signalleitungen 335 enthalten eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Die Signalleitungen 335 können durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren ausgebildet werden. In einigen Ausführungsformen enthalten die Signalleitungen 335 W oder Cu. In einigen Ausführungsformen befinden sich zusätzliche Schichten zwischen den leitfähigen Kontakten 205 und der Metallisierungsschicht 355.
  • Die Stromschienen 175 befinden sich zwischen den Wannenbereichen 20 benachbarter Finnenstrukturen 15. Eine der Stromschienen 175 ist eine positive Spannungsschiene (VDD) und die andere ist eine Masseschiene (GND). Durch Anordnen der Stromschienen 175 unter dem aktiven Bereich der Halbleitervorrichtung zwischen den unteren Abschnitten 20 der Finnenstrukturen 15 können zusätzliche Signalleitungen 335 ausgebildet werden, die über dem aktiven Bereich der Halbleitervorrichtung liegen. Wenn sich die Stromschienen beispielsweise in derselben Schicht wie die Signalleitungen befinden, kann nur Platz für drei Signalleitungen sein. Durch Anordnen der Stromschienen 175 unterhalb des aktiven Bereichs können jedoch vier Signalleitungen anstelle von nur drei bereitgestellt werden.
  • In einigen Ausführungsformen wird ein CMOSFET bereitgestellt, bei dem einer der Nanodrahtstapel ein pFET ist und der andere Nanodrahtstapel ein nFET ist, die auf demselben Substrat 10 ausgebildet sind. In einigen Ausführungsformen ist eine Source/Drain-Isolierschicht 360 zwischen dem unteren Abschnitt 20 der Finnenstruktur 15 und den Source/Drains 120 des nFET und des pFET ausgebildet, wie in 51B gezeigt. Die Source/Drain-Isolierschicht 360 ist in einigen Ausführungsformen aus einem Oxid oder Nitrid mit einer Dicke von etwa 2 nm bis etwa 20 nm ausgebildet. In weiteren Ausführungsformen reicht die Dicke der Source/Drain-Isolierschicht 360 von etwa 5 nm bis etwa 10 nm. In Ausführungsformen, die die Source/Drain-Isolierschicht 360 aufweisen, ist die isolierende Auskleidungsschicht 55 zwischen der Stromschiene 175 und der Finnenstruktur 15 nicht erforderlich. Somit kann die Querschnittsfläche der Stromschiene 175 vergrößert und der Gesamtwiderstand der Vorrichtung verringert werden. Das Bezugszeichen 345 bezeichnet einen CMOSFET-Wannen-PN-Übergang. In einigen Ausführungsformen sind die Nanodrahtstapel der jeweiligen nFET- und pFET-Source/Drains durch einen Abstand S7 von etwa 20 nm bis etwa 80 nm in einigen Ausführungsformen und in weiteren Ausführungsformen von etwa 30 nm bis etwa 60 nm getrennt.
  • Es versteht sich, dass die gemäß den offenbarten Verfahren ausgebildeten GAA-FETs weiteren CMOS-Prozessen unterzogen werden, um verschiedene Merkmale wie Kontakte/Durchkontaktierungen, Zwischenverbindungsmetallschichten, dielektrische Schichten, Passivierungsschichten, Metallisierungsschichten mit Signalleitungen usw. auszubilden.
  • Halbleitervorrichtungen und Verfahren zur Herstellung von Halbleitervorrichtungen gemäß der vorliegenden Offenbarung stellen eine erhöhte Anzahl von Metallspuren bereit, wodurch die Komplexität der Platzierung und des Routing auf einem Chip verringert und die Dichte des Chips verbessert wird, ohne die Größe der Halbleitervorrichtung zu erhöhen. Vorrichtungen gemäß der vorliegenden Offenbarung weisen in einigen Ausführungsformen eine um etwa 12% bis etwa 14% erhöhte Vorrichtungsdichte auf einem Chip auf. Vorrichtungen und Herstellungsverfahren gemäß der vorliegenden Offenbarung stellen ferner Stromschienen und Signalleitungen mit vergrößerter Querschnittsfläche bereit, wodurch der Widerstand der Vorrichtung verringert wird. Zusätzlich stellen Vorrichtungen und Herstellungsverfahren gemäß der vorliegenden Offenbarung einen direkten, niederohmigen Kontakt zwischen den Stromschienen und den Gateelektroden, zwischen Stromschienen und Source/Drains und zwischen Signalleitungen und Source/Drains bereit, wodurch der Widerstand der Vorrichtungen verringert wird.
  • Eine Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zur Herstellung einer Halbleitervorrichtung, das ein Ausbilden einer Mehrzahl von Finnenstrukturen umfasst, die sich in einer ersten Richtung über einem Halbleitersubstrat erstrecken. Jede Finnenstruktur enthält einen ersten Bereich in der Nähe des Halbleitersubstrats und einen zweiten Bereich entfernt von dem Halbleitersubstrat. Eine elektrisch leitfähige Schicht wird zwischen den ersten Bereichen eines ersten Paares von benachbarten Finnenstrukturen ausgebildet. Eine Gateelektrodenstruktur wird über dem zweiten Bereich der Finnenstruktur ausgebildet, die sich in einer zweiten Richtung im Wesentlichen senkrecht zu der ersten Richtung erstreckt, und eine Metallisierungsschicht wird über der Gateelektrodenstruktur ausgebildet, die mindestens eine Leiterbahn enthält. In einer Ausführungsform umfasst das Ausbilden einer Mehrzahl von Finnenstrukturen ein Ausbilden einer Nanodrahtstruktur in dem zweiten Bereich der Finnenstruktur. In einer Ausführungsform umfasst das Ausbilden der Gateelektrodenstruktur ein Ausbilden einer Gatedielektrikumsschicht über mindestens einem Draht der Nanodrahtstruktur; und Ausbilden einer Gateelektrodenschicht über der Gatedielektrikumsschicht, wobei die Gatedielektrikumsschicht und die Gateelektrodenschicht den mindestens einen Draht der Nanodrahtstruktur umschließen. In einer Ausführungsform umfasst das Ausbilden einer elektrisch leitfähigen Schicht: Ausbilden einer Isoliermaterialschicht zwischen einer Mehrzahl von Paaren von benachbarten Finnenstrukturen, Entfernen der Isoliermaterialschicht zwischen mindestens einem Paar benachbarter Finnenstrukturen und Ausbilden der elektrisch leitfähigen Schicht zwischen dem mindestens einen Paar benachbarter Finnenstrukturen nach dem Entfernen der Isoliermaterialschicht. In einer Ausführungsform umfasst das Verfahren ein Ausbilden einer ersten Isolierschicht zwischen der Metallisierungsschicht und der Gatestruktur und den Finnenstrukturen. In einer Ausführungsform umfasst das Verfahren ein Ausbilden einer leitfähigen Durchkontaktierung in der ersten Isolierschicht, wobei die leitfähige Durchkontaktierung die elektrisch leitfähige Schicht und die Metallisierungsschicht verbindet. In einer Ausführungsform umfasst das Verfahren ein Ausbilden einer zweiten Isolierschicht, die einen Raum zwischen einem zweiten Paar von benachbarten Finnenstrukturen füllt, wo keine elektrisch leitfähige Schicht ausgebildet wird. In einer Ausführungsform umfasst das Verfahren ein Ausbilden einer dritten Isolierschicht zwischen der elektrisch leitfähigen Schicht und den ersten Bereichen des ersten Paares benachbarter Finnen. In einer Ausführungsform umfasst das Verfahren ein Ausbilden einer vierten Isolierschicht zwischen der elektrisch leitfähigen Schicht und der Gateelektrodenstruktur.
  • Eine weitere Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zur Herstellung einer Halbleitervorrichtung, das ein Ausbilden einer ersten Halbleiterschicht mit einer ersten Zusammensetzung über einem Halbleitersubstrat und ein Ausbilden einer zweiten Halbleiterschicht mit einer zweiten Zusammensetzung über der ersten Halbleiterschicht umfasst. Eine weitere erste Halbleiterschicht mit der ersten Zusammensetzung wird über der zweiten Halbleiterschicht ausgebildet, und eine weitere zweite Halbleiterschicht mit der zweiten Zusammensetzung wird über der weiteren ersten Halbleiterschicht ausgebildet. Die erste Halbleiterschicht, die zweite Halbleiterschicht und das Halbleitersubstrat werden strukturiert, um eine Mehrzahl von Finnenstrukturen auszubilden, die sich in einer ersten Richtung erstrecken. Die Finnenstrukturen enthalten einen ersten Bereich benachbart zu dem Halbleitersubstrat und einen zweiten Bereich, der die ersten Halbleiterschichten und die zweiten Halbleiterschichten enthält. Der zweite Bereich enthält einen ersten Abschnitt, der sich entlang der ersten Richtung zwischen einem Paar zweiter Abschnitte erstreckt. Über den Finnenstrukturen wird eine isolierende Auskleidungsschicht ausgebildet, und zwischen den Finnenstrukturen wird eine Trennisolierschicht ausgebildet. Die Trennisolierschicht wird zwischen einem ersten Paar benachbarter Finnenstrukturen entfernt. Eine erste leitfähige Schicht wird zwischen dem ersten Paar benachbarter Finnenstrukturen ausgebildet. Die isolierende Auskleidungsschicht wird von dem zweiten Bereich der Finnenstrukturen entfernt. Die erste Halbleiterschicht wird von einem ersten Abschnitt des zweiten Bereichs der Finnenstrukturen entfernt, wodurch Nanodrähte gebildet werden, die die zweite Halbleiterschicht enthalten. Eine dielektrische Schicht und eine zweite leitfähige Schicht werden über dem ersten Abschnitt der Finnenstrukturen ausgebildet, die die Nanodrähte umgeben, wodurch eine Gateelektrodenstruktur ausgebildet wird, die sich in einer zweiten Richtung im Wesentlichen senkrecht zu der ersten Richtung erstreckt. Über der Gateelektrodenstruktur wird eine Metallisierungsschicht mit einer Mehrzahl von Leiterbahnen ausgebildet. In einer Ausführungsform wird vor dem Ausbilden der Metallisierungsschicht eine dielektrische Zwischenschicht über der Gateelektrodenstruktur ausgebildet. In einer Ausführungsform umfasst das Verfahren ein Ausbilden einer leitfähigen Durchkontaktierung in der dielektrischen Zwischenschicht zwischen der Metallisierungsschicht und der ersten leitfähigen Schicht. In einer Ausführungsform umfasst das Verfahren vor dem Ausbilden der dielektrischen Schicht und der zweiten leitfähigen Schicht über dem ersten Abschnitt der Finnenstrukturen: Ausbilden einer Opfer-Gatedielektrikumsschicht über dem ersten Abschnitt der Finnenstrukturen, die die Nanodrähte umgibt, Ausbilden einer Opfer-Gateelektrodenschicht, die die Opfer-Gatedielektrikumsschicht umgibt, und Entfernen der Opfer-Gatedielektrikumsschicht und der Opfer-Gateelektrodenschicht.
  • Eine weitere Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zur Herstellung einer Halbleitervorrichtung, das ein Ausbilden einer Mehrzahl von Finnenstrukturen umfasst, die sich in einer ersten Richtung über einem Halbleitersubstrat erstrecken. Jede Finnenstruktur enthält einen ersten Bereich benachbart zu dem Halbleitersubstrat und einen zweiten Bereich über dem ersten Bereich, und jede Finnenstruktur enthält einen ersten Abschnitt zwischen einem Paar von zweiten Abschnitten, die sich in der ersten Richtung erstrecken. Ein Trennisolierbereich wird zwischen den ersten Bereichen eines ersten Paares von benachbarten Finnenstrukturen ausgebildet. Eine elektrisch leitfähige Schicht wird zwischen den ersten Bereichen eines zweiten Paares von benachbarten Finnenstrukturpaare ausgebildet. Eine Gateelektrodenstruktur, die sich in einer zweiten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung ist, wird über dem ersten Abschnitt des zweiten Bereichs der Finnenstruktur ausgebildet. Source/Drain-Bereiche werden über den zweiten Abschnitten des zweiten Bereichs der Finnenstruktur ausgebildet. Eine dielektrische Zwischenschicht über der Gateelektrodenstruktur und mindestens eine Leiterbahn werden über der dielektrischen Zwischenschicht ausgebildet. In einer Ausführungsform umfasst das Verfahren ein Ausbilden einer isolierenden Auskleidungsschicht über den Finnenstrukturen vor dem Ausbilden der elektrisch leitfähigen Schicht. In einer Ausführungsform umfasst das Ausbilden einer Mehrzahl von Finnenstrukturen ein Ausbilden eines Stapels von abwechselnden ersten Halbleiterschichten aus einem ersten Halbleitermaterial und zweiten Halbleiterschichten aus einem zweiten Halbleitermaterial, wobei das erste Halbleitermaterial und das zweite Halbleitermaterial unterschiedliche Materialien sind. In einer Ausführungsform umfasst das Verfahren ein Entfernen der ersten Halbleiterschichten in dem ersten Abschnitt der Finnenstrukturen vor dem Ausbilden der ersten Gateelektrodenstruktur. In einer Ausführungsform umfasst das Verfahren ein Ausbilden von leitfähigen Durchkontaktierungen in der dielektrischen Zwischenschicht, die die Source/Drain-Bereiche und die elektrisch leitfähige Schicht berühren. In einer Ausführungsform umfasst das Verfahren ein Ausbilden einer Kontaktschicht über den Source/Drain-Bereichen. In einer Ausführungsform umfasst das Verfahren ein Ausbilden einer Source/Drain-Isolierschicht über dem zweiten Abschnitt der Finnenstrukturen vor dem Ausbilden der Source/Drain-Bereiche.
  • Eine weitere Ausführungsform der vorliegenden Offenbarung ist eine Halbleitervorrichtung, die eine Mehrzahl von Finnenstrukturen enthält, die sich in einer ersten Richtung erstrecken und über einem Halbleitersubstrat angeordnet sind. Jede Finnenstruktur enthält einen ersten Bereich in der Nähe des Halbleitersubstrats und einen zweiten Bereich entfernt von dem Halbleitersubstrat. Mindestens eine erste elektrisch leitfähige Schicht ist zwischen den ersten Bereichen eines Paares von benachbarten Finnen angeordnet. Mindestens eine Gateelektrodenstruktur erstreckt sich in einer zweiten Richtung im Wesentlichen senkrecht zu der ersten Richtung und ist über einem ersten Abschnitt des zweiten Bereichs der Finnenstruktur angeordnet, und eine Metallisierungsschicht mit mindestens einer Leiterbahn ist über der Gateelektrodenstruktur angeordnet. In einer Ausführungsform enthält der zweite Bereich der Finnenstruktur eine Nanodrahtstruktur, die einen Stapel aus einer Mehrzahl von Nanodrähten enthält, wobei sich jeder Nanodraht im Wesentlichen parallel zu einem benachbarten Nanodraht erstreckt. In einer Ausführungsform enthält die Gateelektrodenstruktur eine Gatedielektrikumsschicht und eine Gateelektrodenschicht, wobei die Gatedielektrikumsschicht und die Gateelektrodenschicht jeden Nanodraht umschließen. In einer Ausführungsform enthält die erste elektrisch leitfähige Schicht eine Stromschiene und eine Masseschiene. In einer Ausführungsform verbindet eine leitfähige Durchkontaktierung die erste elektrisch leitfähige Schicht mit der Metallisierungsschicht. In einer Ausführungsform ist eine erste Isolierschicht zwischen der ersten elektrisch leitfähigen Schicht und der Finnenstruktur angeordnet. In einer Ausführungsform sind Source/Drains über einem zweiten Abschnitt des zweiten Bereichs der Finnenstruktur angeordnet, und ein leitfähiger Kontakt verbindet den mindestens einen ersten elektrisch leitfähigen Bereich und die Source/Drains. In einer Ausführungsform füllt eine zweite Isolierschicht einen Raum zwischen einem Paar benachbarter Finnenstrukturen, wo keine elektrisch leitfähige Schicht ausgebildet wird. In einer Ausführungsform ist eine dritte Isolierschicht zwischen der elektrisch leitfähigen Schicht und der Gateelektrodenstruktur angeordnet. In einer Ausführungsform sind Source/Drain-Bereiche auf gegenüberliegenden Seiten der Gateelektrodenstruktur und über den ersten Bereichen der Finnenstruktur angeordnet. In einer Ausführungsform ist eine Kontaktschicht auf den Source/Drain-Bereichen angeordnet. In einer Ausführungsform ist eine vierte Isolierschicht zwischen dem ersten Bereich der Finnenstruktur und den Source/Drain-Bereichen angeordnet. In einer Ausführungsform enthält die Metallisierungsschicht mehrere Signalleitungen. In einer Ausführungsform ist eine untere Signalleitung zwischen benachbarten ersten Bereichen der Finnenstruktur angeordnet, in denen keine erste elektrisch leitfähige Schicht ausgebildet ist. In einer Ausführungsform verbindet eine leitfähige Durchkontaktierung die untere Signalleitung mit der Metallisierungsschicht.
  • Eine weitere Ausführungsform der vorliegenden Offenbarung ist eine Halbleitervorrichtung, die eine Mehrzahl von Finnenstrukturen enthält, die sich in einer ersten Richtung erstrecken und über einem Halbleitersubstrat angeordnet sind. Jede Finnenstruktur enthält einen unteren Wannenbereich und einen oberen Kanalbereich über dem Wannenbereich. Der Kanalbereich enthält einen oder mehrere Nanodrähte, die sich im Wesentlichen parallel zum Wannenbereich erstrecken. Eine Gateelektrodenstruktur, die über dem Kanalbereich angeordnet ist, erstreckt sich in einer zweiten Richtung im Wesentlichen senkrecht zu der ersten Richtung, und die Gateelektrodenstruktur umschließt den einen oder die mehreren Nanodrähte. Mindestens eine erste elektrisch leitfähige Schicht ist zwischen den Kanalbereichen benachbarter Finnen angeordnet und erstreckt sich in der ersten Richtung. Eine Mehrzahl von zweiten elektrisch leitfähigen Schichten sind über der Gateelektrodenstruktur angeordnet und erstrecken sich in der ersten Richtung. In einer Ausführungsform ist eine isolierende Auskleidungsschicht zwischen dem Wannenbereich und der ersten leitfähigen Schicht angeordnet. In einer Ausführungsform ist eine leitfähige Durchkontaktierung zwischen der ersten leitfähigen Schicht und der zweiten leitfähigen Schicht angeordnet.
  • Eine weitere Ausführungsform der vorliegenden Offenbarung ist eine Halbleitervorrichtung, die eine Mehrzahl von Finnenstrukturen enthält, die sich in einer ersten Richtung erstrecken und über einem Halbleitersubstrat angeordnet sind. Jede Finnenstruktur enthält einen Wannenbereich und einen Nanodrahtstapel, der über dem Wannenbereich angeordnet ist. Der Nanodrahtstapel enthält mehrere Nanodrähte, die sich in der ersten Richtung im Wesentlichen parallel zueinander erstrecken. Eine Gateelektrodenstruktur, die über dem Nanodrahtstapel angeordnet ist, erstreckt sich in einer zweiten Richtung im Wesentlichen senkrecht zu der ersten Richtung, und die Gateelektrodenstruktur umschließt jeden der Nanodrähte. Eine Stromschiene erstreckt sich in der ersten Richtung und ist zwischen dem Wannenbereich eines ersten Paares benachbarter Finnenstrukturen angeordnet. Eine Masseschiene erstreckt sich in der ersten Richtung und ist zwischen dem Wannenbereich eines zweiten Paares benachbarter Finnenstrukturen angeordnet, und eine Mehrzahl von Signalleitungen sind über der Gateelektrodenstruktur angeordnet und erstrecken sich in der ersten Richtung. In einer Ausführungsform ist eine Isolierschicht zwischen einem dritten Paar von Finnenstrukturen angeordnet, das zwischen dem ersten Paar von Finnenstrukturen und dem zweiten Paar von Finnenstrukturen angeordnet ist.
  • Das Vorstehende beschreibt Merkmale mehrerer Ausführungsformen oder Beispiele, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen oder Beispiele zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • Es versteht sich, dass nicht alle Vorteile notwendigerweise hierin beschrieben wurden; kein bestimmter Vorteil ist bei allen Ausführungsformen oder Beispielen erforderlich und andere Ausführungsformen oder Beispiele können andere Vorteile bieten.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62693180 [0001]

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden einer Mehrzahl von Finnenstrukturen, die sich in einer ersten Richtung über einem Halbleitersubstrat erstrecken, wobei jede Finnenstruktur einen ersten Bereich in der Nähe des Halbleitersubstrats und einen zweiten Bereich entfernt von dem Halbleitersubstrat aufweist; Ausbilden einer elektrisch leitfähigen Schicht zwischen den ersten Bereichen eines ersten Paares von benachbarten Finnenstrukturen; Ausbilden einer Gateelektrodenstruktur, die sich in einer zweiten Richtung im Wesentlichen senkrecht zu der ersten Richtung über dem zweiten Bereich der Finnenstruktur erstreckt; und Ausbilden einer Metallisierungsschicht mit mindestens einer Leiterbahn über der Gateelektrodenstruktur.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden einer Mehrzahl von Finnenstrukturen ein Ausbilden einer Nanodrahtstruktur in dem zweiten Bereich der Finnenstruktur umfasst.
  3. Verfahren nach Anspruch 2, wobei das Ausbilden der Gateelektrodenstruktur umfasst: Ausbilden einer Gatedielektrikumsschicht über mindestens einem Draht der Nanodrahtstruktur; und Ausbilden einer Gateelektrodenschicht über der Gatedielektrikumsschicht, wobei die Gatedielektrikumsschicht und die Gateelektrodenschicht den mindestens einen Draht der Nanodrahtstruktur umschließen.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden einer elektrisch leitfähigen Schicht umfasst: Ausbilden einer Isoliermaterialschicht zwischen einer Mehrzahl von Paaren von benachbarten Finnenstrukturen; Entfernen der Isoliermaterialschicht zwischen mindestens einem Paar von benachbarten Finnenstrukturen; und Ausbilden der elektrisch leitfähigen Schicht zwischen dem mindestens einen Paar benachbarter Finnenstrukturen nach dem Entfernen der Isoliermaterialschicht.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden einer ersten Isolierschicht zwischen der Metallisierungsschicht und der Gatestruktur und den Finnenstrukturen umfasst.
  6. Verfahren nach Anspruch 5, das ferner ein Ausbilden einer leitfähigen Durchkontaktierung in der ersten Isolierschicht umfasst, wobei die leitfähige Durchkontaktierung die elektrisch leitfähige Schicht und die Metallisierungsschicht verbindet.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden einer zweiten Isolierschicht umfasst, die einen Raum zwischen einem zweiten Paar von benachbarten Finnenstrukturen füllt, wo keine elektrisch leitfähige Schicht ausgebildet wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden einer dritten Isolierschicht zwischen der elektrisch leitfähigen Schicht und den ersten Bereichen des ersten Paares von benachbarten Finnen umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden einer vierten Isolierschicht zwischen der elektrisch leitfähigen Schicht und der Gateelektrodenstruktur umfasst.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden einer ersten Halbleiterschicht mit einer ersten Zusammensetzung über einem Halbleitersubstrat; Ausbilden einer zweiten Halbleiterschicht mit einer zweiten Zusammensetzung über der ersten Halbleiterschicht; Ausbilden einer weiteren ersten Halbleiterschicht mit der ersten Zusammensetzung über der zweiten Halbleiterschicht; Ausbilden einer weiteren zweiten Halbleiterschicht mit der zweiten Zusammensetzung über der weiteren ersten Halbleiterschicht; Strukturieren der ersten Halbleiterschichten, der zweiten Halbleiterschichten und des Halbleitersubstrats, um mehrere Finnenstrukturen auszubilden, die sich in einer ersten Richtung erstrecken, wobei die Finnenstrukturen einen ersten Bereich benachbart zu dem Halbleitersubstrat und einen zweiten Bereich enthalten, der die ersten Halbleiterschichten und die zweiten Halbleiterschichten enthält, und wobei der zweite Bereich einen ersten Abschnitt enthält, der sich entlang der ersten Richtung zwischen einem Paar zweiter Abschnitte erstreckt; Ausbilden einer isolierenden Auskleidungsschicht über den Finnenstrukturen; Ausbilden einer Trennisolierschicht zwischen den Finnenstrukturen; Entfernen der Trennisolierschicht zwischen einem ersten Paar von benachbarten Finnenstrukturen; Ausbilden einer ersten leitfähigen Schicht zwischen dem ersten Paar von benachbarten Finnenstrukturen; Entfernen der isolierenden Auskleidungsschicht von dem zweiten Bereich der Finnenstrukturen; Entfernen der ersten Halbleiterschicht von einem ersten Abschnitt des zweiten Bereichs der Finnenstrukturen, wodurch Nanodrähte gebildet werden, die die zweite Halbleiterschicht enthalten; Ausbilden einer dielektrischen Schicht und einer zweiten leitfähigen Schicht über dem ersten Abschnitt der Finnenstrukturen, die die Nanodrähte umgeben, wodurch eine Gateelektrodenstruktur ausgebildet wird, die sich in einer zweiten Richtung im Wesentlichen senkrecht zu der ersten Richtung erstreckt; und Ausbilden einer Metallisierungsschicht mit einer Mehrzahl von Leiterbahnen über der Gateelektrodenstruktur.
  11. Verfahren nach Anspruch 10, das ferner ein Ausbilden einer dielektrischen Zwischenschicht über der Gateelektrodenstruktur vor dem Ausbilden der Metallisierungsschicht umfasst.
  12. Verfahren nach Anspruch 11, das ferner ein Ausbilden einer leitfähigen Durchkontaktierung in der dielektrischen Zwischenschicht zwischen der Metallisierungsschicht und der ersten leitfähigen Schicht umfasst.
  13. Verfahren nach einem der Ansprüche 10 bis 12, das ferner ein Ausbilden einer isolierenden Abstandshalterschicht zwischen der ersten leitfähigen Schicht und der Gateelektrodenstruktur umfasst.
  14. Halbleitervorrichtung mit: einer Mehrzahl von Finnenstrukturen, die sich in einer ersten Richtung erstrecken und über einem Halbleitersubstrat angeordnet sind, wobei jede Finnenstruktur einen ersten Bereich in der Nähe des Halbleitersubstrats und einen zweiten Bereich entfernt von dem Halbleitersubstrat aufweist; mindestens einer ersten elektrisch leitfähigen Schicht, die zwischen den ersten Bereichen eines Paares von benachbarten Finnen angeordnet ist; mindestens einer Gateelektrodenstruktur, die sich in einer zweiten Richtung erstreckt, die im Wesentlichen senkrecht zu der ersten Richtung ist, und die über einem ersten Abschnitt des zweiten Bereichs der Finnenstruktur angeordnet ist; und einer Metallisierungsschicht mit mindestens einer Leiterbahn, die über der Gateelektrodenstruktur angeordnet ist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei der zweite Bereich der Finnenstruktur eine Nanodrahtstruktur enthält, die einen Stapel aus einer Mehrzahl von Nanodrähten enthält, wobei sich jeder Nanodraht im Wesentlichen parallel zu einem benachbarten Nanodraht erstreckt.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die Gateelektrodenstruktur eine Gatedielektrikumsschicht und eine Gateelektrodenschicht aufweist, wobei die Gatedielektrikumsschicht und die Gateelektrodenschicht jeden Nanodraht umschließen.
  17. Halbleitervorrichtung nach einem der Ansprüche 14 bis 16, wobei die erste elektrisch leitfähige Schicht eine Stromschiene und eine Masseschiene enthält.
  18. Halbleitervorrichtung nach einem der Ansprüche 14 bis 17, ferner mit einer leitfähigen Durchkontaktierung, die die erste elektrisch leitfähige Schicht mit der Metallisierungsschicht verbindet.
  19. Halbleitervorrichtung nach einem der Ansprüche 14 bis 18, ferner mit einer ersten Isolierschicht, die zwischen der ersten elektrisch leitfähigen Schicht und der Finnenstruktur angeordnet ist.
  20. Halbleitervorrichtung nach einem der Ansprüche 14 bis 19, ferner mit: Source/Drains, die über einem zweiten Abschnitt des zweiten Bereichs der Finnenstruktur angeordnet sind; und einem leitfähigen Kontakt, der die mindestens eine erste elektrisch leitfähige Schicht und die Source/Drains verbindet.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113363257A (zh) * 2020-05-22 2021-09-07 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861750B2 (en) * 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11411082B2 (en) * 2018-10-31 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with selectable numbers of channel strips
EP3836196B1 (de) * 2019-12-13 2023-04-26 Imec VZW Selbstausgerichtete kontakte für nanofolienfeldeffekttransistorvorrichtungen
EP3840054B1 (de) 2019-12-20 2023-07-05 Imec VZW Selbstausgerichtete kontakte für nanosheet- und forksheet-feldeffekttransistorvorrichtungen mit wänden
CN113224030B (zh) * 2020-01-21 2023-05-12 夏泰鑫半导体(青岛)有限公司 半导体器件及其制造方法
US11302796B2 (en) * 2020-04-01 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming self-aligned source/drain metal contacts
US11658220B2 (en) * 2020-04-24 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Drain side recess for back-side power rail device
TWI787787B (zh) * 2020-04-24 2022-12-21 台灣積體電路製造股份有限公司 半導體電晶體裝置及形成半導體電晶體裝置的方法
DE102021101178A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt
DE102021103469A1 (de) * 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter schaltkreis und verfahren zu dessen herstellung
US11996409B2 (en) 2020-05-20 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking CMOS structure
DE102021106093A1 (de) * 2020-05-22 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen mit dielektrischen finnen und verfahren zu deren herstellung
US11735591B2 (en) 2020-05-22 2023-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with dielectric fins and method for forming the same
US11532703B2 (en) 2020-05-27 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
DE102020134570A1 (de) * 2020-05-27 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und -verfahren
DE102020131611A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit luftspalten und verfahren zu deren herstellung
US11316064B2 (en) * 2020-05-29 2022-04-26 Globalfoundries U.S. Inc. Photodiode and/or PIN diode structures
US11961763B2 (en) * 2020-07-13 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal gate for multigate device and method of forming thereof
US11276643B2 (en) * 2020-07-22 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside spacer and methods of forming the same
US11984488B2 (en) 2020-07-31 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multigate device with air gap spacer and backside rail contact and method of fabricating thereof
DE102020131140A1 (de) * 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof
US11615962B2 (en) 2020-09-11 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
EP4033522A1 (de) * 2021-01-22 2022-07-27 Imec VZW Verfahren zur herstellung eines gate-schnitts in einem halbleiterbauelement

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583045B1 (en) 2001-11-16 2003-06-24 Taiwan Semiconductor Manufacturing Company Chip design with power rails under transistors
US7285812B2 (en) 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
JP5555211B2 (ja) * 2011-09-06 2014-07-23 株式会社東芝 半導体装置及びその製造方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105713B2 (en) * 2012-11-09 2015-08-11 Infineon Technologies Austria Ag Semiconductor device with metal-filled groove in polysilicon gate electrode
US9318606B2 (en) * 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
KR102069609B1 (ko) 2013-08-12 2020-01-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9305930B2 (en) * 2013-12-11 2016-04-05 Globalfoundries Inc. Finfet crosspoint flash memory
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9502518B2 (en) * 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9881993B2 (en) 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9786774B2 (en) 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9520466B2 (en) 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate-all-around field effect transistors and methods of forming same
US9741829B2 (en) * 2015-05-15 2017-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10269802B2 (en) * 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US9502265B1 (en) * 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9583399B1 (en) * 2015-11-30 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10340383B2 (en) * 2016-03-25 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having stressor layer
US9837414B1 (en) 2016-10-31 2017-12-05 International Business Machines Corporation Stacked complementary FETs featuring vertically stacked horizontal nanowires
EP3324436B1 (de) 2016-11-21 2020-08-05 IMEC vzw Chip mit integrierter schaltung mit stromversorgungsnetzwerk auf der rückseite des chips
US10861750B2 (en) * 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113363257A (zh) * 2020-05-22 2021-09-07 台湾积体电路制造股份有限公司 半导体器件及其形成方法

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