JP5555211B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図1(a)〜(c)は、本実施形態に係る半導体装置を例示する平面図であり、(a)はメモリアレイ領域を示し、(b)は周辺回路領域を示し、(c)は抵抗素子領域を示し、
図2(a)〜(e)は、本実施形態に係る半導体装置を例示する断面図であり、(a)は図1(a)に示すA−A’線による断面図であり、(b)は図1(a)に示すB−B’線による断面図であり、(c)は図1(b)に示すC−C’線による断面図であり、(d)は図1(b)に示すD−D’線による断面図であり、(e)は図1(c)に示すE−E’線による断面図であり、
図3(a)及び(b)は、本実施形態に係る半導体装置におけるメモリアレイ領域を例示する模式的断面図である。
なお、図示の便宜上、図1及び図2においては、層間絶縁膜及びそれより上方の上部構造が省略されている。また、図3においては、原則として導電部分のみを示し、絶縁部分は省略されている。
メモリアレイ領域Rmにおいては、シリコン基板11の上面11aに一方向(以下、「X方向」という)に延びる複数本の溝12が形成されている。これにより、シリコン基板11の上層部分における溝12間の部分はフィン13となっている。フィン13は複数本形成され、周期的に配列されており、各フィン13はX方向に延びている。フィン13の上面上には、シリコン窒化膜14が設けられている。
抵抗素子領域Rrにおいては、シリコン基板11の上層部分が除去されている。これにより、抵抗素子領域Rrにおけるシリコン基板11の上面11aは、メモリアレイ領域Rmにおけるフィン13の上端及び周辺回路領域Rpにおけるシリコン基板11の上面11aよりも下方に位置しており、メモリアレイ領域Rmにおける溝12の底面及び周辺回路領域Rpにおける溝15の底面と同じ高さに位置している。
図3(a)及び(b)に示すように、メモリアレイ領域Rmにおいては、フィン13におけるゲート電極21の直下域を挟む2つの部分、すなわち、ソース・ドレイン領域27が形成された部分の直上域には、コンタクト51a及び51bが設けられている。コンタクト51a上には磁気抵抗記憶素子52が設けられており、コンタクト51b上にはビア53が設けられている。これにより、各FinFETを構成する一対のソース・ドレイン領域27のうち、一方のソース・ドレイン領域27はコンタクト51aを介して磁気抵抗記憶素子52に接続されており、他方のソース・ドレイン領域27はコンタクト51bを介してビア53に接続されている。磁気抵抗記憶素子52は、特定方向のスピンを持つ電子が注入されることにより電気抵抗値が変化し、これによってデータを記憶する素子である。
図4〜図8、図10〜図17は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、各図の(a)は図1(a)に示すA−A’線による断面図に相当し、(b)は図1(a)に示すB−B’線による断面図に相当し、(c)は図1(b)に示すC−C’線による断面図に相当し、(d)は図1(b)に示すD−D’線による断面図に相当し、(e)は図1(c)に示すE−E’線による断面図に相当し、
図9(a)〜(c)は、本実施形態に係る半導体装置の製造方法を例示する工程平面図であり、(a)はメモリアレイ領域を示し、(b)は周辺回路領域を示し、(c)は抵抗素子領域を示す。
なお、図10(a)は図9(a)に示すA−A’線による断面図であり、(b)は図9(a)に示すB−B’線による断面図であり、(c)は図9(b)に示すC−C’線による断面図であり、(d)は図9(b)に示すD−D’線による断面図であり、(e)は図9(c)に示すE−E’線による断面図である。
次に、図5(a)〜(e)に示すように、シリコン窒化膜14上にマスクパターン(図示せず)を形成する。メモリアレイ領域Rmにおいては、マスクパターンは側壁法により形成する。そして、このマスクパターンをマスクとしてエッチングを施すことにより、シリコン窒化膜14及びシリコン基板11の上層部分を選択的に除去する。これにより、メモリアレイ領域Rmにおいては、シリコン基板11の上面にX方向に延びる溝12を複数本形成し、シリコン基板11における溝12間の部分をフィン13とする。周辺回路領域Rpにおいては、シリコン基板11の上面に枠状の溝15を形成し、シリコン基板11における溝15によって囲まれた部分を能動部分16とする。抵抗素子領域Rrにおいては、シリコン基板11の上面11aを後退させて、例えば溝12の底面と同じ高さとする。このとき、全てのフィン13について、その幅及び間隔は相互に同一とする。一方、複数の能動部分16については、その形状を相互に異ならせてもよい。
次に、図17(a)〜(e)に示すように、側壁26における積層体28の上面上に形成された部分を除去する。
本実施形態においては、図5(a)〜(e)に示す工程において、シリコン基板11を選択的に除去することにより、メモリアレイ領域Rmにフィン13を形成し、周辺回路領域Rpに能動部分16を形成している。
そして、図8(a)〜(e)に示す工程において、ポリシリコン膜62及び金属膜63を成膜し、図9(a)〜(c)及び図10(a)〜(e)に示す工程において、これらをパターニングすることにより、ゲート電極21を形成している。その後、図11(a)〜(e)に示す工程において、側壁26を形成することにより、メモリアレイ領域RmにFinFETを形成している。
Claims (12)
- メモリアレイ領域、周辺回路領域及び抵抗素子領域が設定された半導体装置であって、
前記メモリアレイ領域において上面に第1方向に延びる複数本のフィンが形成され、前記抵抗素子領域における上面が前記周辺回路領域における上面よりも下方に位置した半導体基板と、
前記第1方向に対して交差した第2方向に延び、前記フィンを跨ぐ第1ゲート電極と、
前記フィンと前記第1ゲート電極との間に設けられた第1ゲート絶縁膜と、
前記周辺回路領域において前記半導体基板上に設けられた第2ゲート電極と、
前記半導体基板と前記第2ゲート電極との間に設けられた第2ゲート絶縁膜と、
前記半導体基板上に設けられ、前記メモリアレイ領域における上面が前記抵抗素子領域における上面よりも下方に位置した素子分離絶縁膜と、
前記抵抗素子領域において前記素子分離絶縁膜上に設けられ、その組成及び厚さが前記第2ゲート電極の組成及び厚さと等しい抵抗部材と、
前記メモリアレイ領域に設けられた磁気抵抗記憶素子と、
を備え、
前記第1ゲート電極は、
シリコンを含む下部と、
金属を含む上部と、
を有し、
前記第2ゲート電極は、シリコンを含む材料により形成されており、
前記第1ゲート電極の下端は前記フィンの上端よりも下方に位置しており、
前記第2ゲート電極の下面は、前記半導体基板の上面よりも上方に位置しており、
前記フィンの上端、前記周辺回路領域における前記半導体基板の上面、及び前記抵抗素子領域における前記素子分離絶縁膜の上面は、相互に同じ高さに位置しており、
前記フィンにおける前記第1ゲート電極の直下域を挟む領域には、第1ソース・ドレイン領域が形成されており、
前記半導体基板の上層部分における前記第2ゲート電極の直下域を挟む領域には、第2ソース・ドレイン領域が形成されていることを特徴とする半導体装置。 - 第1領域において上面に第1方向に延びる複数本のフィンが形成された半導体基板と、
前記第1方向に対して交差した第2方向に延び、前記フィンを跨ぐ第1ゲート電極と、
前記フィンと前記第1ゲート電極との間に設けられた第1ゲート絶縁膜と、
第2領域において前記半導体基板上に設けられた第2ゲート電極と、
前記半導体基板と前記第2ゲート電極との間に設けられた第2ゲート絶縁膜と、
前記半導体基板上に設けられ、前記フィン間の部分の下部及び第3領域に配置された素子分離絶縁膜と、
前記第3領域において前記素子分離絶縁膜上に設けられ、その組成及び厚さが前記第2ゲート電極の組成及び厚さと等しい抵抗部材と、
を備え、
前記第1ゲート電極の層構造は、前記第2ゲート電極の層構造とは異なり、
前記第3領域における前記半導体基板の上面は、前記第2領域における前記半導体基板の上面よりも下方に位置していることを特徴とする半導体装置。 - 前記第1領域に設けられた記憶素子をさらに備え、
前記第1領域はメモリアレイ領域であり、前記第2領域は周辺回路領域であることを特徴とする請求項2記載の半導体装置。 - 前記記憶素子は磁気抵抗記憶素子であることを特徴とする請求項3記載の半導体装置。
- 前記第1ゲート電極の下端は前記フィンの上端よりも下方に位置しており、前記第2ゲート電極の下面は、前記半導体基板の上面よりも上方に位置していることを特徴とする請求項2〜4のいずれか1つに記載の半導体装置。
- 前記第1ゲート電極は、
シリコンを含む下部と、
金属を含む上部と、
を有し、
前記第2ゲート電極は、シリコンを含む材料により形成されていることを特徴とする請求項2〜5のいずれか1つに記載の半導体装置。 - 前記第1領域における前記素子分離絶縁膜の上面は、前記第3領域における前記素子分離絶縁膜の上面よりも下方に位置していることを特徴とする請求項2〜6のいずれか1つに記載の半導体装置。
- 前記フィンの上端、前記第2領域における前記半導体基板の上面、及び前記第3領域における前記素子分離絶縁膜の上面は、相互に同じ高さに位置していることを特徴とする請求項7記載の半導体装置。
- 半導体基板を選択的に除去することにより、第1領域に第1方向に延びる複数本のフィンを形成すると共に、第3領域における前記半導体基板の上面を後退させる工程と、
前記フィン間の部分の下部及び前記第3領域上に素子分離絶縁膜を配置する工程と、
前記フィンにおける前記素子分離絶縁膜から突出した部分の表面上に第1ゲート絶縁膜を形成する工程と、
前記フィン及び前記素子分離絶縁膜上に第1導電膜を形成する工程と、
前記第1導電膜を選択的に除去することにより、前記第1領域において、前記第1方向に対して交差した第2方向に延び、前記フィンを跨ぐ第1ゲート電極を形成すると共に、第2領域において、前記第1導電膜を除去する工程と、
前記半導体基板の上面における前記第2領域上に第2ゲート絶縁膜を形成する工程と、
第2導電膜を形成する工程と、
前記第2導電膜を選択的に除去することにより、前記第2ゲート絶縁膜上に第2ゲート電極を形成すると共に、前記第2導電膜における前記第3領域に形成された部分を抵抗部材に加工する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記第2ゲート電極を形成する工程の後、絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記第1領域から前記絶縁膜を除去すると共に、前記第2ゲート電極の側面上に側壁を形成する工程と、
前記側壁を形成する工程の後、前記第2導電膜を前記第1ゲート電極間から除去する工程と、
をさらに備えたことを特徴とする請求項9記載の半導体装置の製造方法。 - 前記第1ゲート電極上に記憶素子を形成する工程をさらに備え、
前記第1領域にメモリセルを形成し、前記第2領域に周辺回路を形成することを特徴とする請求項9または10に記載の半導体装置の製造方法。 - 前記記憶素子として磁気抵抗記憶素子を形成することを特徴とする請求項11記載の半導体装置の製造方法。
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Family Cites Families (11)
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JP2003249579A (ja) * | 2003-02-10 | 2003-09-05 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
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JP2005277189A (ja) * | 2004-03-25 | 2005-10-06 | Renesas Technology Corp | 磁気記憶装置 |
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