KR101314351B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
일 실시형태에 따르면, 반도체 장치는, 제1 영역에서 상면에 제1 방향으로 연장하도록 형성된 복수개의 핀(fin)을 포함하는 반도체 기판과, 상기 핀 위에 걸치도록 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극과, 상기 핀과 상기 제1 게이트 전극 사이에 설치된 제1 게이트 절연막과, 제2 영역에서 상기 반도체 기판 위에 설치된 제2 게이트 전극과, 상기 반도체 기판과 상기 제2 게이트 전극 사이에 설치된 제2 게이트 절연막을 포함한다. 상기 제1 게이트 전극의 층구조는 상기 제2 게이트 전극의 층구조와 상이하다.
Description
관련 출원에 대한 상호 참조
본 출원은 일본 우선권 특허출원 제2011-194161호(2010년 9월 6일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 원용된다.
본원에서 설명하는 실시형태는 일반적으로 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 전자의 스핀을 이용해서 데이터를 기억하는 새로운 기억 장치로서, MRAM(Magnetoresistive Random Access Memory:자기 저항 랜덤 액세스 메모리)이 제안되어 있다. MRAM에서는, 복수개의 메모리 셀이 어레이 형상으로 배열되어 있고, 각 메모리 셀에는, 자기 저항 기억 소자 및 트랜지스터가 설치되어 있다. MRAM에 있어서, 메모리 셀의 집적도를 향상시키기 위해서는, 소정의 온 상태 전류를 확보하면서, 트랜지스터를 미세화하는 것이 필요하게 된다.
한편, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:금속 산화물 반도체 전계 효과 트랜지스터)의 집적도의 향상과 온 상태 전류의 증대를 양립시키기 위해서, Fin형의 MOSFET(이하, FinFET라고 함)이 제안되어 있다. FinFET에서는, 반도체 기판의 상면에 일 방향으로 연장되는 돌출 형상을 갖는 핀이 형성되어 있으며, 이 핀 위에 걸치도록 다른 방향으로 연장되는 게이트 전극이 설치되어 있다. 이에 의해, 핀 있어서의 게이트 전극에 의해 둘러싸여진 부분의 외주가 채널 영역으로서 이용되고, 소자 면적을 증대시키지 않고, 채널 폭을 확대할 수 있다.
따라서, MRAM의 메모리 셀의 집적도를 향상시키기 위해서, MRAM의 트랜지스터로서 FinFET을 이용하는 것이 생각된다. 그러나, 이 경우에는, MRAM에 포함되는 복수 종류의 트랜지스터의 임계값을, 각각의 최적의 값으로 조정하는 것이 곤란해진다고 하는 문제점이 있다.
일반적으로, 일 실시형태에 따르면, 반도체 장치는, 제1 영역에서 상면에 제1 방향으로 연장하도록 형성된 복수개의 핀(fin)을 포함하는 반도체 기판과, 상기 핀 위에 걸치도록 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극과, 상기 핀과 상기 제1 게이트 전극 사이에 설치된 제1 게이트 절연막과, 제2 영역에서 상기 반도체 기판 위에 설치된 제2 게이트 전극과, 상기 반도체 기판과 상기 제2 게이트 전극 사이에 설치된 제2 게이트 절연막을 포함한다. 상기 제1 게이트 전극의 층구조는 상기 제2 게이트 전극의 층구조와 상이하다.
일반적으로, 또 다른 실시형태에 따르면, 메모리 어레이 영역, 주변 회로 영역 및 저항 소자 영역이 설정된 반도체 장치가 제공된다. 상기 반도체 장치는, 상기 메모리 어레이 영역에서 반도체 기판의 상면에 제1 방향으로 연장하도록 형성된 복수개의 핀을 포함하고, 상기 저항 소자 영역의 반도체 기판의 상면이 상기 주변 회로 영역의 반도체 기판의 상면보다 하방에 위치한 반도체 기판과, 상기 핀 위에 걸치도록 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극과, 상기 핀과 상기 제1 게이트 전극 사이에 설치된 제1 게이트 절연막과, 상기 주변 회로 영역에서 상기 반도체 기판 위에 설치된 제2 게이트 전극과, 상기 반도체 기판과 상기 제2 게이트 전극 사이에 설치된 제2 게이트 절연막과, 상기 반도체 기판 위에 설치되고, 상기 메모리 어레이 영역의 소자 분리 절연막의 상면이 상기 저항 소자 영역의 소자 분리 절연막의 상면보다 하방에 위치하는 소자 분리 절연막과, 상기 저항 소자 영역에서 상기 소자 분리 절연막 위에 설치되고, 그 조성 및 두께가 상기 제2 게이트 전극의 조성 및 두께와 동일한 저항 부재와, 상기 메모리 어레이 영역에 설치된 자기 저항 기억 소자를 포함한다. 상기 제1 게이트 전극은 실리콘을 포함하는 하부와, 금속을 포함하는 상부를 포함한다. 상기 제2 게이트 전극은 실리콘을 포함하는 재료로 형성된다. 상기 제1 게이트 전극의 하단은 상기 핀의 상단보다 하방에 위치한다. 상기 제2 게이트 전극의 하면은 상기 반도체 기판의 상면보다 상방에 위치한다. 상기 핀의 상단, 상기 주변 회로 영역의 상기 반도체 기판의 상면, 및 상기 저항 소자 영역의 상기 소자 분리 절연막의 상면은, 서로 같은 높이에 위치한다. 제1 소스/드레인 영역은 상기 핀의 영역에 형성된다. 상기 제1 게이트 전극의 바로 아래의 상기 핀의 영역은 상기 제1 소스/드레인 영역 사이에 배치되어 있다. 제2 소스/드레인 영역은 상기 반도체 기판의 상층 부분의 영역에 형성되어 있다. 상기 제2 게이트 전극의 바로 아래의 상기 반도체 기판의 상층 부분의 영역은, 상기 제2 소스/드레인 영역 사이에 배치되어 있다.
일반적으로, 또 다른 실시형태에 따르면, 반도체 장치의 제조 방법은, 반도체 기판을 선택적으로 제거하여, 제1 영역에서 제1 방향으로 연장되는 복수개의 핀을 형성하는 단계와, 상기 핀 사이의 부분의 하부에 소자 분리 절연막을 채우는 단계와, 상기 핀의 상기 소자 분리 절연막으로부터 돌출하는 부분의 표면 위에 제1 게이트 절연막을 형성하는 단계와, 상기 핀 및 상기 소자 분리 절연막 위에 제1 도전막을 형성하는 단계와, 상기 제1 도전막을 선택적으로 제거하여, 제2 영역에서 상기 제1 도전막을 제거하고, 상기 제1 영역에서 상기 핀 위에 걸치도록 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극을 형성하는 단계와, 상기 반도체 기판의 상면의 상기 제2 영역 위에 제2 게이트 절연막을 형성하는 단계와, 제2 도전막을 형성하는 단계와, 상기 제2 도전막을 선택적으로 제거하여, 상기 제2 게이트 절연막 위에 제2 게이트 전극을 형성하는 단계를 포함한다.
전술한 실시형태에 따르면, 고집적화된 트랜지스터를 포함하는 반도체 장치 및 반도체 장치의 제조 방법을 실현할 수 있다.
도 1의 (a) 내지 도 1의 (c)는, 실시형태에 따른 반도체 장치를 예시하는 평면도.
도 2의 (a) 내지 도 2의 (e)는, 실시형태에 따른 반도체 장치를 예시하는 단면도.
도 3의 (a) 및 도 3의 (b)는, 실시형태에 따른 반도체 장치에 있어서의 메모리 어레이 영역을 예시하는 모식적 단면도이다.
도 4의 (a) 내지 도 4의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 5의 (a) 내지 도 5의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 6의 (a) 내지 도 6의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 7의 (a) 내지 도 7의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 8의 (a) 내지 도 8의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 9의 (a) 내지 도 9의 (c)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 평면도.
도 10의 (a) 내지 도 10의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 11의 (a) 내지 도 11의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 12의 (a) 내지 도 12의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 13의 (a) 내지 도 13의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 14의 (a) 내지 도 14의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 15의 (a) 내지 도 15의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 16의 (a) 내지 도 16의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 17의 (a) 내지 도 17의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 2의 (a) 내지 도 2의 (e)는, 실시형태에 따른 반도체 장치를 예시하는 단면도.
도 3의 (a) 및 도 3의 (b)는, 실시형태에 따른 반도체 장치에 있어서의 메모리 어레이 영역을 예시하는 모식적 단면도이다.
도 4의 (a) 내지 도 4의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 5의 (a) 내지 도 5의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 6의 (a) 내지 도 6의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 7의 (a) 내지 도 7의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 8의 (a) 내지 도 8의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 9의 (a) 내지 도 9의 (c)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 평면도.
도 10의 (a) 내지 도 10의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 11의 (a) 내지 도 11의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 12의 (a) 내지 도 12의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 13의 (a) 내지 도 13의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 14의 (a) 내지 도 14의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 15의 (a) 내지 도 15의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 16의 (a) 내지 도 16의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
도 17의 (a) 내지 도 17의 (e)는, 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도.
이하, 도면을 참조하여, 본 발명의 실시형태에 대해 설명한다.
도 1의 (a) 내지 도 1의 (c)는, 본 실시형태에 따른 반도체 장치를 예시하는 평면도이다. 도 1의 (a)는 메모리 어레이 영역을 나타내고, 도 1의 (b)는 주변 회로 영역을 나타내고, 도 1의 (c)는 저항 소자 영역을 나타낸다.
도 2의 (a) 내지 도 2의 (e)는, 본 실시형태에 따른 반도체 장치를 예시하는 단면도이다. 도 2의 (a)는 도 1의 (a)에 도시하는 A-A'선에 따른 단면도이며, 도 2의 (b)는 도 1의 (a)에 도시하는 B-B'선에 따른 단면도이며, 도 2의 (c)는 도 1의 (b)에 도시하는 C-C'선에 따른 단면도이며, 도 2의 (d)는 도 1의 (b)에 도시하는 D-D'선에 따른 단면도이며, 도 2의 (e)는 도 1의 (c)에 도시하는 E-E'선에 따른 단면도이다.
도 3의 (a) 및 도 3의 (b)는, 본 실시형태에 따른 반도체 장치에 있어서의 메모리 어레이 영역을 예시하는 모식적 단면도이다.
또한, 도시의 편의상, 도 1의 (a) 내지 도 1의 (c) 및 도 2의 (a) 내지 도 2의 (e)에서는, 층간 절연막 및 당해 층간 절연막 상방의 상부 구조가 생략되어 있다. 또한, 도 3의 (a) 및 도 3의 (b)에서는, 원칙으로서 도전 부분만을 나타내고, 절연 부분은 생략되어 있다.
도 1의 (a) 내지 도 1의 (c) 및 도 2의 (a) 내지 도 2의 (e)에 도시한 바와 같이, 본 실시형태에 따른 반도체 장치(1)는 반도체 기억 장치로서, 보다 구체적으로는, 메모리 어레이 영역 Rm, 주변 회로 영역 Rp 및 저항 소자 영역 Rr이 설정된 MRAM이다. 메모리 어레이 영역 Rm에는, 복수개의 메모리 셀이 설치되어 있고, 메모리 셀에 데이터가 기억된다. 주변 회로 영역 Rp에는, 메모리 셀을 구동하도록 구성되는 주변 회로가 설치되어 있다. 저항 소자 영역 Rr에는 저항 소자가 설치되어 있다. 이 저항 소자는, 예를 들면, 주변 회로에 접속되어 있다.
반도체 장치(1)에는 실리콘 기판(11)이 설치되어 있다. 그러나, 실리콘 기판(11)의 상면(11a)에 대해 전술한 각 영역마다 서로 다른 패터닝이 행해져 있다.
메모리 어레이 영역 Rm에는, 실리콘 기판(11)의 상면(11a)에 일 방향(이하, X방향이라고 한다)으로 연장되는 복수개의 트렌치(12)가 형성되어 있다. 이에 의해, 실리콘 기판(11)의 상층 부분에 있어서의 트렌치(12) 사이의 부분은 핀(13)이다. 핀(13)은 복수개 형성되고, 주기적으로 배열되어 있으며, 각각의 핀(13)은 X방향으로 연장되어 있다. 핀(13)의 상면 위에는, 실리콘 질화막(14)이 설치되어 있다.
주변 회로 영역 Rp에는, 실리콘 기판(11)의 상면(11a)에 프레임과 유사한 형상으로 트렌치(15)가 만들어져 있다. 실리콘 기판(11)의 상층 부분에 있어서의 트렌치(15)로 둘러싸인 부분은 능동 부분(16)이다. 능동 부분(16)은 예를 들면 복수 형성되어 있고, 트렌치(15)에 의해 구획되어 있다.
저항 소자 영역 Rr에서는, 실리콘 기판(11)의 상층 부분이 제거되어 있다. 이에 의해, 저항 소자 영역 Rr에 있어서의 실리콘 기판(11)의 상면(11a)은, 메모리 어레이 영역 Rm에 있어서의 핀(13)의 상단 및 주변 회로 영역 Rp에 있어서의 실리콘 기판(11)의 상면(11a)보다 하방에 위치하고 있고, 메모리 어레이 영역 Rm에 있어서의 트렌치(12)의 저면 및 주변 회로 영역 Rp에 있어서의 트렌치(15)의 저면과 같은 높이에 위치하고 있다.
실리콘 기판(11) 위에는, 예를 들면 실리콘 산화물 등의 절연 재료로 이루어지는 소자 분리 절연막(17)이 설치되어 있다. 소자 분리 절연막(17)은, 메모리 어레이 영역 Rm에서, 트렌치(12)의 하부에 배치되어 있다. 주변 회로 영역 Rp에서는, 소자 분리 절연막(17)은 트렌치(15) 내에 배치되어 있다. 저항 소자 영역 Rr에서는, 소자 분리 절연막(17)은 실리콘 기판(11) 위에 배치되어 있다. 주변 회로 영역 Rp 및 저항 소자 영역 Rr에 있어서의 소자 분리 절연막(17)의 상면(17a)의 높이는 동일하고, 핀(13)의 상단 및 능동 부분(16)의 상면(16a)의 높이와 일치하고 있다. 또한, 메모리 어레이 영역 Rm에 있어서의 소자 분리 절연막(17)의 상면(17a)은, 주변 회로 영역 Rp 및 저항 소자 영역 Rr에 있어서의 소자 분리 절연막(17)의 상면(17a)보다 하방에 위치하고 있다.
메모리 어레이 영역 Rm에는, 실리콘 기판(11) 및 소자 분리 절연막(17) 위에 복수개의 게이트 전극(21)이 주기적으로 설치되어 있다. 각각의 게이트 전극(21)은 핀(13) 위에 걸치도록 X방향에 대하여 직교하는 방향(이하, Y방향이라고 한다)으로 연장되어 있다. 즉, 게이트 전극(21)의 하단은, 핀(13)의 상단보다 하방에 위치하고 있다. 게이트 전극(21)의 하부(22)는 불순물을 함유하는 폴리실리콘으로 형성되어 있다. 게이트 전극(21)의 상부(23)는, 예를 들면 텅스텐 등의 금속으로 형성되어 있다. 하부(22)와 상부(23) 사이의 계면은 평면이며, 예를 들면, 핀(13)의 상단면과 같은 높이에 있다. 또한, X방향 및 Y방향의 쌍방에 대하여 직교하는 방향, 즉, 상하 방향을, Z방향으로 칭한다.
핀(13)과 게이트 전극(21) 사이에는, 게이트 절연막(24)이 설치되어 있다. 게이트 절연막(24)은, 핀(13)에 있어서의 소자 분리 절연막(17)의 상면(17a)으로부터 돌출하는 부분의 측면을 덮고 있다. 각각의 게이트 전극(21)의 바로 윗쪽 영역에는, 예를 들면 실리콘 질화물로 이루어지는 하드 마스크(25)가 설치되어 있다. 게이트 전극(21) 및 하드 마스크(25)로 이루어지는 적층체(28)의 측면 위에는, 예를 들면 실리콘 질화물 등의 절연 재료로 이루어지는 측벽(26)이 설치되어 있다. 핀(13)에 있어서의 게이트 전극(21) 및 측벽(26)의 바로 아래 영역들 사이의 부분에는, 불순물이 도입된 소스/드레인 영역(27)이 형성되어 있다. 즉, 상호 인접하는 한 쌍의 소스/드레인 영역(27) 사이에, 핀(13)에 있어서의 게이트 전극(21)의 바로 아래 영역이 배치되어 있다. 소스/드레인 영역(27)의 상층 부분에는, 실리사이드층(29)이 형성되어 있다. 이에 의해, 핀(13)과 게이트 전극(21) 사이의 최 근접점마다, FinFET이 형성되어 있다. 따라서, 메모리 어레이 영역 Rm에는, 복수개의 FinFET가 매트릭스 형상으로 배열되어 있다. 이들 FinFET의 전기적 특성은 거의 균일하다.
주변 회로 영역 Rp에서는, 실리콘 기판(11) 및 소자 분리 절연막(17) 위에, 능동 부분(16)의 바로 윗쪽 영역을 가로지르도록, 일 방향으로 연장되는 게이트 전극(31)이 설치되어 있다. 1개의 능동 부분(16)의 바로 윗쪽 영역을, 예를 들면 2개의 게이트 전극(31)이 가로지르고 있다. 또한, 도 1의 (a) 내지 도 1의 (c) 및 도 2의 (a) 내지 도 2의 (e)에서는, 게이트 전극(31)이 연장되는 방향을 Y방향으로 하고 있지만, 이것으로 한정되지 않는다. 게이트 전극(31)은, 예를 들면, 실리콘을 포함하는 도전성 재료로 이루어지고, 예를 들면, 불순물을 함유하는 폴리실리콘으로 형성되어 있다. 능동 부분(16)과 게이트 전극(31) 사이에는, 게이트 절연막(32)이 설치되어 있다. 능동 부분(16)의 상면 및 게이트 전극(31)의 하면은 평탄하다. 즉, 게이트 전극(31)의 하면은, 능동 부분(16)의 상면보다 높이 위치하고 있다. 따라서, 게이트 절연막(32)도 평면 형상을 갖는다.
또한, 각각의 게이트 전극(31)의 양측면 위에는, 예를 들면 실리콘 질화물로 이루어지는 측벽(33)이 설치되어 있다. 불순물이 도입된 소스/드레인 영역(34)들이, 게이트 전극(31) 및 측벽(33) 바로 아래의 영역이 상기 소스/드레인 영역(34)들 사이에 배치되도록, 능동 부분(16)의 상층 부분에 형성되어 있다. 게이트 전극(31)의 상층 부분 및 소스/드레인 영역(34)의 상층 부분에는, 예를 들면 니켈 실리사이드 등의 실리사이드로 이루어지는 실리사이드층(35)이 형성되어 있다. 능동 부분(16)의 상층 부분에 있어서의 게이트 전극(31)의 바로 아래 영역에 상당하는 부분, 즉, 한 쌍의 소스/드레인 영역(34) 사이에 배치되는 부분은, 채널 영역으로서 사용된다. 따라서, 능동 부분(16), 게이트 절연막(32) 및 게이트 전극(31)에 의해, 평면형의 MOSFET가 형성되어 있다. 주변 회로 영역 Rp에 형성된 복수개의 평면형 MOSFET는 전기적 특성이 상이한 수개의 유형으로 나뉘어진다. 주변 회로는 이들 평면형 MOSFET를 포함한다.
저항 소자 영역 Rr에서는, 소자 분리 절연막(17) 위에, 예를 들면 불순물을 함유한 폴리실리콘으로 이루어지는 저항 부재(41)가 설치되어 있다. 저항 부재(41)의 형상은 대략 직방체이며, 예를 들면, 길이 방향의 중앙부의 폭은 양단부의 폭보다 좁다. 저항 부재(41) 및 게이트 전극(31)은, 동일한 폴리실리콘막을 패터닝하여 형성되고, 따라서 동일한 조성 및 두께를 갖는다. 저항 부재(41)의 양단부의 상면 위에는, 실리사이드층(42)이 형성되어 있다. 실리사이드층(42 및 35)은, 동일한 처리에 의해 형성되고, 따라서 동일한 조성 및 두께를 갖는다. 저항 부재(41)의 상면 중, 실리사이드층(42)이 형성되지 않고 있는 영역 위, 및 저항 부재(41)의 측면 위에는, 절연막(43)이 설치되어 있다. 절연막(43)은 측벽(33)과 동시에 형성된다. 따라서, 절연막(43)과 측벽(33)은 동일한 조성을 갖는다.
핀(13), 게이트 전극(21), 게이트 전극(31) 및 저항 부재(41) 등을 피복하도록 층간 절연막(도시 생략)이 설치되어 있다.
도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 메모리 어레이 영역 Rm에서는, 핀(13)에 있어서의 게이트 전극(21)의 바로 아래 영역을 협지하는 2개의 부분, 즉, 소스/드레인 영역(27)이 형성된 부분의 바로 윗쪽 영역에는, 컨택트(51a 및 51b)가 설치되어 있다. 컨택트(51a) 위에는 자기 저항 기억 소자(52)가 설치되어 있고, 컨택트(51b) 위에는 비아(53)가 설치되어 있다. 이에 의해, 각각의 FinFET에 포함된 한 쌍의 소스/드레인 영역(27) 중 하나가 컨택트(51a)에 의해 자기 저항 기억 소자(52)에 접속되어 있고, 소스/드레인 영역(27) 중 다른 하나는 컨택트(51b)에 의해 비아(53)에 접속되어 있다. 자기 저항 기억 소자(52)는, 특정 방향의 스핀을 갖는 전자가 주입되면 전기 저항값이 변화하고, 이에 의해 데이터를 기억하도록 구성된 소자이다.
자기 저항 기억 소자(52) 및 비아(53)의 상방에는, 중간 배선(54)이 직사각형 형상으로 Y방향을 당해 중간 배선(54)의 길이 방향으로 하여 설치되어 있다. 상호 인접하는 핀(13)에 접속된 자기 저항 기억 소자(52)와 비아(53)는, 중간 배선(54)에 의해 서로 접속되어 있다. 중간 배선(54) 상이며, 비아(53)의 바로 윗쪽 영역에는, 비아(55)가 설치되어 있다. 비아(55) 위에는, X방향으로 연장되는 상층 배선(56)이 설치되어 있다. 중간 배선(54)은, 비아(55)에 의해 상층 배선(56)에 접속되어 있다. 그리고, 1개의 FinFET 및 1개의 자기 저항 기억 소자(52)에 의해, 1개의 메모리 셀이 형성되어 있다. 즉, 전술한 FinFET는 셀 트랜지스터이다.
다음으로, 본 실시형태에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 4의 (a) 내지 도 8의 (e), 도 10의 (a) 내지 도 17의 (e)는, 본 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도이다. 각 도면에 있어서, (a)는 도 1의 (a)에 도시하는 A-A'선을 따른 단면도에 상당하고, (b)는 도 1의 (a)에 도시하는 B-B'선을 따른 단면도에 상당하고, (c)는 도 1의 (b)에 도시하는 C-C'선을 따른 단면도에 상당하고, (d)는 도 1의 (b)에 도시하는 D-D'선을 따른 단면도에 상당하고, (e)는 도 1의 (c)에 도시하는 E-E'선을 따른 단면도에 상당한다.
도 9의 (a) 내지 도 9의 (c)는, 본 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 평면도이다. 도 9의 (a)는 메모리 어레이 영역을 나타내고, 도 9의 (b)는 주변 회로 영역을 나타내고, 도 9의 (c)는 저항 소자 영역을 나타낸다.
도 10의 (a)는 도 9의 (a)에 도시하는 A-A'선을 따른 단면도이며, 도 10의 (b)는 도 9의 (a)에 나타내는 B-B'선을 따른 단면도이며, 도 10의 (c)는 도 9의 (b)에 도시하는 C-C'선을 따른 단면도이며, 도 10의 (d)는 도 9의 (b)에 도시하는 D-D'선을 따른 단면도이며, 도 10의 (e)는 도 9의 (c)에 도시하는 E-E'선을 따른 단면도이다.
우선, 도 4의 (a) 내지 도 4의 (e)에 도시한 바와 같이, 실리콘 기판(11)을 준비한다. 다음으로, 실리콘 기판(11) 위에 실리콘 질화막(14)을 형성한다.
다음으로, 도 5의 (a) 내지 도 5의 (e)에 도시한 바와 같이, 실리콘 질화막(14) 위에 마스크 패턴(도시 생략)을 형성한다. 메모리 어레이 영역 Rm에서는, 마스크 패턴은 측벽법에 의해 형성한다. 그리고, 이 마스크 패턴을 마스크로서 사용하여 에칭을 실시함으로써, 실리콘 질화막(14) 및 실리콘 기판(11)의 상층 부분을 선택적으로 제거한다. 이에 의해, 메모리 어레이 영역 Rm에서는, 실리콘 기판(11)의 상면에 X방향으로 연장되는 트렌치(12)를 복수개 형성하고, 실리콘 기판(11)에 있어서의 트렌치(12)들 사이의 부분을 핀(13)으로서 사용한다. 주변 회로 영역 Rp에서는, 실리콘 기판(11)의 상면에 프레임과 같은 형상의 트렌치(15)를 형성하고, 실리콘 기판(11)에 있어서의 트렌치(15)에 의해 둘러싸인 부분을 능동 부분(16)으로서 사용한다. 저항 소자 영역 Rr에서는, 실리콘 기판(11)의 상면(11a)을 후퇴시켜서, 예를 들면 트렌치(12)의 저면과 같은 높이로 한다. 이때, 모든 핀(13)에 대해서, 그 폭 및 간격은 서로 동일하다. 한편, 복수의 능동 부분(16)은 서로 다른 형상을 가져도 된다.
계속해서, 도 6의 (a) 내지 도 6의 (e)에 도시한 바와 같이, 전체면에 실리콘 산화물을 퇴적시키고 가열에 의해 소결을 행한다. 이에 의해, 실리콘 기판(11) 및 실리콘 질화막(14) 위에 소자 분리 절연막(17)을 형성한다. 다음으로, 실리콘 질화막(14)을 스토퍼로서 사용하여 CMP(chemical mechanical polishing : 화학적 기계 연마) 등의 평탄화 처리를 실시하여, 소자 분리 절연막(17)의 상면(17a)을 평탄화하여, 실리콘 질화막(14)의 상면과 같은 높이로 한다.
다음으로, 도 7의 (a) 내지 도 7의 (e)에 도시한 바와 같이, 메모리 어레이 영역 Rm에 있어서 소자 분리 절연막(17)을 리세스하여, 상면(17a)을 후퇴시킨다. 그 결과, 핀(13)의 상부가 소자 분리 절연막(17)으로부터 돌출하여 노출된다. 다음으로, 산화 처리를 실시한다. 이에 의해, 핀(13)의 상부의 측면 위에, 실리콘 산화물로 이루어지는 게이트 절연막(24)이 형성된다.
계속하여, 도 8의 (a) 내지 도 8의 (e)에 도시한 바와 같이, 불순물이 첨가된 폴리실리콘막(62)을 전체면에 성막하고, CMP를 실시한다. 이에 의해, 폴리실리콘막(62)은 트렌치(12) 내의 상부에 채워진다. 이때, 실리콘 기판(11)의 상방 및 소자 분리 절연막(17)의 상방의 폴리실리콘막(62)은 제거되어도 되고, 잔류해도 좋다. 도 8의 (a) 내지 도 8의 (e)는, 핀(13)의 실리콘 기판(11)의 상방 및 소자 분리 절연막(17)의 상방의 폴리실리콘막(62)이 완전하게 제거되고, 트렌치(12) 내에만 잔류했을 경우를 나타내고 있다. 다음으로, 전체면에 금속, 예를 들면, 텅스텐을 퇴적시켜서, 전체면에 금속막(63)을 형성한다. 계속해서, 전체면에 실리콘 질화물을 퇴적시켜서, 전체면에 실리콘 질화막(65)을 형성한다.
다음으로, 도 9의 (a) 내지 도 9의 (c) 및 도 10의 (a) 내지 도 10의 (e)에 도시한 바와 같이, 메모리 어레이 영역 Rm에 있어서, 실리콘 질화막(65) 위에 마스크 패턴(도시 생략)을 형성한다. 이 마스크 패턴에는, 측벽법에 의해, Y방향으로 연장되는 라인 형상의 패턴을 복수개 형성한다. 한편, 주변 회로 영역 Rp 및 저항 소자 영역 Rr에는, 마스크 패턴을 형성하지 않는다.
계속하여, 이 마스크 패턴을 마스크로 사용하여, 실리콘 질화막(65), 금속막(63) 및 폴리실리콘막(62)을 에칭한다. 이때, 핀(13)의 바로 윗쪽 영역에서는, 실리콘 질화막(14)에서 에칭이 정지한다. 이에 의해, 메모리 어레이 영역 Rm에 있어서, 실리콘 질화막(65)이 Y방향으로 연장되는 복수개의 하드 마스크(25)로 패터닝되고, 금속막(63) 및 폴리실리콘막(62)이 게이트 전극(21)으로 패터닝된다. 그 결과, 금속막(63)은 게이트 전극(21)의 상부(23)가 되고, 폴리실리콘막(62)은 게이트 전극(21)의 하부(22)가 된다. 한편, 주변 회로 영역 Rp 및 저항 소자 영역 Rr에서는, 실리콘 질화막(65), 금속막(63) 및 폴리실리콘막(62)이 제거된다.
다음으로, 도 11의 (a) 내지 도 11의 (e)에 도시한 바와 같이, 전체면에 예를 들면 실리콘 질화물 등의 절연 재료를 퇴적시켜서 절연막을 성막한다. 다음으로, 이 절연막을 패터닝함으로써, 이 절연막은 메모리 어레이 영역 Rm에 잔류하고, 주변 회로 영역 Rp 및 저항 소자 영역 Rr으로부터 제거된다. 이때, 주변 회로 영역 Rp 및 저항 소자 영역 Rr으로부터는, 실리콘 질화막(14)도 제거된다. 그 결과, 메모리 어레이 영역 Rm에 있어서, 소자 분리 절연막(17) 위에, 게이트 전극(21) 및 하드 마스크(25)로 이루어지는 적층체(28)를 피복하도록 측벽(26)이 형성된다.
계속하여, 도 12의 (a) 내지 도 12의 (e)에 도시한 바와 같이, 산화 처리를 실시함으로써, 주변 회로 영역 Rp에 있어서, 실리콘 기판(11)의 능동 부분(16)의 상면(16a) 위에 실리콘 산화물로 이루어지는 게이트 절연막(32)을 형성한다. 다음으로, 불순물이 첨가된 폴리실리콘을 퇴적시킴으로써, 전체면에 폴리실리콘막(66)을 형성한다. 폴리실리콘막(66)은, 적층체(28)들 간에도 채워진다.
다음으로, 도 13의 (a) 내지 도 13의 (e)에 도시한 바와 같이, 폴리실리콘막(66) 위에 반사 방지막(도시 생략) 및 마스크 패턴(도시 생략)을 형성하고, 이 마스크 패턴을 마스크로 사용하여 에칭을 실시한다. 이에 의해, 폴리실리콘막(66) 중, 주변 회로 영역 Rp에 배치된 부분을 게이트 전극(31)으로 패터닝하고, 폴리실리콘막(66) 중, 저항 소자 영역 Rr에 배치된 부분을 저항 부재(41)로 패터닝한다. 또한, 폴리실리콘막(66) 중, 메모리 어레이 영역 Rm에 배치된 부분이며, 적층체(28)의 상방에 위치하는 부분이 제거되고, 폴리실리콘막(66) 중, 메모리 어레이 영역 Rm에 배치되고 적층체(28)의 상호간에 채워진 부분은 잔류한다.
게이트 전극(31)은, 능동 부분(16)의 바로 윗쪽 영역을 가로지르도록 일 방향으로 연장하는 라인 형상으로 패터닝된다. 이러한 경우에, 형성하려는 평면형 MOSFET의 전기적 특성에 따라서, 복수개의 게이트 전극(31)간에 있어서 게이트 전극(31)의 폭을 서로 다르게 해도 된다. 또한, 저항 부재(41)는, 일 방향으로 연장되는 대략 직방체 형상으로 패터닝하고, 길이 방향 중앙부의 폭을 길이 방향 양단부 각각의 폭보다 가늘게 한다. 이러한 경우에, 저항 부재(41)에 의해 실현하려고 하는 저항값의 크기에 따라서, 저항 부재(41)의 형상을 제어한다.
다음으로, 도 14의 (a) 내지 도 14의 (e)에 도시한 바와 같이, 전체면에, 예를 들면 실리콘 질화막 등의 절연 재료로 이루어지는 절연막(68)을 형성한다. 이때, 절연막(68)은, 게이트 전극(31)의 측면 상 및 저항 부재(41)의 측면 위에는 형성되지만, 적층체(28)들 사이에는 폴리실리콘막(66)이 채워져 있기 때문에, 적층체(28)의 측면 위에는 절연막(68)이 형성되지 않는다. 다음으로, 절연막(68) 위에 하드 마스크(69)를 형성하고 패터닝하여 마스크 재료(69)를 저항 부재(41)의 상면 위 중에서, 길이 방향 양단부에 있어서의 중앙 부분을 제외한 영역에 잔류시킨다.
계속하여, 도 15의 (a) 내지 도 15의 (e)에 도시한 바와 같이, 절연막(68)의 에치백을 행한다. 이에 의해, 전체 메모리 어레이 영역 Rm의 절연막(68)이 제거되고, 주변 회로 영역 Rp에 있어서의 게이트 전극(31), 능동 부분(16) 및 소자 분리 절연막(17)의 상면 위의 절연막(68)이 제거되고, 저항 소자 영역 Rr에 있어서의 소자 분리 절연막(17)의 상면 위 및 저항 부재(41)의 상면 위에 있어서의 하드 마스크(69)에 의해 덮여져 있지 않은 영역의 절연막(68)이 제거되고, 게이트 전극(31)의 측면 상, 저항 부재(41)의 측면 상, 및 저항 부재(41)의 상면에 있어서의 하드 마스크(69)의 바로 아래 영역에 절연막(68)이 잔류한다. 그 결과, 절연막(68)이 선택적으로 제거되어, 게이트 전극(31)의 측면 위에 측벽(33)이 형성됨과 함께, 저항 부재(41)의 상면에 있어서의 하드 마스크(69)에 의해 덮여져 있는 영역 위 및 저항 부재(41)의 측면 위에 절연막(43)이 형성된다.
다음으로, 도 16의 (a) 내지 도 16의 (e)에 도시한 바와 같이, 주변 회로 영역 Rp 및 저항 소자 영역 Rr을 덮고, 메모리 어레이 영역 Rm을 노출시키는 마스크(도시 생략)를 형성하고, 이 마스크를 이용해서 웨트 에칭을 실시함으로써, 적층체(28)의 상호간으로부터 폴리실리콘막(66)을 제거한다.
계속하여, 도 17의 (a) 내지 도 17의 (e)에 도시한 바와 같이, 측벽(26)에 있어서의 적층체(28)의 상면 위에 형성된 부분을 제거한다.
다음으로, 도 1의 (a) 내지 도 1의 (c), 도 2의 (a) 내지 도 2의 (e), 및 도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 메모리 어레이 영역 Rm을 덮지 않는 레지스트 마스크(도시 생략)를 형성하고, 이 레지스트 마스크, 적층체(28) 및 측벽(26)을 마스크로 사용하여 불순물을 주입한다. 이에 의해, 핀(13)에 있어서의 적층체(28) 및 측벽(26)에 의해 덮여져 있지 않은 부분에, 소스/드레인 영역(27)이 형성된다. 그 결과, 핀(13)과 게이트 전극(21)과의 최 근접점마다 FinFET가 형성된다.
계속하여, 주변 회로 영역 Rp을 덮지 않는 레지스트 마스크(도시 생략)를 형성하고, 이 레지스트 마스크, 게이트 전극(31) 및 측벽(33)을 마스크로서 사용하여 불순물을 주입한다. 이에 의해, 능동 부분(16)에 있어서의 게이트 전극(31) 및 측벽(33)에 의해 덮여져 있지 않은 부분에, 소스/드레인 영역(34)이 형성된다. 그 결과, 능동 부분(16)과 게이트 전극(31) 사이의 최 근접점마다, 평면형의 MOSFET가 형성된다. 이러한 경우에, 각 MOSFET에 요구되는 전기적 특성에 따라서, 불순물의 주입량 및 주입 깊이를 서로 다르게 해도 된다.
다음으로, 예를 들면 니켈을 퇴적시키고 가열 처리를 실시함으로써, 실리콘의 노출면을 실리사이드화한다. 이에 의해, 소스/드레인 영역(27)의 상층 부분에 실리사이드층(29)이 형성되고, 게이트 전극(31)의 상층 부분 및 소스/드레인 영역(34)의 상층 부분에 실리사이드층(35)이 형성되고, 저항 부재(41)에 있어서의 길이 방향 양단부의 중앙 부분의 상면에 실리사이드층(42)이 형성된다.
계속하여, 전체에 층간 절연막(도시 생략)을 성막하여, 핀(13), 게이트 전극(21), 게이트 전극(31) 및 저항 부재(41) 등을 덮는다. 다음으로, 층간 절연막 및 실리콘 질화막(14)에 컨택트 홀을 형성하고, 이 컨택트 홀의 내부에 도전 재료를 채움으로써, 컨택트(51a 및 51b)를 형성한다. 계속하여, 컨택트(51a) 위에 자기 저항 기억 소자(52)를 형성하고, 컨택트(51b) 위에 비아(53)를 형성한다. 다음으로, 자기 저항 기억 소자(52) 및 비아(53)의 상방에 중간 배선(54)을 형성한다. 상호 인접하는 핀(13)에 접속된 자기 저항 기억 소자(52) 및 비아(53)를 동일한 중간 배선(54)에 접속한다. 계속하여, 중간 배선(54) 상에 있어서, 비아(53)의 바로 윗쪽 영역에 비아(55)를 형성하고, 비아(55) 위에 X방향으로 연장되는 상층 배선(56)을 형성한다. 따라서, 본 실시형태에 따른 반도체 장치(1)가 제조된다.
이하, 본 실시형태의 효과에 대해 설명한다.
본 실시형태에서는, 도 5의 (a) 내지 도 5의 (e)에 도시하는 공정에 있어서, 실리콘 기판(11)을 선택적으로 제거하여 메모리 어레이 영역 Rm에 핀(13)을 형성하고, 주변 회로 영역 Rp에 능동 부분(16)을 형성하고 있다.
그리고, 도 8의 (a) 내지 도 8의 (e)에 도시하는 공정에 있어서, 폴리실리콘막(62) 및 금속막(63)을 성막하고, 도 9의 (a) 내지 도 9의 (c) 및 도 10의 (a) 내지 도 10의 (e)에 도시하는 공정에 있어서, 이들 폴리실리콘막(62) 및 금속막(63)을 패터닝함으로써 게이트 전극(21)을 형성하고 있다. 그 후, 도 11의 (a) 내지 도 11의 (e)에 나타내는 공정에 있어서, 측벽(26)을 형성함으로써 메모리 어레이 영역 Rm에 FinFET를 형성하고 있다.
한편, 도 12의 (a) 내지 도 12의 (e)에 도시하는 공정에서, 폴리실리콘막(66)을 성막하고, 도 13의 (a) 내지 도 13의 (e)에 도시하는 공정에서, 이 폴리실리콘막(66)을 패터닝함으로써, 주변 회로 영역 Rp에 게이트 전극(31)을 형성하고 있다. 또한, 도 14의 (a) 내지 도 14의 (e)에 도시하는 공정에서, 절연막(68)을 성막하고, 도 15의 (a) 내지 도 15의 (e)에 도시하는 공정에서, 절연막(68)의 에치백을 실시함으로써, 게이트 전극(31)의 측면 위에 측벽(33)을 형성하고 있다. 따라서, 주변 회로 영역 Rp에 평면형의 MOSFET를 형성하고 있다. 또한, 절연막(68)을 성막하는 때는, 적층체(28)들 사이에 폴리실리콘막(66)이 채워져 있기 때문에, 게이트 전극(21)의 측면 위에 측벽(33)이 형성되는 일은 없다. 따라서, 본 실시형태에 따르면, 메모리 어레이 영역 Rm에 FinFET를 형성함과 함께, 주변 회로 영역 Rp에 평면형 MOSFET을 형성할 수 있다.
메모리 어레이 영역 Rm에 형성되는 트랜지스터는, 그들 트랜지스터가 메모리 셀에 포함되기 때문에, 집적도가 높고 특성이 균일한 것이 바람직하다. 따라서, 메모리 어레이 영역 Rm에 형성하는 트랜지스터로서 FinFET를 사용함으로써, 온 상태 전류를 확보하면서 집적도를 향상시킬 수 있다. 또한, FinFET는 완전 공핍형의 트랜지스터이기 때문에, FinFET의 임계값은 하나의 레벨을 갖는다. 그러므로, 각 FinFET의 특성을 일치시키고, 메모리 셀의 특성을 균일하게 할 수 있다.
한편, 주변 회로 영역 Rp에 형성되는 트랜지스터는, 이들 트랜지스터가 코어부 및 센스 앰프부 등을 포함하는 주변 회로에 포함되기 때문에, 여러 가지 특성이 요구된다. 따라서, 주변 회로 영역 Rp에 형성하는 트랜지스터를 평면형 MOSFET으로 함으로써, 필요하게 되는 특성, 예를 들면, 온 상태 전류에 따라서 다양한 사이즈의 트랜지스터를 형성할 수 있다. 또한, 평면형 MOSFET는 부분 공핍형의 트랜지스터이기 때문에, 능동 부분(16) 및 게이트 전극(31)의 사이즈 및 형상, 소스/드레인 영역(34)의 불순물 농도 등을 조정하는 것에 의해, 임계값을 개별로 제어할 수 있다. 따라서, 주변 회로 영역 Rp에 형성하는 트랜지스터로서 평면형 MOSFET을 사용함으로써, 주변 회로에 있어서 필요하게 되는 여러 가지 특성을 갖는 트랜지스터를 만들 수 있다. 또한, 평면형 MOSFET는 기존의 설계 자산을 이용해서 설계할 수 있기 때문에, 신뢰성이 높은 저비용의 트랜지스터를 형성할 수 있다. 이에 대하여, 만약, 기존의 설계 자산을 이용할 수 없으면, 설계에 필요한 정보를 모으기 위해서는 방대한 실험과 시간이 필요하게 된다.
또한, 본 실시형태에서는, FinFET와 평면형 MOSFET를 따로따로 형성할 수 있기 때문에, 게이트 전극(21)의 높이를, FinFET에 필요하게 되는 높이보다 높게 할 필요가 없다. 그리고, 게이트 전극(21)을 낮게 형성함으로써, 이후의 공정이 용이하게 된다. 예를 들면, 제조 공정 중에 게이트 전극(21)이 붕괴되는 것을 방지할 수 있다. 또한, 소스/드레인 영역(27)에 대한 불순물의 주입이 용이하게 된다. 이에 대하여, FinFET의 게이트 전극(21) 및 평면형 MOSFET의 게이트 전극(31)을 동일한 도전막을 패터닝함으로써 형성하고자 하면, 상하 방향(Z방향)에 있어서의 게이트 전극(21)의 상면의 위치는 게이트 전극(31)의 상면의 위치와 동일해진다. 그러므로, 게이트 전극(21)의 높이, 즉, 트렌치(12)의 저면으로부터 게이트 전극(21)의 상면까지의 거리가 바람직하지 못하게 증가되어, 이후의 공정이 곤란하여진다.
또한, 본 실시형태에서는, 도 5의 (a) 내지 도 5의 (e)에 도시하는 공정에서, 실리콘 기판(11)을 선택적으로 제거할 때에, 핀(13) 및 능동 부분(16)을 형성함과 함께, 저항 소자 영역 Rr에 있어서의 실리콘 기판(11)의 상면(11a)을 후퇴시키고 있다. 그리고, 도 6의 (a) 내지 도 6의 (e)에 도시하는 공정에서, 실리콘 기판(11) 위에 소자 분리 절연막(17)을 형성하고, 도 12의 (a) 내지 도 12의 (e)에 도시하는 공정에서, 폴리실리콘막(66)을 성막하고, 도 13의 (a) 내지 도 13의 (e)에 도시하는 공정에서, 폴리실리콘막(66)을 패터닝하는 것에 의해 게이트 전극(31)을 형성함과 함께, 저항 부재(41)를 형성하고 있다. 따라서, 본 실시형태에 따르면, 저항 부재(41)를 게이트 전극(31)과 같은 프로세스에서 형성할 수 있다. 그 결과, 저항 부재(41)의 형성을 위한 공정수가 증가하는 것을 억제할 수 있고, 반도체 장치(1)의 제조 코스트를 삭감할 수 있다.
이상 설명한 실시형태에 따르면, 고집적도의 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법을 실현할 수 있다.
본 발명의 몇 개의 실시형태를 설명했지만, 이들 실시형태는, 예로서 제시한 것이며, 본 발명의 범위를 한정하는 것은 의도하지 않고 있다. 실제, 본 명세서에서 설명한 이들 신규한 실시형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하며, 본 발명의 요지를 일탈하지 않는 범위 내에서, 본 명세서에서 설명한 실시의 형태에 있어서 여러 가지 생략, 치환 및 변경을 행할 수 있다. 이들 실시형태나 그 변형은, 본 발명의 범위나 요지에 포함되는 바와 마찬가지로, 특허청구범위에 기재된 발명과 그 균등한 범위에 포함되는 것이다.
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- 반도체 장치로서,
제1 영역에서 상면에 제1 방향으로 연장하도록 형성된 복수개의 핀(fin)을 포함하는 반도체 기판과,
상기 핀 위에 걸치도록 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극과,
상기 핀과 상기 제1 게이트 전극 사이에 설치된 제1 게이트 절연막과,
제2 영역에서 상기 반도체 기판 위에 설치된 제2 게이트 전극과,
상기 반도체 기판과 상기 제2 게이트 전극 사이에 설치된 제2 게이트 절연막과,
상기 반도체 기판 위에 설치되고, 상기 핀 사이의 부분의 하부 및 제3 영역에 배치된 소자 분리 절연막과,
상기 제3 영역에서 상기 소자 분리 절연막 위에 설치되고, 그 조성 및 두께가 상기 제2 게이트 전극의 조성 및 두께와 동일한 저항 부재
를 포함하고,
상기 제1 게이트 전극의 층구조는 상기 제2 게이트 전극의 층구조와 상이하고,
상기 제3 영역의 상기 반도체 기판의 상면은, 상기 제2 영역의 상기 반도체 기판의 상면보다 하방에 위치하는, 반도체 장치. - 제6항에 있어서,
상기 제1 영역의 상기 소자 분리 절연막의 상면은, 상기 제3 영역의 상기 소자 분리 절연막의 상면보다 하방에 위치하는, 반도체 장치. - 제7항에 있어서,
상기 핀의 상단, 상기 제2 영역의 상기 반도체 기판의 상면, 및 상기 제3 영역의 상기 소자 분리 절연막의 상면은, 서로 같은 높이에 위치하는, 반도체 장치. - 메모리 어레이 영역, 주변 회로 영역 및 저항 소자 영역이 설정된 반도체 장치로서,
상기 메모리 어레이 영역에서 반도체 기판의 상면에 제1 방향으로 연장하도록 형성된 복수개의 핀을 포함하고, 상기 저항 소자 영역의 반도체 기판의 상면이 상기 주변 회로 영역의 반도체 기판의 상면보다 하방에 위치한 반도체 기판과,
상기 핀 위에 걸치도록 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극과,
상기 핀과 상기 제1 게이트 전극 사이에 설치된 제1 게이트 절연막과,
상기 주변 회로 영역에서 상기 반도체 기판 위에 설치된 제2 게이트 전극과,
상기 반도체 기판과 상기 제2 게이트 전극 사이에 설치된 제2 게이트 절연막과,
상기 반도체 기판 위에 설치되고, 상기 메모리 어레이 영역의 소자 분리 절연막의 상면이 상기 저항 소자 영역의 소자 분리 절연막의 상면보다 하방에 위치하는 소자 분리 절연막과,
상기 저항 소자 영역에서 상기 소자 분리 절연막 위에 설치되고, 그 조성 및 두께가 상기 제2 게이트 전극의 조성 및 두께와 동일한 저항 부재와,
상기 메모리 어레이 영역에 설치된 자기 저항 기억 소자
를 포함하고,
상기 제1 게이트 전극은 실리콘을 포함하는 하부와, 금속을 포함하는 상부를 포함하고,
상기 제2 게이트 전극은 실리콘을 포함하는 재료로 형성되고,
상기 제1 게이트 전극의 하단은 상기 핀의 상단보다 하방에 위치하고,
상기 제2 게이트 전극의 하면은 상기 반도체 기판의 상면보다 상방에 위치하고,
상기 핀의 상단, 상기 주변 회로 영역의 상기 반도체 기판의 상면, 및 상기 저항 소자 영역의 상기 소자 분리 절연막의 상면은, 서로 같은 높이에 위치하고,
제1 소스/드레인 영역이 상기 핀의 영역에 형성되고, 상기 제1 게이트 전극의 바로 아래의 상기 핀의 영역은 상기 제1 소스/드레인 영역 사이에 배치되고,
제2 소스/드레인 영역이 상기 반도체 기판의 상층 부분의 영역에 형성되고, 상기 제2 게이트 전극의 바로 아래의 상기 반도체 기판의 상층 부분의 영역은, 상기 제2 소스/드레인 영역 사이에 배치되는, 반도체 장치. - 반도체 장치의 제조 방법으로서,
반도체 기판을 선택적으로 제거하여, 제1 영역에서 제1 방향으로 연장되는 복수개의 핀을 형성하는 단계와,
상기 핀 사이의 부분의 하부에 소자 분리 절연막을 채우는 단계와,
상기 핀의 상기 소자 분리 절연막으로부터 돌출하는 부분의 표면 위에 제1 게이트 절연막을 형성하는 단계와,
상기 핀 및 상기 소자 분리 절연막 위에 제1 도전막을 형성하는 단계와,
상기 제1 도전막을 선택적으로 제거하여, 제2 영역에서 상기 제1 도전막을 제거하고, 상기 제1 영역에서 상기 핀 위에 걸치도록 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극을 형성하는 단계와,
상기 반도체 기판의 상면의 상기 제2 영역 위에 제2 게이트 절연막을 형성하는 단계와,
제2 도전막을 형성하는 단계와,
상기 제2 도전막을 선택적으로 제거하여, 상기 제2 게이트 절연막 위에 제2 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법. - 제10항에 있어서,
상기 제2 게이트 전극을 형성하는 단계 후에, 절연막을 형성하는 단계와,
상기 절연막의 에치백을 행하여, 상기 제1 영역으로부터 상기 절연막을 제거하고, 상기 제2 게이트 전극의 측면에 측벽을 형성하는 단계와,
상기 측벽을 형성하는 단계 후에, 상기 제1 게이트 전극들 사이에서 상기 제2 도전막을 제거하는 단계를 더 포함하는, 반도체 장치의 제조 방법. - 제10항에 있어서,
상기 핀을 형성하는 단계에서, 제3 영역의 상기 반도체 기판의 상면을 후퇴시키고,
상기 소자 분리 절연막을 배치하는 단계에서, 상기 제3 영역에도 상기 소자 분리 절연막을 배치하고,
상기 제2 도전막을 형성하는 단계에서, 상기 제3 영역에도 상기 제2 도전막을 형성하고,
상기 제2 게이트 전극을 형성하는 단계에서, 상기 제3 영역에 형성된 상기 제2 도전막의 부분을 저항 부재로 패터닝하는, 반도체 장치의 제조 방법. - 제10항에 있어서,
상기 제1 게이트 전극 위에 기억 소자를 형성하는 단계를 더 포함하고,
상기 제1 영역에 메모리 셀을 형성하고, 상기 제2 영역에 주변 회로를 형성하는, 반도체 장치의 제조 방법. - 제13항에 있어서,
상기 기억 소자로서 자기 저항 기억 소자를 형성하는, 반도체 장치의 제조 방법.
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Citations (1)
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|---|---|---|---|---|
| KR20100076689A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 하이닉스반도체 | 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법 |
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| JP2003249579A (ja) * | 2003-02-10 | 2003-09-05 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
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| JP2005277189A (ja) * | 2004-03-25 | 2005-10-06 | Renesas Technology Corp | 磁気記憶装置 |
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Patent Citations (1)
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|---|---|---|---|---|
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