KR102533940B1 - 돌출 전계 효과 트랜지스터 및 이를 제조하는 방법 - Google Patents

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Abstract

트랜지스터, 집적 반도체 디바이스 및 제조 방법이 개시된다. 트랜지스터는 복수의 유전체 돌출부를 갖는 유전체층, 두 개의 인접한 유전체 돌출부 사이에 복수의 트렌치를 형성하기 위해 유전체층의 돌출부를 컨포멀하게 덮는 채널층, 채널층 상에 배치된 게이트층을 포함한다. 게이트층(106)은 트렌치에 끼워진 복수의 게이트 돌출부를 갖는다. 트랜지스터는 또한 게이트층 옆에 활성 영역을 포함한다. 활성 영역은 채널층에 전기적으로 연결된다.

Description

돌출 전계 효과 트랜지스터 및 이를 제조하는 방법{PROTRUSION FIELD-EFFECT TRANSISTOR AND METHODS OF MAKING THE SAME}
관련 출원
본 출원은 2020년 5월 28일에 출원된 "GX 돌출 후면 게이트 박막 트랜지스터(GX Protrusion Back-Gate Thin Film Transistor)"라는 발명의 명칭의 미국 특허 가출원 제63/031,051호에 대해 우선권을 주장하며, 그 전체 내용은 모든 목적을 위해 여기에 참조로 포함된다.
반도체 산업에서는 집적 회로의 면적 밀도를 높이려는 끊임없는 요구가 있다. 이를 위해 개별 트랜지스터는 점점 더 작아졌다. 그러나 개별 트랜지스터를 더 작게 만들 수 있는 속도는 느려지고 있다. BEOL(back-end-of-line)에서 기능이 추가되고 FEOL(front-end-of-line)에서 귀중한 칩 영역이 사용 가능하게 될 수 있기 때문에, 주변 트랜지스터를 제조의 FEOL에서 BEOL로 이동하는 것이 유리할 수 있다. 산화물 반도체로 제조된 박막 트랜지스터(thin film transistor; TFT)는 TFT가 저온에서 프로세싱되어 이전에 제조된 디바이스에 손상을 주지 않기 때문에 BEOL 통합에 매력적인 옵션이다. 그러나 박막 트랜지스터들은 일반적으로 평면형이다. 따라서 이들은 상대적으로 큰 면적의 풋프린트를 가져서 라우팅에 사용하지 못하므로 칩 영역 스케일링(scaling)에 해로울 수 있다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(feature)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a는 본 개시의 실시예에 따른 돌출 전계 효과 트랜지스터들(protrusion field effect transistors)의 어레이의 형성 이전 동안의 제1 예시적인 구조물의 수직 단면도이다.
도 1b는 본 발명의 실시예에 따른 돌출 전계 효과 트랜지스터 어레이 형성 후 동안의 제1 예시적인 구조물의 수직 단면도이다.
도 1c는 본 개시의 실시예에 따른 상부 레벨 금속 상호연결 구조물의 형성 후 동안의 제1 예시적인 구조물의 수직 단면도이다.
도 2a는 본 개시의 실시예에 따른 트랜지스터 제조 방법에서 기판에 돌출부를 형성하는 단계를 도시하는 평면도이다.
도 2b는 도 2a의 라인 AA'를 따른(through) 수직 단면도이다.
도 2c는 도 2a의 라인 BB'를 따른 수직 단면도이다.
도 3a는 본 발명의 실시예에 따른 트랜지스터 제조 방법에서 기판 위에 연속적인 채널층을 퇴적하는 단계를 도시하는 평면도이다.
도 3b는 도 3a의 라인 AA'를 따른 수직 단면도이다.
도 3c는 도 3a의 BB'선을 따른 수직 단면도이다.
도 4a는 본 개시의 실시예에 따른 트랜지스터 제조 방법에서 채널층을 패터닝하는 단계를 도시하는 평면도이다.
도 4b는 도 4a의 라인 AA'를 따른 수직 단면도이다.
도 4c는 도 4a의 라인 BB'를 따른 수직 단면도이다.
도 5a는 본 개시의 실시예에 따라 트랜지스터를 제조하는 방법에서 채널층 위에 하이-k 유전체층과 금속 게이트층을 퇴적하는 단계를 도시하는 평면도이다.
도 5b는 도 5a의 라인 AA'를 따른 수직 단면도이다.
도 5c는 도 5a의 라인 BB'를 따른 수직 단면도이다.
도 6a는 본 개시의 실시예에 따른 트랜지스터 제조 방법에서 활성 영역을 형성하기 위해 채널층을 이온 주입하는 단계를 도시하는 평면도이다.
도 6b는 도 6a의 라인 AA'를 따른 수직 단면도이다.
도 6c는 도 6a의 라인 BB'를 따른 수직 단면도이다.
도 7a는 본 개시의 실시예에 따른 트랜지스터를 제조하는 방법에서 도 6a 내지 6c에 도시된 중간 구조물 위에 상호연결 레벨 유전체층을 퇴적하고 활성 영역 콘택을 형성하는 단계를 도시하는 평면도이다.
도 7b는 도 7a의 라인 AA'를 따른 수직 단면도이다.
도 7c는 도 7a의 라인 BB'를 따른 수직 단면도이다.
도 8a는 본 개시의 실시예에 따른 도 7a 내지 도 7c에 도시된 실시예에서 형성된 돌출부의 방향에 수직인 방향으로 돌출부가 형성되는 트랜지스터의 대안적 실시예를 도시한 평면도이다.
도 8b는 도 8a의 라인 AA'를 따른 수직 단면도이다.
도 8c는 도 8a의 라인 BB'를 따른 수직 단면도이다.
도 9는 본 개시의 실시예에 따른 돌출부의 2차원 어레이를 갖는 기판의 대안적인 실시예를 도시한 평면도이다.
도 10a는 본 개시의 실시예에 따라 도 9에 도시된 기판으로 제조된 2차원 돌출부 어레이를 갖는 트랜지스터의 대안 실시예를 도시하는 평면도이다.
도 10b는 도 10a의 라인 AA'를 따른 수직 단면도이다.
도 10c는 도 10a의 라인 BB'를 따른 수직 단면도이다.
도 11a는 본 개시의 실시예에 따른 돌출부가 삼각형 단면 프로파일을 갖는 기판의 대안적 실시예를 도시한 평면도이다.
도 11b는 도 11a의 라인 AA'를 따른 수직 단면도이다.
도 11c는 도 11a의 라인 BB'를 따른 수직 단면도이다.
도 12a는 본 개시의 실시예에 따른 돌출부가 둥근 삼각형 단면 프로파일을 갖는 기판의 대안적인 실시예를 도시하는 평면도이다.
도 12b는 도 12a의 라인 AA'를 따른 수직 단면도이다.
도 12c는 도 12a의 라인 BB'를 따른 수직 단면도이다.
도 13은 본 개시의 방법의 일반적인 프로세싱 단계를 도시하는 흐름도이다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
본 개시는 반도체 디바이스와, 특히 돌출 전계 효과 트랜지스터 및 그 형성 방법에 관한 것이다. 실시예는 또한 돌출 전계 효과 트랜지스터, 특히 BEOL에 위치된 돌출 박막 전계 효과 트랜지스터를 갖는 집적 회로를 포함한다. 다양한 실시예에서, 돌출 전계 효과 트랜지스터는 돌출 폭(PW)이 3 nm 내지 30 nm이고 돌출 높이(PH)가 10 nm 내지 250 nm인 하나 이상의 돌출부를 가질 수 있다.
박막 트랜지스터(thin-film transistor; TFT)는 BEOL 통합에 많은 이점을 제공한다. 예를 들어, TFT는 저온에서 프로세싱될 수 있고 BEOL에 기능을 추가할 수 있는 반면 귀중한 칩 영역은 FEOL에서 사용할 수 있다. BEOL에서 TFT의 사용은 FEOL로부터 BEOL의 더 높은 금속 레벨로 전력 게이트 또는 입력/출력(I/O) 디바이스와 같은 주변 디바이스를 이동하여 3 nm 노드 제조(N3) 또는 그 이상을 위한 스케일링 경로로서 사용될 수 있다. TFT를 FEOL에서 BEOL로 이동하면 주어진 디바이스에 대해 약 5% 내지 10% 영역 축소가 발생할 수 있다.
FEOL로부터 BEOL로 이동될 수 있는 TFT는 전력 게이트, 입력/출력 요소 및 메모리 선택기(memory selectors)를 포함하지만 이에 제한되지 않는다. 현재 기술에서 전력 게이트는 FEOL에 위치한 로직 트랜지스터이다. 전력 게이트는 대기 상태에서 로직 블록을 끄는 데 사용될 수 있으므로 정적 전력 소비를 줄일 수 있다. I/O 디바이스는 컴퓨팅 요소(예컨대, CPU)와 외부 세계(예컨대, 하드 드라이브) 간의 인터페이스이며 FEOL에서도 프로세싱된다. 자기 저항성 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 또는 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM)와 같은 메모리 요소에 대해 선택기는 현재 FEOL에 위치하며 BEOL로 이동될 수 있다. 일반적으로 각 메모리 요소에 대해 하나의 선택기 TFT가 있다.
후면 게이트(back gate) 트랜지스터 또는 하단 게이트 트랜지스터는 게이트 전극이 트랜지스터의 상단에 위치하는 상단 게이트 트랜지스터와 달리 TFT의 하단에 게이트 전극을 가지고 있다. 일반적으로 하단 게이트 TFT는 다음과 같이 제조될 수 있다. 먼저, 게이트 금속층이 기판 상에 퇴적되고 패터닝되어 게이트 전극을 형성할 수 있다. 기판은 실리콘 또는 실리콘-온-인슐레이터와 같은 임의의 적절한 물질로 제조될 질 수 있다. 게이트 금속은 구리, 알루미늄, 지르코늄, 티타늄, 텅스텐, 탄탈룸, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 이들의 합금으로 제조될 수 있다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 게이트 금속은 화학 증기 퇴적(chemical vapor deposition; CVD), 물리 증기 퇴적(physical vapor deposition; PVD), 플라즈마 강화 화학 증기 퇴적(plasma enhanced chemical vapor deposition; PECVD) 또는 원자층 퇴적(atomic layer deposition; ALD)과 같은 임의의 적절한 기술에 의해 퇴적될 수 있다.
다음으로, 하이-k 유전체층이 게이트 전극 위에 퇴적될 수 있다. 하이-k 유전체 물질은 실리콘 이산화물보다 높은 유전 상수를 갖는 물질이고, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3)를 포함하지만 이에 제한되지는 않는다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다.
다음으로 반도체 물질층이 하이-k 유전체층 위에 퇴적될 수 있다. 반도체 물질의 층은 패터닝되고 이온 주입되어 활성 영역(소스/드레인 영역) 및 활성 영역들 사이에 위치한 채널 영역을 형성할 수 있다. 반도체 물질은 InGaZnO, InWO, InZnO, InSnO, GaOx, InOx 등과 같은 비정질 실리콘 또는 반도체 산화물로 제조될 수 있다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 반도체 물질은 CVD, PECVD 또는 원자층 퇴적(ALD)과 같은 임의의 적절한 방법에 의해 형성될 수 있다.
도 1a는 본 개시의 실시예에 따른 돌출 전계 효과 트랜지스터들의 어레이의 형성 이전 동안의 제1 예시적인 구조물의 수직 단면도이다. 도 1a를 참조하면, 본 개시의 실시예에 따른 제1 예시적인 구조물은 돌출 전계 효과 트랜지스터의 어레이를 형성하기 전에 예시된다. 제1 예시적인 구조물은 반도체 물질층(10)을 포함하는 기판(8)을 포함한다. 기판(8)은, 반도체 물질층이 기판(8)의 상단 표면으로부터 기판(8)의 하단 표면까지 연속적으로 연장되는 예를 들어, 실리콘 기판과 같은 벌크 반도체 기판을, 또는 반도체 물질층(10)을 매립된 절연체층(예를 들어, 실리콘 산화물층) 위에 놓인 상단 반도체층으로서 포함하는 반도체-온-절연체층을 포함할 수 있다. 예시적인 구조물은 적어도 하나의 돌출 전계 효과 트랜지스터 어레이가 후속적으로 형성될 수 있는 메모리 어레이 영역(100)을 포함할 수 있는 다양한 디바이스 영역을 포함할 수 있다. 예시적인 구조물은 또한 각각의 돌출 전계 효과 트랜지스터 어레이와 전계 효과 트랜지스터를 포함하는 주변 회로 사이의 전기적 연결이 후속적으로 형성될 수 있는 주변 영역(200)을 포함할 수 있다. 메모리 어레이 영역(100) 및 주변 영역(200)의 영역은 주변 회로의 다양한 요소를 형성하기 위해 사용될 수 있다.
전계 효과 트랜지스터와 같은 반도체 디바이스는 반도체 물질층(10) 상에 그리고/또는 내부에 형성될 수 있다. 예를 들어, 얕은 트렌치 분리 구조물(12)은 얕은 트렌치를 형성하고 이어서 얕은 트렌치를 실리콘 산화물과 같은 유전체 물질로 채움으로써 반도체 물질층(10)의 상부 부분에 형성될 수 있다. 다른 적절한 유전체 물질은 고려되는 개시 범위 내에 있다. 마스킹된 이온 주입 프로세스를 수행하여 반도체 물질층(10) 상부 부분의 다양한 영역에 다양한 도핑된 웰(명백히 도시되지 않음)이 형성될 수 있다.
게이트 구조물(20)은 게이트 유전체층, 게이트 전극층 및 게이트 캡 유전체층을 퇴적하고 패터닝함으로써 기판(8)의 상단 표면 위에 형성될 수 있다. 각각의 게이트 구조물(20)은 게이트 유전체(22), 게이트 전극(24) 및 게이트 캡 유전체(28)의 수직 스택을 포함할 수 있으며, 이는 여기서 게이트 스택(22, 24, 28)으로 지칭된다. 이온 주입 프로세스는 소스 연장 영역 및 드레인 연장 영역을 포함할 수 있는 연장 주입 영역을 형성하기 위해 수행될 수 있다. 유전체 게이트 스페이서(26)는 게이트 스택(22, 24, 28) 주위에 형성될 수 있다. 게이트 스택(22, 24, 28) 및 유전체 게이트 스페이서(26)의 각 조립체는 게이트 구조물(20)을 구성한다. 딥 활성 영역(deep active regions)을 형성하기 위해 자기 정렬된 주입 마스크로서 게이트 구조물(20)을 사용하는 추가적인 이온 주입 프로세스가 수행될 수 있다. 이러한 딥 활성 영역은 딥 소스 영역 및 딥 드레인 영역을 포함할 수 있다. 딥 활성 영역의 상부 부분은 연장 주입 영역의 부분과 중첩될 수 있다. 연장 주입 영역과 딥 활성 영역의 각각의 조합은 전기적 바이어싱에 따라 소스 영역 또는 드레인 영역이 될 수 있는 활성 영역(14)을 구성할 수 있다. 반도체 채널(15)은 인접한 한 쌍의 활성 영역(14) 사이의 각 게이트 스택(22, 24, 28) 아래에 형성될 수 있다. 금속-반도체 합금 영역(18)은 각 활성 영역(14)의 상단 표면 상에 형성될 수 있다. 반도체 물질층(10) 상에는 전계 효과 트랜지스터가 형성될 수 있다. 각 전계 효과 트랜지스터는 게이트 구조물(20), 반도체 채널(15), 한 쌍의 활성 영역(14)(하나는 소스 영역으로 기능하고 또 다른 하나는 드레인 영역으로 기능함) 및 선택적 금속-반도체 합금 영역(18)을 포함할 수 있다. 상보 금속 산화물 반도체(complementary metal-Oxide-semiconductor; CMOS) 회로(330)가 반도체 물질층(10) 상에 제공될 수 있으며, 이는 후속적으로 형성될 돌출 전계 효과 트랜지스터들의 어레이(들)를 위한 주변 회로를 포함할 수 있다.
위에서 설명되고 도 1a에 도시된 바와 같이, 회로(330)의 트랜지스터는 평면형 트랜지스터일 수 있다. 그러나, 아래에서 더 상세히 논의되는 바와 같이, 회로(330)의 도시된 평면형 트랜지스터는 또한 도 2a 내지 12b와 관련하여 아래에서 설명되는 FinFET 또는 돌출 전계 효과 트랜지스터로 대체될 수 있다. 즉, 다양한 실시예에서, 트랜지스터의 반도체 채널(15)은 기판(8)의 표면의 평면으로부터 연장되는 3차원 "핀(fin)" 형상을 가질 수 있다. 게이트 구조물(20)은 채널의 상단 표면에 더하여 핀형 채널의 측벽 상에 형성될 수 있다. 아래에서 더 상세히 설명되는 바와 같은 대안적인 실시예에서, 기판(8)(또는 상호연결 레벨 구조물의 임의의 다른 유전체층)은 반도체 채널(15)이 아니고 유전체 돌출부를 포함할 수 있다. 이와 같이, 유전체 돌출부 위에 형성된 반도체 채널(15)은 또한 3차원 구조물을 가질 것이다.
다양한 상호연결 레벨 구조물이 후속적으로 형성될 수 있으며, 이는 돌출 전계 효과 트랜지스터 어레이의 형성 이전에 형성되고 여기서는 하부 상호연결 레벨 구조물(L0, L1, L2)로 지칭된다. 2차원 배열의 돌출 전계 효과 트랜지스터가 2개의 레벨의 상호연결 레벨 금속 라인에 위에 후속적으로 형성되는 경우, 하부 상호연결 레벨 구조물(L0, L1, L2)은 콘택 레벨 구조물(L0), 제1 상호연결 레벨 구조물(L1) 및 제2 상호연결 레벨 구조물(L2)을 포함할 수 있다. 콘택 레벨 구조물(L0)은, 실리콘 산화물과 같은 평탄화 가능한 유전체 물질을 포함하는 평탄화 유전체층(31A)과, 활성 영역(14) 또는 게이트 전극(24) 중 각각에 접촉하고 평탄화 유전체층(31A) 내에 형성된 다양한 콘택 비아 구조물(41V)을 포함할 수 있다. 제1 상호연결 레벨 구조물(L1)은 제1 상호연결 레벨 유전체층(31B) 및 제1 상호연결 레벨 유전체층(31B) 내에 형성된 제1 금속 라인(41L)을 포함한다. 제1 상호연결 레벨 유전체층(31B)은 또한, 제1 라인 레벨 유전체층으로 지칭된다. 제1 금속 라인(41L)은 콘택 비아 구조물(41V) 각각과 접촉할 수 있다. 제2 상호연결 레벨 구조물(L2)은, 제1 비아 레벨 유전체 물질층 및 제2 라인 레벨 유전체 물질층 또는 라인 및 비아 레벨 유전체 물질층의 스택을 포함할 수 있는 제2 상호연결 레벨 유전체층(32)을 포함한다. 제2 상호연결 레벨 유전체층(32)은 제1 금속 비아 구조물(42V) 및 제2 금속 라인(42L)을 포함하는 제2 상호연결 레벨 금속 상호연결 구조물(42V, 42L) 내에 형성될 수 있다. 제2 금속 라인(42L)의 상단 표면은 제2 상호연결 레벨 유전체층(32)의 상단 표면과 동일 평면 상에 있을 수 있다.
도 1b는 본 개시의 실시예에 따른 돌출 전계 효과 트랜지스터 어레이 형성 후 동안의 제1 예시적인 구조물의 수직 단면도이다. 도 1b를 참조하면, 돌출 전계 효과 트랜지스터의 어레이(95)가 제2 상호연결 레벨 구조물(L2) 위의 메모리 어레이 영역(100)에 형성될 수 있다. 돌출 전계 효과 트랜지스터 어레이(95)에 대한 구조물 및 프로세싱 단계에 대한 세부 사항은 이후에 상세히 설명된다. 제3 상호연결 레벨 유전체층(33)은 돌출 전계 효과 트랜지스터의 어레이(95)를 형성하는 동안 형성될 수 있다. 돌출 전계 효과 트랜지스터 어레이(95)의 레벨에서 형성된 모든 구조물의 세트는 본 명세서에서 제3 상호연결 레벨 구조물(L3)로 지칭된다.
도 1c는 본 개시의 실시예에 따른 상부 레벨 금속 상호연결 구조물의 형성 후 동안의 제1 예시적인 구조물의 수직 단면도이다. 도 1c를 참조하면, 제3 상호연결 레벨 금속 상호연결 구조물(43V, 43L)이 제3 상호연결 레벨 유전체층(33)에 형성될 수 있다. 제3 상호연결 레벨 금속 상호연결 구조물(43V, 43L)은 제2 금속 비아 구조물(43V) 및 제3 금속 라인(43L)을 포함할 수 있다. 추가 상호연결 레벨 구조물이 후속적으로 형성될 수 있으며, 이는 여기서 상부 상호연결 레벨 구조물(L4, L5, L6, L7)로 지칭된다. 예를 들어, 상부 상호연결 레벨 구조물(L4, L5, L6, L7)은 제4 상호연결 레벨 구조물(L4), 제5 상호연결 레벨 구조물(L5), 제6 상호연결 레벨 구조물(L6) 및 제7 상호연결 레벨 구조물(L7)을 포함할 수 있다. 제4 상호연결 레벨 구조물(L4)은 제4 상호연결 레벨 금속 상호연결 구조물(44V, 44L)이 내부에 형성된 제4 상호연결 레벨 유전체층(34)을 포함할 수 있으며, 이 구조물은 제3 금속 비아 구조물(44V) 및 제4 금속 라인(44L)을 포함할 수 있다. 제5 상호연결 레벨 구조물(L5)은 제5 상호연결 레벨 금속 상호연결 구조물(45V, 45L)이 내부에 형성된 제5 상호연결 레벨 유전체층(35)을 포함할 수 있으며, 이 구조물은 제4 금속 비아 구조물(45V) 및 제5 금속 라인(45L)을 포함할 수 있다. 제6 상호연결 레벨 구조물(L6)은 내부에 형성된 제6 상호연결 레벨 금속 상호연결 구조물(46V, 46L)을 포함할 수 있으며, 이 구조물은 제5 금속 비아 구조물(46V) 및 제6 금속 라인(46L)을 포함할 수 있다. 제7 상호연결 레벨 구조물(L7)은 내부에 (제7 상호연결 레벨 금속 상호연결 구조물인) 제6 금속 비아 구조물(47V) 및 금속 본딩 패드(47B)가 형성된 제7 상호연결 레벨 유전체층(37)을 포함할 수 있다. 금속 본딩 패드(47B)는 솔더 본딩(C4 볼 본딩 또는 와이어 본딩을 사용할 수 있음)을 위해 구성될 수 있거나, 금속-금속 본딩(구리-구리 본딩과 같은)을 위해 구성될 수 있다.
각각의 상호연결 레벨 유전체층은 상호연결 레벨 유전체(interconnect level dielectric; ILD) 층(30)으로 지칭될 수 있다. 각각의 상호연결 레벨 금속 상호연결 구조물은 금속 상호연결 구조물(40)로 지칭될 수 있다. 동일한 상호연결 레벨 구조물(L2 - L7) 내에 위치한 금속 비아 구조물과 위에 놓인 금속 라인의 각각의 연속적인 조합은 두 개의 단일 다마신 프로세스를 사용하여 두 개의 별개의 구조물로 순차적으로 형성되거나, 이중 다마신 프로세스를 사용하는 단일 구조물로 동시에 형성될 수 있다. 금속 상호연결 구조물(40) 각각은 각각의 금속 라이너(예를 들어, 2 nm 내지 20 nm 범위의 두께를 갖는 TiN, TaN 또는 WN의 층) 및 각각의 금속 충전 물질(예를 들어, W, Cu, Co, Mo, Ru, 기타 원소 금속 또는 이들의 합금 또는 이들의 조합)을 포함할 수 있다. 금속 라이너 및 금속 충전 물질로 사용하기 위한 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 다양한 에칭 정지 유전체층 및 유전체 캡핑층이 수직으로 인접한 ILD 층(30) 쌍들 사이에 삽입될 수 있거나, ILD 층(30) 중 하나 이상에 포함될 수 있다.
본 개시는 돌출 전계 효과 트랜지스터의 어레이(95)가 제3 상호연결 레벨 구조물(L3)의 컴포넌트로서 형성될 수 있는 실시예를 사용하여 설명되지만, 돌출 전계 효과 트랜지스터의 어레이(95)가 임의의 다른 상호연결 레벨 구조물(예를 들어, L1-L7)의 컴포넌트로서 형성될 수 있는 실시예가 본 명세서에서 명백히 고려된다. 또한, 본 개시는 8개의 상호연결 레벨 구조물의 세트가 형성되는 실시예를 설명하지만, 상이한 수의 상호연결 레벨 구조물이 사용되는 실시예가 본 명세서에서 명백히 고려된다. 또한, 돌출 전계 효과 트랜지스터의 2개 이상의 어레이(95)가 메모리 어레이 영역(100)의 다수의 상호연결 레벨 구조물 내에 제공될 수 있는 실시예가 본 명세서에서 명백히 고려된다. 본 개시는 돌출 전계 효과 트랜지스터의 어레이(95)가 단일 상호연결 레벨 구조물로 형성되는 실시예를 사용하여 설명되지만, 돌출 전계 효과 트랜지스터의 어레이(95)가 2개의 수직으로 인접한 상호연결 레벨 구조물 위에 형성될 수 있는 실시예가 본 명세서에서 명백히 고려된다.
도 2a 내지 12는 다양한 돌출 TFT 및 다양한 돌출 TFT를 제조하는 방법을 도시한다. 도 2a는 본 개시의 실시예에 따른 트랜지스터 제조 방법에서 기판에 돌출부를 형성하는 단계를 도시하는 평면도이다. 도 2b는 도 2a의 라인 AA'를 따른 수직 단면도이다. 도 2c는 도 2a의 라인 BB'를 따른 수직 단면도이다. 도 2a 내지 도 2c를 참조하면, 유전체층(102)에는 그 위에 형성될 수 있는 복수의 유전체 돌출부(103)가 제공될 수 있다. 복수의 돌출부는 1차원 어레이로 형성될 수 있다. 본원에 정의된 바와 같이, 1차원 어레이 돌출부는 도 2a에 도시된 바와 같이 돌출부의 단일 행 또는 열이 있는 어레이이다. 도시된 바와 같이, 유전체 돌출부(103)의 1차원 어레이는 라인 AA'를 따라 형성된다. 아래에서 더 상세히 논의되고 도 9에 도시된 유전체 돌출부(103)의 2차원 어레이는 동일한 디바이스에서 돌출부의 행과 열을 포함한다. 1차원 어레이는 활성 영역들 사이에서 제1 방향에 수직인 제2 방향으로 형성될 수 있다. 다양한 실시예에서, 복수의 유전체 돌출부(103)는 포토레지스트(미도시)로 유전체층(102)을 마스킹하고 유전체층(102) 내의 트렌치(105)를 에칭함으로써 형성될 수 있으며, 이에 의해 트렌치들(105) 사이에 복수의 유전체 돌출부(103)를 형성할 수 있다. 대안적으로, 유전체층(102)은 포토레지스트(미도시) 및 유전체층(102)의 개구에서 성장된 복수의 유전체 돌출부(103)로 마스킹될 수 있다. 다양한 실시예에서, 유전체층(102)은 SiO2와 같은 유전체 물질로 제조될 수 있다. 대안적인 실시예에서, 유전체층(102)은 유전체 물질로 제조된 기판의 상단부일 수 있다. 다양한 실시예에서, 복수의 유전체 돌출부(103)는 10 nm 내지 250 nm 범위의 높이(PH) 및 3 nm 내지 30 nm 범위의 폭(PW)을 가질 수 있다. 다양한 실시예에서, 복수의 유전체 돌출부(103)는 더 높거나 더 낮은 돌출 높이가 사용될 수 있지만 20 nm 내지 200 nm 범위의 돌출 높이(PH)를 가질 수 있다. 다양한 실시예에서, 복수의 유전체 돌출부(103) 각각은 5 nm 내지 25 nm 범위의 돌출 폭(PW)을 가질 수 있지만, 더 넓거나 더 좁은 돌출 폭이 사용될 수 있다.
도 3a는 본 개시의 실시예에 따른 트랜지스터 제조 방법에서 기판 위에 연속적인 채널층을 퇴적하는 단계를 도시하는 평면도이다. 도 3b는 도 3a의 라인 AA'를 따른 수직 단면도이다. 도 3c는 도 3a의 BB'선을 따른 수직 단면도이다. 도 3a 내지 3c를 참조하면, 연속적인 채널층(104L)은 두 개의 인접한 유전체 돌출부(103) 사이에 복수의 트렌치를 형성하기 위해 복수의 유전체 돌출부(103)를 덮도록 유전체층(102) 상에 컨포멀하게 퇴적될 수 있다. 이러한 방식으로, 실질적으로 균일한 두께를 갖는 층이 복수의 유전체 돌출부(103) 위에 그리고 트렌치(105) 내에 형성될 수 있다. 실시예에서, 돌출 TFT는 집적 반도체 디바이스에서 상호연결 구조물의 일부로서 형성될 수 있다. 예를 들어, 돌출 TFT는 제3 상호연결 레벨 구조물(L3)의 일부로서 형성될 수 있으며, 이 경우 제2 상호연결 레벨 유전체층(32)은 유전체층(102)을 대신할 수 있다. 연속 채널층(104L)은 비정질 실리콘 또는 InGaZnO, InWO, InZnO, InSnO, GaOx, InOx 등과 같은 반도체 산화물과 같은 임의의 적절한 반도체 물질로 제조될 수 있다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 다양한 실시예에서, 연속 채널층(104L)은 더 크거나 더 작은 두께가 사용될 수 있지만, 예를 들면, 5 nm 내지 15 nm와 같은 1 nm 내지 20 nm 범위의 두께를 가질 수 있다. 연속 채널층(104L)은 화학 증기 퇴적(CVD), 플라즈마 강화 화학 증기 퇴적(PECVD) 또는 원자층 퇴적(ALD)과 같은 임의의 적절한 기술에 의해 퇴적될 수 있다.
도 4a는 본 개시의 실시예에 따른 트랜지스터 제조 방법에서 채널층을 패터닝하는 단계를 도시하는 평면도이다. 도 4b는 도 4a의 라인 AA'를 따른 수직 단면도이다. 도 4c는 도 4a의 라인 BB'를 따른 수직 단면도이다. 도 4a 내지 4c를 참조하면, 연속 채널층(104L)이 패터닝될 수 있다. 연속 채널층(104L)을 패터닝하기 위해, 포토레지스트(미도시)가 연속 채널층(104L) 위에 퇴적되고 패터닝될 수 있다. 이어서, 패터닝된 포토레지스트는 연속 채널층(104L)을 패터닝하는 동안 마스크로서 사용될 수 있다. 연속 채널층(104L)을 패터닝한 결과는 패터닝된 채널층(104)이다. 패터닝은 습식 에칭 또는 건식 에칭으로 수행할 수 있다. 에칭 후 잔류 포토레지스트는 애싱 또는 용매로 용해하여 제거될 수 있다.
도 5a는 본 개시의 실시예에 따라 트랜지스터를 제조하는 방법에서 채널층 위에 하이-k 유전체층과 금속 게이트층을 퇴적하는 단계를 도시하는 평면도이다. 도 5b는 도 5a의 라인 AA'를 따른 수직 단면도이다. 도 5c는 도 5a의 라인 BB'를 따른 수직 단면도이다. 도 5a 내지 5c를 참조하면, 하이-k 유전체층(108)은 유전체층(102) 및 패터닝된 채널층(104) 위에 컨포멀하게 퇴적될 수 있다. 다음으로, 게이트층(106)은 하이-k 유전체층(108) 위에 퇴적될 수 있다. 하이-k 유전체층(108)은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3)를 포함할 수 있지만, 이에 제한되지는 않는다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 게이트층(106)은 구리, 알루미늄, 지르코늄, 티타늄, 텅스텐, 탄탈룸, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 이들의 합금과 같은 임의의 적절한 금속으로 제조될 수 있다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 게이트층(106)은 화학 증기 퇴적(CVD), 플라즈마 강화 화학 증기 퇴적(PECVD) 또는 원자층 퇴적(ALD)과 같은 임의의 적절한 기술에 의해 퇴적될 수 있다. 하이-k 유전체층(108)과 게이트층(106)은 먼저 포토레지스트층(미도시)을 퇴적하고 패터닝하여 하이-k 유전체층(108)과 게이트층(106)이 도 5a 및 5c에 도시된 바와 같이 레일의 형상을 갖도록 형성될 수 있다. 또한, 도 5b에 도시된 바와 같이, 유전체층(102) 상의 돌출부 사이의 트렌치(105)가 게이트층(106)의 게이트 물질로 채워질 때 게이트 돌출부(106P)가 형성될 수 있다. 다양한 실시예에서, 하이-k 유전체층(108)은 더 크거나 더 작은 두께가 사용될 수 있지만, 0.5 nm 내지 5 nm 범위, 예컨대, 1 nm 내지 4 nm, 예컨대, 2.5 nm 내지 3.5 nm 범위의 두께(thk)를 가질 수 있다.
도 6a 내지 6c를 참조하면, 게이트층(106) 아래에 노출된 패터닝된 채널층(104)의 일부분은 채널 영역(104R)의 양측부 상에 활성 영역(예를 들어, 소스/드레인 영역)(113)을 형성하기 위해 이온 주입(111)될 수 있다. 활성 영역(113)은, 비록 더 크거나 더 작은 원자 농도가 사용될 수 있지만, 활성 영역(113) 내의 원자의 평균 원자 농도가 1.0 x 1016/cm3 내지 1.0 x 1020/cm3 범위, 예를 들어, 1.0 x 1017/cm3 내지 5.0 x 1019/cm3 범위에 있도록 주입될 수 있다. 또한, 활성 영역(113)을 형성할 때 게이트층(106)이 마스크로 사용될 수 있기 때문에, 활성 영역(113)은 채널 영역(104R)에 자기 정렬된다고 할 수 있다.
도 7a는 본 개시의 실시예에 따른 트랜지스터를 제조하는 방법에서 도 6a 내지 6c에 도시된 중간 구조물 위에 상호연결 레벨 유전체층을 퇴적하고 활성 영역 콘택을 형성하는 단계를 도시하는 평면도이다. 도 7b는 도 7a의 라인 AA'를 따른 수직 단면도이다. 도 7c는 도 7a의 라인 BB'를 따른 수직 단면도이다. 도 7a 내지 7c를 참조하면, 상호연결 레벨 유전체층(30)이 도 7a 내지 7c에 도시된 중간 구조물 위에 퇴적될 수 있다. 상호연결 레벨 유전체층(30)은 SiO2를 포함하지만 이에 제한되지 않는 임의의 적절한 물질로 제조될 수 있다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 이어서, 비아 홀(미도시)이 활성 영역(113)의 표면 아래로 상호연결 레벨 유전체층(30)에 형성될 수 있다. 다음으로, 비아 홀은 활성 영역 비아 콘택(112)을 형성하기 위해 전도성 물질로 채워질 수 있다. 전도성 물질은 TiN, W, Al, Cu 또는 임의의 다른 적절한 물질일 수 있다. 활성 영역 비아 콘택(112)을 형성한 후, 평탄화 단계를 수행하여 상호연결 레벨 유전체층(30)의 표면 및 활성 영역 비아 콘택(112)의 상단 표면을 평탄화할 수 있다. 평탄화 단계는 예를 들어, 화학 기계적 연마(chemical mechanical polishing; CMP)에 의해 수행될 수 있다. 결과는 돌출 전계 효과 트랜지스터(300)이다.
도 7b를 참조하면, 결과적인 돌출 전계 효과 트랜지스터(300)는 FinFET와 유사한 3차원 패터닝된 채널층(104)을 갖는다. 평면형 채널과 달리, FinFET 기술 또는 실시예의 돌출 전계 효과 트랜지스터(300)에서와 같은 3차원 구성은 평면형 FET에 비해 많은 이점을 제공한다. 예를 들어, 핀 구조물은 주어진 트랜지스터 풋프린트에 대해 더 높은 구동 전류를 허용하여 더 빠른 속도를 제공할 수 있다. 3차원 구조물은 또한, 더 낮은 누설을 제공하여 전력 소비를 낮출 수 있다. 3차원 구조물은 또한 감소된 도펀트 변동을 제공하여 트랜지스터의 이동성과 스케일링을 향상시킬 수 있다. 따라서, 결과적인 돌출 전계 효과 트랜지스터(300)는 3차원 전계 효과 트랜지스터로 지칭될 수 있다. 도 7b에 도시된 바와 같이, 결과적인 돌출 전계 효과 트랜지스터(300)는 채널 폭(W)보다 상당히 더 넓을 수 있는 유효 채널 폭(Weff)을 갖는다(여기서 채널 길이는 활성 영역으로부터 활성 영역까지, 예를 들어, 소스로부터 드레인까지의 거리이며, 채널 폭은 채널 길이에 수직인 거리이다). 채널 폭(W)은 채널 물질(108)의 측방향 거리일 수 있지만, 화살표로 표시된 바와 같이 유전체층(102) 및 복수의 유전체 돌출부(103)의 윤곽을 따르는 패터닝된 채널층(104)으로 인한 패터닝된 채널층(104)의 유효 채널 폭(Weff)은 상당히 더 길다. 전술한 바와 같이, 복수의 유전체 돌출부(103)는 다양한 실시예에서 10 nm 내지 250 nm 범위의 돌출 높이(PH) 및 3 nm 내지 100 nm 범위의 돌출 길이(PL)를 가질 수 있다. 돌출 높이(PH)는 유효 채널 폭(Weff)에 상당한 영향을 미칠 수 있다.
도 8a 내지 8c는 돌출 전계 효과 트랜지스터(400)의 또 다른 실시예를 도시한다. 도 8a는 본 개시의 실시예에 따른 도 7a 내지 도 7c에 도시된 실시예에서 형성된 돌출부의 방향에 수직한 방향으로 돌출부가 형성되는 트랜지스터의 대안적 실시예를 도시한 평면도이다. 도 8b는 도 4a의 라인 AA'를 따른 수직 단면도이다. 도 8c는 도 8a의 라인 BB'를 따른 수직 단면도이다. 이 실시예는 도 7a 내지 7c에 예시된 돌출 전계 효과 트랜지스터와 유사하다. 그러나 이 대안적인 실시예에서, 복수의 유전체 돌출부(103)의 1차원 어레이는 활성 영역들(113) 사이의 제1 방향에 있을 수 있다. 복수의 유전체 돌출부(103)의 1차원 어레이는 채널 길이(L), 즉, 활성 영역들(113) 사이의 거리를 따라 형성될 수 있다. 도 8c에 도시된 바와 같이, 결과적인 돌출 전계 효과 트랜지스터(400)는 화살표들에 의해 표시되는 바와 같이 제1 활성 영역(113)으로부터 제2 활성 영역(113)까지의 유전체층(102) 및 복수의 유전체 돌출부(103)의 윤곽을 따르는 패터닝된 채널층으로 인해 패터닝된 채널층(104)의 길이(L)보다 상당히 더 긴 유효 채널 길이(Leff)를 갖는다. 유효 채널 길이(Leff)는 복수의 유전체 돌출부(103)의 수 및 돌출부(103)의 치수에 따라 달라질 수 있다. 전술한 바와 같이, 복수의 유전체 돌출부(103)는 다양한 실시예에서 10 nm 내지 250 nm 범위의 돌출 높이(PH) 및 3 nm 내지 100 nm 범위의 돌출 길이(PL)를 가질 수 있다. 돌출 높이(PH)는 유효 채널 길이(Leff)에 상당한 영향을 미칠 수 있다.
도 9는 본 개시의 제3 실시예에 따른 트랜지스터 제조 방법에서 기판에 돌출부를 형성하는 단계를 도시하는 평면도이다. 도 8에 도시된 본 개시의 제3 실시예에서, 유전체 돌출부(103)의 어레이는 x 방향 및 y 방향 모두로 형성될 수 있다. 채널층(104) 및 유전체층(108)은 유전체 돌출부(103)의 어레이 위에 컨포멀하게 퇴적될 수 있다. 연속 채널층(104L)은 비정질 실리콘 또는 InGaZnO, InWO, InZnO, InSnO, GaOx, InOx 등과 같은 반도체 산화물과 같은 임의의 적절한 반도체 물질로 제조될 수 있다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 다양한 실시예에서, 연속 채널층(104L)은 더 크거나 더 작은 두께가 사용될 수 있지만, 예를 들면, 5 nm 내지 15 nm와 같은 1 nm 내지 20 nm 범위의 두께를 가질 수 있다. 연속 채널층(104L)은 화학 증기 퇴적(CVD), 플라즈마 강화 화학 증기 퇴적(PECVD) 또는 원자층 퇴적(ALD)과 같은 임의의 적절한 기술에 의해 퇴적될 수 있다. 하이-k 유전체층(108)은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3)를 포함할 수 있지만, 이에 제한되지는 않는다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 게이트층(106)은 후속적으로 하이-k 유전체층(108) 위에 퇴적될 수 있다. 게이트층(106)은 구리, 알루미늄, 지르코늄, 티타늄, 텅스텐, 탄탈룸, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 이들의 합금과 같은 임의의 적절한 금속으로 제조될 수 있다. 다른 적합한 물질은 고려되는 개시 범위 내에 있다. 게이트층(106)은 화학 증기 퇴적(CVD), 플라즈마 강화 화학 증기 퇴적(PECVD) 또는 원자층 퇴적(ALD)과 같은 임의의 적절한 기술에 의해 퇴적될 수 있다.
도 10a 내지 10c는 본 개시의 제3 실시예의 완성된 돌출 전계 효과 트랜지스터(500)의 하향(top down) 및 수직 단면도를 도시한다. 이 실시예는 이전의 두 실시예와 유사하다. 그러나 전술한 바와 같이, 본 실시예의 돌출 전계 효과 트랜지스터(500)는 채널 폭(W) 및 채널 길이(L) 모두를 따라 유전체 돌출부(103)의 2차원 어레이를 포함한다. 따라서, 유효 채널 폭(Weff) 및 유효 채널 길이(Leff)는 활성 영역들(113) 사이의 그리고 게이트층(106)을 따른 실제 거리(W)로서 측정된 바와 같이 채널 폭 W 및 채널 길이 L보다 클 수 있다.
도 11a 내지 11c는 또 다른 실시예에 따른 유전체층(102)을 도시한다. 직사각형 단면 유전체 돌출부(103)를 포함한 도 2a 및 2b에 도시된 실시예와 대조적으로, 도 11a 내지 11c에 도시된 실시예에서, 유전체 돌출부(103)는 본질적으로 삼각형 단면 프로파일을 가질 수 있다. 즉, 유전체층(102)의 상단 표면에 근접한 유전체 돌출부(103)의 베이스는 유전체층(102)의 상단 표면으로부터 멀리 위치한 팁 부분(tip portion)보다 더 넓을 수 있다. 복수의 유전체 돌출부(103)는 기판(102)에 근접한 제1 단부 및 기판으로부터 멀리 있는 제2 단부를 포함할 수 있고, 제1 단부의 폭은 제2 단부의 폭보다 더 넓다. 본 실시예의 삼각형 단면적 돌출부(103)는 유효 채널 길이(Leff) 및/또는 유효 채널 폭(Weff)을 계속 증가시킨다. 그러나, 돌출 높이(PH) 및 돌출 베이스 폭(PBW)은 유효 채널 폭(Weff) 및 유효 채널 길이(Leff)에 영향을 미칠 수 있다.
도 12a 내지 12c는 또 다른 실시예에 따른 유전체층(102)을 도시한다. 직사각형 단면 유전체 돌출부(103)를 포함한 도 2a 및 2b에 도시된 실시예와 대조적으로, 도 12a 내지 12c에 도시된 실시예에서, 유전체 돌출부(103)는 "둥근 삼각형" 단면 프로파일을 가질 수 있다. 이전 실시예에서와 같이, 유전체층(102)의 상단 표면에 근접한 돌출부(103)의 베이스는 유전체층(102)의 상단 표면으로부터 멀리 위치한 팁 부분보다 더 넓을 수 있다. 그러나 이 실시예에서, 유전체 돌출부(103)의 단면은 사인파, 포물선 또는 다른 곡선 형상을 가질 수 있다. 즉, 유전체층(102)의 상단 표면에 근접한 돌출부(103)의 베이스는 유전체층(102)의 상단 표면으로부터 멀리 위치한 팁 부분보다 더 넓을 수 있다. 본 실시예의 "둥근 삼각형" 단면적 돌출부(103)는 유효 채널 길이(Leff) 및/또는 유효 채널 폭(Weff)을 계속 증가시킨다. 그러나, 돌출 높이(PH)뿐만 아니라 돌출 베이스 폭(PBW) 및 곡률 반경은 유효 채널 폭(Weff) 및 유효 채널 길이(Leff)에 영향을 미칠 수 있다.
또 다른 실시예에서, 상기 실시예들 중 임의의 실시예의 연속 채널층(104L)은 연속 채널층(104L)의 안정성을 개선하기 위해 선택된 도펀트로 도핑될 수 있다. 도펀트는 채널층(104L)의 안정성을 향상시킬 수 있다. 예를 들어, 채널층(104L)은 Si로 도핑될 수 있다. 채널층(104L)의 안정성을 개선하기 위한 다른 적절한 도펀트는 고려되는 개시 범위 내에 있다.
또 다른 실시예에서, 연속 채널층(104L)은 적층 구조물을 포함할 수 있다. 일 양상에서, 적층 구조물의 층은 In, Ga 및 Zn의 몰 백분율이 상이한 InxGayZnzO의 층을 포함한다. 실시예에서, 0<x≤0.5, 0<y≤0.5 및 0<z≤0.5이다. 다양한 실시예에서, 적층 구조물의 층은 InWO, InZnO, InSnO, GaOx 및 InOx와 같은(이에 한정되지 않음) 다른 산화물층을 포함한다.
도 13은 돌출 전계 효과 트랜지스터(300, 400, 500)를 제조하는 일반적인 방법(600)을 예시하는 흐름도이다. 단계(602)를 참조하면, 방법은 복수의 유전체 돌출부(103)를 갖는 유전체층(102)을 포함하는 기판을 제공하는 단계를 포함한다. 단계(604)를 참조하면, 방법은 두 개의 인접한 유전체 돌출부(103) 사이에 복수의 트렌치(105)를 형성하기 위해 유전체층(102)의 복수의 유전체 돌출부(103) 위에 채널층(104)을 컨포멀하게 형성하는 단계를 포함한다. 단계(606)를 참조하면, 방법은 채널층(104) 상에 배치된 게이트층(106)을 형성하는 단계를 포함하며, 여기서 게이트층(106)은 트렌치(105)에 끼워진 복수의 게이트 돌출부(106P)를 갖는다. 단계(608)를 참조하면, 방법은 게이트층(106)의 양측부 상에 활성 영역(113)을 형성하는 단계를 포함하며, 여기서 활성 영역(113)은 채널층(104)에 전기적으로 연결될 수 있다.
일반적으로, 본 개시의 구조물 및 방법은 백-엔드-오브 라인의 금속 상호연결 레벨에서 돌출 전계 효과 트랜지스터 및 돌출 전계 효과 트랜지스터의 2차원 어레이의 적어도 하나의 층을 형성하는데 사용될 수 있다. 전계 효과 트랜지스터(TFT)는 저온에서 프로세싱될 수 있고 FEOL에서의 영역을 확보하면서 BEOL에 기능을 추가할 수 있기 때문에 BEOL 통합에 매력적이다. BEOL에서 TFT의 사용은 FEOL로부터 BEOL의 더 높은 금속 레벨로 예를 들어, 전력 게이트 또는 I/O 디바이스와 같은 주변 디바이스를 이동하여 N3 이상을 위한 스케일링 경로로서 사용될 수 있다. TFT를 FEOL로부터 BEOL로 이동하면 주어진 디바이스에 대해 약 5% 내지 10% 영역 축소가 발생할 수 있다.
실시예는, 복수의 유전체 돌출부(103)를 갖는 유전체층(102), 두 개의 인접한 유전체 돌출부 사이에 복수의 트렌치(105)를 형성하도록 유전체층(102)의 복수의 유전체 돌출부(103)를 컨포멀하게 덮는 채널층(104), 채널층 상에 배치된 게이트층(106)을 포함하는 트랜지스터에 대한 것이다. 게이트층(106)은 트렌치에 끼워진 복수의 게이트 돌출부(106P)를 갖는다. 트랜지스터는 또한 게이트층(106)의 양측부 상에 형성된 활성 영역(113)을 포함한다. 활성 영역(113)은 채널층(104)에 전기적으로 연결된다.
또 다른 실시예는 집적 반도체 디바이스의 BEOL(back-end-of line) 부분에 위치한 돌출 전계 효과 트랜지스터(300, 400, 500)를 포함하는 집적 반도체 디바이스에 관한 것이다. 돌출 전계 효과 트랜지스터(300, 400, 500)는, 복수의 유전체 돌출부(103)를 갖는 유전체층(102), 두 개의 인접한 유전체 돌출부(103) 사이에 복수의 트렌치(105)를 형성하기 위해 유전체층(102)의 돌출부(103)를 컨포멀하게 덮는 채널층(104), 및 및 채널층(104) 상에 배치된 게이트층(106)을 포함한다. 게이트층(106)은 트렌치에 끼워진 복수의 게이트 돌출부(106P)를 갖는다. 돌출 전계 효과 트랜지스터(300, 400, 500)는 또한 게이트층(106)의 양측부 상에 형성될 수 있는 활성 영역(113)을 포함한다. 활성 영역(113)은 채널층(104)에 전기적으로 연결된다.
또 다른 실시예는, 복수의 유전체 돌출부(103)를 갖는 유전체층(102)을 포함하는 기판을 제공하는 단계, 두 개의 인접한 유전체 돌출부(103) 사이에 복수의 트렌치(105)를 형성하기 위해 유전체층(102)의 돌출부(103)를 덮는 채널층(104)을 컨포멀하게 형성하는 단계, 채널층 상에 배치되는 게이트층(106)을 형성하는 단계를 포함하는, 돌출 전계 효과 트랜지스터(300, 400, 500)를 제조하는 방법에 대한 것이다. 게이트층(106)은 트렌치(105)에 끼워진 복수의 게이트 돌출부(106P)를 갖는다. 방법은 또한 게이트층(106)의 양측부 상에 활성 영역(113)을 형성하는 단계를 포함한다. 활성 영역(113)은 채널층(104)에 전기적으로 연결된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 트랜지스터에 있어서,
복수의 유전체 돌출부를 갖는 유전체층;
2개의 인접한 유전체 돌출부들 사이에 복수의 트렌치를 형성하기 위해 상기 복수의 유전체 돌출부를 컨포멀하게 덮는 채널층;
상기 채널층 상에 배치되며, 상기 트렌치에 끼워지는(fitted into) 복수의 게이트 돌출부를 갖는 게이트층; 및
상기 게이트층의 양측부 상에 형성되고 상기 채널층에 전기적으로 연결되는 활성 영역
을 포함하는, 트랜지스터.
실시예 2. 실시예 1에 있어서,
상기 복수의 게이트 돌출부는 상기 활성 영역으로부터 제1 방향으로 1차원 어레이로 형성되는 것인, 트랜지스터.
실시예 3. 실시예 1에 있어서,
상기 복수의 게이트 돌출부는 상기 활성 영역으로부터 제1 방향에 수직인 제2 방향으로 1차원 어레이로 형성되는 것인, 트랜지스터.
실시예 4. 실시예 1에 있어서,
상기 복수의 게이트 돌출부는 상기 활성 영역으로부터 제1 방향 및 상기 제1 방향에 수직인 제2 방향으로 2차원 어레이를 포함하는 것인, 트랜지스터.
실시예 5. 실시예 1에 있어서,
상기 복수의 유전체 돌출부는 기판에 근접한 제1 단부 및 상기 기판으로부터 원위에 있는 제2 단부를 포함하고, 상기 제1 단부의 폭은 상기 제2 단부의 폭보다 더 넓은 것인, 트랜지스터.
실시예 6. 실시예 5에 있어서,
상기 복수의 유전체 돌출부 각각은 삼각형 단면 프로파일을 갖는 것인, 트랜지스터.
실시예 7. 실시예 5에 있어서,
상기 복수의 유전체 돌출부 각각은 둥근 삼각형 단면 프로파일을 갖는 것인, 트랜지스터.
실시예 8. 실시예 1에 있어서,
상기 채널층은 InWO, InZnO, InSnO, GaOx, InOx 또는 이들의 조합의 층을 포함하는 적층(laminated) 구조물인 것인, 트랜지스터.
실시예 9. 실시예 1에 있어서,
상기 활성 영역과 접촉하는 활성 영역 비아 콘택을 더 포함하고, 상기 활성 영역 비아 콘택은 TiN, W, Al, Cu 또는 이들의 조합을 포함하는 것인, 트랜지스터.
실시예 10. 실시예 1에 있어서,
상기 채널층은 상이한 농도의 In, Ga 및 Zn을 갖는 InGaZnO의 층을 포함하는 적층 구조물인 것인, 트랜지스터.
실시예 11. 집적 반도체 디바이스에 있어서,
상기 집적 반도체 디바이스의 BEOL(back-end-of line) 부분에 위치된 돌출 전계 효과 트랜지스터를 포함하고, 상기 돌출 전계 효과 트랜지스터는:
복수의 유전체 돌출부를 갖는 유전체층;
2개의 인접한 유전체 돌출부 사이에 복수의 트렌치를 형성하기 위해 상기 복수의 유전체 돌출부를 컨포멀하게 덮는 채널층;
상기 채널층 상에 배치되며, 상기 트렌치에 끼워지는 복수의 게이트 돌출부를 갖는 게이트층; 및
상기 게이트층의 양측부 상에 형성되고 상기 채널층에 전기적으로 연결되는 활성 영역
을 포함하는 것인, 집적 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
상기 돌출 전계 효과 트랜지스터는 전력 게이트, 논리 트랜지스터, 입력/출력 디바이스 또는 메모리 요소용 선택기(selector)를 포함하는 것인, 집적 반도체 디바이스.
실시예 13. 돌출 전계 효과 트랜지스터를 제조하는 방법에 있어서,
복수의 유전체 돌출부를 갖는 유전체층을 포함하는 기판을 제공하는 단계;
2개의 인접한 유전체 돌출부들 사이에 복수의 트렌치를 형성하기 위해 상기 복수의 유전체 돌출부를 덮는 채널층을 컨포멀하게 형성하는 단계;
상기 채널층 상에 배치되며, 상기 트렌치에 끼워지는 복수의 게이트 돌출부를 갖는 게이트층을 형성하는 단계; 및
상기 게이트층의 양측부 상에 활성 영역들을 형성하는 단계 ― 상기 활성 영역들은 상기 채널층에 전기적으로 연결됨 ―
를 포함하는, 돌출 전계 효과 트랜지스터를 제조하는 방법.
실시예 14. 실시예 13에 있어서,
상기 게이트층을 형성하는 단계는, 상기 복수의 게이트 돌출부가 상기 활성 영역들 사이에 제1 방향으로 1차원 어레이로 형성되게 하는 것인, 돌출 전계 효과 트랜지스터를 제조하는 방법.
실시예 15. 실시예 13에 있어서,
상기 게이트층을 형성하는 단계는, 상기 복수의 게이트 돌출부가 상기 활성 영역들 사이에서 제1 방향에 수직인 제2 방향으로 1차원 어레이로 형성되게 하는 것인, 돌출 전계 효과 트랜지스터를 제조하는 방법.
실시예 16. 실시예 13에 있어서,
상기 게이트층을 형성하는 단계는, 상기 활성 영역들 사이의 제1 방향과 상기 제1 방향에 수직인 제2 방향으로 돌출부의 2차원 어레이를 생성하는 것인, 돌출 전계 효과 트랜지스터를 제조하는 방법.
실시예 17. 실시예 13에 있어서,
상기 복수의 유전체 돌출부를 갖는 유전체층을 포함하는 기판을 제공하는 단계는, 상기 유전체 돌출부가 상기 기판에 근접한 제1 단부 및 상기 기판으로부터 원위에 있는 제2 단부를 포함하도록 상기 복수의 유전체 돌출부를 형성하는 단계를 포함하고, 상기 제1 단부의 폭은 상기 제2 단부의 폭보다 넓은 것인, 돌출 전계 효과 트랜지스터를 제조하는 방법.
실시예 18. 실시예 17에 있어서,
삼각형 단면 프로파일을 갖는 상기 복수의 유전체 돌출부 각각을 형성하는 단계를 더 포함하는, 돌출 전계 효과 트랜지스터를 제조하는 방법.
실시예 19. 실시예 13에 있어서,
상기 채널층을 컨포멀하게 형성하는 단계는, 상이한 농도의 In, Ga 및 Zn을 갖는 InGaZnO의 층을 포함하는 적층 구조물을 형성하는 단계를 포함하는 것인, 돌출 전계 효과 트랜지스터를 제조하는 방법.
실시예 20. 실시예 17에 있어서,
둥근 삼각형 단면 프로파일을 갖는 상기 복수의 유전체 돌출부 각각을 형성하는 단계를 더 포함하는, 돌출 전계 효과 트랜지스터를 제조하는 방법.

Claims (10)

  1. 트랜지스터에 있어서,
    복수의 유전체 돌출부를 갖는 유전체층;
    2개의 인접한 유전체 돌출부들 사이에 복수의 트렌치를 형성하기 위해 상기 복수의 유전체 돌출부를 컨포멀하게 덮는 채널층;
    상기 채널층 상에 배치되며, 상기 트렌치에 끼워지는(fitted into) 게이트 돌출부의 2차원 어레이를 갖는 게이트층; 및
    상기 게이트층의 양측부 상에 형성되고 상기 채널층에 전기적으로 연결되는 활성 영역
    을 포함하는, 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 게이트 돌출부의 2차원 어레이는 상기 활성 영역으로부터 제1 방향 및 상기 제1 방향에 수직인 제2 방향으로 게이트 돌출부를 갖는 것인, 트랜지스터.
  5. 제1항에 있어서,
    상기 복수의 유전체 돌출부는 기판에 근접한 제1 단부 및 상기 기판으로부터 원위에 있는 제2 단부를 포함하고, 상기 제1 단부의 폭은 상기 제2 단부의 폭보다 더 넓은 것인, 트랜지스터.
  6. 제1항에 있어서,
    상기 채널층은 InWO, InZnO, InSnO, GaOx, InOx 또는 이들의 조합의 층을 포함하는 적층(laminated) 구조물인 것인, 트랜지스터.
  7. 제1항에 있어서,
    상기 활성 영역과 접촉하는 활성 영역 비아 콘택을 더 포함하고, 상기 활성 영역 비아 콘택은 TiN, W, Al, Cu 또는 이들의 조합을 포함하는 것인, 트랜지스터.
  8. 제1항에 있어서,
    상기 채널층은 상이한 농도의 In, Ga 및 Zn을 갖는 InGaZnO의 층을 포함하는 적층 구조물인 것인, 트랜지스터.
  9. 집적 반도체 디바이스에 있어서,
    상기 집적 반도체 디바이스의 BEOL(back-end-of line) 부분에 위치된 돌출 전계 효과 트랜지스터를 포함하고, 상기 돌출 전계 효과 트랜지스터는:
    복수의 유전체 돌출부를 갖는 유전체층;
    2개의 인접한 유전체 돌출부 사이에 복수의 트렌치를 형성하기 위해 상기 복수의 유전체 돌출부를 컨포멀하게 덮는 채널층;
    상기 채널층 상에 배치되며, 상기 트렌치에 끼워지는 게이트 돌출부의 2차원 어레이를 갖는 게이트층; 및
    상기 게이트층의 양측부 상에 형성되고 상기 채널층에 전기적으로 연결되는 활성 영역
    을 포함하는 것인, 집적 반도체 디바이스.
  10. 돌출 전계 효과 트랜지스터를 제조하는 방법에 있어서,
    복수의 유전체 돌출부를 갖는 유전체층을 포함하는 기판을 제공하는 단계;
    2개의 인접한 유전체 돌출부들 사이에 복수의 트렌치를 형성하기 위해 상기 복수의 유전체 돌출부를 덮는 채널층을 컨포멀하게 형성하는 단계;
    상기 채널층 상에 배치되며, 상기 트렌치에 끼워지는 게이트 돌출부의 2차원 어레이를 갖는 게이트층을 형성하는 단계; 및
    상기 게이트층의 양측부 상에 활성 영역들을 형성하는 단계 ― 상기 활성 영역들은 상기 채널층에 전기적으로 연결됨 ―
    를 포함하는, 돌출 전계 효과 트랜지스터를 제조하는 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150303299A1 (en) * 2014-04-16 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. 3d utb transistor using 2d material channels
US20190157306A1 (en) * 2017-11-22 2019-05-23 Au Optronics Corporation Active device substrate and fabricating method thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US20070194450A1 (en) * 2006-02-21 2007-08-23 Tyberg Christy S BEOL compatible FET structure
US7928426B2 (en) * 2007-03-27 2011-04-19 Intel Corporation Forming a non-planar transistor having a quantum well channel
US10256328B2 (en) * 2016-05-18 2019-04-09 International Business Machines Corporation Dummy dielectric fins for finFETs with silicon and silicon germanium channels
EP3602559A4 (en) * 2017-03-22 2021-02-17 INTEL Corporation BUILT-IN MEMORY USING SELF-ALIGNED TOP GRID THIN FILM TRANSISTORS
WO2018236357A1 (en) * 2017-06-20 2018-12-27 Intel Corporation THIN-FILM TRANSISTORS HAVING A RELATIVELY INCREASED WIDTH
US11380797B2 (en) * 2017-06-20 2022-07-05 Intel Corporation Thin film core-shell fin and nanowire transistors
US11335705B2 (en) * 2017-09-15 2022-05-17 Intel Corporation Thin film tunnel field effect transistors having relatively increased width
WO2019055051A1 (en) * 2017-09-18 2019-03-21 Intel Corporation THIN FILTER CONSTRAINTS
US11114471B2 (en) * 2017-09-26 2021-09-07 Intel Corporation Thin film transistors having relatively increased width and shared bitlines
US11257738B2 (en) * 2017-12-27 2022-02-22 Intel Corporation Vertically stacked transistor devices with isolation wall structures containing an electrical conductor
US11764303B2 (en) * 2018-03-22 2023-09-19 Intel Corporation Thin film transistors having double gates
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US11264512B2 (en) * 2018-06-29 2022-03-01 Intel Corporation Thin film transistors having U-shaped features
US11282963B2 (en) * 2018-07-30 2022-03-22 Intel Corporation Low temperature thin film transistors and micro lightemitting diode displays having low temperature thin film transistors
US11264506B2 (en) * 2018-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20200350412A1 (en) * 2019-05-01 2020-11-05 Intel Corporation Thin film transistors having alloying source or drain metals
US11244866B2 (en) * 2020-02-26 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Low dimensional material device and method
US20220149192A1 (en) * 2020-11-09 2022-05-12 Intel Corporation Thin film transistors having electrostatic double gates

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150303299A1 (en) * 2014-04-16 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. 3d utb transistor using 2d material channels
US20190157306A1 (en) * 2017-11-22 2019-05-23 Au Optronics Corporation Active device substrate and fabricating method thereof

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