KR20220152925A - 이중 게이트 라인 구성의 액세스 트랜지스터 및 이의 형성 방법 - Google Patents

이중 게이트 라인 구성의 액세스 트랜지스터 및 이의 형성 방법 Download PDF

Info

Publication number
KR20220152925A
KR20220152925A KR1020220029876A KR20220029876A KR20220152925A KR 20220152925 A KR20220152925 A KR 20220152925A KR 1020220029876 A KR1020220029876 A KR 1020220029876A KR 20220029876 A KR20220029876 A KR 20220029876A KR 20220152925 A KR20220152925 A KR 20220152925A
Authority
KR
South Korea
Prior art keywords
unit cell
word lines
layer
gate
gate electrode
Prior art date
Application number
KR1020220029876A
Other languages
English (en)
Inventor
밍-옌 추앙
치아 유 링
캐서린 에이치 치앙
충-테 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220152925A publication Critical patent/KR20220152925A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H01L27/10808—
    • H01L27/10873—
    • H01L27/10885—
    • H01L27/10891—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 구조물은 기판 위에 놓이는 2차원 어레이의 단위 셀 구조물을 포함한다. 각각의 단위 셀 구조물은 활성 층, 활성 층 아래에 있는 게이트 유전체, 게이트 유전체 아래에 있는 2개의 게이트 전극, 및 활성 층 위에 놓이는 2개의 소스 전극 및 드레인 전극을 포함한다. 워드 라인은 활성 층 아래에 있다. 각각의 단위 셀 구조물은 4개의 워드 라인의 각각의 세트의 부분을 포함하고, 이는 단위 셀 구조물에서 2개의 전극에 전기적으로 연결된 2개의 워드 라인과 단위 셀 구조물에서 2개의 전극과 전기적으로 절연된 2개의 추가적인 워드 라인을 포함한다.

Description

이중 게이트 라인 구성의 액세스 트랜지스터 및 이의 형성 방법{ACCESS TRANSISTORS IN A DUAL GATE LINE CONFIGURATION AND METHODS FOR FORMING THE SAME}
관련 출원
본 출원은 2021년 5월 10일자에 출원된 발명의 명칭이 "잡음 여유도가 향상된 BEOL 임베디드 메모리(BEOL Embedded Memory with improved noise immunity)"인 미국 가출원 제 63/186,382 호로부터 우선권의 이익을 주장하며, 그 전체 내용은 참조에 의해 본 명세서에 포함된다.
다양한 설계 기준을 충족시키기 위해 다양한 트랜지스터 구조물이 개발되었다. 산화물 반도체로 제조된 박막 트랜지스터(thin film transistor; TFT)는 BEOL(back-end-of-line) 통합을 위한 매력적인 옵션인데, TFT는 낮은 온도에서 처리될 수 있으므로 이전에 제조된 디바이스를 손상시키지 않기 때문이다. 예를 들어, 제조 조건과 기술은 이전에 제조된 FEOL(front-end-of-line) 및 MEOL(middle end-of-line) 디바이스를 손상시키지 않는다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
숫자와 알파벳 접미사의 조합으로 표기된 도면 중 동일한 숫자로 표기된 도면은 동일한 처리 단계에 해당한다. 숫자가 2부터 12까지인 도면 중 숫자와 알파벳 접미사 "A"의 조합으로 표기된 도면은 평면도이다. 숫자가 2부터 12까지인 도면 중 숫자와 "B", "C", "D", 또는 "E"에서 선택된 알파벳 접미사의 조합으로 표기된 도면은 각각 동일한 숫자와 알파벳 인덱스 "A"로 표기된 도면에 도시된 구조물의 수직면 B - B', C - C', D - D' 또는 E - E'를 따른 수직 단면도이다. 숫자가 2부터 12까지인 도면 중 수직면 B - B', C - C', D - D' 및 E - E'는 적용 가능한 다양한 평면도 및 다양한 수직 단면도로 도시된다.
도 1은 본 개시의 일 실시예에 따른 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 트랜지스터, 하위 레벨 유전체 물질 층에 형성된 제 1 금속 상호 접속 구조물, 및 격리 유전체 층을 형성한 이후의 제 1 예시적인 구조물의 수직 단면도이다.
도 2a 내지 도 2e는 본 개시의 제 1 실시예에 따른 공정 내 절연 매트릭스 층 및 워드 라인 트렌치를 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 3a 내지 도 3e는 본 개시의 제 1 실시예에 따른 워드 라인을 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 4a 내지 도 4e는 본 개시의 제 1 실시예에 따른 워드 라인 연결 비아 구조물을 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 5a 내지 도 5e는 본 개시의 제 1 실시예에 따른 게이트 전극을 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 6a 내지 도 6e는 본 개시의 제 1 실시예에 따른 게이트 유전체 층 및 연속 활성 층을 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 7a 내지 도 7e는 본 개시의 제 1 실시예에 따른 게이트 유전체 및 활성 층의 스택을 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 8a 내지 도 8e는 본 개시의 제 1 실시예에 따른 유전체 층 및 소스 캐비티 및 드레인 캐비티를 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 9a 내지 도 9e는 본 개시의 제 1 실시예에 따른 소스 전극 및 드레인 전극을 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 10a 내지 도 10e는 본 개시의 제 1 실시예에 따른 제 1 상위 레벨 유전체 물질 층 및 제 1 상위 레벨 금속 상호 접속 구조물을 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 11a 내지 도 11e는 본 개시의 제 1 실시예에 따른 제 2 상위 레벨 유전체 물질 층 및 제 2 상위 레벨 금속 상호 접속 구조물을 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다.
도 12a 내지 도 12e는 본 개시의 제 1 실시예에 따른 커패시터 구조물을 형성한 이후의 제 1 예시적인 구조물의 메모리 어레이 영역의 일부의 다양한 도면이다. 명료함을 위해 도 12a에는 커패시터 레벨 유전체 물질 층이 도시되어 있지 않다.
도 13은 본 개시의 제 1 실시예에 따른 추가적인 상위 레벨 유전체 물질 층 및 추가적인 상위 레벨 금속 상호 접속 구조물을 형성한 이후의 제 1 예시적인 구조물의 수직 단면도이다.
도 14는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 대안적인 구성의 수직 단면도이다.
도 15a는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물 내의 2차원 어레이의 단위 셀 내의 하나의 단위 셀의 일부의 개략적인 수직 단면도이다.
도 15b는 도 15a의 수평면 B-B'에 따른 수평 단면도이다.
도 16a는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 일부의 개략적인 수직 단면도이다.
도 16b는 도 16a의 제 1 예시적인 구조물의 일부의 개략적인 사시도이다.
도 17a는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 일부의 개략적인 수직 단면도이다.
도 17b는 도 17a의 제 1 예시적인 구조물의 일부의 제 1 평면도이며, 여기에는 구조적 요소의 제 1 서브세트가 도시되어 있다. 수직면 A-A'는 도 17a의 수직 단면도의 평면이다.
도 17c는 도 17a의 제 1 예시적인 구조물의 일부의 제 1 평면도이며, 여기에는 구조적 요소의 제 2 서브세트가 도시되어 있다. 수직면 A-A'는 도 17a의 수직 단면도의 평면이다.
도 18은 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 영역의 사시도이다.
도 19a 내지 도 19c는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 영역의 사시도이다.
도 20은 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 일부의 회로도이다.
도 21a는 본 개시의 제 2 실시예에 따른 제 2 예시적인 구조물의 일부의 평면도이다.
도 21b는 본 개시의 제 2 실시예에 따른 워드 라인, 워드 라인 연결 비아 구조물, 및 게이트 전극 레벨의 제 2 예시적인 구조물 컴포넌트의 서브세트의 평면도이다.
도 22a 내지 도 22c는 본 개시의 제 2 실시예에 따른 제 2 예시적인 구조물의 영역의 사시도이다.
도 23은 본 개시의 실시예에 따른 제 1 및 제 2 예시적인 구조물의 워드 라인 및 비트 라인의 구성을 도시하는 개략도이다.
도 24는 본 개시의 반도체 디바이스를 제조하기 위한 일반적인 처리 단계를 도시하는 흐름도이다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정한 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다. 동일한 참조 번호를 갖는 요소는 동일한 요소를 나타내며, 달리 명시되지 않는 한 동일한 물질 조성 및 동일한 두께 범위를 갖는 것으로 추정된다.
일반적으로, 본 개시의 구조물 및 방법은 진보된 노드의 BEOL(back-end-of-line) 구조물에 임베디드 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)을 형성하는 데 사용될 수 있다. 이러한 임베디드 DRAM은 정적 랜덤 액세스 메모리(static random access memory; SRAM)에 비해 디바이스 밀도에서 장점을 제공할 수 있다. 본 개시의 임베디드 DRAM은 접힌 비트 라인 아키텍처로 형성될 수 있으며, 이는 주 비트 라인(BL)과 기준 비트 라인(BL')(즉, 감지 회로의 작동을 위한 기준으로 사용되는 상보적 비트 라인)을 서로 가깝게 유지함으로써 향상된 차동 감지 윈도우를 제공할 수 있다. 본 개시는 반도체성 금속 산화물 활성 층을 포함하는 트랜지스터(예를 들어, 박막 트랜지스터)를 사용한다. 이와 같이, 본 개시의 임베디드 DRAM은 BEOL 구조물을 포함할 수 있으며, 단결정 실리콘 기반 전계 효과 트랜지스터 또는 단결정 반도체 핀을 사용하는 핀 전계 효과 트랜지스터와 달리 FEOL(front-end-of-line) 레벨에서 디바이스 영역을 차지하지 않는다.
도 1을 참조하면, 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물이 도시되어 있다. 제 1 예시적인 구조물은 시판되는 실리콘 기판과 같은 반도체 기판일 수 있는 기판(8)을 포함한다. 기판(8)은 적어도 상부에 반도체 물질 층(9)을 포함할 수 있다. 반도체 물질 층(9)은 벌크 반도체 기판의 표면 부분일 수 있거나, SOI(semiconductor-on-insulator) 기판의 상부 반도체 층일 수 있다. 일 실시예에서, 반도체 물질 층(9)은 단결정 실리콘과 같은 단결정 반도체 물질을 포함한다. 일 실시예에서, 기판(8)은 단결정 실리콘 물질을 포함하는 단결정 실리콘 기판을 포함할 수 있다.
실리콘 산화물과 같은 유전체 물질을 포함하는 얕은 트렌치 격리 구조물(720)이 반도체 물질 층(9)의 상부에 형성될 수 있다. p형 웰 및 n형 웰과 같은 적절한 도핑된 반도체 웰이 얕은 트렌치 격리 구조물(720)의 일부에 의해 횡방향으로 둘러싸인 각각의 영역 내에 형성될 수 있다. 전계 효과 트랜지스터(701)가 반도체 물질 층(9)의 상부 표면 위에 형성될 수 있다. 예를 들어, 각각의 전계 효과 트랜지스터(701)는 소스 전극(732), 드레인 전극(738), 소스 전극(732)과 드레인 전극(738) 사이에서 연장되는 기판(8)의 표면 부분을 포함하는 반도체 채널(735), 및 게이트 구조물(750)을 포함할 수 있다. 반도체 채널(735)은 단결정 반도체 물질을 포함할 수 있다. 각각의 게이트 구조물(750)은 게이트 유전체 층(752), 게이트 전극(754), 게이트 캡 유전체(758), 및 유전체 게이트 스페이서(756)를 포함할 수 있다. 소스 측 금속 반도체 합금 영역(742)이 각각의 소스 전극(732) 상에 형성될 수 있고, 드레인 측 금속 반도체 합금 영역(748)이 각각의 드레인 전극(738) 상에 형성될 수 있다.
제 1 예시적인 구조물은 강유전체 메모리 셀 어레이가 후속적으로 형성될 수 있는 메모리 어레이 영역(100)을 포함할 수 있다. 제 1 예시적인 구조물은 강유전체 메모리 디바이스 어레이를 위한 금속 배선이 제공되는 주변 영역(200)을 더 포함할 수 있다. 일반적으로, CMOS 회로(700)의 전계 효과 트랜지스터(701)는 금속 상호 접속 구조물의 각각의 세트에 의해 각각의 강유전체 메모리 셀의 전극에 전기적으로 연결될 수 있다.
주변 영역(200)의 디바이스(예컨대, 전계 효과 트랜지스터(701))는 후속적으로 형성될 강유전체 메모리 셀 어레이를 동작시키는 기능을 제공할 수 있다. 구체적으로, 주변 영역의 디바이스는 강유전체 메모리 셀 어레이의 프로그래밍 동작, 소거 동작, 및 감지(판독) 동작을 제어하도록 구성될 수 있다. 예를 들어, 주변 영역의 디바이스는 감지 회로 및/또는 프로그래밍 회로를 포함할 수 있다. 반도체 물질 층(9)의 상부 표면 상에 형성된 디바이스는 상보성 금속 산화물 반도체(CMOS) 트랜지스터 및 선택적으로 추가적인 반도체 디바이스(예컨대, 저항기, 다이오드, 커패시터 구조물 등)를 포함할 수 있고, 집합적으로 CMOS 회로(700)로 지칭된다.
CMOS 회로(700)의 전계 효과 트랜지스터(701) 중 하나 이상이 기판(8)의 반도체 물질 층(9)의 일부를 포함하는 반도체 채널(735)을 포함할 수 있다. 반도체 물질 층(9)이 단결정 실리콘과 같은 단결정 반도체 물질을 포함하는 경우, CMOS 회로(700)의 각각의 전계 효과 트랜지스터(701)의 반도체 채널(735)은 단결정 실리콘 채널과 같은 단결정 반도체 채널을 포함할 수 있다. 일 실시예에서, CMOS 회로(700)의 복수의 전계 효과 트랜지스터(701)는 후속적으로 형성될 각각의 강유전체 메모리 셀의 노드에 후속적으로 전기적으로 연결되는 각각의 노드를 포함할 수 있다. 예를 들어, CMOS 회로(700)의 복수의 전계 효과 트랜지스터(701)는 후속적으로 형성될 각각의 강유전체 메모리 셀의 노드에 후속적으로 전기적으로 연결되는 각각의 소스 전극(732) 또는 각각의 드레인 전극(738)을 포함할 수 있다.
일 실시예에서, CMOS 회로(700)는 각각의 강유전체 메모리 셀을 프로그래밍하는 데 사용되는 전계 효과 트랜지스터(701) 세트의 게이트 전압을 제어하고 후속적으로 형성될 트랜지스터의 게이트 전압을 제어하도록 구성된 프로그래밍 제어 회로를 포함할 수 있다. 이 실시예에서, 프로그래밍 제어 회로는 선택된 강유전체 메모리 셀의 각각의 강유전성 유전체 물질 층을 제 1 분극 상태(강유전성 유전체 물질 층의 전기적 분극이 선택된 강유전체 메모리 셀의 제 1 전극을 향함)로 프로그램하는 제 1 프로그래밍 펄스, 및 선택된 강유전체 메모리 셀의 강유전성 유전체 물질 층을 제 2 분극 상태(강유전성 유전체 물질 층의 전기적 분극이 선택된 강유전체 메모리 셀의 제 2 전극을 향함)로 프로그램하는 제 2 프로그래밍 펄스를 제공하도록 구성될 수 있다.
일 실시예에서, 기판(8)은 단결정 실리콘 기판을 포함할 수 있고, 전계 효과 트랜지스터(701)는 반도체 채널로서 단결정 실리콘 기판의 각각의 부분을 포함할 수 있다. 본 명세서에 사용된 바와 같이, "반도체성" 요소는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 요소를 지칭한다. 본 명세서에 사용된 바와 같이, "반도체 물질"은 내부에 전기 도펀트가 없을 때 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 물질을 말하며, 전기 도펀트로 적절한 도핑 시 1.0 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 도핑된 물질을 생성할 수 있다.
본 개시의 일 양태에 따르면, 전계 효과 트랜지스터(701)는 후속적으로 전계 효과 트랜지스터(701) 위에 형성될 반도체성 금속 산화물 플레이트를 포함하는 액세스 트랜지스터의 드레인 전극 및 게이트 전극에 전기적으로 연결될 수 있다. 일 실시예에서, 전계 효과 트랜지스터(701)의 서브세트가 후속적으로 드레인 전극 및 게이트 전극 중 적어도 하나에 전기적으로 연결될 수 있다. 예를 들어, 전계 효과 트랜지스터(701)는 후속적으로 형성될 하위 레벨 금속 상호 접속 구조물의 제 1 서브세트를 통해 제 1 워드 라인에 제 1 게이트 전압을 인가하도록 구성된 제 1 워드 라인 드라이버, 및 하위 레벨 금속 상호 접속 구조물의 제 2 서브세트를 통해 제 2 워드 라인에 제 2 게이트 전압을 인가하도록 구성된 제 2 워드 라인 드라이버를 포함할 수 있다. 또한, 전계 효과 트랜지스터(701)는 후속적으로 형성될 비트 라인에 비트 라인 바이어스 전압을 인가하도록 구성된 비트 라인 드라이버, 및 판독 동작 동안 비트 라인을 통해 흐르는 전류를 검출하도록 구성된 감지 증폭기를 포함할 수 있다.
유전체 물질 층 내에 형성된 다양한 금속 상호 접속 구조물이 기판(8) 및 그 위의 반도체 디바이스(예컨대, 전계 효과 트랜지스터(701)) 위에 후속적으로 형성될 수 있다. 예시적인 예에서, 유전체 물질 층은, 예를 들어, 소스 및 드레인에 연결된 콘택 구조물을 둘러싸는 층일 수 있는 제 1 유전체 물질 층(601)(때때로 콘택 레벨 유전체 물질 층(601)으로 지칭됨), 제 1 상호 접속 레벨 유전체 물질 층(610), 및 제 2 상호 접속 레벨 유전체 물질 층(620)을 포함할 수 있다. 금속 상호 접속 구조물은 제 1 유전체 물질 층(601)에 형성되고 CMOS 회로(700)의 각각의 컴포넌트와 접촉하는 디바이스 콘택 비아 구조물(612), 제 1 상호 접속 레벨 유전체 물질 층(610)에 형성된 제 1 금속 라인 구조물(618), 제 2 상호 접속 레벨 유전체 물질 층(620)의 하부에 형성된 제 1 금속 비아 구조물(622), 및 제 2 상호 접속 레벨 유전체 물질 층(620)의 상부에 형성된 제 2 금속 라인 구조물(628)을 포함할 수 있다.
유전체 물질 층(601, 610, 620) 각각은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리, 비정질 플루오르화 탄소, 이들의 다공성 변형, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 금속 상호 접속 구조물(612, 618, 622, 628) 각각은 금속 라이너(예컨대, 금속 질화물 또는 금속 탄화물)와 금속 충전 물질의 조합일 수 있는 적어도 하나의 전도성 물질을 포함할 수 있다. 각각의 금속 라이너는 TiN, TaN, WN, TiC, TaC, 및 WC를 포함할 수 있고, 각각의 금속 충전 물질 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 본 개시의 고려된 범위 내의 다른 적절한 금속 라이너 및 금속 충전 물질이 또한 사용될 수 있다. 일 실시예에서, 제 1 금속 비아 구조물(622) 및 제 2 금속 라인 구조물(628)은 이중 다마신 공정에 의해 통합된 라인 및 비아 구조물로서 형성될 수 있다. 유전체 물질 층(601, 610, 620)은 본 명세서에서 하위 레벨 유전체 물질 층으로 지칭된다. 하위 레벨 유전체 물질 층 내에 형성된 금속 상호 접속 구조물(612, 618, 622, 628)은 본 명세서에서 하위 레벨 금속 상호 접속 구조물로 지칭된다.
본 개시는 메모리 셀 어레이가 제 2 상호 접속 레벨 유전체 물질 층(620) 위에 형성될 수 있는 실시예를 사용하여 설명되지만, 메모리 셀 어레이가 상이한 금속 상호 접속 레벨에서 형성될 수 있는 실시예를 본 명세서에서 명시적으로 고려한다.
트랜지스터 어레이 및 강유전체 메모리 셀 어레이가 금속 상호 접속 구조물(612, 618, 622, 628)이 내부에 형성된 유전체 물질 층(601, 610, 620) 위에 후속적으로 성막될 수 있다. 트랜지스터 어레이 또는 강유전체 메모리 셀 어레이를 형성하기 전에 형성되는 모든 유전체 물질 층 세트는 집합적으로 하위 레벨 유전체 물질 층(601, 610, 620)으로 지칭된다. 하위 레벨 유전체 물질 층(601, 610, 620) 내에 형성되는 모든 금속 상호 접속 구조물 세트는 본 명세서에서 제 1 금속 상호 접속 구조물(612, 618, 622, 628)로 지칭된다. 일반적으로, 적어도 하나의 하위 레벨 유전체 물질 층(601, 610, 620) 내에 형성된 제 1 금속 상호 접속 구조물(612, 618, 622, 628)은 기판(8)에 위치하는 반도체 물질 층(9) 위에 형성될 수 있다.
본 개시의 일 양태에 따르면, 트랜지스터(예를 들어, 박막 트랜지스터(TFT))가 하위 레벨 유전체 물질 층(601, 610, 620) 및 제 1 금속 상호 접속 구조물(612, 618, 622, 628)을 포함하는 금속 상호 접속 레벨 위에 놓이는 금속 상호 접속 레벨에서 후속적으로 형성될 수 있다. 일 실시예에서, 균일한 두께를 갖는 평면 유전체 물질 층이 하위 레벨 유전체 물질 층(601, 610, 620) 위에 형성될 수 있다. 평면 유전체 물질 층은 본 명세서에서 공정 내 절연 매트릭스 층(635')으로 지칭된다. 공정 내 절연 매트릭스 층(635')은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리 또는 다공성 유전체 물질과 같은 유전체 물질을 포함하며, 화학 기상 증착에 의해 성막될 수 있다. 공정 내 절연 매트릭스 층(635')의 두께는 20 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 후속적인 처리 단계에서 공정 내 절연 매트릭스 층(635')에 추가적인 절연 층이 추가되어 두께가 증가할 수 있다.
일반적으로, 내부에 금속 상호 접속 구조물(예컨대, 제 1 금속 상호 접속 구조물(612, 618, 622, 628))을 포함하는 상호 접속 레벨 유전체 층(예컨대, 하위 레벨 유전체 물질 층(601, 610, 620))이 반도체 디바이스 위에 형성될 수 있다. 공정 내 절연 매트릭스 층(635')은 상호 접속 레벨 유전체 층 위에 형성될 수 있다.
일 실시예에서, 기판(8)은 단결정 반도체 물질 층(예컨대, 반도체 물질 층(9))을 포함할 수 있고, 전계 효과 트랜지스터(예컨대, 상보성 금속 산화물 반도체(CMOS) 트랜지스터)는 각각의 채널 영역이 기판(8) 상에 형성될 수 있기 때문에 단결정 반도체 물질 층의 각각의 부분을 포함할 수 있다.
2차원 어레이의 단위 셀 구조물을 포함하는 메모리 어레이가 도 1에 도시된 제 1 예시적인 구조물 위에 후속적으로 형성될 수 있다.
도 2a 내지 도 2e를 참조하면, 포토레지스트 층(도시되지 않음)이 공정 내 절연 매트릭스 층(635') 위에 도포될 수 있고, 리소그래피 방식으로 패턴화되어 라인 공간 패턴을 형성할 수 있다. 패턴화된 포토레지스트 층의 각각의 라인 패턴은 제 1 수평 방향(hd1)을 따라 횡방향으로 이격될 수 있고, 제 1 수평 방향(hd1)에 수직인 제 2 수평 방향(hd2)을 따라 횡방향으로 연장될 수 있다. 일 실시예에서, 패턴화된 포토레지스트 층의 라인 공간 패턴은 제 1 수평 방향(hd1)을 따라 주기성을 갖는 주기적 패턴일 수 있다. 단위 셀 구조물을 형성하기 위한 영역은 "UC"로 표시된 점선 직사각형으로 표시되며, 본 명세서에서는 단위 셀 영역(UC)으로 지칭된다. 본 개시의 일 실시예에 따르면, 라인 공간 패턴에서의 적어도 4개의 공간이 각각의 단위 셀 영역(UC)을 통해 횡방향으로 연장된다. 다시 말해서, 각각의 단위 셀 영역(UC)은 적어도 4개의 공간 패턴의 세그먼트를 포함한다.
이방성 에칭 공정이 수행되어 공정 내 절연 매트릭스 층(635') 상부에 공간 패턴을 전사할 수 있다. 본 명세서에서 워드 라인 트렌치(19)로 지칭되는 라인 트렌치가 공정 내 절연 매트릭스 층(635')의 물질이 이방성 에칭 공정에 의해 제거되는 공극 내에 형성될 수 있다. 워드 라인 트렌치는 제 2 수평 방향(hd2)을 따라 횡방향으로 연장될 수 있고, 제 1 수평 방향(hd1)을 따라 횡방향으로 서로 이격될 수 있다. 일 실시예에서, 워드 라인 트렌치(19)는 제 2 수평 방향(hd2)을 따라 횡방향으로 연장되는 직선 측벽을 갖는 직선 트렌치를 포함할 수 있다. 워드 라인 트렌치(19)는 제 1 수평 방향(hd1)을 따라 주기성을 가질 수 있으며, 이는 제 1 수평 방향(hd1)을 따른 단위 셀 영역(UC)의 폭과 동일하다. 일 실시예에서, 워드 라인 트렌치(19)는 위치에 관계없이 제 1 수평 방향(hd1)을 따라 동일한 폭을 가질 수 있다. 워드 라인 트렌치(19)의 깊이는 10 nm 내지 300 nm의 범위, 예컨대, 30 nm 내지 100 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 제 1 수평 방향을 따라 1로 시작하는 양의 정수로 워드 라인 트렌치(19)를 순차적으로 넘버링할 때, 워드 라인 트렌치(19)는 본 명세서에서 제 1 워드 라인 트렌치(19A)로 지칭되는 홀수 번째 워드 라인 트렌치(19) 및 본 명세서에서 제 2 워드 라인 트렌치(19B)로 지칭되는 짝수 번째 워드 라인 트렌치(19)를 포함할 수 있다. 패턴화된 포토레지스트 층은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 3a 내지 도 3e를 참조하면, 적어도 하나의 금속 물질이 워드 라인 트렌치(19)에 성막될 수 있다. 예를 들어, 금속 장벽 물질을 포함하는 워드 라인 금속 라이너 층 및 금속 충전 물질을 포함하는 워드 라인 금속 충전 물질 층이 워드 라인 트렌치(19) 내에 그리고 공정 내 절연 매트릭스 층(635') 위에 순차적으로 성막될 수 있다. 워드 라인 금속 라이너 층은 TiN, TaN, WN, TiC, TaC, WC 또는 이들의 스택과 같은 금속 장벽 물질을 포함할 수 있으며, 화학 기상 증착 또는 물리 기상 증착에 의해 성막될 수 있다. 워드 라인 금속 라이너 층의 두께는 1 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 워드 라인 금속 충전 물질 층은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 워드 라인 금속 충전 물질 층의 두께는 워드 라인 트렌치(19) 각각이 워드 라인 금속 라이너 층과 워드 라인 금속 충전 물질 층의 조합으로 충전되도록 선택될 수 있다.
화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정이 수행되어 공정 내 절연 매트릭스 층(635')의 상부 표면을 포함하는 수평면 위에 놓이는 워드 라인 금속 라이너 층 및 워드 라인 금속 충전 물질 층의 부분을 제거할 수 있다. 각각의 워드 라인 트렌치(19)를 충전하는 워드 라인 금속 라이너 층 및 워드 라인 금속 충전 물질 층의 각각의 나머지 인접 부분이 워드 라인(3)을 구성한다. 각각의 워드 라인(3)은 워드 라인 금속 라이너(4) 및 워드 라인 금속 충전 물질 부분(5)을 포함할 수 있다. 각각의 워드 라인 금속 라이너(4)는 평탄화 공정 후에 남아 있는 워드 라인 금속 라이너 층의 부분이다. 각각의 워드 라인 금속 충전 물질 부분(5)은 평탄화 공정 후에 남아 있는 워드 라인 금속 충전 물질 층의 부분이다.
워드 라인(3)은 제 1 워드 라인 트렌치(19A)를 충전하는 제 1 워드 라인(3A)과 제 2 워드 라인 트렌치(19B)를 충전하는 제 2 워드 라인(3B)을 포함한다. 제 1 워드 라인(3A)과 제 2 워드 라인(3B)은 제 1 수평 방향(hd1)을 따라 교번한다. 각각의 단위 셀(UC)은 적어도 2개의 제 1 워드 라인(3A) 및 적어도 2개의 제 2 워드 라인(3B)을 포함하는 적어도 4개의 상이한 워드 라인(3)의 세그먼트를 포함한다.
도 4a 및 도 4b를 참조하면, 절연 물질 층(본 명세서에서 비아 레벨 절연 층으로 지칭됨)이 공정 내 절연 매트릭스 층(635') 위에 성막될 수 있고, 공정 내 절연 매트릭스 층(635')에 포함될 수 있다. 공정 내 절연 매트릭스 층(635')의 두께는 추가된 절연 물질 층의 두께만큼 증가할 수 있으며, 이는 예를 들어 30 nm 내지 300 nm의 범위, 예컨대, 60 nm 내지 150 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
비아 캐비티가 공정 내 절연 매트릭스층(635')을 통해 형성될 수 있어 비아 캐비티의 바닥에서 워드 라인(3)의 상부 표면이 물리적으로 노출될 수 있다. 본 개시의 일 양태에 따르면, 각각의 단위 셀 영역(UC) 내에는 2개의 비아 캐비티가 형성될 수 있다. 일 실시예에서, 2개의 제 1 워드 라인(3A)의 상부 표면이 단위 셀 영역(UC)에서 물리적으로 노출되고, 2개의 제 2 워드 라인(3B)의 상부 표면이 제 2 수평 방향(hd2)을 따라 단위 셀 영역(UC)으로부터 횡방향으로 오프셋된 인접한 단위 셀 영역(UC)에서 물리적으로 노출될 수 있다. 따라서, 비아 캐비티 아래에서 물리적으로 노출되는 워드 라인(3)(즉, 제 1 워드 라인(3A) 또는 제 2 워드 라인(3B))의 유형은 제 2 수평 방향(hd2)을 따라 교번할 수 있다. 일 실시예에서, 비아 캐비티 아래에서 물리적으로 노출되는 워드 라인(3)의 유형은 제 1 수평 방향(hd1)을 따라 동일할 수 있고, 제 2 수평 방향(hd2)을 따라 제 1 워드 라인(3A)과 제 2 워드 라인(3B) 사이에서 교번할 수 있다. 이와 같이, 비아 캐비티의 위치는 제 2 수평 방향(hd2)을 따라 엇갈릴 수 있다.
적어도 하나의 금속 물질이 비아 캐비티에 성막될 수 있다. 예를 들어, 금속 장벽 물질을 포함하는 비아 금속 라이너 층 및 금속 충전 물질을 포함하는 비아 금속 충전 물질 층이 비아 캐비티 내에 그리고 공정 내 절연 매트릭스 층(635') 위에 순차적으로 성막될 수 있다. 비아 금속 라이너 층은 TiN, TaN, WN, TiC, TaC, WC 또는 이들의 스택과 같은 금속 장벽 물질을 포함할 수 있으며, 화학 기상 증착 또는 물리 기상 증착에 의해 성막될 수 있다. 비아 금속 라이너 층의 두께는 1 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 비아 금속 충전 물질 층은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 비아 금속 충전 물질 층의 두께는 비아 캐비티 각각이 비아 금속 라이너 층과 비아 금속 충전 물질 층의 조합으로 충전되도록 선택될 수 있다.
화학적 기계적 연마(CMP) 공정과 같은 평탄화 공정이 수행되어 공정 내 절연 매트릭스 층(635')의 상부 표면을 포함하는 수평면 위에 놓이는 비아 금속 라이너 층 및 비아 금속 충전 물질 층의 부분을 제거할 수 있다. 각각의 비아 캐비티를 충전하는 비아 금속 라이너 층 및 비아 금속 충전 물질 층의 각각의 나머지 인접 부분이 워드 라인 연결 비아 구조물(12)을 구성한다. 각각의 워드 라인 연결 비아 구조물(12)은 비아 금속 라이너(13) 및 비아 금속 충전 물질 부분(14)을 포함할 수 있다. 각각의 비아 금속 라이너(13)는 평탄화 공정 후에 남아 있는 비아 금속 라이너 층의 부분이다. 각각의 비아 금속 충전 물질 부분(14)은 평탄화 공정 후에 남아 있는 비아 금속 충전 물질 층의 부분이다.
각각의 단위 셀(UC)은 한 쌍의 워드 라인 연결 비아 구조물(12)을 포함한다. 일반적으로, 각각의 워드 라인 연결 비아 구조물(12)은 각각의 워드 라인(3)의 상부 표면 상에 형성될 수 있다.
도 5a 내지 도 5e를 참조하면, 추가적인 절연 물질 층(본 명세서에서 게이트 레벨 절연 층으로 지칭됨)이 공정 내 절연 매트릭스 층(635') 위에 성막될 수 있고, 공정 내 절연 매트릭스 층(635')에 포함될 수 있다. 공정 내 절연 매트릭스 층(635')의 두께는 추가된 절연 물질 층의 두께만큼 증가할 수 있으며, 이는 예를 들어 30 nm 내지 300 nm의 범위, 예컨대, 60 nm 내지 150 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 공정 내 절연 매트릭스 층(635')은 후속적인 처리 단계에서 두께가 증가하지 않는 절연 매트릭스 층(635)이 된다.
게이트 캐비티(도시되지 않음)가 절연 매트릭스 층(635)을 통해 형성될 수 있어 게이트 캐비티의 바닥에서 워드 라인 연결 비아 구조물(12)의 상부 표면이 물리적으로 노출될 수 있다. 본 개시의 일 양태에 따르면, 각각의 단위 셀 영역(UC) 내에는 2개의 게이트 캐비티가 형성될 수 있다. 일 실시예에서, 2개의 워드 라인 연결 비아 구조물(12)의 상부 표면이 단위 셀 영역(UC)에서 물리적으로 노출될 수 있다. 워드 라인 연결 비아 구조물(12)의 상부 표면은 각각의 게이트 캐비티의 바닥에서 물리적으로 노출될 수 있다.
일 실시예에서, 각각의 게이트 캐비티는 각각의 직사각형 수평 단면 형상을 가질 수 있다. 본 개시의 일 실시예에 따르면, 각각의 게이트 캐비티는 제 1 수평 방향(hd1)에 평행한 한 쌍의 제 1 측벽 및 제 2 수평 방향(hd2)에 평행한 한 쌍의 제 2 측벽을 가질 수 있다. 일 실시예에서, 각각의 단위 셀 영역(UC)은 직사각형 수평 단면 형상을 갖는 2개의 개별 게이트 캐비티를 포함할 수 있고, 2개의 개별 게이트 캐비티의 영역은 단위 셀 영역(UC) 내에 전체적으로 위치할 수 있다. 각각의 단위 셀 영역(UC) 내의 2개의 개별 게이트 캐비티는 일정한 분리 거리만큼 횡방향으로 서로 이격될 수 있다. 일반적으로, 각각의 게이트 캐비티의 한 쌍의 제 1 측벽은 제 1 수평 방향(hd1)에 평행하거나 평행하지 않을 수 있으며, 각각의 게이트 캐비티의 한 쌍의 제 2 측벽은 제 2 수평 방향(hd2)에 평행하거나 평행하지 않을 수 있다.
적어도 하나의 금속 물질이 게이트 캐비티에 성막될 수 있다. 예를 들어, 금속 장벽 물질을 포함하는 게이트 금속 라이너 층 및 금속 충전 물질을 포함하는 게이트 금속 충전 물질 층이 게이트 캐비티 내에 그리고 절연 매트릭스 층(635) 위에 순차적으로 성막될 수 있다. 게이트 금속 라이너 층은 TiN, TaN, WN, TiC, TaC, WC 또는 이들의 스택과 같은 금속 장벽 물질을 포함할 수 있으며, 화학 기상 증착 또는 물리 기상 증착에 의해 성막될 수 있다. 게이트 금속 라이너 층의 두께는 1 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다. 게이트 금속 충전 물질 층은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 게이트 금속 충전 물질 층의 두께는 게이트 캐비티 각각이 게이트 금속 라이너 층과 게이트 금속 충전 물질 층의 조합으로 충전되도록 선택될 수 있다.
화학적 기계적 연마(CMP) 공정과 같은 평탄화 공정이 수행되어 절연 매트릭스 층(635)의 상부 표면을 포함하는 수평면 위에 놓이는 게이트 금속 라이너 층 및 게이트 금속 충전 물질 층의 부분을 제거할 수 있다. 각각의 게이트 캐비티를 충전하는 게이트 금속 라이너 층 및 게이트 금속 충전 물질 층의 각각의 나머지 인접 부분이 게이트 전극(15)을 구성한다. 각각의 게이트 전극(15)은 게이트 금속 라이너(16) 및 게이트 금속 충전 물질 부분(17)을 포함할 수 있다. 각각의 게이트 금속 라이너(16)는 평탄화 공정 후에 남아 있는 게이트 금속 라이너 층의 부분이다. 각각의 게이트 금속 충전 물질 부분(17)은 평탄화 공정 후에 남아 있는 게이트 금속 충전 물질 층의 부분이다.
한 쌍의 게이트 전극(15)이 각각의 단위 셀 영역(UC) 내에 형성될 수 있다. 한 쌍의 게이트 전극(15)은 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)을 포함할 수 있다. 제 1 게이트 전극(15A)의 하부 표면과 접촉하는 각각의 워드 라인 연결 비아 구조물은 본 명세서에서 제 1 워드 라인 연결 비아 구조물(12)로 지칭되며, 이는 제 1 게이트 전극(15A) 아래에 있는 2개의 워드 라인(3A, 3B) 중 하나의 상부 표면과 접촉한다. 제 2 게이트 전극(15B)의 하부 표면과 접촉하는 각각의 워드 라인 연결 비아 구조물은 본 명세서에서 제 2 워드 라인 연결 비아 구조물(12)로 지칭되며, 이는 제 2 게이트 전극(15B) 아래에 있는 2개의 워드 라인(3A, 3B) 중 하나의 상부 표면과 접촉한다. 일반적으로, 제 1 워드 라인(3A) 및 제 2 워드 라인(3B)은 단위 셀 영역(UC)에서 제 1 게이트 전극(15A) 아래에 있을 수 있고, 추가적인 제 1 워드 라인(3A) 및 추가적인 제 2 워드 라인(3B)은 단위 셀 영역(UC)에서 제 2 게이트 전극(15B) 아래에 있을 수 있다.
일 실시예에서, 단위 셀 영역(UC)을 통해 연장된 4개의 워드 라인(3)에서 선택된 2개의 제 1 워드 라인(3A)은 단위 셀 영역(UC) 내의 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B) 각각에 전기적으로 연결될 수 있다. 다른 실시예에서, 단위 셀 영역(UC)을 통해 연장된 4개의 워드 라인(3)에서 선택된 2개의 제 2 워드 라인(3B)은 단위 셀 영역(UC) 내의 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B) 각각에 전기적으로 연결될 수 있다. 일 실시예에서, 서로 인접하고 제 2 수평 방향(hd2)을 따라 서로 횡방향으로 이격된 이웃하는 쌍의 단위 셀 영역(UC) 각각에 대해, 하나의 단위 셀 영역(UC) 내의 게이트 전극(15)은 2개의 제 1 워드 라인(3A)에 전기적으로 연결될 수 있고, 다른 단위 셀 영역(UC) 내의 게이트 전극(15)은 2개의 제 2 워드 라인(3B)에 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 단위 셀 영역(UC)은 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)을 포함할 수 있고, 4개의 워드 라인(3)은 2개의 게이트 전극(15A, 15B) 아래에서 연장될 수 있다. 4개의 워드 라인(3) 중 2개의 워드 라인(3A 또는 3B)은 2개의 게이트 전극(15A, 15B)에 전기적으로 연결된 제 1 단위 셀 영역(UC)에 대한 활성 워드 라인일 수 있고, 4개의 워드 라인(3) 중 다른 2개의 워드 라인(3B 또는 3A)은 2개의 게이트 전극(15A, 15B)과 전기적으로 절연된 제 1 단위 셀 영역(UC)에 대한 통과 워드 라인일 수 있다. 제 1 단위 셀(UC)과 접촉하고 제 2 수평 방향(hd2)을 따라 제 1 단위 셀 영역(UC)으로부터 횡방향으로 이격되는 제 2 단위 셀 영역(UC) 내에서, 제 1 단위 셀 영역(UC)에서 게이트 전극(15A, 15B)에 전기적으로 연결된 2개의 워드 라인(3A 또는 3B)은 제 2 단위 셀 영역(UC) 내의 임의의 게이트 전극(15A, 15B)과 전기적으로 절연된 통과 워드 라인이 되고, 제 1 단위 셀 영역(UC)에서 전기적으로 플로팅되는 2개의 워드 라인(3B 또는 3A)은 제 2 단위 셀 영역(UC) 내의 2개의 게이트 전극(15A, 15B)에 전기적으로 연결된 제 2 단위 셀 영역(UC)에 대한 활성 워드 라인이 된다.
각각의 단위 셀 영역(UC) 내에서, 제 1 워드 라인 연결 비아 구조물(12)은 제 1 게이트 전극(15A)의 하부 표면 및 2개의 활성 워드 라인(2개의 제 1 워드 라인(3A) 또는 2개의 제 2 워드 라인(3B)일 수 있음) 중 하나의 상부 표면과 접촉할 수 있고, 제 2 워드 라인 연결 비아 구조물(12)은 제 2 게이트 전극(15B)의 하부 표면 및 2개의 활성 워드 라인 중 다른 것의 상부 표면과 접촉할 수 있다.
도 6a 내지 도 6e를 참조하면, 게이트 유전체 층(10C) 및 연속 활성 층(20C)이 절연 매트릭스 층(635) 및 게이트 전극(15) 위에 순차적으로 성막될 수 있다. 게이트 유전체 층(10C)은 적어도 하나의 게이트 유전체 물질의 성막에 의해 절연 매트릭스 층(635) 및 게이트 전극(15) 위에 형성될 수 있다. 게이트 유전체 물질은 실리콘 산화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물, 하프늄 산화물, 이트륨 산화물, 란탄 산화물 등), 또는 이들의 스택을 포함할 수 있지만, 이에 제한되지는 않는다. 다른 적절한 유전체 물질이 본 개시의 고려되는 범위 내에 있다. 게이트 유전체 물질은 원자층 증착 또는 화학 기상 증착에 의해 성막될 수 있다. 게이트 유전체 층(10C)의 두께는 1 nm 내지 100 nm의 범위, 예컨대, 3 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
반도체성 물질을 포함하는 연속 활성 층(20C)이 게이트 유전체 층(10C) 위에 성막될 수 있다. 연속 활성 층(20C)은 패턴화되지 않은(즉, 블랭킷) 반도체 물질 층일 수 있다. 일 실시예에서, 연속 활성 층(20C)은 화합물 반도체 물질을 포함할 수 있다. 일 실시예에서, 반도체성 물질은 전기 도펀트(p형 도펀트 또는 n형 도펀트일 수 있음)로 적절한 도핑 시 1.0 S/m 내지 1.0 x 105 S/m 범위의 전기 전도도를 제공하는 물질을 포함한다. 연속 활성 층(20C)에 사용될 수 있는 예시적인 반도체성 물질은 인듐 갈륨 아연 산화물(IGZO), 인듐 텅스텐 산화물, 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 산화물, 인듐 산화물, 도핑된 아연 산화물, 도핑된 인듐 산화물, 도핑된 카드뮴 산화물, 및 이들로부터 도출된 다양한 다른 도핑된 변형을 포함하지만 이에 제한되지는 않는다. 일반적으로, 연속 활성 층(20C)은 In, Zn, Ga, Sn, Pb, Zr, Sr, Ru, Mn, Mg, Nb, Ta, Hf, Al, La, Sc, Ti, V, Cr, Mo, W, Fe, Co, Ni, Pd, Ir, Ag, 및 이들의 임의의 조합으로부터 선택된 적어도 2개의 금속 및/또는 적어도 3개의 금속과 같은 적어도 하나의 금속의 산화물을 포함할 수 있다. 금속 원소의 일부는 도펀트 농도, 예를 들어 1.0% 미만의 원자 백분율로 존재할 수 있다. 다른 적절한 반도체성 물질이 본 개시의 고려되는 범위 내에 있다. 일 실시예에서, 연속 활성 층(20C)의 반도체성 물질은 인듐 갈륨 아연 산화물을 포함할 수 있다.
연속 활성 층(20C)은 다결정질 반도체성 물질, 또는 더 큰 평균 입자 크기를 갖는 다결정질 반도체성 물질로 후속적으로 어닐링될 수 있는 비정질 반도체성 물질을 포함할 수 있다. 연속 활성 층(20C)은 물리 기상 증착에 의해 성막될 수 있지만, 다른 적절한 성막 공정이 사용될 수 있다. 연속 활성 층(20C)의 두께는 1 nm 내지 300 nm의 범위, 예컨대, 2 nm 내지 100 nm 및/또는 4 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
도 7a 내지 도 7e를 참조하면, 포토레지스트 층(43)이 연속 활성 층(20C) 위에 도포될 수 있고, 리소그래피 방식으로 패턴화되어 개별 패턴화된 포토레지스트 물질 부분을 형성할 수 있다. 포토레지스트 층(43)의 각각의 패턴화된 부분은 단위 셀 영역(UC) 각각의 영역 내에 위치할 수 있다. 단일 개별 패턴화된 포토레지스트 물질 부분이 각각의 단위 셀 영역(UC) 내에 형성될 수 있다. 포토레지스트 층(43)의 각각의 패턴화된 부분의 영역은 연속 활성 층(20C)으로부터 후속적으로 패턴화될 반도체성 금속 산화물 부분의 영역을 정의할 수 있다. 일 실시예에서, 포토레지스트 층(43)의 각각의 패턴화된 부분은 직사각형 또는 둥근 직사각형의 수평 단면 형상을 가질 수 있다.
포토레지스트 층(43)의 패턴은 이방성 에칭 공정을 수행하여 연속 활성 층(20C) 및 게이트 유전체 층(10C)을 통해 전사될 수 있다. 연속 활성 층(20C)의 패턴화된 부분은 2차원 어레이의 활성 층(20)을 포함한다. 게이트 유전체 층(10C)의 패턴화된 부분은 2차원 어레이의 게이트 유전체(10)를 포함한다. 2차원 어레이의 게이트 유전체(10) 및 활성 층(20)의 층 스택이 형성될 수 있다. 각각의 층 스택 내의 게이트 유전체(10) 및 활성 층(20)의 측벽은 수직으로 일치할 수 있으며, 즉 동일한 수직면 내에 위치할 수 있다. 포토레지스트 층(43)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
일 실시예에서, 각각의 활성 층(20)은 직사각형 또는 둥근 직사각형의 수평 단면 형상을 가질 수 있다. 일 실시예에서, 각각의 활성 층(20)은 제 1 수평 방향(hd1)을 따라 60 nm 내지 1,000 nm, 예컨대 100 nm 내지 300 nm 범위의 횡방향 치수를 가질 수 있지만, 더 작고 더 큰 횡방향 치수가 또한 사용될 수 있다. 일 실시예에서, 각각의 활성 층(20)은 제 2 수평 방향(hd2)을 따라 20 nm 내지 500 nm, 예컨대 40 nm 내지 250 nm 범위의 횡방향 치수를 가질 수 있지만, 더 작고 더 큰 횡방향 치수가 또한 사용될 수 있다. 각각의 활성 층(20)에서 제 1 수평 방향(hd1)을 따른 횡방향 치수 대 제 2 수평 방향(hd2)을 따른 횡방향 치수의 비율은 0.5 내지 4, 예컨대 1 내지 2의 범위에 있을 수 있지만, 더 작고 더 큰 비율이 또한 사용될 수 있다.
일반적으로, 연속 활성 층(20C)과 같은 반도체성 물질 층 및 게이트 유전체 층(10C)은 2차원 어레이의 층 스택(10, 20)으로 패턴화될 수 있다. 각각의 층 스택은 게이트 유전체(10) 및 활성 층(20)을 포함한다. 활성 층(20)은 반도체성 금속 산화물 물질을 포함할 수 있고/있거나 본질적으로 구성된다. 각각의 활성 층(20)은 채널 방향(즉, 소스 전극과 드레인 전극 사이의 전류 흐름 방향)을 따라 연장된 한 쌍의 길이 방향 측벽 및 채널 방향에 수직인 방향을 따라 연장된 한 쌍의 폭 방향 측벽을 포함할 수 있다. 일 실시예에서, 한 쌍의 폭 방향 측벽은 워드 라인(3)의 길이 방향에 평행하고, 한 쌍의 길이 방향 측벽은 워드 라인(3)의 길이 방향에 수직할 수 있다.
본 개시의 일 양태에 따르면, 2차원 어레이의 층 스택(10, 20)은 2차원 어레이의 게이트 전극(15) 위에 형성될 수 있다. 각각의 층 스택(10, 20)은 게이트 유전체(10) 및 활성 층(20)을 포함할 수 있다. 각각의 활성 층(20)은 2개의 게이트 전극(15A, 15B)의 각각의 세트, 2개의 워드 라인(3A 또는 3B)의 각각의 세트, 및 2개의 추가적인 워드 라인(3B 또는 3A)의 각각의 세트와 중첩되는 영역을 갖고 이들 위에 놓인다. 2개의 워드 라인(3A 또는 3B)의 각각의 세트는 2개의 게이트 전극(15A, 15B)의 각각의 세트에 전기적으로 연결될 수 있고, 2개의 추가적인 워드 라인(3B 또는 3A)의 각각의 세트는 2개의 게이트 전극(15A, 15B)의 각각의 세트와 전기적으로 절연될 수 있다. 전체 단위 셀 영역(UC)의 약 50%에 해당하는 제 1 유형의 단위 셀 영역(UC)에서, 2개의 제 1 워드 라인(3A) 세트는 2개의 게이트 전극(15A, 15B)의 각각의 세트에 전기적으로 연결될 수 있고, 2개의 제 2 워드 라인(3B)의 각각의 세트는 2개의 게이트 전극(15A, 15B)의 각각의 세트와 전기적으로 절연될 수 있다. 전체 단위 셀 영역(UC)의 약 50%에 해당하는 제 2 유형의 단위 셀 영역(UC)에서, 2개의 제 2 워드 라인(3B) 세트는 2개의 게이트 전극(15A, 15B)의 각각의 세트에 전기적으로 연결될 수 있고, 2개의 제 1 워드 라인(3A)의 각각의 세트는 2개의 게이트 전극(15A, 15B)의 각각의 세트와 전기적으로 절연될 수 있다.
각각의 단위 셀 영역(UC) 내의 구조물은: 반도체 물질(반도체성 금속 산화물 물질과 같은 화합물 반도체 물질일 수 있음)을 포함하는 활성 층(20); 활성 층(20) 아래에 있는 게이트 유전체(10); 게이트 유전체(10)의 제 1 부분 아래에 있는 제 1 게이트 전극(15A); 게이트 유전체(10)의 제 2 부분 아래에 있는 제 2 게이트 전극(15B); 및 평면도에서 활성 층(20)과 중첩되는 영역을 갖고 활성 층(20) 아래에 있는 적어도 4개의 워드 라인(3A, 3B)을 포함한다. 적어도 4개의 워드 라인(3A, 3B)에서 선택된 제 1 워드 라인(3A 또는 3B)은 제 1 게이트 전극(15A)에 전기적으로 연결되고, 적어도 4개의 워드 라인에서 선택된 제 2 워드 라인(3A 또는 3B)은 제 2 게이트 전극(15B)에 전기적으로 연결되고, 제 1 워드 라인(3A 또는 3B) 및 제 2 워드 라인(3A 또는 3B)을 제외한 적어도 4개의 워드 라인(3A, 3B)에서 선택된 모든 워드 라인은 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)과 전기적으로 절연된다. 단위 셀 영역(UC)에서 2개의 제 1 워드 라인(3A)이 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)에 전기적으로 연결되는 실시예에서, 2개의 제 2 워드 라인(3B)은 단위 셀 영역(UC)에서 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)과 전기적으로 절연된다. 단위 셀 영역(UC)에서 2개의 제 2 워드 라인(3B)이 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)에 전기적으로 연결되는 실시예에서, 2개의 제 1 워드 라인(3A)은 단위 셀 영역(UC)에서 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)과 전기적으로 절연된다.
일 실시예에서, 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B) 각각은 채널 방향(즉, 활성 층(20)의 전류 방향)을 따른 폭을 가질 수 있으며, 이는 후속적으로 형성되는 이웃하는 쌍의 소스 전극과 드레인 전극 사이의 측면 분리 방향과 동일하다. 일 실시예에서, 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B) 각각의 폭은 제 1 수평 방향(hd1)을 따른 각각의 워드 라인(3) 폭의 2배보다 클 수 있다.
도 8a 내지 도 8e를 참조하면, 유전체 층(40)이 2차원 어레이의 게이트 유전체(10) 및 활성 층(20)의 층 스택 위에 성막될 수 있다. 유전체 층(40)은 또한 박막 트랜지스터 레벨(TFT 레벨) 유전체 층, 즉 박막 트랜지스터 레벨에 위치하는 유전체 층으로 지칭된다. 유전체 층(40)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리, 또는 이들의 스택과 같은 유전체 물질을 포함한다. 선택적으로, 유전체 층(40)은 평평한 상부 표면을 제공하도록 평탄화될 수 있다. 절연 매트릭스 층(635)과의 계면으로부터 측정된 유전체 층(40)의 두께는 100 nm 내지 1,000 nm, 예컨대 200 nm 내지 500 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다 .
포토레지스트 층(47)이 유전체 층(40) 위에 도포될 수 있고, 리소그래피 방식으로 패턴화되어 그 안에 개별 개구를 형성할 수 있다. 일 실시예에서, 3개의 직사각형 개구가 각각의 단위 셀 영역(UC) 내의 포토레지스트 층(47)에 형성될 수 있다. 3개의 직사각형 개구는 단위 셀 영역(UC) 내에 후속적으로 형성될 소스 전극의 횡방향 범위를 정의하기 위한 2개의 소스 개구, 및 단위 셀 영역(UC) 내에 후속적으로 형성될 드레인 전극의 횡방향 범위를 정의하기 위한 드레인 개구를 포함한다.
포토레지스트 층(47)의 라인 트렌치 및 개별 개구의 패턴은 유전체 층(40)을 통해 전사되어 소스 캐비티(51) 및 드레인 캐비티(59)를 형성할 수 있다. 한 쌍의 소스 캐비티(51)가 각각의 활성 층(20) 위에 형성될 수 있다. 구체적으로, 제 1 수평 방향(hd1)을 따라 횡방향으로 이격된 활성 층(20) 각각의 단부에 한 쌍의 소스 캐비티(51)가 형성될 수 있다. 각각의 소스 캐비티(51)의 영역은 하부의 활성 층(20)의 영역 내에 완전히 있을 수 있다. 활성 층(20)의 상부 표면의 일부가 각각의 소스 캐비티(51)의 바닥에서 물리적으로 노출될 수 있다. 드레인 캐비티(59)는 각 쌍의 소스 캐비티(51) 사이의 각각의 활성 층(20) 위에 형성될 수 있다. 활성 층(20)의 상부 표면의 일부가 각각의 드레인 캐비티(59)의 바닥에서 물리적으로 노출될 수 있다. 포토레지스트 층(47)은, 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 9a 내지 도 9e를 참조하면, 적어도 하나의 전도성 물질이 캐비티(51, 59) 내에 그리고 유전체 층(40) 위에 성막될 수 있다. 적어도 하나의 전도성 물질은 금속 라이너 물질과 금속 충전 물질을 포함할 수 있다. 금속 라이너 물질은 TiN, TaN, WN, TiC, TaC, 및/또는 WC와 같은 전도성 금속 질화물 또는 전도성 금속 탄화물을 포함할 수 있다. 금속 충전 물질은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 본 개시의 고려된 범위 내의 다른 적절한 물질이 또한 사용될 수 있다.
적어도 하나의 전도성 물질의 과잉 부분은 CMP 공정 및/또는 리세스 에칭 공정을 사용할 수 있는 평탄화 공정에 의해 유전체 층(40)의 상부 표면을 포함하는 수평면 위에서 제거될 수 있다. 다른 적절한 평탄화 공정이 사용될 수 있다. 소스 캐비티(51)를 충전하는 적어도 하나의 전도성 물질의 각각의 나머지 부분이 소스 전극(52)을 구성한다. 드레인 캐비티(59)를 충전하는 적어도 하나의 전도성 물질의 각각의 나머지 부분이 드레인 전극(56)을 구성한다.
일 실시예에서, 각각의 소스 전극(52)은 금속 라이너 물질의 나머지 부분인 소스 금속 라이너(53), 및 금속 충전 물질의 나머지 부분인 소스 금속 충전 물질 부분(54)을 포함할 수 있다. 각각의 드레인 전극(56)은 금속 라이너 물질의 나머지 부분인 드레인 금속 라이너(57), 및 금속 충전 물질의 나머지 부분인 드레인 금속 충전 물질 부분(58)을 포함할 수 있다. 각각의 상부 워드 라인(3)은 금속 라이너 물질의 나머지 부분인 게이트 금속 라이너(4) 및 금속 충전 물질의 나머지 부분인 금속 충전 물질 부분(5)을 포함할 수 있다. 일반적으로, 제 1 소스 전극(52), 드레인 전극(56) 및 제 2 소스 전극(52)은 각각의 활성 층(20)의 상부 표면의 각각의 부분 상에 형성될 수 있다. 드레인 전극(56)은 제 1 소스 전극(52)과 제 2 소스 전극(52) 사이에 형성된다.
일반적으로, 제 1 트랜지스터 및 제 2 트랜지스터가 각각의 단위 셀 영역(UC)에 형성될 수 있다. 제 1 트랜지스터 및 제 2 트랜지스터는 연속 물질 부분으로서 기판(8) 위에 위치된 활성 층(20), 및 활성 층(20) 상에 위치한 전극 구조물(52, 15, 56) 세트를 포함하고, 제 1 수평 방향(hd1)을 따라 한 측에서 다른 측으로 제 1 소스 전극(52), 제 1 게이트 전극(15A), 드레인 전극(56), 제 2 게이트 전극(15B) 및 제 2 소스 전극(52)을 포함할 수 있다. 제 1 소스 전극(52)과 드레인 전극(56) 사이에서 횡방향으로 연장되는 활성 층(20)의 제 1 부분은 제 1 반도체 채널을 포함할 수 있고, 제 2 소스 전극(52)과 드레인 전극(56) 사이에서 횡방향으로 연장되는 활성 층(20)의 제 2 부분은 제 2 반도체 채널을 포함할 수 있다. 제 1 소스 전극(52), 드레인 전극(56) 및 제 2 소스 전극(52)의 상부 표면은 유전체 층(40)의 상부 표면을 포함하는 수평면 내에 위치할 수 있다(즉, 동일 평면).
일반적으로, 2개의 소스 전극(52) 세트 및 드레인 전극(56)이 각각의 활성 층(20) 상에 있다. 제 1 소스 전극(52)은 활성 층(20)의 제 1 단부와 접촉하고, 제 2 소스 전극(52)은 활성 층(20)의 제 2 단부와 접촉한다. 드레인 전극(56)은 활성 층(20)의 중간 부분과 접촉한다. 일 실시예에서, 제 1 소스 전극(52)과 제 2 소스 전극(52) 사이의 분리 방향은 제 1 수평 방향(hd1)과 동일할 수 있다.
도 10a 내지 도 10e를 참조하면, 적어도 하나의 제 1 상위 레벨 유전체 물질 층(70) 및 제 1 상위 레벨 금속 상호 접속 구조물(72, 74, 76, 78)이 유전체 층(40) 위에 형성될 수 있다. 적어도 하나의 제 1 상위 레벨 유전체 물질 층(70)은 소스 콘택 비아 구조물(72) 및 드레인 콘택 비아 구조물(76)이 내부에 형성된 제 1 비아 레벨 유전체 물질 층, 및 제 1 소스 연결 패드(74) 및 비트 라인(78)을 임베딩하는 제 1 라인 레벨 유전체 물질 층을 포함할 수 있다. 이 실시예에서, 제 1 비아 레벨 유전체 물질 층이 먼저 형성될 수 있고, 소스 콘택 비아 구조물(72) 및 드레인 콘택 비아 구조물(76)은 제 1 비아 레벨 유전체 물질 층을 통해 형성될 수 있다. 제 1 라인 레벨 유전체 물질 층은 제 1 비아 레벨 유전체 물질 층 위에 후속적으로 형성될 수 있고, 제 1 소스 연결 패드(74) 및 비트 라인(78)은 제 1 라인 레벨 유전체 물질 층을 통해 소스 콘택 비아 구조물(72) 및 드레인 콘택 비아 구조물(76) 각각 상에 후속적으로 형성될 수 있다.
대안적으로, 제 1 비아 레벨 유전체 물질 층 및 제 1 라인 레벨 유전체 물질 층은 단일 유전체 물질 층으로 형성될 수 있고, 이중 다마신 공정이 수행되어 통합된 라인 및 비아 구조물을 형성할 수 있다. 통합된 라인 및 비아 구조물은 소스 콘택 비아 구조물(72)과 제 1 소스 연결 패드(74)의 각각의 조합을 포함하는 소스 측 통합된 라인 및 비아 구조물, 및 드레인 콘택 비아 구조물(76)과 드레인 콘택 비아 구조물(76) 내에 일체로 형성된 비트 라인(78)의 각각의 조합을 포함하는 드레인 측 통합된 라인 및 비아 구조물을 포함한다. 일 실시예에서, 각각의 비트 라인(78)은 제 1 수평 방향(hd1)을 따라 횡방향으로 연장되고 제 1 수평 방향(hd1)을 따라 배열된 드레인 전극(56) 세트에 전기적으로 연결될 수 있다.
일반적으로, 소스 콘택 비아 구조물(72)은 소스 전극(52) 상에 형성될 수 있고, 드레인 콘택 비아 구조물(76)은 드레인 전극(56) 상에 형성될 수 있다. 비트 라인(78)은 각각의 비트 라인(78)이 워드 라인(3)의 길이 방향에 수직인 수평 방향을 따라 횡방향으로 연장되도록 드레인 콘택 비아 구조물(76) 상에 형성될 수 있다. 비트 라인(78)은 제 2 수평 방향(hd2)과 상이한 수평 방향(예컨대, 제 1 수평 방향(hd1))을 따라 횡방향으로 연장될 수 있다. 일 실시예에서, 각각의 활성 층(20)은 제 1 수평 방향(hd1)에 평행한 제 1 측면을 갖고 제 2 수평 방향(hd2)에 평행한 제 2 측면을 갖는 직사각형의 수평 단면 형상을 가질 수 있다.
도 11a 내지 도 11e를 참조하면, 적어도 하나의 제 2 상위 레벨 유전체 물질 층(80) 및 제 2 상위 레벨 금속 상호 접속 구조물(82, 84)이 적어도 하나의 제 1 상위 레벨 유전체 물질 층(70) 위에 형성될 수 있다. 적어도 하나의 제 2 상위 레벨 유전체 물질 층(80)은 소스 연결 비아 구조물(82)이 내부에 형성된 제 2 비아 레벨 유전체 물질 층, 및 제 2 소스 연결 패드(84)가 내부에 형성된 제 2 라인 레벨 유전체 물질 층을 포함할 수 있다. 이 실시예에서, 제 2 비아 레벨 유전체 물질 층이 형성될 수 있고, 소스 연결 비아 구조물(82)이 제 2 비아 레벨 유전체 물질 층을 통해 형성될 수 있다. 제 2 라인 레벨 유전체 물질 층은 제 2 비아 레벨 유전체 물질 층 위에 후속적으로 형성될 수 있고, 제 2 소스 연결 패드(84)는 제 2 라인 레벨 유전체 물질 층을 통해 소스 연결 비아 구조물(82) 각각 상에 후속적으로 형성될 수 있다.
대안적으로, 제 2 비아 레벨 유전체 물질 층 및 제 2 라인 레벨 유전체 물질 층은 단일 유전체 물질 층으로 형성될 수 있고, 이중 다마신 공정이 수행되어 통합된 라인 및 비아 구조물을 형성할 수 있다. 통합된 라인 및 비아 구조물은 소스 연결 비아 구조물(82) 및 제 2 소스 연결 패드(84)의 각각의 조합을 포함하는 소스 측 통합된 라인 및 비아 구조물을 포함한다.
일반적으로, 상위 레벨 유전체 물질 층(70, 80)이 유전체 층(40) 위에 형성될 수 있다. 소스 연결 금속 상호 접속 구조물(72, 74, 82, 84)은 상위 레벨 유전체 물질 층(70, 80) 내에 형성될 수 있으며, 이는 각각의 소스 전극(52)을 후속적으로 형성될 각각의 커패시터 구조물의 전도성 노드에 전기적으로 연결하는 데 사용될 수 있다. 각각의 단위 셀 영역(UC) 내에서, 제 1 소스 연결 금속 상호 접속 구조물(72, 74, 82, 84)은 제 1 소스 전극(52)과 후속적으로 형성될 제 1 커패시터 구조물의 제 1 전도성 노드 사이에 전기적 연결을 제공하기 위해 사용될 수 있고, 제 2 소스 연결 금속 상호 접속 구조물(72, 74, 82, 84)은 제 2 소스 전극(52)과 후속적으로 형성될 제 2 커패시터 구조물의 제 2 전도성 노드 사이에 전기적 연결을 제공하기 위해 사용될 수 있다.
도 12a 내지 도 12e를 참조하면, 커패시터 레벨 유전체 물질 층(90) 내에 커패시터 구조물(98)이 형성될 수 있다. 예를 들어, 소스 측 플레이트(92)(제 1 커패시터 플레이트라고도 함)가 금속 물질 또는 고농도 도핑된 반도체 물질일 수 있는 제 1 전도성 물질을 성막 및 패턴화함으로써 제 2 소스 연결 패드(84)의 상부 표면 상에 형성될 수 있다. 선택적으로, 유전체 에칭 정지 층(89)이 제 2 상위 레벨 유전체 물질 층(80)의 상부 표면 상에 형성될 수 있다. 노드 유전체(94)가 실리콘 산화물 및/또는 유전체 금속 산화물(예를 들어, 알루미늄 산화물, 란탄 산화물, 및/또는 하프늄 산화물)과 같은 노드 유전체 물질의 성막에 의해 각각의 소스 측 플레이트(92) 상에 형성될 수 있다. 접지 측 플레이트(96)(제 2 커패시터 플레이트라고도 함)가 금속 물질 또는 고농도 도핑된 반도체 물질일 수 있는 제 2 전도성 물질의 성막 및 패턴화에 의해 노드 유전체의 물리적으로 노출된 표면 상에 형성될 수 있다. 단위 셀 영역(UC)은 상위 레벨 유전체 물질 층(70, 80)의 레벨의 단위 셀 영역(UC)에 대해 커패시터 구조물(98)의 레벨에서 이동되었음을 유념하고 각각의 단위 셀(UC)은 인접 구조물로서 한 쌍의 전체 커패시터 구조물(98)을 포함한다. 단위 셀(UC)의 2차원 주기성은 단위 셀 영역(UC)이 정의되는 레벨에 관계없이 동일하다.
소스 측 플레이트(92), 노드 유전체(94) 및 접지 측 플레이트(96)의 각각의 인접 조합이 커패시터 구조물(98)을 구성할 수 있다. 한 쌍의 커패시터 구조물(98)이 각각의 단위 셀 영역(UC) 내에 형성될 수 있다. 이에 따라, 제 1 캐패시터 구조물(98) 및 제 2 캐패시터 구조물(98)이 각각의 단위 셀 영역(UC) 내에 형성될 수 있다. 제 1 커패시터 구조물(98)의 제 1 전도성 노드(예컨대, 소스 측 플레이트(92))는 하부의 제 1 소스 전극(52)에 전기적으로 연결되고, 제 2 커패시터 구조물(98)의 제 2 전도성 노드(예컨대, 다른 소스 측 플레이트(92))는 하부의 제 2 소스 전극(52)에 전기적으로 연결된다.
일반적으로, 기판(8) 상에 위치한 전계 효과 트랜지스터(701)는 유전체 층(40) 내에 형성된 트랜지스터의 다양한 노드에 전기적으로 연결될 수 있다. 전계 효과 트랜지스터(701)의 서브세트는 드레인 전극(56), 제 1 게이트 전극(15A), 및 제 2 게이트 전극(15B) 중 적어도 하나에 전기적으로 연결될 수 있다. 제 1 커패시터 구조물(98)의 제 1 전도성 노드의 하부 표면은 제 1 소스 연결 금속 상호 접속 구조물(72, 74, 82, 84) 각각의 상부 표면과 접촉할 수 있다. 제 2 커패시터 구조물(98)의 제 2 전도성 노드의 하부 표면은 제 2 소스 연결 금속 상호 접속 구조물(72, 74, 82, 84) 각각의 상부 표면과 접촉할 수 있다.
커패시터 레벨 유전체 물질 층(90)은 커패시터 구조물(98) 위에 형성될 수 있다. 각각의 캐패시터 구조물(98)은 상위 레벨 유전체 물질 층(70, 80, 90) 중 하나인 캐패시터 레벨 유전체 물질 층(90) 내에 형성되고 이에 의해 횡방향으로 둘러싸일 수 있다.
일 실시예에서, 각각의 소스 측 플레이트(92)는 소스 전극(52) 각각에 전기적으로 연결될 수 있다(즉, 전기적으로 단락될 수 있다). 각각의 접지 측 플레이트(96)는, 예를 들어 접지 측 플레이트(96)와 접촉하고 상부의 금속 플레이트(도시되지 않음)에 연결되는 전도성 비아 구조물 어레이(도시되지 않음)를 형성함으로써 전기적으로 접지될 수 있다. 일반적으로, 캐패시터 구조물(98)은 비트 라인(78)의 상부 표면을 포함하는 수평면 위에 형성될 수 있다. 각각의 커패시터 구조물(98)은 소스 전극(52) 각각에 전기적으로 연결된 노드를 포함한다.
단위 셀 구조물이 단위 셀 영역(UC)에 의해 횡방향으로 제한된 체적 내에 형성된다. 제 1 예시적인 구조물은 2차원 어레이의 단위 셀 구조물을 포함할 수 있다. 일 실시예에서, 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은 다음을 포함할 수 있다: 제 1 커패시터 구조물(98)이 제 1 소스 전극(52)에 전기적으로 연결된 제 1 소스 측 플레이트(92)를 포함할 수 있고; 제 2 커패시터 구조물(98)이 제 2 소스 전극(52)에 전기적으로 연결된 제 2 소스 측 플레이트(92)를 포함할 수 있다.
일 실시예에서, 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은 다음을 포함할 수 있다: 제 1 소스 측 금속 상호 접속 구조물(72, 74, 82, 84)은 제 1 소스 전극(52)과 제 1 소스 측 플레이트(92) 사이에 전기적 연결을 제공하는 적어도 하나의 제 1 전도성 비아 구조물(72, 82)을 포함할 수 있고; 제 2 소스 측 금속 상호 접속 구조물(72, 74, 82, 84)은 제 2 소스 전극(52)과 제 2 소스 측 플레이트(92) 사이에 전기적 연결을 제공하는 적어도 하나의 제 2 전도성 비아 구조물(72, 82)을 포함할 수 있다.
일 실시예에서, 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은 드레인 전극(56)의 상부 표면과 접촉하고 비트 라인(78) 각각의 하부 표면과 접촉하는 드레인 콘택 비아 구조물(76)을 포함할 수 있다. 일 실시예에서, 전계 효과 트랜지스터(701)가 각각의 단위 셀 구조물 내에서 적어도 4개의 워드 라인(3) 아래에 놓일 수 있다. 전계 효과 트랜지스터(701)는 각각의 채널 영역으로서 기판의 각각의 부분(단결정 반도체 물질을 포함할 수 있음)을 포함할 수 있다.
도 13을 참조하면, 절연 매트릭스 층(635) 위에 2차원 어레이의 메모리 셀(99)을 형성한 이후의 예시적인 제 1 구조물이 도시되어 있다. 다양한 추가적인 금속 상호 접속 구조물(632, 668)이 절연 매트릭스 층(635), 유전체 층(40), 및 상위 레벨 유전체 물질 층(70, 80, 90)에 형성될 수 있다. 추가적인 금속 상호 접속 구조물(632, 668)은, 예를 들어 제 2 금속 라인 구조물(628) 각각의 상부 표면 상의 절연 매트릭스 층(635) 및 유전체 층(40)을 통해 형성될 수 있는 제 2 금속 비아 구조물(632)을 포함할 수 있다. 또한, 추가적인 금속 상호 접속 구조물(632, 668)은, 예를 들어 커패시터 레벨 유전체 물질 층(90)의 상부에 형성된 금속 라인 구조물을 포함할 수 있으며, 이는 본 명세서에서 제 6 금속 라인 구조물(668)로 지칭된다.
추가적인 상호 접속 레벨 유전체 물질 층 및 추가적인 금속 상호 접속 구조물이 후속적으로 형성될 수 있다. 예를 들어, 제 7 금속 라인 구조물(678) 및 제 6 금속 비아 구조물(672)을 임베딩하는 제7 상호 접속 레벨 유전체 물질 층(670)이 커패시터 레벨 유전체 물질 층(90) 위에 형성될 수 있다. 본 개시는 7개 레벨의 금속 라인 구조물이 사용되는 실시예를 사용하여 설명되지만, 더 적거나 더 많은 수의 상호 접속 레벨이 사용되는 실시예가 본 명세서에서 명시적으로 고려된다.
도 14를 참조하면, 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 대안적인 구성이 다수의 2차원 어레이의 메모리 셀(99)을 수직으로 적층함으로써 도 13에 도시된 제 1 예시적인 구조물로부터 도출될 수 있다. 4개의 2차원 어레이의 메모리 셀(99)이 수직으로 적층되는 구성이 도 14에 도시되어 있지만, 2개, 3개, 5개 또는 그 이상의 2차원 어레이의 메모리 셀(99)이 수직으로 적층되는 추가적인 구성이 본 명세서에서 명시적으로 고려된다.
도 12a 내지 도 12c의 제 1 예시적인 구조물의 다양한 추가 도면이 도 15a, 도 15b, 도 16a, 도 16b, 도 17a 내지 도 17c, 도 18, 및 도 19a 내지 도 19c에 도시되어 있다. 도 15a는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물 내의 2차원 어레이의 단위 셀 내의 하나의 단위 셀의 일부의 개략적인 수직 단면도이다. 도 15b는 도 15a의 수평면 B-B'에 따른 수평 단면도이다. 도 16a는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 일부의 개략적인 수직 단면도이다. 도 16b는 도 16a의 제 1 예시적인 구조물의 일부의 개략적인 사시도이다. 도 17a는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 일부의 개략적인 수직 단면도이다. 도 17b는 도 17a의 제 1 예시적인 구조물의 일부의 제 1 평면도이며, 여기에는 구조적 요소의 제 1 서브세트가 도시되어 있다. 수직면 A-A'는 도 17a의 수직 단면도의 평면이다. 도 17c는 도 17a의 제 1 예시적인 구조물의 일부의 제 1 평면도이며, 여기에는 구조적 요소의 제 2 서브세트가 도시되어 있다. 수직면 A-A'는 도 17a의 수직 단면도의 평면이다. 도 18은 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 영역의 사시도이다. 도 19a 내지 도 19c는 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 영역의 사시도이다.
도 20을 참조하면, 본 개시의 제 1 실시예에 따른 제 1 예시적인 구조물의 일부의 회로도가 도시되어 있다. 회로도는 전술한 제 1 예시적인 구조물에서 제 2 수평 방향(hd2)을 따라 배열된 4개의 인접한 단위 셀 영역(UC) 내에 형성된 8개의 박막 트랜지스터를 도시한다. 한 쌍의 비트 라인(BL, BL')(전술한 제 1 예시적인 구조물의 한 쌍의 비트 라인(78)을 포함함)은 감지 증폭기(SA)에 연결될 수 있다. 각각의 워드 라인(WL1, WL2, WL3, WL4)은 워드 라인(WL1, WL2, WL3, WL4)의 길이 방향을 따라 하나씩 걸러 트랜지스터의 게이트 전극(15)에 연결될 수 있다. 4개의 워드 라인에 대하여, 워드 라인(WL1) 및 워드 라인(WL3)은 제 1 워드 라인(3A)에 대응하고, 워드 라인(WL2) 및 워드 라인(WL4)은 제 2 워드 라인(3B)에 대응한다.
한 쌍의 비트 라인(BL, BL')은 주 비트 라인(BL)과 상보적 비트 라인(BL')을 포함한다. 주 비트 라인(BL)에 연결된 각각의 메모리 셀의 감지 동안, 상보적 비트 라인(BL')은 기준 비트 라인으로 기능한다. 상보적 비트 라인(BL')에 연결된 각각의 메모리 셀의 감지 동안, 주 비트 라인(BL)은 기준 비트 라인으로 기능한다. 도 20에 도시된 접힌 비트 라인 구성은 메모리 셀 어레이의 잡음 여유도를 향상시키고, 감지 동안 존재하는 대부분의 잡음이 공통 모드 잡음이기 때문에 감지 동안 메모리 셀 어레이의 신호 대 잡음비를 증가시킨다.
도 21a, 도 21b 및 도 22a 내지 도 22c를 참조하면, 본 개시의 제 2 실시예에 따른 제 2 예시적인 구조물이 도시되어 있다. 제 2 예시적인 구조물은 게이트 전극(15)의 하부 표면을 포함하는 제 1 수평면과 소스 전극(52) 및 드레인 전극(56)의 상부 표면을 포함하는 제 2 수평면 사이의 요소를 기판(8)의 상부 표면에 수직인 수직 축을 중심으로 π/2(즉, 90도)의 배수가 아닌 회전 각도만큼 방위각 회전시킴으로써 제 1 예시적인 구조물로부터 도출될 수 있다. 다시 말해서, 회전 각도는 0도 초과 90도 미만, 90도 초과 180도 미만, 180도 초과 270도 미만, 또는 270도 초과 360도 미만일 수 있다. 일 실시예에서, 회전 각도는 1도 내지 89도 범위, 91도 내지 179도 범위, 181도 내지 269도 범위, 또는 271도 내지 359도 범위에 있을 수 있다. 일 실시예에서, 회전 각도는 5도 내지 85도 범위, 95도 내지 175도 범위, 185도 내지 265도 범위, 또는 275도 내지 355도 범위에 있을 수 있다. 일 실시예에서, 회전 각도는 10도 내지 80도 범위, 100도 내지 170도 범위, 190도 내지 260도 범위, 또는 280도 내지 350도 범위에 있을 수 있다. 일 실시예에서, 회전 각도는 20도 내지 70도 범위, 110도 내지 160도 범위, 200도 내지 250도 범위, 또는 290도 내지 340도 범위에 있을 수 있다. 일 실시예에서, 회전 각도는 30도 내지 60도 범위, 120도 내지 150도 범위, 210도 내지 240도 범위, 또는 300도 내지 330도 범위에 있을 수 있다.
워드 라인 연결 비아 구조물(12)의 위치는 워드 라인(3)과 게이트 전극(15) 사이의 전기적 연결을 제공하기 위해 필요한 부분만 수정하여 재배열될 수 있다. 워드 라인(3)과 게이트 전극(15) 사이의 전기적 연결은 제 1 예시적인 구조물에서와 동일한 회로도를 가질 수 있다. 소스 콘택 비아 구조물(72) 및 드레인 콘택 비아 구조물(76)의 위치는 소스 전극(52)과 소스 연결 패드(74) 사이 및 드레인 전극(56)과 비트 라인(78) 사이의 전기적 연결을 제공하기 위해 필요한 부분만 수정하여 재배열될 수 있다. 소스 전극(52)과 소스 연결 패드(74) 사이의 전기적 연결은 제 1 예시적인 구조물에서와 동일한 회로도를 가질 수 있다. 드레인 전극(56)과 비트 라인(78) 사이의 전기적 연결은 제 1 예시적인 구조물에서와 동일한 회로도를 가질 수 있다.
일부 실시예에서, 소스 콘택 비아 구조물(72)은 수직으로 세장될 수 있다. 본 실시예에서, 소스 연결 패드(74) 및 소스 연결 비아 구조물(82)은 생략될 수 있고, 제 2 소스 연결 패드(84)는 소스 콘택 비아 구조물(72)의 상부 표면 상에 형성될 수 있다.
일반적으로, 게이트 유전체 층(10C) 및 반도체 물질 층(예컨대, 연속 활성 층(20C))이 게이트 전극(15) 위에 성막될 수 있다. 반도체 물질 층 및 게이트 유전체 층(10C)은 2차원 어레이의 층 스택(10, 20)으로 패턴화될 수 있다. 각각의 층 스택(10, 20)은 게이트 유전체(10) 및 활성 층(20)을 포함할 수 있다. 일 실시예에서, 각각의 활성 층(20)은 워드 라인(3)의 길이 방향(예컨대, 제 2 수평 방향(hd2))에 수직하지 않고 평행하지 않은 2개의 측벽 및 2개의 측벽에 수직인 2개의 추가적인 측벽을 포함할 수 있다. 일 실시예에서, 각각의 활성 층(20)은 제 1 수평 방향(hd1) 또는 제 2 수평 방향(hd2)에 평행하지 않고 수직하지 않은 두 쌍의 평행한 측면을 갖는 직사각형 수평 단면 형상을 가질 수 있다. 두 쌍의 평행한 측면은 서로 평행한 2개의 제 1 측면과 2개의 제 1 측면에 수직인 서로 평행한 2개의 제 2 측면을 포함할 수 있다. 일 실시예에서, 비트 라인(78)은 제 1 수평 방향(hd1)을 따라 횡방향으로 연장될 수 있고, 워드 라인(3)은 제 2 수평 방향(hd2)을 따라 횡방향으로 연장될 수 있다. 일 실시예에서, 제 2 수평 방향(hd2)은 제 1 수평 방향(hd1)에 수직할 수 있다.
일 실시예에서, 제 1 소스 전극(52)과 제 2 소스 전극(52) 사이의 분리 방향(즉, 활성 층(20) 내에서 전류가 흐르는 방향인 채널 방향)은 제 1 수평 방향(hd1)에 평행하지 않고 제 2 수평 방향(hd2)에 평행하지 않다.
일 실시예에서, 2차원 어레이의 단위 셀 구조물 내의 활성 층(20)은 제 1 수평 방향(hd1)에 평행하지 않고 제 2 수평 방향(hd2)에 평행하지 않은 제 3 수평 방향(hd3)을 따른 제 1 주기성으로 그리고 제 3 수평 방향에 수직인 제 4 수평 방향(hd4)을 따른 제 2 주기성으로 배열된다.
도 23을 참조하면, 개략도는 본 개시의 실시예에 따른 제 1 및 제 2 예시적인 구조물의 워드 라인(WL1, WL2, WL3, WL4) 및 비트 라인(BL, BL')의 구성을 도시한다. 접힌 비트 라인 구성은 워드 라인(3)의 길이 방향을 따라 하나씩 걸러 게이트 전극(15)에 대한 각각의 워드 라인(3)의 전기적 연결을 사용하고, 따라서 향상된 신호 대 잡음비를 제공할 수 있다.
도 24를 참조하면, 흐름도는 본 개시의 반도체 디바이스를 제조하기 위한 일반적인 처리 단계를 도시한다.
단계(2410) 및 도 1, 도 2a 내지 도 2e, 도 3a 내지 도 3e, 도 21a, 도 21b 및 도 22a 내지 도 22c를 참조하면, 워드 라인(3)이 기판(8) 위에 형성된다.
단계(2420) 및 도 4a 내지 도 4e, 도 21a, 도 21b 및 도 22a 내지 도 22c를 참조하면, 워드 라인 연결 비아 구조물(12)이 워드 라인(3) 상에 형성된다.
단계(2430) 및 도 5a 내지 도 5e, 도 21a, 도 21b 및 도 22a 내지 도 22c를 참조하면, 게이트 전극(15)이 워드 라인 연결 비아 구조물(12) 위에 형성된다.
단계(2440) 및 도 6a 내지 도 6e, 도 7a 내지 도 7e, 도 21a, 도 21b 및 도 22a 내지 도 22c를 참조하면, 2차원 어레이의 층 스택(10, 20)이 게이트 전극(15) 위에 형성될 수 있다. 각각의 층 스택(10, 20)은 게이트 유전체(10) 및 활성 층(20)을 포함할 수 있다. 각각의 활성 층(20)은 2개의 게이트 전극(15A, 15B)의 각각의 세트, 2개의 워드 라인(3A 또는 3B)의 각각의 세트, 및 2개의 추가적인 워드 라인(3B 또는 3A)의 각각의 세트와 중첩되는 영역을 갖고 이들 위에 놓인다. 2개의 워드 라인(3A 또는 3B)의 각각의 세트는 2개의 게이트 전극(15A, 15B)의 각각의 세트에 전기적으로 연결될 수 있고, 2개의 추가적인 워드 라인(3B 또는 3A)의 각각의 세트는 2개의 게이트 전극(15A, 15B)의 각각의 세트와 전기적으로 절연될 수 있다.
단계(2450) 및 도 8a 내지 도 19c, 도 21a 및 도 21b, 도 22a 내지 도 22c를 참조하면, 2개의 소스 전극(52) 세트 및 드레인 전극(56)이 각각의 활성 층(20) 상에 형성할 수 있다.
모든 도면을 참조하고 본 개시의 다양한 실시예에 따르면, 기판(8) 위에 놓이는 2차원 어레이의 단위 셀 구조물을 포함하는 반도체 구조물이 제공된다. 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은: 반도체 물질을 포함하는 활성 층(20); 활성 층(20) 아래에 있는 게이트 유전체(10); 게이트 유전체(10)의 제 1 부분 아래에 있는 제 1 게이트 전극(15A); 게이트 유전체(10)의 제 2 부분 아래에 있는 제 2 게이트 전극(15B); 활성 층(20)의 제 1 단부와 접촉하는 제 1 소스 전극(52); 활성 층(20)의 제 2 단부와 접촉하는 제 2 소스 전극(52); 및 활성 층(20)의 중간 부분과 접촉하는 드레인 전극(56)을 포함할 수 있다. 반도체 구조물은 활성 층(20) 아래에 있고, 제 1 수평 방향(hd1)을 따라 횡방향으로 이격되며, 제 2 수평 방향(hd2)을 따라 횡방향으로 연장되는 워드 라인(3)을 더 포함할 수 있다. 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은 워드 라인(3)으로부터 선택된 4개의 워드 라인(3)의 각각의 세트의 부분을 포함할 수 있고, 4개의 워드 라인(3)의 각각의 세트는 제 1 게이트 전극(15A) 또는 제 2 게이트 전극(15B)에 전기적으로 연결된 2개의 워드 라인(3A 또는 도 3B) 및 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)과 전기적으로 절연된 2개의 추가적인 워드 라인(3B 또는 3A)을 포함할 수 있다.
일 실시예에서, 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은: 제 1 게이트 전극(15A)의 하부 표면 및 2개의 워드 라인(3A 또는 3B) 중 하나의 상부 표면과 접촉하는 제 1 워드 라인 연결 비아 구조물(12); 및 제 2 게이트 전극(15B)의 하부 표면 및 2개의 워드 라인(3A 또는 3B) 중 다른 하나의 상부 표면과 접촉하는 제 2 워드 라인 연결 비아 구조물(12)을 포함할 수 있다.
일 실시예에서, 각각의 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)은 제 1 소스 전극(52)과 제 2 소스 전극(52) 사이의 분리 방향을 따른 폭을 갖고; 각각의 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)의 폭은 제 1 수평 방향(hd1)을 따른 각각의 워드 라인(3) 폭의 2배보다 크다. 이 구성은 워드 라인 연결 비아 구조물(12)을 형성하기 위한 충분한 오버레이 허용 오차를 보장한다.
일 실시예에서, 제 1 소스 전극(52)과 제 2 소스 전극(52) 사이의 분리 방향은 제 1 수평 방향(hd1)과 동일할 수 있다(제 1 예시적인 구조물에서와 같음).
일 실시예에서, 제 1 소스 전극(52)과 제 2 소스 전극(52) 사이의 분리 방향은 제 1 수평 방향(hd1)에 평행하지 않고, 제 2 수평 방향(hd2)에 평행하지 않다(제 2 예시적인 구조물에서와 같음).
일 실시예에서, 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은: 제 1 소스 전극(52)에 전기적으로 연결된 제 1 소스 측 플레이트(92)를 포함하는 제 1 커패시터 구조물(98); 및 제 2 소스 전극(52)에 전기적으로 연결된 제 2 소스 측 플레이트(92)를 포함하는 제 2 커패시터 구조물(98)을 포함할 수 있다. 일 실시예에서, 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은: 제 1 소스 전극(52)과 제 1 소스 측 플레이트(92) 사이에 전기적 연결을 제공하는 적어도 하나의 제 1 전도성 비아 구조물(72, 82)을 포함하는 제 1 소스 측 금속 상호 접속 구조물(72, 74, 82, 84); 및 제 2 소스 전극(52)과 제 2 소스 측 플레이트(92) 사이에 전기적 연결을 제공하는 적어도 하나의 제 2 전도성 비아 구조물(72, 82)을 포함하는 제 2 소스 측 금속 상호 접속 구조물(72, 74, 82, 84)을 포함할 수 있다.
일 실시예에서, 반도체 구조물은 제 2 수평 방향(hd2)과 상이한 수평 방향(예컨대, 제 1 수평 방향(hd1))을 따라 횡방향으로 연장되는 비트 라인(78)을 포함할 수 있으며, 여기서 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은 드레인 전극(56)의 상부 표면과 접촉하고 비트 라인(78) 각각의 하부 표면과 접촉하는 드레인 콘택 비아 구조물(76)을 포함할 수 있다.
일 실시예에서, 비트 라인(78)은 제 1 수평 방향(hd1)을 따라 횡방향으로 연장되고; 각각의 활성 층(20)은 제 1 수평 방향(hd1)에 평행한 제 1 측면을 갖고 제 2 수평 방향(hd2)에 평행한 제 2 측면을 갖는 직사각형 수평 단면 형상을 갖는다(제 1 예시적인 구조물에서와 같음).
일 실시예에서, 비트 라인(78)은 제 1 수평 방향(hd1)을 따라 횡방향으로 연장되고; 각각의 활성 층(20)은 제 1 수평 방향(hd1)에 평행하지 않고 제 2 수평 방향(hd2)에 평행하지 않은 제 1 측면을 갖는 직사각형 수평 단면 형상을 가지며; 2차원 어레이의 단위 셀 구조물 내의 활성 층은 제 1 수평 방향(hd1)에 평행하지 않고 제 2 수평 방향(hd2)에 평행하지 않은 제 3 수평 방향(hd3)을 따른 제 1 주기성 및 제 3 수평 방향(hd3)에 수직인 제 4 수평 방향(hd4)을 따른 제 2 주기성으로 배열된다(제 2 예시적인 구조물에 도시된 바와 같음).
일 실시예에서, 활성 층(20)은 반도체성 금속 산화물 물질을 포함하고; 기판(8)은 단결정 반도체 물질 층(예컨대, 반도체 물질 층(9))을 포함할 수 있고; 각각의 채널 영역으로서 단결정 반도체 물질 층의 각각의 부분을 포함하는 전계 효과 트랜지스터(701)는 기판(8) 상에 위치하고 2차원 어레이의 단위 셀 구조물 아래에 있다.
본 개시의 다른 양태에 따르면, 반도체 구조물이 제공되며, 반도체 구조물은: 반도체 물질을 포함하고 기판(8) 위에 놓이는 활성 층(20); 활성 층(20) 아래에 있는 게이트 유전체(10); 게이트 유전체(10)의 제 1 부분 아래에 있는 제 1 게이트 전극(15A); 게이트 유전체(10)의 제 2 부분 아래에 있고 제 1 게이트 전극(15A)으로부터 횡방향으로 이격된 제 2 게이트 전극(15B); 활성 층(20)의 제 1 단부와 접촉하는 제 1 소스 전극(52); 활성 층(20)의 제 2 단부와 접촉하는 제 2 소스 전극(52); 활성 층(20)의 중간 부분과 접촉하는 드레인 전극(56); 및 평면도에서 활성 층(20)과 중첩되는 영역을 갖고 활성 층(20) 아래에 있는 적어도 4개의 워드 라인(3)을 포함할 수 있고, 적어도 4개의 워드 라인(3)에서 선택된 제 1 워드 라인(3A 또는 3B)은 제 1 게이트 전극(15A)에 전기적으로 연결되고, 적어도 4개의 워드 라인(3)에서 선택된 제 2 워드 라인(3A 또는 3B)은 제 2 게이트 전극(15B)에 전기적으로 연결되며, 제 1 워드 라인(3A 또는 3B) 및 제 2 워드 라인(3A 또는 3B)을 제외한 적어도 4개의 워드 라인(3)에서 선택된 모든 워드 라인(3)은 제 1 게이트 전극(15A) 및 제 2 게이트 전극(15B)과 전기적으로 절연된다.
일 실시예에서, 반도체 구조물은: 드레인 전극(56)의 상부 표면과 접촉하는 드레인 콘택 비아 구조물(76); 및 드레인 콘택 비아 구조물(76)과 접촉하고 제 1 소스 전극(52) 및 제 2 소스 전극(52) 위에서 횡방향으로 연장되는 비트 라인(78)을 포함할 수 있다.
일 실시예에서, 반도체 구조물은: 제 1 소스 전극(52)에 전기적으로 연결된 제 1 소스 측 플레이트(92)를 포함하는 제 1 커패시터 구조물(98); 및 제 2 소스 전극(52)에 전기적으로 연결된 제 2 소스 측 플레이트(92)를 포함하는 제 2 커패시터 구조물(98)을 포함할 수 있다.
일 실시예에서, 반도체 구조물은 제 1 소스 전극(52)과 제 1 소스 측 플레이트(92) 사이에 전기적 연결을 제공하는 적어도 하나의 제 1 전도성 비아 구조물(72, 82)을 포함하는 제 1 소스 측 금속 상호 접속 구조물(72, 74, 82, 84); 제 2 소스 전극(52)과 제 2 소스 측 플레이트(92) 사이에 전기적 연결을 제공하는 적어도 하나의 제 2 전도성 비아 구조물(72, 82)을 포함하는 제 2 소스 측 금속 상호 접속 구조물(72, 74, 82, 84); 및 적어도 4개의 워드 라인(3) 아래에 있고 각각의 채널 영역으로서 기판(8)의 각각의 부분을 포함하는 전계 효과 트랜지스터(701)를 포함할 수 있다.
일 실시예에서, 반도체 구조물은, 전계 효과 트랜지스터(701)를 포함하고 비트 라인(78)에 전기적으로 연결된 입력 노드를 갖는 감지 증폭기(SA)를 포함할 수 있다. 전계 효과 트랜지스터(701)는 기판(8) 상에 위치할 수 있고 단결정 반도체 물질을 포함하는 각각의 채널 영역을 포함할 수 있다. 채널 영역은 기판 내의 반도체 물질 층(9)의 단결정 반도체 물질의 부분일 수 있거나, 기판(8) 내의 반도체 물질 층(9)의 단결정 반도체 물질과 동일한 단결정 물질을 포함할 수 있다(게이트 올 어라운드 전계 효과 트랜지스터를 사용하는 실시예에서와 같음).
일반적으로, 반도체 디바이스를 축소하거나 진보된 노드의 추가 디바이스를 내장하는 것은 어렵다. 예를 들어, DRAM 디바이스를 20nm 이하 디바이스 노드로 크기 조정하고 내장하는 것은 어렵다. 접힌 비트 라인 아키텍처는 신호 대 잡음비를 효과적으로 향상시킬 수 있지만, 표준 로직 공정에 넣을 때 면적 패널티가 발생하고 때로는 설계 규칙을 위반하는 라우팅 스타일이 발생한다.
본 개시의 구조물 및 방법은 DRAM 커패시터 구조물을 위한 액세스 트랜지스터로서 BEOL 박막 트랜지스터(TFT)와 같은 트랜지스터를 사용하고 CuA(CMOS-under-Array) 구성, 즉, 단결정 채널을 사용하는 전계 효과 트랜지스터가 메모리 어레이 내에 제공되는 구성과 호환된다. 접힌 비트 라인 아키텍처는 면적 패널티 없이 본 개시의 DRAM 어레이에 사용될 수 있다.
한 쌍의 박막 트랜지스터가 드레인 전극을 공유하는 소형 공통 드레인 구성은 진보된 노드에서 면적 효율의 관점에서 SRAM 어레이와 동등한 면적 효율적인 레이아웃을 제공하기 위해 사용될 수 있다. 선택적으로, 높은 신호 대 잡음비를 제공하는 접힌 비트 라인 아키텍처를 사용하면서 점퍼 라우팅 및/또는 기울어진 비대칭 쌍 설계를 사용하여 단위 장치 영역을 추가로 줄일 수 있다.
본 개시의 구조물 및 방법은 FEOL 디바이스 영역의 사용을 최소화하기 위해 CuA(CMOS-under-Array) 구성과 호환되는 all-BEOL 1T1C DRAM 어레이를 제공한다. 본 개시의 BEOL DRAM 어레이는 수직으로 적층되어 다중 레벨의 BEOL DRAM 어레이를 제공할 수 있다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경, 대체, 및 변화가 본 발명에서 이루어질 수 있다는 것을 자각해야 한다.
[부기]
1. 기판 위에 놓이는 2차원 어레이의 단위 셀 구조물을 포함하는 반도체 구조물에 있어서, 상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은:
반도체 물질을 포함하는 활성 층;
상기 활성 층 아래에 있는 게이트 유전체;
상기 게이트 유전체의 제 1 부분 아래에 있는 제 1 게이트 전극;
상기 게이트 유전체의 제 2 부분 아래에 있는 제 2 게이트 전극;
상기 활성 층의 제 1 단부와 접촉하는 제 1 소스 전극;
상기 활성 층의 제 2 단부와 접촉하는 제 2 소스 전극; 및
상기 활성 층의 중간 부분과 접촉하는 드레인 전극
을 포함하고,
상기 반도체 구조물은, 상기 활성 층 아래에 있고, 제 1 수평 방향을 따라 횡방향으로 이격되며, 제 2 수평 방향을 따라 횡방향으로 연장되는 워드 라인을 더 포함하며,
상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은 상기 워드 라인으로부터 선택된 4개의 워드 라인의 각각의 세트의 부분을 포함하고, 상기 4개의 워드 라인의 각각의 세트는 상기 제 1 게이트 전극에 또는 상기 제 2 게이트 전극에 전기적으로 연결된 2개의 워드 라인, 및 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 전기적으로 절연된 2개의 추가적인 워드 라인을 포함하는 것인, 반도체 구조물.
2. 제 1 항에 있어서, 상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은:
상기 제 1 게이트 전극의 하부 표면 및 상기 2개의 워드 라인 중 하나의 워드 라인의 상부 표면과 접촉하는 제 1 워드 라인 연결 비아 구조물; 및
상기 제 2 게이트 전극의 하부 표면 및 상기 2개의 워드 라인 중 다른 하나의 워드 라인의 상부 표면과 접촉하는 제 2 워드 라인 연결 비아 구조물
을 포함하는 것인, 반도체 구조물.
3. 제 1 항에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 각각은 상기 제 1 소스 전극과 상기 제 2 소스 전극 사이의 분리 방향을 따른 폭을 갖고;
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 각각의 폭은 상기 제 1 수평 방향을 따른 상기 워드 라인 각각의 폭의 2배보다 큰 것인, 반도체 구조물.
4. 제 3 항에 있어서, 상기 제 1 소스 전극과 상기 제 2 소스 전극 사이의 분리 방향은 상기 제 1 수평 방향과 동일한 것인, 반도체 구조물.
5. 제 3 항에 있어서, 상기 제 1 소스 전극과 상기 제 2 소스 전극 사이의 분리 방향은 상기 제 1 수평 방향에 평행하지 않고, 상기 제 2 수평 방향에 평행하지 않은 것인, 반도체 구조물.
6. 제 1 항에 있어서, 상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은:
상기 제 1 소스 전극에 전기적으로 연결된 제 1 소스 측 플레이트를 포함하는 제 1 커패시터 구조물; 및
상기 제 2 소스 전극에 전기적으로 연결된 제 2 소스 측 플레이트를 포함하는 제 2 커패시터 구조물
을 포함하는 것인, 반도체 구조물.
7. 제 6 항에 있어서, 상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은:
적어도 하나의 제 1 전도성 비아 구조물을 포함하고 상기 제 1 소스 전극과 상기 제 1 소스 측 플레이트 사이에 전기적 연결을 제공하는 제 1 소스 측 금속 상호 접속 구조물; 및
적어도 하나의 제 2 전도성 비아 구조물을 포함하고 상기 제 2 소스 전극과 상기 제 2 소스 측 플레이트 사이에 전기적 연결을 제공하는 제 2 소스 측 금속 상호 접속 구조물
을 포함하는 것인, 반도체 구조물.
8. 제 1 항에 있어서,
상기 제 2 수평 방향과는 상이한 수평 방향을 따라 횡방향으로 연장되는 비트 라인을 더 포함하고,
상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은, 상기 드레인 전극의 상부 표면과 접촉하고 상기 비트 라인 각각의 하부 표면과 접촉하는 드레인 콘택 비아 구조물을 포함하는 것인, 반도체 구조물.
9. 제 8 항에 있어서,
상기 비트 라인은 상기 제 1 수평 방향을 따라 횡방향으로 연장되고;
상기 활성 층 각각은, 상기 제 1 수평 방향에 평행한 제 1 측면을 갖고 상기 제 2 수평 방향에 평행한 제 2 측면을 갖는 직사각형 수평 단면 형상을 갖는 것인, 반도체 구조물.
10. 제 8 항에 있어서,
상기 비트 라인은 상기 제 1 수평 방향을 따라 횡방향으로 연장되고;
상기 활성 층 각각은, 상기 제 1 수평 방향에 평행하지 않고 상기 제 2 수평 방향에 평행하지 않은 제 1 측면을 갖는 직사각형 수평 단면 형상을 가지며;
상기 2차원 어레이의 단위 셀 구조물 내의 활성 층은, 상기 제 1 수평 방향에 평행하지 않고 상기 제 2 수평 방향에 평행하지 않은 제 3 수평 방향을 따른 제 1 주기성 및 상기 제 3 수평 방향에 수직인 제 4 수평 방향을 따른 제 2 주기성으로 배열되는 것인, 반도체 구조물.
11. 제 1 항에 있어서,
상기 활성 층은 반도체성 금속 산화물 물질을 포함하고;
상기 기판은 단결정 반도체 물질 층을 포함하며;
각각의 채널 영역으로서 상기 단결정 반도체 물질 층의 각각의 부분을 포함하는 전계 효과 트랜지스터가 상기 기판 상에 위치하고 상기 2차원 어레이의 단위 셀 구조물 아래에 있는 것인, 반도체 구조물.
12. 반도체 구조물에 있어서,
반도체 물질을 포함하고 기판 위에 놓이는 활성 층;
상기 활성 층 아래에 있는 게이트 유전체;
상기 게이트 유전체의 제 1 부분 아래에 있는 제 1 게이트 전극;
상기 게이트 유전체의 제 2 부분 아래에 있고 상기 제 1 게이트 전극으로부터 횡방향으로 이격되는 제 2 게이트 전극;
상기 활성 층의 제 1 단부와 접촉하는 제 1 소스 전극;
상기 활성 층의 제 2 단부와 접촉하는 제 2 소스 전극;
상기 활성 층의 중간 부분과 접촉하는 드레인 전극; 및
평면도에서 상기 활성 층과 중첩되는 영역을 갖고 상기 활성 층 아래에 있는 적어도 4개의 워드 라인
을 포함하고,
상기 적어도 4개의 워드 라인에서 선택된 제 1 워드 라인은 상기 제 1 게이트 전극에 전기적으로 연결되고, 상기 적어도 4개의 워드 라인에서 선택된 제 2 워드 라인은 상기 제 2 게이트 전극에 전기적으로 연결되며, 상기 제 1 워드 라인 및 상기 제 2 워드 라인을 제외한 상기 적어도 4개의 워드 라인에서 선택된 모든 워드 라인은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 전기적으로 절연되는 것인, 반도체 구조물.
13. 제 12 항에 있어서,
상기 드레인 전극의 상부 표면과 접촉하는 드레인 콘택 비아 구조물; 및
상기 드레인 콘택 비아 구조물과 접촉하고 상기 제 1 소스 전극 및 상기 제 2 소스 전극 위에서 횡방향으로 연장되는 비트 라인
을 더 포함하는 반도체 구조물.
14. 제 12 항에 있어서,
상기 제 1 소스 전극에 전기적으로 연결된 제 1 소스 측 플레이트를 포함하는 제 1 커패시터 구조물; 및
상기 제 2 소스 전극에 전기적으로 연결된 제 2 소스 측 플레이트를 포함하는 제 2 커패시터 구조물
을 더 포함하는 반도체 구조물.
15. 제 14 항에 있어서,
전계 효과 트랜지스터를 포함하고 상기 비트 라인에 전기적으로 연결된 입력 노드를 갖는 감지 증폭기
를 더 포함하고,
상기 전계 효과 트랜지스터는 상기 기판 상에 위치하고 단결정 반도체 물질을 포함하는 각각의 채널 영역을 포함하는 것인, 반도체 구조물.
16. 반도체 구조물을 형성하는 방법에 있어서,
기판 위에 워드 라인을 형성하는 단계;
상기 워드 라인 상에 워드 라인 연결 비아 구조물을 형성하는 단계;
상기 워드 라인 연결 비아 구조물 위에 게이트 전극을 형성하는 단계;
상기 게이트 전극 위에 2차원 어레이의 층 스택을 형성하는 단계 - 상기 층 스택 각각은 게이트 유전체 및 활성 층을 포함하고, 상기 활성 층 각각은 2개의 게이트 전극의 각각의 세트, 2개의 워드 라인의 각각의 세트, 및 2개의 추가적인 워드 라인의 각각의 세트와 중첩되는 영역을 갖고 이들 위에 놓이고, 상기 2개의 워드 라인의 각각의 세트는 상기 2개의 게이트 전극의 각각의 세트에 전기적으로 연결되고, 상기 2개의 추가적인 워드 라인의 각각의 세트는 상기 2개의 게이트 전극의 각각의 세트와 전기적으로 절연됨 - ; 및
상기 활성 층 각각 상에 2개의 소스 전극의 세트 및 드레인 전극을 형성하는 단계
를 포함하는 반도체 구조물을 형성하는 방법.
17. 제 16 항에 있어서,
상기 2-소스 전극 세트 상에 소스 콘택 비아 구조물을 형성하고, 상기 드레인 전극 상에 드레인 콘택 비아 구조물을 형성하는 단계; 및
상기 드레인 전극 상에 비트 라인을 형성하는 단계
를 더 포함하고, 상기 비트 라인 각각은 상기 워드 라인의 길이 방향에 수직인 수평 방향을 따라 횡방향으로 연장되는 것인, 반도체 구조물을 형성하는 방법.
18. 제 17 항에 있어서,
상기 비트 라인의 상부 표면을 포함하는 수평면 위에 커패시터 구조물을 형성하는 단계를 더 포함하고,
상기 커패시터 구조물 각각은 상기 소스 전극 각각에 전기적으로 연결된 노드를 포함하는 것인, 반도체 구조물을 형성하는 방법.
19. 제 16 항에 있어서,
상기 게이트 전극 위에 게이트 유전체 층 및 반도체 물질 층을 성막하는 단계;
상기 반도체 물질 층 및 상기 게이트 유전체 층을 2차원 어레이의 층 스택으로 패턴화하는 단계
를 더 포함하고, 상기 활성 층 각각은 상기 워드 라인의 길이 방향에 평행한 2개의 측벽 및 상기 워드 라인의 길이 방향에 수직인 2개의 추가적인 측벽을 포함하는 것인, 반도체 구조물을 형성하는 방법.
20. 제 16 항에 있어서,
상기 게이트 전극 위에 게이트 유전체 층 및 반도체 물질 층을 성막하는 단계;
상기 반도체 물질 층 및 상기 게이트 유전체 층을 2차원 어레이의 층 스택으로 패턴화하는 단계
를 더 포함하고, 상기 활성 층 각각은 상기 워드 라인의 길이 방향에 수직이지 않고 평행하지 않은 2개의 측벽 및 상기 2개의 측벽에 수직인 2개의 추가적인 측벽을 포함하는 것인, 반도체 구조물을 형성하는 방법.

Claims (10)

  1. 기판 위에 놓이는 2차원 어레이의 단위 셀 구조물을 포함하는 반도체 구조물에 있어서, 상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은:
    반도체 물질을 포함하는 활성 층;
    상기 활성 층 아래에 있는 게이트 유전체;
    상기 게이트 유전체의 제 1 부분 아래에 있는 제 1 게이트 전극;
    상기 게이트 유전체의 제 2 부분 아래에 있는 제 2 게이트 전극;
    상기 활성 층의 제 1 단부와 접촉하는 제 1 소스 전극;
    상기 활성 층의 제 2 단부와 접촉하는 제 2 소스 전극; 및
    상기 활성 층의 중간 부분과 접촉하는 드레인 전극
    을 포함하고,
    상기 반도체 구조물은, 상기 활성 층 아래에 있고, 제 1 수평 방향을 따라 횡방향으로 이격되며, 제 2 수평 방향을 따라 횡방향으로 연장되는 워드 라인을 더 포함하며,
    상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은 상기 워드 라인으로부터 선택된 4개의 워드 라인의 각각의 세트의 부분을 포함하고, 상기 4개의 워드 라인의 각각의 세트는 상기 제 1 게이트 전극에 또는 상기 제 2 게이트 전극에 전기적으로 연결된 2개의 워드 라인, 및 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 전기적으로 절연된 2개의 추가적인 워드 라인을 포함하는 것인, 반도체 구조물.
  2. 제 1 항에 있어서, 상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은:
    상기 제 1 게이트 전극의 하부 표면 및 상기 2개의 워드 라인 중 하나의 워드 라인의 상부 표면과 접촉하는 제 1 워드 라인 연결 비아 구조물; 및
    상기 제 2 게이트 전극의 하부 표면 및 상기 2개의 워드 라인 중 다른 하나의 워드 라인의 상부 표면과 접촉하는 제 2 워드 라인 연결 비아 구조물
    을 포함하는 것인, 반도체 구조물.
  3. 제 1 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 각각은 상기 제 1 소스 전극과 상기 제 2 소스 전극 사이의 분리 방향을 따른 폭을 갖고;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 각각의 폭은 상기 제 1 수평 방향을 따른 상기 워드 라인 각각의 폭의 2배보다 큰 것인, 반도체 구조물.
  4. 제 1 항에 있어서, 상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은:
    상기 제 1 소스 전극에 전기적으로 연결된 제 1 소스 측 플레이트를 포함하는 제 1 커패시터 구조물; 및
    상기 제 2 소스 전극에 전기적으로 연결된 제 2 소스 측 플레이트를 포함하는 제 2 커패시터 구조물
    을 포함하는 것인, 반도체 구조물.
  5. 제 4 항에 있어서, 상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은:
    적어도 하나의 제 1 전도성 비아 구조물을 포함하고 상기 제 1 소스 전극과 상기 제 1 소스 측 플레이트 사이에 전기적 연결을 제공하는 제 1 소스 측 금속 상호 접속 구조물; 및
    적어도 하나의 제 2 전도성 비아 구조물을 포함하고 상기 제 2 소스 전극과 상기 제 2 소스 측 플레이트 사이에 전기적 연결을 제공하는 제 2 소스 측 금속 상호 접속 구조물
    을 포함하는 것인, 반도체 구조물.
  6. 제 1 항에 있어서,
    상기 제 2 수평 방향과는 상이한 수평 방향을 따라 횡방향으로 연장되는 비트 라인을 더 포함하고,
    상기 2차원 어레이의 단위 셀 구조물 내의 각각의 단위 셀 구조물은, 상기 드레인 전극의 상부 표면과 접촉하고 상기 비트 라인 각각의 하부 표면과 접촉하는 드레인 콘택 비아 구조물을 포함하는 것인, 반도체 구조물.
  7. 제 6 항에 있어서,
    상기 비트 라인은 상기 제 1 수평 방향을 따라 횡방향으로 연장되고;
    상기 활성 층 각각은, 상기 제 1 수평 방향에 평행한 제 1 측면을 갖고 상기 제 2 수평 방향에 평행한 제 2 측면을 갖는 직사각형 수평 단면 형상을 갖는 것인, 반도체 구조물.
  8. 제 1 항에 있어서,
    상기 활성 층은 반도체성 금속 산화물 물질을 포함하고;
    상기 기판은 단결정 반도체 물질 층을 포함하며;
    각각의 채널 영역으로서 상기 단결정 반도체 물질 층의 각각의 부분을 포함하는 전계 효과 트랜지스터가 상기 기판 상에 위치하고 상기 2차원 어레이의 단위 셀 구조물 아래에 있는 것인, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    반도체 물질을 포함하고 기판 위에 놓이는 활성 층;
    상기 활성 층 아래에 있는 게이트 유전체;
    상기 게이트 유전체의 제 1 부분 아래에 있는 제 1 게이트 전극;
    상기 게이트 유전체의 제 2 부분 아래에 있고 상기 제 1 게이트 전극으로부터 횡방향으로 이격되는 제 2 게이트 전극;
    상기 활성 층의 제 1 단부와 접촉하는 제 1 소스 전극;
    상기 활성 층의 제 2 단부와 접촉하는 제 2 소스 전극;
    상기 활성 층의 중간 부분과 접촉하는 드레인 전극; 및
    평면도에서 상기 활성 층과 중첩되는 영역을 갖고 상기 활성 층 아래에 있는 적어도 4개의 워드 라인
    을 포함하고,
    상기 적어도 4개의 워드 라인에서 선택된 제 1 워드 라인은 상기 제 1 게이트 전극에 전기적으로 연결되고, 상기 적어도 4개의 워드 라인에서 선택된 제 2 워드 라인은 상기 제 2 게이트 전극에 전기적으로 연결되며, 상기 제 1 워드 라인 및 상기 제 2 워드 라인을 제외한 상기 적어도 4개의 워드 라인에서 선택된 모든 워드 라인은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 전기적으로 절연되는 것인, 반도체 구조물.
  10. 반도체 구조물을 형성하는 방법에 있어서,
    기판 위에 워드 라인을 형성하는 단계;
    상기 워드 라인 상에 워드 라인 연결 비아 구조물을 형성하는 단계;
    상기 워드 라인 연결 비아 구조물 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 2차원 어레이의 층 스택을 형성하는 단계 - 상기 층 스택 각각은 게이트 유전체 및 활성 층을 포함하고, 상기 활성 층 각각은 2개의 게이트 전극의 각각의 세트, 2개의 워드 라인의 각각의 세트, 및 2개의 추가적인 워드 라인의 각각의 세트와 중첩되는 영역을 갖고 이들 위에 놓이고, 상기 2개의 워드 라인의 각각의 세트는 상기 2개의 게이트 전극의 각각의 세트에 전기적으로 연결되고, 상기 2개의 추가적인 워드 라인의 각각의 세트는 상기 2개의 게이트 전극의 각각의 세트와 전기적으로 절연됨 - ; 및
    상기 활성 층 각각 상에 2개의 소스 전극의 세트 및 드레인 전극을 형성하는 단계
    를 포함하는 반도체 구조물을 형성하는 방법.
KR1020220029876A 2021-05-10 2022-03-10 이중 게이트 라인 구성의 액세스 트랜지스터 및 이의 형성 방법 KR20220152925A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163186382P 2021-05-10 2021-05-10
US63/186,382 2021-05-10
US17/483,900 2021-09-24
US17/483,900 US20220359524A1 (en) 2021-05-10 2021-09-24 Access transistors in a dual gate line configuration and methods for forming the same

Publications (1)

Publication Number Publication Date
KR20220152925A true KR20220152925A (ko) 2022-11-17

Family

ID=83247414

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220029876A KR20220152925A (ko) 2021-05-10 2022-03-10 이중 게이트 라인 구성의 액세스 트랜지스터 및 이의 형성 방법

Country Status (5)

Country Link
US (1) US20220359524A1 (ko)
KR (1) KR20220152925A (ko)
CN (1) CN115084142A (ko)
DE (1) DE102022100618A1 (ko)
TW (1) TW202245145A (ko)

Also Published As

Publication number Publication date
US20220359524A1 (en) 2022-11-10
TW202245145A (zh) 2022-11-16
CN115084142A (zh) 2022-09-20
DE102022100618A1 (de) 2022-11-10

Similar Documents

Publication Publication Date Title
US9331088B2 (en) Transistor device with gate bottom isolation and method of making thereof
US11610896B2 (en) Semiconductor devices and methods of forming semiconductor devices
TWI570782B (zh) 金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置
US9209192B2 (en) Semiconductor device and method of fabricating the same
US11849587B2 (en) Three-dimensional memory device and manufacturing method thereof
KR102558611B1 (ko) 메모리 어레이 접촉 구조
US11856751B2 (en) Drain sharing for memory cell thin film access transistors and methods for forming the same
US11710790B2 (en) Memory array channel regions
US11271038B2 (en) Semiconductor devices
KR20230111183A (ko) 백 엔드 오브 라인(beol) 박막 액세스 트랜지스터를사용하는 강유전성 메모리 디바이스 및 이를 형성하기 위한 방법
US20230238462A1 (en) Dual-layer channel transistor and methods of forming same
US20230164989A1 (en) U-shaped channel access transistors and methods for forming the same
KR20220152925A (ko) 이중 게이트 라인 구성의 액세스 트랜지스터 및 이의 형성 방법
TWI810838B (zh) 電晶體及其形成方法
US11690232B2 (en) High density memory devices with low cell leakage and methods for forming the same
US20240130108A1 (en) Semiconductor memory device
KR20230087346A (ko) 고밀도 트랜지스터 어레이에 대한 자가 정렬 다층 스페이서 매트릭스 및 이의 형성 방법
CN114639725A (zh) 包括电介质扩散阻挡的薄膜晶体管及其形成方法