CN115084142A - 双栅极线配置中的存取晶体管及其形成方法 - Google Patents

双栅极线配置中的存取晶体管及其形成方法 Download PDF

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Abstract

本公开总体涉及双栅极线配置中的存取晶体管及其形成方法。半导体结构包括在衬底上面的单位单元结构的二维阵列。每个单位单元结构包括有源层、在有源层下面的栅极电介质、在栅极电介质下面的两个栅极电极、以及在有源层上面的漏极电极和两个源极电极。字线位于有源层下面。每个单位单元结构包括相应四个字线的集合的一些部分，该集合包括电连接到该单位单元结构中的两个电极的两个字线和与该单位单元结构中的该两个电极电隔离的两个附加字线。

Description

双栅极线配置中的存取晶体管及其形成方法
技术领域
本公开总体涉及双栅极线配置中的存取晶体管及其形成方法。
背景技术
已经开发了多种晶体管结构以满足各种设计标准。由氧化物半导体制成的薄膜晶体管(TFT)对于后段制程(BEOL)集成是有吸引力的选择，因为TFT可在低温下处理，且因此不会损坏先前制造的器件。例如，制造条件和技术不会损坏先前制造的前段制程(FEOL)和中段制程(MEOL)器件。
发明内容
根据本公开的一个实施例，提供了一种半导体结构，包括在衬底上面的单位单元结构的二维阵列，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括：有源层，包括半导体材料；栅极电介质，在所述有源层下面；第一栅极电极，在所述栅极电介质的第一部分下面；第二栅极电极，在所述栅极电介质的第二部分下面；第一源极电极，与所述有源层的第一端部部分接触；第二源极电极，与所述有源层的第二端部部分接触；以及漏极电极，与所述有源层的中间部分接触；其中，所述半导体结构还包括在所述有源层下面的字线，所述字线沿着第一水平方向横向间隔开并且沿着第二水平方向横向延伸，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括从所述字线中选择的相应四个字线的集合的一些部分，并且所述相应四个字线的集合包括电连接到所述第一栅极电极或所述第二栅极电极的两个字线以及与所述第一栅极电极和所述第二栅极电极电隔离的两个附加字线。
根据本公开的另一实施例，提供了一种半导体结构，包括：有源层，包括半导体材料并且在衬底上面；栅极电介质，在所述有源层下面；第一栅极电极，在所述栅极电介质的第一部分下面；第二栅极电极，在所述栅极电介质的第二部分下面并且与所述第一栅极电极横向间隔开；第一源极电极，与所述有源层的第一端部部分接触；第二源极电极，与所述有源层的第二端部部分接触；漏极电极，与所述有源层的中间部分接触；以及至少四个字线，所述至少四个字线在平面图中具有与所述有源层重叠并且在所述有源层下面的区域，其中，选自所述至少四个字线的第一字线电连接到所述第一栅极电极，选自所述至少四个字线的第二字线电连接到所述第二栅极电极，并且选自所述至少四个字线的除所述第一字线和所述第二字线之外的所有字线与所述第一栅极电极和所述第二栅极电极电隔离。
根据本公开的又一实施例，提供了一种形成半导体结构的方法，包括：在衬底之上形成字线；在所述字线上形成字线连接过孔结构；在所述字线连接过孔结构之上形成栅极电极；在所述栅极电极之上形成层堆叠的二维阵列，所述层堆叠中的每一个包括栅极电介质和有源层，其中，所述有源层中的每一个有源层具有与以下项重叠并且在以下项上面的区域：相应两个栅极电极的集合、相应两个字线的集合以及相应两个附加字线的集合，所述相应两个字线的集合电连接到所述相应两个栅极电极的集合，并且所述相应两个附加字线的集合与所述相应两个栅极电极的集合电隔离；以及在所述有源层中的每一个有源层上形成两个源极电极的集合和漏极电极。
附图说明
当结合附图阅读时，从下面的详细描述中可最佳地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了讨论清楚，各种特征的尺寸可以任意增加或减小。
在以数字和字母后缀的组合标记的图中，带有相同数字的图对应于相同的处理步骤。在带有从2到12的数字的图中，用数字和字母后缀“A”的组合标记的图是俯视图。在带有从2到12的数字的图中，用数字和选自“B”、“C”、“D”或“E”的字母后缀的组合标记的图分别是沿着用相同数字和字母索引“A”标记的图中所示的结构的垂直平面B－B’、C－C’、D－D’或E－E’的垂直截面图。在带有从2到12的数字的图中，垂直截面B－B’、C－C’、D－D’和E－E’在各种俯视图和各种垂直截面图中示出(如果适用的话)。
图1是根据本公开的实施例的在形成互补金属氧化物半导体(CMOS)晶体管、形成在较低层级电介质材料层中的第一金属互连结构、以及隔离电介质层之后的第一示例性结构的垂直截面图。
图2A至图2E是根据本公开的第一实施例的在形成工艺中绝缘基体层(in-processinsulating matrix layer)和字线沟槽之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图3A至图3E是根据本公开的第一实施例的在形成字线之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图4A至图4E是根据本公开的第一实施例的在形成字线连接过孔结构之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图5A至图5E是根据本公开的第一实施例的在形成栅极电极之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图6A至图6E是根据本公开的第一实施例的在形成栅极电介质层和连续有源层之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图7A至图7E是根据本公开的第一实施例的在形成栅极电介质和有源层的堆叠之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图8A至图8E是根据本公开的第一实施例的在形成电介质层以及源极腔和漏极腔之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图9A至图9E是根据本公开的第一实施例的在形成源极电极和漏极电极之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图10A至图10E是根据本公开的第一实施例的在形成第一较高层级电介质材料层和第一较高层级金属互连结构之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图11A至图11E是根据本公开的第一实施例的在形成第二较高层级电介质材料层和第二较高层级金属互连结构之后的第一示例性结构的存储器阵列区域的一部分的各种视图。
图12A至图12E是在根据本公开的第一实施例的在形成电容器结构之后的第一示例性结构的存储器阵列区域的一部分的各种视图。为了清楚起见，在图12A中没有示出电容器级电介质材料层。
图13是根据本公开的第一实施例的在形成附加较高层级电介质材料层和附加较高层级金属互连结构之后的第一示例性结构的垂直截面图。
图14是根据本公开的第一实施例的第一示例性结构的替代配置的垂直截面图。
图15A是根据本公开的第一实施例的第一示例性结构内的单位单元的二维阵列内的单位单元的一部分的示意性垂直截面图。
图15B是沿着图15A中的水平平面B－B’的水平截面图。
图16A是根据本公开的第一实施例的第一示例性结构的一部分的示意性垂直截面图。
图16B是图16A的第一示例性结构的一部分的示意性透视图。
图17A是根据本公开的第一实施例的第一示例性结构的一部分的示意性垂直截面图。
图17B是图17A中的第一示例性结构的一部分的第一平面图，其中示出了结构元件的第一子集。垂直截面A－A’是图17A的垂直截面图的平面。
图17C是图17A中的第一示例性结构的一部分的第一平面图，其中示出了结构元件的第二子集。垂直截面A－A’是图17A的垂直截面图的平面。
图18是根据本公开的第一实施例的第一示例性结构的一区域的透视图。
图19A至图19C是根据本公开的第一实施例的第一示例性结构的一区域的透视图。
图20是根据本公开的第一实施例的第一示例性结构的一部分的电路示意图。
图21A是根据本公开的第二实施例的第二示例性结构的一部分的平面图。
图21B是根据本公开的第二实施例的在字线、字线连接过孔结构和栅极电极的层级处的第二示例性结构的组件的子集的平面图。
图22A至图22C是根据本公开的第二实施例的第二示例性结构的一区域的透视图。
图23是示出根据本公开的实施例的第一示例性结构和第二示例性结构中的字线和位线的配置的示意图。
图24是示出用于制造本公开的半导体器件的一般处理步骤的流程图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。具有相同附图标记的元件表示相同的元件，并且假定具有相同的材料成分和相同的厚度范围，除非另有明确说明。
一般地，本公开的结构和方法可用于在高级节点中的后段制程(BEOL)结构中形成嵌入式动态随机存取存储器(DRAM)。这种嵌入式DRAM可以在器件密度方面提供优于静态随机存取存储器(SRAM)的优点。本公开的嵌入式DRAM可形成于折叠位线架构中，该折叠位线架构可通过保持主位线(BL)与参考位线(BL’)(即，用作感测电路的操作的参考的互补位线)彼此接近来提供改进的差分感测窗口。本公开使用包括半导体金属氧化物有源层的晶体管(例如，薄膜晶体管)。这样，本公开的嵌入式DRAM可以包括BEOL结构，并且与基于单晶硅的场效应晶体管或使用单晶半导体鳍的鳍式场效应晶体管不同，它不会占据前段制程(FEOL)级的器件区域。
参照图1，示出了根据本公开的第一实施例的第一示例性结构。第一示例性结构包括衬底8，其可以是半导体衬底，例如市场上可买到的硅衬底。衬底8可以至少在其上部部分处包括半导体材料层9。半导体材料层9可以是体半导体衬底的表面部分，或者可以是绝缘体上半导体(SOI)衬底的顶部半导体层。在一个实施例中，半导体材料层9包括单晶半导体材料，例如单晶硅。在一个实施例中，衬底8可以包括含有单晶硅材料的单晶硅衬底。
可在半导体材料层9的上部部分中形成包括电介质材料(例如氧化硅)的浅沟槽隔离结构720。可在由浅沟槽隔离结构720的一部分横向包围的每个区域内形成适当的掺杂半导体阱(例如p型阱和n型阱)。可在半导体材料层9的上表面之上形成场效应晶体管701。例如，每个场效应晶体管701可以包括源极电极732、漏极电极738、包括衬底8的在源极电极732和漏极电极738之间延伸的表面部分的半导体沟道735、以及栅极结构750。半导体沟道735可包括单晶半导体材料。每个栅极结构750可包括栅极电介质层752、栅极电极754、栅极帽盖电介质758、以及电介质栅极间隔件756。可在每个源极电极732上形成源极侧金属－半导体合金区域742，并且可在每个漏极电极738上形成漏极侧金属－半导体合金区域748。
第一示例性结构可以包括存储器阵列区域100，其中可以随后形成铁电存储器单元阵列。第一示例性结构还可以包括外围区域200，在外围区域200中提供了用于铁电存储器器件阵列的金属布线。通常，CMOS电路系统700中的场效应晶体管701可通过相应金属互连结构的集合电连接到相应铁电存储器单元的电极。
外围区域200中的器件(例如场效应晶体管701)可提供如下功能：操作随后要形成的铁电存储器单元阵列的功能。具体地，外围区域中的器件可被配置为控制铁电存储器单元阵列的编程操作、擦除操作和读出(读取)操作。例如，外围区域中的器件可包括读出电路系统和/或编程电路系统。在半导体材料层9的顶表面上形成的器件可包括互补金属氧化物半导体(CMOS)晶体管，并且可选地包括附加半导体器件(例如电阻器、二极管、电容器结构等)，这些在半导体材料层9的顶表面上形成的器件被统称为CMOS电路系统700。
CMOS电路系统700中的一个或多个场效应晶体管701可包括半导体沟道735，该半导体沟道735包含衬底8中的半导体材料层9的一部分。如果半导体材料层9包括单晶半导体材料(例如单晶硅)，则CMOS电路系统700中的每个场效应晶体管701的半导体沟道735可以包括单晶半导体沟道(例如单晶硅沟道)。在一个实施例中，CMOS电路系统700中的多个场效应晶体管701可以包括相应的节点，该节点随后电连接到随后要形成的相应铁电存储器单元的节点。例如，CMOS电路系统700中的多个场效应晶体管701可包括相应的源极电极732或相应的漏极电极738，该相应的源极电极732或相应的漏极电极738随后电连接到随后要形成的相应铁电存储器单元的节点。
在一个实施例中，CMOS电路系统700可包括编程控制电路，该编程控制电路被配置为控制用于对相应的铁电存储器单元进行编程的一组场效应晶体管701的栅极电压，并且被配置为控制随后要形成的晶体管的栅极电压。在此实施例中，编程控制电路可被配置为提供将选定铁电存储器单元中的相应铁电电介质材料层编程为第一极化状态的第一编程脉冲，在该第一极化状态下，铁电电介质材料层中的电极化指向选定铁电存储器单元的第一电极，并且编程控制电路可被配置为提供将选定铁电存储器单元中的铁电电介质材料层编程为第二极化状态的第二编程脉冲，在该第二极化状态下，该铁电电介质材料层中的电极化指向选定铁电存储器单元的第二电极。
在一个实施例中，衬底8可以包括单晶硅衬底，并且场效应晶体管701可以包括单晶硅衬底的作为半导体沟道的相应部分。如本文所用，“半导体(semiconducting)”元件是指具有1.0×10-6S/cm至1.0×105S/cm的电导率的元件。如本文所用，“半导体材料”是指如下材料：这些材料在其中不存在电掺杂剂的情况下具有1.0×10-6S/cm至1.0×105S/cm的电导率，并且这些材料在用电掺杂剂适当掺杂时能够产生具有1.0S/cm至1.0×105S/cm的电导率的掺杂材料。
根据本公开的一个方面，场效应晶体管701可以随后电连接到存取晶体管的漏极电极和栅极电极，该存取晶体管包括要形成在场效应晶体管701上方的半导体金属氧化物极板。在一个实施例中，场效应晶体管701的子集可以随后电连接到漏极电极和栅极电极中的至少一个。例如，场效应晶体管701可以包括第一字线驱动器和第二字线驱动器，该第一字线驱动器被配置为通过随后要形成的较低层级金属互连结构的第一子集向第一字线施加第一栅极电压，该第二字线驱动器被配置为通过较低层级金属互连结构的第二子集向第二字线施加第二栅极电压。此外，场效应晶体管701可包括：位线驱动器，该位线驱动器被配置为向随后要形成的位线施加位线偏置电压；以及读出放大器，该读出放大器被配置为检测在读取操作期间流过位线的电流。
形成在电介质材料层内的各种金属互连结构可随后形成在衬底8之上以及衬底8上的半导体器件(例如场效应晶体管701)之上。在说明性示例中，电介质材料层可以包括例如第一电介质材料层601、第一互连级电介质材料层610和第二互连级电介质材料层620，该第一电介质材料层601可以是围绕连接到源极和漏极的接触结构的层(有时称为接触级电介质材料层601)。金属互连结构可以包括形成在第一电介质材料层601中并接触CMOS电路系统700的相应组件的器件接触过孔结构612、形成在第一互连级电介质材料层610中的第一金属线结构618、形成在第二互连级电介质材料层620的下部部分中的第一金属过孔结构622、以及形成在第二互连级电介质材料层620的上部部分中的第二金属线结构628。
每个电介质材料层(601、610、620)可以包括电介质材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、它们的多孔变体、或它们的组合。每个金属互连结构(612、618、622、628)可以包括至少一种导电材料，其可以是金属衬里(例如金属氮化物或金属碳化物)和金属填充材料的组合。每个金属衬里可以包括TiN、TaN、WN、TiC、TaC、WC，并且每个金属填充材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金、和/或它们的组合。也可以使用在本公开的预期范围内的其他合适的金属衬里和金属填充材料。在一个实施例中，第一金属过孔结构622和第二金属线结构628可以通过双镶嵌工艺形成为集成的线和过孔结构。电介质材料层(601、610、620)在本文中被称为较低层级电介质材料层。形成在较低层级电介质材料层内的金属互连结构(612、618、622、628)在本文中被称为较低层级金属互连结构。
虽然本公开使用存储器单元阵列可形成在第二线与过孔级电介质材料层620之上的实施例来描述，但本文明确预期存储器单元阵列可形成在不同金属互连级处的实施例。
晶体管阵列和铁电存储器单元阵列可随后沉积在其中已形成金属互连结构(612、618、622、628)的电介质材料层(601、610、620)之上。在形成晶体管阵列或铁电存储器单元阵列之前形成的所有电介质材料层的集合被统称为较低层级电介质材料层(601、610、620)。在较低层级电介质材料层(601、610、620)内形成的所有金属互连结构的集合在本文中被称为第一金属互连结构(612、618、622、628)。通常，形成在至少一个较低层级电介质材料层(601、610、620)内的第一金属互连结构(612、618、622、628)可形成在位于衬底8中的半导体材料层9之上。
根据本公开的一个方面，晶体管(例如，薄膜晶体管(TFT))可以随后形成在金属互连层中，该金属互连层在包含较低层级电介质材料层(601、610、620)和第一金属互连结构(612、618、622、628)的金属互连层上面。在一个实施例中，可以在较低层级电介质材料层(601、610、620)之上形成具有均匀厚度的平坦电介质材料层。该平坦电介质材料层在本文中被称为工艺中绝缘基体层635’。工艺中绝缘基体层635’包括电介质材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、或多孔电介质材料，并且工艺中绝缘基体层635’可以通过化学气相沉积来沉积。工艺中绝缘基体层635’的厚度可以在20nm至300nm的范围内，但也可以使用更小和更大的厚度。在随后的处理步骤中，可以添加附加的绝缘层，并增加工艺中绝缘基体层635的厚度。
通常，可以在半导体器件之上形成其中包含金属互连结构(例如第一金属互连结构(612、618、622、628))的互连级电介质层(例如较低层级电介质材料层(601、610、620))。可以在互连级电介质层之上形成工艺中绝缘基体层635’。
在一个实施例中，衬底8可包括单晶半导体材料层(例如半导体材料层9)，并且场效应晶体管(例如互补金属氧化物半导体(CMOS)晶体管)可包括单晶半导体材料层的相应部分，因为可在衬底8上形成相应沟道区域。
可以随后在图1所示的第一示例性结构之上形成包括单位单元结构的二维阵列的存储器阵列。
参考图2A至图2E，可以在工艺中绝缘基体层635’之上施加光致抗蚀剂层(未示出)，并且该光致抗蚀剂层可以被光刻图案化以形成线和空间图案。经图案化光致抗蚀剂层中的每个线图案可以沿着第一水平方向hd1横向间隔开，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2横向延伸。在一个实施例中，经图案化光致抗蚀剂层中的线和空间图案可以是具有沿着第一水平方向hd1的周期性的周期性图案。用标记为“UC”的虚线矩形来标记用于形成单位单元结构的区域，并且该区域在本文中被称为单位单元区域UC。根据本公开的实施例，线和空间图案中的至少四个空间横向延伸穿过每个单位单元区域UC。换句话说，每个单位单元区域UC包括至少四个空间图案的片段。
可执行各向异性蚀刻工艺来将空间的图案转移到工艺中绝缘基体层635’的上部部分中。可在如下空隙中形成线沟槽(在本文中被称为字线沟槽19)：工艺中绝缘基体层635’的材料通过各向异性蚀刻工艺而被从这些空隙去除。字线沟槽可沿着第二水平方向hd2横向延伸，并且可沿着第一水平方向hd1彼此横向间隔开。在一个实施例中，字线沟槽19可包括具有沿着第二水平方向hd2横向延伸的笔直侧壁的笔直线沟槽。字线沟槽19可以具有沿着第一水平方向hd1的周期性，该周期性与单位单元区域UC沿着第一水平方向hd1的宽度相同。在一个实施例中，字线沟槽19可沿着第一水平方向hd1具有与位置无关的相同宽度。字线沟槽19的深度可在10nm到300nm的范围内，例如30nm到100nm，但也可使用更小和更大的深度。在沿着第一水平方向从1开始以正整数对字线沟槽19进行顺序编号后，字线沟槽19可以包括奇数编号的字线沟槽19(本文中被称为第一字线沟槽19A)以及偶数编号的字线沟槽19(本文中被称为第二字线沟槽19B)。随后可以例如通过灰化来去除经图案化光致抗蚀剂层。
参看图3A至图3E，可在字线沟槽19中沉积至少一种金属材料。例如，可以顺序地在字线沟槽19中和工艺中绝缘基体层635’之上沉积包括金属阻挡材料的字线金属衬里层和包括金属填充材料的字线金属填充材料层。字线金属衬里层可包括金属阻挡材料(例如TiN、TaN、WN、TiC、TaC、WC或它们的堆叠)，并且可通过物理气相沉积或化学气相沉积来沉积该字线金属衬里层。字线金属衬里层的厚度可以在1nm到30nm的范围内，但也可以使用更小和更大的厚度。字线金属填充材料层可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。可选择字线金属填充材料层的厚度，使得每个字线沟槽19填充有字线金属衬里层和字线金属填充材料层的组合。
可执行平坦化工艺(例如，化学机械抛光(CMP)工艺)以去除字线金属衬里层和字线金属填充材料层的在包括工艺中绝缘基体层635’的顶表面的水平平面上面的部分。填充相应字线沟槽19的字线金属衬里层和字线金属填充材料层的每个剩余连续部分构成字线3。每个字线3可以包括字线金属衬里4和字线金属填充材料部分5。每个字线金属衬里4是字线金属衬里层的在平坦化工艺之后剩余的部分。每个字线金属填充材料部分5是字线金属填充材料层的在平坦化工艺之后剩余的部分。
字线3包括填充第一字线沟槽19A的第一字线3A和填充第二字线沟槽19B的第二字线3B。第一字线3A和第二字线3B沿着第一水平方向hd1交替。每个单位单元UC包括至少四个不同字线3的片段，该至少四个不同字线3包括至少两个第一字线3A和至少两个第二字线3B。
参照图4A至图4B，可在工艺中绝缘基体层635’之上沉积绝缘材料层(在本文中被称为过孔级绝缘层)，并且该绝缘材料层可被合并到工艺中绝缘基体层635’中。工艺中绝缘基体层635’的厚度可增加所添加的绝缘材料层的厚度，该厚度可例如在30nm到300nm的范围内，例如60nm到150nm，但也可使用更小和更大的厚度。
可穿过工艺中绝缘基体层635’形成过孔腔，使得字线3的顶表面可在过孔腔的底部处实体暴露。根据本公开的一个方面，可以在每个单位单元区域UC内形成两个过孔腔。在一个实施例中，两个第一字线3A的顶表面可在单位单元区域UC中实体暴露，并且两个第二字线3B的顶表面可在沿着第二水平方向hd2相对于单位单元区域UC横向偏移的相邻单位单元区域UC中实体暴露。因此，在过孔腔下面实体暴露的字线3的类型(即，第一字线3A或第二字线3B)可沿着第二水平方向hd2交替。在一个实施例中，在过孔腔下面实体暴露的字线3的类型可沿着第一水平方向hd1是相同的，并且可沿着第二水平方向hd2在第一字线3A与第二字线3B之间交替。如此，过孔腔的位置可以沿着第二水平方向hd2错开。
可以在过孔腔中沉积至少一种金属材料。例如，可以在过孔腔中和工艺中绝缘基体层635’之上顺序地沉积包括金属阻挡材料的过孔金属衬里层和包括金属填充材料的过孔金属填充材料层。过孔金属衬里层可以包括金属阻挡材料，例如TiN、TaN、WN、TiC、TaC、WC或它们的堆叠，并且可以通过物理气相沉积或化学气相沉积来沉积。过孔金属衬里层的厚度可以在1nm至30nm的范围内，但也可以使用更小和更大的厚度。过孔金属填充材料层可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。可以选择过孔金属填充材料层的厚度，使得每个过孔腔填充有过孔金属衬里层和过孔金属填充材料层的组合。
可执行平坦化工艺(例如，化学机械抛光(CMP)工艺)以去除过孔金属衬里层和过孔金属填充材料层的在包括工艺中绝缘基体层635’的顶表面的水平平面上面的部分。填充相应过孔腔的过孔金属衬里层和过孔金属填充材料层的每个剩余连续部分构成字线连接过孔结构12。每个字线连接过孔结构12可以包括过孔金属衬里13和过孔金属填充材料部分14。每个过孔金属衬里13是过孔金属衬里层的在平坦化工艺之后剩余的部分。每个过孔金属填充材料部分14是过孔金属填充材料层的在平坦化工艺之后剩余的部分。
每个单位单元UC包括一对字线连接过孔结构12。通常，每个字线连接过孔结构12可形成在相应一个字线3的顶表面上。
参考图5A至图5E，可以在工艺中绝缘基体层635’之上沉积附加绝缘材料层(在本文中被称为栅极级绝缘层)，并且该附加绝缘材料层可以结合到工艺中绝缘基体层635’中。工艺中绝缘基体层635’的厚度可增加所添加的绝缘材料层的厚度，该厚度可例如在30nm到300nm的范围内，例如60nm到150nm，但也可使用更小和更大的厚度。工艺中绝缘基体层635’变为绝缘基体层635，其在后续处理步骤中不增加厚度。
可穿过绝缘基体层635形成栅极腔(未示出)，使得字线连接过孔结构12的顶表面可在栅极腔的底部处实体暴露。根据本公开的一个方面，可以在每个单位单元区域UC内形成两个栅极腔。在一个实施例中，两个字线连接过孔结构12的顶表面可在单位单元区域UC中实体暴露。字线连接过孔结构12的顶表面可以在每个栅极腔的底部处实体暴露。
在一个实施例中，每个栅极腔可以具有各自的矩形水平截面形状。根据本公开的实施例，每个栅极腔可以具有平行于第一水平方向hd1的一对第一侧壁和平行于第二水平方向hd2的一对第二侧壁。在一个实施例中，每个单位单元区域UC可以包括具有矩形水平截面形状的两个分立的栅极腔，并且两个分立的栅极腔的区域可以全部位于单位单元区域UC内。每个单位单元区域UC内的两个分立的栅极腔可以彼此横向间隔均匀的间隔距离。通常，每个栅极腔的一对第一侧壁可以平行于也可以不平行于第一水平方向hd1，并且每个栅极腔的一对第二侧壁可以平行于也可以不平行于第二水平方向hd2。
可以在栅极腔中沉积至少一种金属材料。例如，可以在栅极腔中和绝缘基体层635之上顺序地沉积包括金属阻挡材料的栅极金属衬里层和包括金属填充材料的栅极金属填充材料层。栅极金属衬里层可包括金属阻挡材料，例如TiN、TaN、WN、TiC、TaC、WC或它们的堆叠，并且可通过物理气相沉积或化学气相沉积来沉积该栅极金属衬里层。栅极金属衬里层的厚度可以在1nm到30nm的范围内，但也可以使用更小和更大的厚度。栅极金属填充材料层可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。可以选择栅极金属填充材料层的厚度，使得每个栅极腔填充有栅极金属衬里层和栅极金属填充材料层的组合。
可执行平坦化工艺(例如，化学机械抛光(CMP)工艺)以去除栅极金属衬里层和栅极金属填充材料层的在包括绝缘基体层635的顶表面的水平平面上面的部分。填充相应栅极腔的栅极金属衬里层和栅极金属填充材料层的每个剩余连续部分构成栅极电极15。每个栅极电极15可以包括栅极金属衬里16和栅极金属填充材料部分17。每个栅极金属衬里16是栅极金属衬里层的在平坦化工艺之后剩余的部分。每个栅极金属填充材料部分17是栅极金属填充材料层的在平坦化工艺之后剩余的部分。
可以在每个单位单元区域UC内形成一对栅极电极15。这一对栅极电极15可以包括第一栅极电极15A和第二栅极电极15B。与第一栅极电极15A的底表面接触的每个字线连接过孔结构在本文中被称为第一字线连接过孔结构12，其与在第一栅极电极15A下面的两个字线(3A、3B)中的一个的顶表面接触。与第二栅极电极15B的底表面接触的每个字线连接过孔结构在本文中被称为第二字线连接过孔结构12，其与在第二栅极电极15B下面的两个字线(3A、3B)中的一个的顶表面接触。通常，第一字线3A和第二字线3B可在单位单元区域UC中的第一栅极电极15A下面，并且附加第一字线3A和附加第二字线3B可在单位单元区域UC中的第二栅极电极15B下面。
在一个实施例中，从延伸穿过单位单元区域UC的四个字线3中选择的两个第一字线3A可电连接到单位单元区域UC内的第一栅极电极15A和第二栅极电极15B中的相应一者。在另一实施例中，从延伸穿过单位单元区域UC的四个字线3中选择的两个第二字线3B可电连接到单位单元区域UC内的第一栅极电极15A和第二栅极电极15B中的相应一者。在一个实施例中，对于彼此相邻且沿着第二水平方向hd2彼此横向间隔开的每对相邻的单位单元区域UC，一个单位单元区域UC内的栅极电极15可电连接到两个第一字线3A，并且另一个单位单元区域UC内的栅极电极15可电连接到两个第二字线3B。
在一个实施例中，每个单位单元区域UC可包括第一栅极电极15A和第二栅极电极15B，并且四个字线3可在两个栅极电极(15A、15B)下面延伸。四个字线3中的两个字线(3A或3B)可以是电连接到两个栅极电极(15A、15B)的第一单位单元区域UC的有源字线，并且四个字线3中的另两个字线(3B或3A)可以是与两个栅极电极(15A、15B)电隔离的第一单位单元区域UC的通过字线(passing word line)。在与第一单位单元UC相邻且沿着第二水平方向hd2与第一单位单元区域UC横向间隔开的第二单位单元区域UC内，电连接到第一单位单元区域UC中的栅极电极(15A、15B)的两个字线(3A或3B)变为与第二单位单元UC内的任何栅极电极(15A、15B)电隔离的通过字线，并且在第一单位单元区域UC中电浮动的两个字线(3B或3A)变为电连接到第二单位单元区域UC内的两个栅极电极(15A、15B)的第二单位单元区域UC的有源字线。
在每一单位单元区域UC内，第一字线连接过孔结构12可与第一栅极电极15A的底表面和两个有源字线(可为两个第一字线3A或两个第二字线3B)中的一个的顶表面接触，并且第二字线连接过孔结构12可与第二栅极电极15B的底表面和两个有源字线中的另一个的顶表面接触。
参考图6A至图6E，可以在绝缘基体层635和栅极电极15之上顺序地沉积栅极电介质层10C和连续有源层20C。可以通过沉积至少一种栅极电介质材料来在绝缘基体层635和栅极电极15之上形成栅极电介质层10C。栅极电介质材料可包括(但不限于)氧化硅、氮氧化硅、电介质金属氧化物(例如氧化铝、氧化铪、氧化钇、氧化镧等)或它们的堆叠。其他合适的电介质材料在本公开的预期范围内。可通过原子层沉积或化学气相沉积来沉积栅极电介质材料。栅极电介质层10C的厚度可以在1nm到100nm的范围内，例如3nm到30nm，但也可以使用更小和更大的厚度。
可以在栅极电介质层10C之上沉积包括半导体材料的连续有源层20C。连续有源层20C可以是未经图案化(即，毯式)半导体材料层。在一个实施例中，连续有源层20C可以包括化合物半导体材料。在一个实施例中，半导体材料包括在用电掺杂剂(可为p型掺杂剂或n型掺杂剂)适当掺杂后提供在1.0S/m至1.0×105S/m范围内的电导率的材料。可用于连续有源层20C的示例性半导体材料包括但不限于氧化铟镓锌(IGZO)、氧化铟钨、氧化铟锌、氧化铟锡、氧化镓、氧化铟、掺杂的氧化锌、掺杂的氧化铟、掺杂的氧化镉、以及由其衍生的各种其他掺杂变体。通常，连续有源层20C可以包括至少一种金属的氧化物，例如至少两种金属和/或至少三种金属，这些金属选自In、Zn、Ga、Sn、Pb、Zr、Sr、Ru、Mn、Mg、Nb、Ta、Hf、Al、La、Sc、Ti、V、Cr、Mo、W、Fe、Co、Ni、Pd、Ir、Ag、以及上述的任意组合。一些金属元素可以以掺杂剂浓度存在，例如以小于1.0％的原子百分比存在。其他合适的半导体材料在本公开的预期范围内。在一个实施例中，连续有源层20C的半导体材料可以包括氧化铟镓锌。
连续有源层20C可以包括多晶半导体材料，或者可以随后被退火为具有更大平均晶粒尺寸的多晶半导体材料的非晶半导体材料。可通过物理气相沉积来沉积连续有源层20C，但也可使用其他合适的沉积工艺。连续有源层20C的厚度可以在从1nm到300nm的范围内，例如从2nm到100nm和/或从4nm到50nm，但也可以使用更小和更大的厚度。
参考图7A至图7E，可以在连续有源层20C之上施加光致抗蚀剂层43，并且光致抗蚀剂层43可以被光刻图案化以形成分立的经图案化光致抗蚀剂材料部分。光致抗蚀剂层43的每个经图案化部分可以位于相应一个单位单元区域UC的面积内。可以在每个单位单元区域UC内形成单个分立的经图案化光致抗蚀剂材料部分。光致抗蚀剂层43的每个经图案化部分的面积可以限定随后要从连续有源层20C图案化的半导体金属氧化物部分的面积。在一个实施例中，光致抗蚀剂层43的每个经图案化部分可以具有矩形或圆角矩形的水平截面形状。
通过执行各向异性蚀刻工艺，光致抗蚀剂层43中的图案可以穿过连续有源层20C和栅极电介质层10C而被转移。连续有源层20C的经图案化部分包括有源层20的二维阵列。栅极电介质层10C的经图案化部分包括栅极电介质10的二维阵列。可以形成栅极电介质10和有源层20的层堆叠的二维阵列。每个层堆叠内的栅极电介质10和有源层20的侧壁可以垂直重合，即可以位于同一垂直平面内。随后可以例如通过灰化来去除光致抗蚀剂层43。
在一个实施例中，每个有源层20可以具有矩形或圆角矩形的水平截面形状。在一个实施例中，每个有源层20沿着第一水平方向hd1的横向尺寸可以在60nm到1000nm的范围内，例如从100nm到300nm，但也可以使用更小和更大的横向尺寸。在一个实施例中，每个有源层20沿着第二水平方向hd2的横向尺寸可以在20nm到500nm的范围内，例如从40nm到250nm，但也可以使用更小和更大的横向尺寸。在每个有源层20中沿着第一水平方向hd1的横向尺寸与沿着第二水平方向hd2的横向尺寸的比率可以在0.5至4的范围内，例如1至2，但也可以使用更小和更大的比率。
通常，诸如连续有源层20C和栅极电介质层10C之类的半导体材料层可以被图案化为层堆叠(10、20)的二维阵列。每个层堆叠包括栅极电介质10和有源层20。有源层20可以包括半导体金属氧化物材料，和/或基本上由半导体金属氧化物材料组成。每个有源层20可以包括沿着沟道方向(即，源极电极和漏极电极之间的电流方向)延伸的一对纵向侧壁和沿着垂直于沟道方向的方向延伸的一对横向侧壁。在一个实施例中，该对横向侧壁可平行于字线3的纵向方向，并且该对纵向侧壁可垂直于字线3的纵向方向。
根据本公开的一个方面，可以在栅极电极15的二维阵列之上形成层堆叠(10、20)的二维阵列。每个层堆叠(10、20)可以包括栅极电介质10和有源层20。每个有源层20具有与以下项重叠或者在以下项上面的区域：相应两个栅极电极(15A、15B)的集合、相应两个字线(3A或3B)的集合和相应两个附加字线(3B或3A)的集合。相应两个字线(3A或3B)的集合可电连接到相应两个栅极电极(15A、15B)的集合，并且相应两个附加字线(3B或3A)的集合可与相应两个栅极电极(15A、15B)的集合电隔离。在约为所有单位单元区域UC的约50％的第一类型单位单元区域UC中，两个第一字线3A的集合可电连接到相应两个栅极电极(15A、15B)的集合，并且相应两个第二字线3B的集合可与相应两个栅极电极(15A、15B)的集合电隔离。在约为所有单位单元区域UC的约50％的第二类型单位单元区域UC中，两个第二字线3B的集合可电连接到相应两个栅极电极(15A、15B)的集合，并且相应两个第一字线3A的集合可与相应两个栅极电极(15A、15B)的集合电隔离。
每个单位单元区域UC内的结构包括：包括半导体材料(可以是化合物半导体材料，例如半导体金属氧化物材料)的有源层20；在有源层20下面的栅极电介质10；在栅极电介质10的第一部分下面的第一栅极电极15A；在栅极电介质10的第二部分下面的第二栅极电极15B；以及至少四个字线(3A、3B)，其在平面图中具有与有源层20重叠并且在有源层20下面的区域。从至少四个字线(3A、3B)中选择的第一字线(3A或3B)电连接到第一栅极电极15A，从至少四个字线中选择的第二字线(3A或3B)电连接到第二栅极电极15B，并且从至少四个字线(3A、3B)中选择的除第一字线(3A或3B)和第二字线(3A或3B)之外的所有字线与第一栅极电极15A和第二栅极电极15B电隔离。在两个第一字线3A电连接到单位单元区域UC中的第一栅极电极15A和第二栅极电极15B的实施例中，两个第二字线3B与单位单元区域UC中的第一栅极电极15A和第二栅极电极15B电隔离。在两个第二字线3B电连接到单位单元区域UC中的第一栅极电极15A和第二栅极电极15B的实施例中，两个第一字线3A与单位单元区域UC中的第一栅极电极15A和第二栅极电极15B电隔离。
在一个实施例中，第一栅极电极15A和第二栅极电极15B中的每一者可具有沿着沟道方向(即，有源层20中的电流方向)的宽度，该沟道方向与随后形成的源极电极和漏极电极的相邻对之间的横向分隔方向相同。在一个实施例中，第一栅极电极15A和第二栅极电极15B中的每一者的宽度可比每个字线3沿着第一水平方向hd1的宽度大两倍。
参考图8A至图8E，可以在栅极电介质10和有源层20的层堆叠的二维阵列之上沉积电介质层40。电介质层40也被称为薄膜晶体管级(TFT级)电介质层，即位于薄膜晶体管级的电介质层。电介质层40包括电介质材料，例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、或它们的堆叠。可选地，电介质层40可以被平坦化以提供平坦的顶表面。从与绝缘基体层635的界面测量的电介质层40的厚度可在100nm到1000nm的范围内，例如200nm到500nm，但也可使用更小和更大的厚度。
可以在电介质层40之上施加光致抗蚀剂层47，并且光致抗蚀剂层47可以被光刻图案化以在其中形成分立的开口。在一个实施例中，可以在每个单位单元区域UC内的光致抗蚀剂层47中形成三个矩形开口。三个矩形开口包括两个源极开口和一个漏极开口，源极开口用于限定随后将在单位单元区域UC内形成的源极电极的横向范围，漏极开口用于限定随后将在单位单元区域UC内形成的漏极电极的横向范围。
光致抗蚀剂层47中的线沟槽和分立开口的图案可以穿过电介质层40而被转移以形成源极腔51和漏极腔59。可以在每个有源层20之上形成一对源极腔51。具体地，可以在相应一个有源层20的沿着第一水平方向hd1横向间隔开的端部部分处形成一对源极腔51。每个源极腔51的面积可以完全在下面的有源层20的面积内。有源层20的顶表面的一部分可以在每个源极腔51的底部处实体暴露。漏极腔59可以形成在相应一对源极腔51之间的每个有源层20之上。有源层20的顶表面的一部分可以在每个漏极腔59的底部处实体暴露。随后可以例如通过灰化来去除光致抗蚀剂层47。
参考图9A至图9E，可以在腔(51、59)中和电介质层40之上沉积至少一种导电材料。该至少一种导电材料可以包括金属衬里材料和金属填充材料。金属衬里材料可以包括导电金属氮化物或导电金属碳化物，例如TiN、TaN、WN、TiC、TaC、和/或WC。金属填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。也可以使用在本公开的预期范围内的其他合适的材料。
可通过平坦化工艺从包括电介质层40的顶表面的水平平面上方去除该至少一种导电材料的过量部分，该平坦化工艺可使用CMP工艺和/或凹陷蚀刻工艺。可以使用其他合适的平坦化工艺。填充源极腔51的至少一种导电材料的每个剩余部分构成源极电极52。填充漏极腔59的至少一种导电材料的每个剩余部分构成漏极电极56。
在一个实施例中，每个源极电极52可以包括作为金属衬里材料的剩余部分的源极金属衬里53和作为金属填充材料的剩余部分的源极金属填充材料部分54。每个漏极电极56可以包括作为金属衬里材料的剩余部分的漏极金属衬里57和作为金属填充材料的剩余部分的漏极金属填充材料部分58。每个顶部字线3可包括作为金属衬里材料的剩余部分的栅极金属衬里4和作为金属填充材料的剩余部分的栅极金属填充材料部分5。通常，第一源极电极52、漏极电极56和第二源极电极52可以形成在每个有源层20的顶表面的相应部分上。漏极电极56形成在第一源极电极52和第二源极电极52之间。
通常，可以在每个单位单元区域UC中形成第一晶体管和第二晶体管。第一晶体管和第二晶体管包括位于衬底8之上作为连续材料部分的有源层20，以及位于有源层20上的电极结构(52、15、56)的集合，并且沿着第一水平方向hd1从一侧到另一侧可以包括第一源极电极52、第一栅极电极15A、漏极电极56、第二栅极电极15B和第二源极电极52。有源层20的在第一源极电极52与漏极电极56之间横向延伸的第一部分可包括第一半导体沟道，并且有源层20的在第二源极电极52与漏极电极56之间横向延伸的第二部分可包括第二半导体沟道。第一源极电极52的顶表面、漏极电极56的顶表面和第二源极电极52的顶表面可以位于包括电介质层40的顶表面的水平平面内(即共面)。
通常，两个源极电极52的集合和漏极电极56在每个有源层20上。第一源极电极52与有源层20的第一端部部分接触，并且第二源极电极52与有源层20的第二端部部分接触。漏极电极56与有源层20的中间部分接触。在一个实施例中，第一源极电极52和第二源极电极52之间的分隔方向可以与第一水平方向hd1相同。
参考图10A至图10E，可以在电介质层40之上形成至少一个第一较高层级电介质材料层70和第一较高层级金属互连结构(72、74、76、78)。该至少一个第一较高层级电介质材料层70可包括第一过孔级电介质材料层和第一线级电介质材料层，该第一过孔级电介质材料层具有形成于其中的源极接触过孔结构72和漏极接触过孔结构76，该第一线级电介质材料层具有嵌入的第一源极连接衬垫74和位线78。在此实施例中，可首先形成第一过孔级电介质材料层，并且可穿过第一过孔级电介质材料层来形成源极接触过孔结构72和漏极接触过孔结构76。可随后在第一过孔级电介质材料层之上形成第一线级电介质材料层，并且可随后在源极接触过孔结构72和漏极接触过孔结构76中的相应一者上穿过第一线级电介质材料层来形成第一源极连接衬垫74和位线78。
替代地，第一过孔级电介质材料层和第一线级电介质材料层可以被形成为单个电介质材料层，并且可以执行双镶嵌工艺以形成集成的线和过孔结构。集成的线和过孔结构包括源极侧集成的线和过孔结构以及漏极侧集成的线和过孔结构，该源极侧集成的线和过孔结构包括源极接触过孔结构72和第一源极连接衬垫74的相应组合，该漏极侧集成的线和过孔结构包括漏极接触过孔结构76和整体形成在漏极接触过孔结构76内的位线78的相应组合。在一个实施例中，每个位线78沿着第一水平方向hd1横向延伸，并且可以电连接到沿着第一水平方向hd1设置的漏极电极56的集合。
通常，源极接触过孔结构72可形成在源极电极52上，并且漏极接触过孔结构76可形成在漏极电极56上。位线78可形成在漏极接触过孔结构76上，使得每个位线78沿着垂直于字线3的长度方向的水平方向横向延伸。位线78可沿着不同于第二水平方向hd2的水平方向(例如第一水平方向hd1)横向延伸。在一个实施例中，每个有源层20可以具有矩形水平横截面形状，该矩形水平横截面形状具有平行于第一水平方向hd1的第一侧和平行于第二水平方向hd2的第二侧。
参考图11A至图11E，可以在至少一个第一较高层级电介质材料层70之上形成至少一个第二较高层级电介质材料层80和第二较高层级金属互连结构(82、84)。该至少一个第二较高层级电介质材料层80可以包括其中形成有源极连接过孔结构82的第二过孔级电介质材料层，以及其中形成有第二源极连接衬垫84的第二线级电介质材料层。在此实施例中，可形成第二过孔级电介质材料层，并且可穿过第二过孔级电介质材料层来形成源极接触过孔结构82。随后可在第二过孔级电介质材料层之上形成第二线级电介质材料层，并且随后可在相应一个源极连接过孔结构82上穿过第二线级电介质材料层来形成第二源极连接衬垫84。
替代地，第二过孔级电介质材料层和第二线级电介质材料层可以被形成为单个电介质材料层，并且可以执行双镶嵌工艺以形成集成的线和过孔结构。该集成的线和过孔结构包括源极侧集成的线和过孔结构，该源极侧集成的线和过孔结构包括源极连接过孔结构82和第二源极连接衬垫84的相应组合。
通常，可以在电介质层40之上形成较高层级电介质材料层(70、80)。可在较高层级电介质材料层(70、80)内形成源极连接金属互连结构(72、74、82、84)，这些源极连接金属互连结构(72、74、82、84)可用于将每个源极电极52电连接到随后要形成的相应电容器结构的导电节点。在每个单位单元区域UC内，第一源极连接金属互连结构(72、74、82、84)可用于提供第一源极电极52与随后要形成的第一电容器结构的第一导电节点之间的电连接，并且第二源极连接金属互连结构(72、74、82、84)可用于提供第二源极电极52与随后要形成的第二电容器结构的第二导电节点之间的电连接。
参考图12A至图12E，可以在电容器级电介质材料层90内形成电容器结构98。例如，可以通过沉积第一导电材料和对第一导电材料进行图案化而在第二源极连接衬垫84的顶表面上形成源极侧极板92(也被称为第一电容器极板)，该第一导电材料可以是金属材料或重掺杂半导体材料。可选地，可以在第二较高层级电介质材料层80的顶表面上形成电介质蚀刻停止层89。可通过沉积节点电介质材料(例如，氧化硅和/或电介质金属氧化物(例如，氧化铝、氧化镧和/或氧化铪))在每个源极侧极板92上形成节点电介质94。可以通过沉积第二导电材料和对第二导电材料进行图案化而在节点电介质的实体暴露表面上形成接地侧极板96(也被称为第二电容器极板)，该第二导电材料可以是金属材料或重掺杂半导体材料。注意，单位单元UC的面积在电容器结构98的层级处相对于单位单元UC在较高层级电介质材料层(70、80)的层级处的面积发生了偏移，使得每个单位单元UC包括一对整体作为连续结构的电容器结构98。单位单元UC的二维周期性是相同的，与限定单位单元UC的面积的层级无关。
源极侧极板92、节点电介质94和接地侧极板96的每个连续组合可以构成电容器结构98。可以在每个单位单元区域UC内形成一对电容器结构98。因此，可以在每个单位单元区域UC内形成第一电容器结构98和第二电容器结构98。第一电容器结构98的第一导电节点(例如源极侧极板92)电连接到下面的第一源极电极52，并且第二电容器结构98的第二导电节点(例如另一源极侧极板92)电连接到下面的第二源极电极52。
通常，位于衬底8上的场效应晶体管701可电连接到形成在电介质层40内的晶体管的各个节点。场效应晶体管701的子集可以电连接到漏极电极56、第一栅极电极15A和第二栅极电极15B中的至少一个。第一电容器结构98的第一导电节点的底表面可以与相应一个第一源极连接金属互连结构(72、74、82、84)的顶表面接触。第二电容器结构98的第二导电节点的底表面可以与相应一个第二源极连接金属互连结构(72、74、82、84)的顶表面接触。
可以在电容器结构98之上形成电容器级电介质材料层90。每个电容器结构98可形成在电容器级电介质材料层90内并被电容器级电介质材料层90横向围绕，该电容器级电介质材料层90是较高层级电介质材料层(70、80、90)中的一者。
在一个实施例中，每个源极侧极板92可以电连接到(即，电短路到)相应一个源极电极52。每个接地侧极板96可以例如通过形成导电过孔结构(未示出)的阵列而电接地，该导电过孔结构与接地侧极板96接触并连接到上面的金属极板(未示出)。通常，电容器结构98可形成在包括位线78的顶表面的水平平面之上。每个电容器结构98包括电连接到相应一个源极电极52的节点。
在由单位单元区域UC横向限定的体积内形成单位单元结构。第一示例性结构可以包括单位单元结构的二维阵列。在一个实施例中，单位单元结构的二维阵列内的每个单位单元结构可以包括：第一电容器结构98，其可以包括电连接到第一源极电极52的第一源极侧极板92；以及第二电容器结构98，其可以包括电连接到第二源极电极52的第二源极侧极板92。
在一个实施例中，单位单元结构的二维阵列内的每个单位单元结构可以包括：第一源极侧金属互连结构(72、74、82、84)，其可以包括至少一个第一导电过孔结构(72、82)并且提供第一源极电极52和第一源极侧极板92之间的电连接；以及第二源极侧金属互连结构(72、74、82、84)，其可以包括至少一个第二导电过孔结构(72、82)并且提供第二源极电极52和第二源极侧极板92之间的电连接。
在一个实施例中，单位单元结构的二维阵列内的每个单位单元结构可以包括位线接触结构76，该位线接触结构76与漏极电极56的顶表面接触并且与相应一个位线78的底表面接触。在一个实施例中，场效应晶体管701可在每个单位单元结构内的至少四个字线3下面。场效应晶体管701可包括衬底(可包括单晶半导体材料)的作为相应沟道区域的相应部分。
参照图13，示出了在绝缘基体层635之上形成存储器单元99的二维阵列之后的第一示例性结构。可以在绝缘基体层635、电介质层40和较高层级电介质材料层(70、80、90)中形成各种附加金属互连结构(632、668)。附加金属互连结构(632、668)可以包括例如第二金属过孔结构632，该第二金属过孔结构632可以穿过绝缘基体层635和电介质层40形成在相应一个第二金属线结构628的顶表面上。此外，附加金属互连结构(632、668)可以包括例如在电容器级电介质材料层90的上部部分中形成的金属线结构，这些金属线结构在本文中被称为第六金属线结构668。
随后可以形成附加互连级电介质材料层和附加金属互连结构。例如，可以在电容器级电介质材料层90上方形成嵌入第七金属线结构678和第六金属过孔结构672的第七互连级电介质材料层670。虽然本公开是使用其中使用七个层级的金属线结构的实施例来描述的，但是本文中明确预期使用更少或更多数量的互连层的实施例。
参照图14，通过垂直堆叠存储器单元99的多个二维阵列，可以从图13所示的第一示例性结构中得出根据本公开的第一实施例的第一示例性结构的替代配置。虽然在图14中示出了垂直堆叠存储器单元99的四个二维阵列的配置，但是本文明确预期垂直堆叠存储器单元99的两个、三个、五个或更多个二维阵列的附加配置。
在图15A、图15B、图16A、图16B、图17A至图17C、图18和图19A至图19C中示出了图12A至图12C的第一示例性结构的各种附加视图。图15A是根据本公开的第一实施例的第一示例性结构内的单位单元的二维阵列内的单位单元的一部分的示意性垂直截面图。图15B是沿着图15A中的水平面B－B’的水平截面图。图16A是根据本公开的第一实施例的第一示例性结构的一部分的示意性垂直截面图。图16B是图16A的第一示例性结构的一部分的示意性透视图。图17A是根据本公开的第一实施例的第一示例性结构的一部分的示意性垂直截面图。图17B是图17A中的第一示例性结构的一部分的第一平面图，其中示出了结构元件的第一子集。垂直截面A－A’是图17A的垂直截面图的平面。图17C是图17A中的第一示例性结构的一部分的第一平面图，其中示出了结构元件的第二子集。垂直截面A－A’是图17A的垂直截面图的平面。图18是根据本公开的第一实施例的第一示例性结构的一区域的透视图。图19A至图19C是根据本公开的第一实施例的第一示例性结构的一区域的透视图。
参考图20，示出了根据本公开的第一实施例的第一示例性结构的一部分的电路示意图。该电路示意图示出了在上述第一示例性结构中沿着第二水平方向hd2设置的四个相邻单位单元区域UC内形成的八个薄膜晶体管。一对位线(BL、BL’)(包括上述第一示例性结构中的一对位线78)可连接到读出放大器SA。每个字线(WL1、WL2、WL3、WL4)可沿着字线(WL1、WL2、WL3、WL4)的长度方向连接到每隔一个晶体管的栅极电极15。关于四个字线，字线WL1和字线WL3对应于第一字线3A，并且字线WL2和字线WL4对应于第二字线3B。
位线对(BL、BL’)包括主位线BL和互补位线BL’。在对连接到主位线BL的每个存储器单元进行读出期间，互补位线BL’充当参考位线。在对连接到互补位线BL’的每个存储器单元进行读出期间，主位线BL充当参考位线。图20中所示出的折叠位线配置增强了存储器单元阵列的抗噪声性，并且增加了读出期间的存储器单元阵列的信噪比，因为在读出期间存在的大多数噪声是共模噪声。
参照图21A、图21B和图22A至图22C，示出了根据本公开的第二实施例的第二示例性结构。可以通过在包括栅极电极15的底表面的第一水平平面和包括源极电极52和漏极电极56的顶表面的第二水平平面之间围绕与衬底8的顶表面垂直的垂直轴线以不是π/2(即90度)的倍数的旋转角而方位角地旋转元件来从第一示例性结构得出第二示例性结构。换言之，该旋转角度可以大于0度且小于90度、大于90度且小于180度、大于180度且小于270度、或大于270度且小于360度。在一个实施例中，旋转角度可以在从1度到89度的范围内、在从91度到179度的范围内、在从181度到269度的范围内、或在从271度到359度的范围内。在一个实施例中，该旋转角度可以在从5度到85度的范围内、在从95度到175度的范围内、在从185度到265度的范围内、或在从275度到355度的范围内。在一个实施例中，该旋转角度可以在从10度到80度的范围内、在从100度到170度的范围内、在从190度到260度的范围内、或在从280度到350度的范围内。在一个实施例中，该旋转角度可以在从20度到70度的范围内、在从110度到160度的范围内、在从200度到250度的范围内、或在从290度到340度的范围内。在一个实施例中，该旋转角度可以在从30度到60度的范围内、在从120度到150度的范围内、在从210度到240度的范围内、或在从300度到330度的范围内。
字线连接过孔结构12的位置可加以必要的变更而重新设置，以提供字线3与栅极电极15之间的电连接。字线3与栅极电极15之间的电连接可具有与第一示例性结构中相同的电路图。源极接触过孔结构72和漏极接触过孔结构76的位置可加以必要的变更而重新设置，以提供源极电极52与源极连接衬垫74之间以及漏极电极56与位线78之间的电连接。源极电极52和源极连接衬垫74之间的电连接可以具有与第一示例性结构中相同的电路图。漏极电极56与位线78之间的电连接可具有与第一示例性结构中相同的电路图。
在一些实施例中，源极接触过孔结构72可以是垂直细长的。在此实施例中，可省略源极连接衬垫74和源极连接过孔结构82，并且第二源极连接衬垫84可形成在第二接触过孔结构72的顶表面上。
通常，可在栅极电极15之上沉积栅极电介质层10C和半导体材料层(例如连续有源层20C)。半导体材料层和栅极电介质层10C可以被图案化为层堆叠(10、20)的二维阵列。每个层堆叠(10、20)可以包括栅极电介质10和有源层20。在一个实施例中，每个有源层20可包括不垂直于且不平行于字线3的长度方向(例如第二水平方向hd2)的两个侧壁，并且可包括垂直于该两个侧壁的两个附加侧壁。在一个实施例中，每个有源层20可以具有矩形水平截面形状，该矩形水平截面形状具有不平行于并且不垂直于第一水平方向hd1或第二水平方向hd2的两对平行侧面。该两对平行侧面可包括彼此平行的两个第一侧面和彼此平行且垂直于两个第一侧面的两个第二侧面。在一个实施例中，位线78可沿着第一水平方向hd1横向延伸，并且字线3可沿着第二水平方向hd2横向延伸。在一个实施例中，第二水平方向hd2可以垂直于第一水平方向hd1。
在一个实施例中，第一源极电极52与第二源极电极52之间的分隔方向(即，作为有源层20内的电流流动方向的沟道方向)不平行于第一水平方向hd1且不平行于第二水平方向hd2。
在一个实施例中，单位单元结构的二维阵列内的有源层20沿着第三水平方向hd3以第一周期性和沿着第四水平方向hd4以第二周期性设置，该第三水平方向hd3不平行于第一水平方向hd1且不平行于第二水平方向hd2，该第四水平方向hd4垂直于第三水平方向。
参考图23，示意图示出了根据本公开的实施例的第一示例性结构和第二示例性结构中的字线(WL1、WL2、WL3、WL4)和位线(BL、BL’)的配置。折叠位线配置使用每个字线3沿着字线3的长度方向到每隔一个的栅极电极15的电连接，因此可提供增强的信噪比。
参考图24，流程图示出了用于制造本公开的半导体器件的一般处理步骤。
参考步骤2410以及图1、图2A至图2E、图3A至图3E、图21A、图21B和图22A至图22C，在衬底8之上形成字线3。
参考步骤2420以及图4A至图4E、图21A、图21B和图22A至图22C，在字线3上形成字线连接过孔结构12。
参考步骤2430以及图5A至图5E、图21A、图21B和图22A至图22C，在字线连接过孔结构12之上形成栅极电极15。
参考步骤2440以及图6A至图6E、图7A至图7E、图21A、图21B和图22A至图22C，可以在栅极电极15之上形成层堆叠(10、20)的二维阵列。每个层堆叠(10、20)可以包括栅极电介质15和有源层20。每个有源层20具有与以下项重叠并在以下项上面的区域：相应两个栅极电极(15A、15B)的集合、相应两个字线(3A或3B)的集合、以及相应两个附加字线(3B或3A)的集合。相应两个字线(3A或3B)的集合可电连接到相应两个栅极电极(15A、15B)的集合，并且相应两个附加字线(3B或3A)的集合可与相应两个栅极电极(15A、15B)的集合电隔离。
参考步骤2450和图8A至图19C、图21A和图21B以及图22A至图22C，可以在每个有源层20上形成两个源极电极52的集合和漏极电极56。
参考所有附图并根据本公开的各种实施例，提供了一种半导体结构，其可以包括在衬底8上面的单位单元结构的二维阵列。单位单元结构的二维阵列内的每个单位单元结构可以包括：包括半导体材料的有源层20；在有源层20下面的栅极电介质10；在栅极电介质10的第一部分下面的第一栅极电极15A；在栅极电介质10的第二部分下面的第二栅极电极15B；与有源层20的第一端部部分接触的第一源极电极52；与有源层20的第二端部部分接触的第二源极电极52；以及与有源层20的中间部分接触的漏极电极56。该半导体器件还可以包括在有源层20下面的字线3，这些字线3沿着第一水平方向hd1横向间隔开，并沿着第二水平方向hd2横向延伸。单位单元结构的二维阵列内的每个单位单元结构可以包括从这些字线3中选择的相应四个字线3的集合的一些部分，并且该相应四个字线3的集合可以包括电连接到第一栅极电极15A或第二栅极电极15B的两个字线(3A或3B)以及与第一栅极电极15A和第二栅极电极15B电隔离的两个附加字线(3B或3A)。
在一个实施例中，单位单元结构的二维阵列内的每个单位单元结构可以包括：第一字线连接过孔结构12，其与第一栅极电极15A的底表面以及两个字线(3A或3B)中的一者的顶表面接触；以及第二字线连接过孔结构12，其与第二栅极电极15B的底表面以及两个字线(3A或3B)中的另一者的顶表面接触。
在一个实施例中，第一栅极电极15A和第二栅极电极15B中的每一者具有沿着第一源极电极52和第二源极电极52之间的分隔方向的宽度；并且第一栅极电极15A和第二栅极电极15B中的每一者的宽度比每个字线3沿着第一水平方向hd1的宽度大两倍。此配置确保用于形成字线连接过孔结构12的足够覆盖容差。
在一个实施例中，第一源极电极52和第二源极电极52之间的分隔方向与第一水平方向hd1相同(如在第一示例性结构中)。
在一个实施例中，第一源极电极52和第二源极电极52之间的分隔方向不平行于第一水平方向hd1并且不平行于第二水平方向hd2(如在第二示例性结构中)。
在一个实施例中，单位单元结构的二维阵列内的每个单位单元结构可以包括：第一电容器结构98，其包括电连接到第一源极电极52的第一源极侧极板92；以及第二电容器结构98，其包括电连接到第二源极电极52的第二源极侧极板92。在一个实施例中，单位单元结构的二维阵列内的每个单位单元结构可以包括：第一源极侧金属互连结构(72、74、82、84)，其包括至少一个第一导电过孔结构(72、82)并提供第一源极电极52和第一源极侧极板92之间的电连接；以及第二源极侧金属互连结构(72、74、82、84)，其包括至少一个第二导电过孔结构(72、82)并提供第二源极电极52与第二源极侧极板92之间的电连接。
在一个实施例中，该半导体结构可以包括沿着不同于第二水平方向hd1的水平方向(例如第一水平方向hd1)横向延伸的位线78，其中，单位单元结构的二维阵列内的每个单位单元结构可以包括与漏极电极56的顶表面接触并且与相应一个位线78的底表面接触的位线接触结构76。
在一个实施例中，位线78沿着第一水平方向hd1横向延伸；并且每个有源层20具有矩形水平截面形状，该矩形水平截面形状具有平行于第一水平方向hd1的第一侧和平行于第二水平方向hd2的第二侧(如在第一示例性结构中)。
在一个实施例中，位线78沿着第一水平方向hd1横向延伸；每个有源层20具有矩形水平截面形状，该矩形水平截面形状具有不平行于第一水平方向hd1且不平行于第二水平方向hd2的第一侧；并且单位单元结构的二维阵列内的有源层沿着不平行于第一水平方向hd1且不平行于第二水平方向hd2的第三水平方向hd3以第一周期性和沿着垂直于第三水平方向hd3的第四水平方向hd4以第二周期性设置(如第二示例性结构中所示)。
在一个实施例中，有源层20包括半导体金属氧化物材料；衬底8可以包括单晶半导体材料层(如半导体材料层9)；并且包括单晶半导体材料层的作为相应沟道区域的相应部分的场效应晶体管701位于衬底8上并且在单位单元结构的二维阵列下面。
根据本公开的另一方面，提供了一种半导体结构，可以包括：有源层20，其包括半导体材料并在衬底8上面；栅极电介质10，其在有源层20下面；第一栅极电极15A，其在栅极电介质10的第一部分下面；第二栅极电极15B，其在栅极电介质10的第二部分下面并且与第一栅极电极15A横向间隔开；第一源极电极52，其与有源层20的第一端部部分接触；第二源极电极52，其与有源层20的第二端部部分接触；漏极电极56，其与有源层20的中间部分接触；以及至少四个字线3，其在平面图中具有与有源层20重叠并且在有源层20下面的区域，其中，选自该至少四个字线3的第一字线(3A或3B)电连接到第一栅极电极15A，选自该至少四个字线3的第二字线(3A或3B)电连接到第二栅极电极15B，并且选自该至少四个字线3中除第一字线(3A或3B)和第二字线(3A或3B)之外的所有字线3与第一栅极电极15A和第二栅极电极15B电隔离。
在一个实施例中，该半导体结构可以包括：漏极接触过孔结构76，其与漏极电极56的顶表面接触；以及位线78，其与漏极接触过孔结构76接触并且在第一源极电极52和第二源极电极52之上横向延伸。
在一个实施例中，该半导体结构可以包括：第一电容器结构98，其包括电连接到第一源极电极52的第一源极侧极板92；以及第二电容器结构98，其包括电连接到第二源极电极52的第二源极侧极板92。
在一个实施例中，该半导体结构可以包括：第一源极侧金属互连结构(72、74、82、84)，其包括至少一个第一导电过孔结构(72、82)并提供第一源极电极52和第一源极侧极板92之间的电连接；第二源极侧金属互连结构(72、74、82、84)，其包括至少一个第二导电过孔结构(72、82)并提供第二源极电极52和第二源极侧极板92之间的电连接；以及场效应晶体管701，其在该至少四个字线3下面并且包括衬底8的作为相应沟道区域的相应部分。
在一个实施例中，半导体结构可以包括读出放大器SA，该读出放大器SA包括场效应晶体管701并且具有电连接到位线78的输入节点。场效应晶体管701可位于衬底8上并且可包括含有单晶半导体材料的相应沟道区域。该沟道区域可以是衬底内的半导体材料层9的单晶半导体材料的一些部分，或可包括与衬底8内的半导体材料层9的单晶半导体材料相同的单晶材料(如在使用栅极全环绕场效应晶体管的实施例中)。
通常，难以按比例缩小半导体器件或难以在高级节点中嵌入附加器件。例如，难以在亚20nm器件节点中缩放和嵌入DRAM器件。折叠位线架构可以有效地改进信噪比，但是当被放入标准逻辑工艺中时，会带来面积损失，并且有时还会出现违反设计规则的布线方式。
本公开的结构和方法使用晶体管(例如BEOL薄膜晶体管(TFT))作为DRAM电容器结构的存取晶体管，并且与阵列下CMOS(CMOS-under-array，CuA)配置(即，在存储器阵列内提供使用单晶沟道的场效应晶体管的配置)兼容。折叠位线架构可用于本公开的DRAM阵列而没有面积损失。
一对薄膜晶体管共享漏极电极的紧凑共漏极配置可用于在高级节点中在面积效率方面提供与SRAM阵列同等的面积效率布图。可选地，在使用提供高信噪比的折叠位线架构时，可以使用跳线布线和/或倾斜的非对称对设计来进一步减小单元器件面积。
本公开的结构和方法提供了与阵列下CMOS(CuA)配置兼容的全BEOL 1T1C DRAM(all-BEOL 1T1C DRAM)阵列，以最小化FEOL器件面积的使用。本公开的BEOL DRAM阵列可被垂直堆叠以提供多层级BEOL DRAM阵列。
前文概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应当认识到，这样的等效构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在此进行各种改变、替换和变更。
示例1是一种半导体结构，包括在衬底上面的单位单元结构的二维阵列，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括：有源层，包括半导体材料；栅极电介质，在所述有源层下面；第一栅极电极，在所述栅极电介质的第一部分下面；第二栅极电极，在所述栅极电介质的第二部分下面；第一源极电极，与所述有源层的第一端部部分接触；第二源极电极，与所述有源层的第二端部部分接触；以及漏极电极，与所述有源层的中间部分接触；其中，所述半导体结构还包括在所述有源层下面的字线，所述字线沿着第一水平方向横向间隔开并且沿着第二水平方向横向延伸，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括从所述字线中选择的相应四个字线的集合的一些部分，并且所述相应四个字线的集合包括电连接到所述第一栅极电极或所述第二栅极电极的两个字线以及与所述第一栅极电极和所述第二栅极电极电隔离的两个附加字线。
示例2是示例1所述的半导体结构，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括：第一字线连接过孔结构，与所述第一栅极电极的底表面和所述两个字线中的一个字线的顶表面接触；以及第二字线连接过孔结构，与所述第二栅极电极的底表面和所述两个字线中的另一个字线的顶表面接触。
示例3是示例1所述的半导体结构，其中：所述第一栅极电极和所述第二栅极电极中的每一者具有沿着所述第一源极电极和所述第二源极电极之间的分隔方向的宽度；并且所述第一栅极电极和所述第二栅极电极中的每一者的宽度比所述字线中的每个字线的沿着所述第一水平方向的宽度大两倍。
示例4是示例3所述的半导体结构，其中，所述第一源极电极与所述第二源极电极之间的分隔方向与所述第一水平方向相同。
示例5是示例3所述的半导体结构，其中，所述第一源极电极与所述第二源极电极之间的分隔方向不平行于所述第一水平方向并且不平行于所述第二水平方向。
示例6是示例1所述的半导体结构，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括：第一电容器结构，包括电连接到所述第一源极电极的第一源极侧极板；以及第二电容器结构，包括电连接到所述第二源极电极的第二源极侧极板。
示例7是示例6所述的半导体结构，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括：第一源极侧金属互连结构，包括至少一个第一导电过孔结构并且提供所述第一源极电极与所述第一源极侧极板之间的电连接；以及第二源极侧金属互连结构，包括至少一个第二导电过孔结构并且提供所述第二源极电极与所述第二源极侧极板之间的电连接。
示例8是示例1所述的半导体结构，还包括：沿着不同于所述第二水平方向的水平方向横向延伸的位线，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括位线接触结构，所述位线接触结构与所述漏极电极的顶表面接触并且与所述位线中的相应一个位线的底表面接触。
示例9是示例8所述的半导体结构，其中：所述位线沿着所述第一水平方向横向延伸；并且所述有源层中的每个有源层具有矩形水平横截面形状，所述矩形水平横截面形状具有平行于所述第一水平方向的第一侧和平行于所述第二水平方向的第二侧。
示例10是示例8所述的半导体结构，其中：所述位线沿着所述第一水平方向横向延伸；所述有源层中的每个有源层具有矩形水平横截面形状，所述矩形水平横截面形状具有不平行于所述第一水平方向并且不平行于所述第二水平方向的第一侧；并且所述单位单元结构的二维阵列内的所述有源层沿着第三水平方向以第一周期性并沿着第四水平方向以第二周期性设置，所述第三水平方向不平行于所述第一水平方向并且不平行于所述第二水平方向，所述第四水平方向垂直于所述第三水平方向。
示例11是示例1所述的半导体结构，其中：所述有源层包括半导体金属氧化物材料；所述衬底包括单晶半导体材料层；并且包括所述单晶半导体材料层的作为相应沟道区域的相应部分的场效应晶体管位于所述衬底上并且在所述单位单元结构的二维阵列下面。
示例12是一种半导体结构，包括：有源层，包括半导体材料并且在衬底上面；栅极电介质，在所述有源层下面；第一栅极电极，在所述栅极电介质的第一部分下面；第二栅极电极，在所述栅极电介质的第二部分下面并且与所述第一栅极电极横向间隔开；第一源极电极，与所述有源层的第一端部部分接触；第二源极电极，与所述有源层的第二端部部分接触；漏极电极，与所述有源层的中间部分接触；以及至少四个字线，所述至少四个字线在平面图中具有与所述有源层重叠并且在所述有源层下面的区域，其中，选自所述至少四个字线的第一字线电连接到所述第一栅极电极，选自所述至少四个字线的第二字线电连接到所述第二栅极电极，并且选自所述至少四个字线的除所述第一字线和所述第二字线之外的所有字线与所述第一栅极电极和所述第二栅极电极电隔离。
示例13是示例12所述的半导体结构，还包括：漏极接触过孔结构，与所述漏极电极的顶表面接触；以及位线，与所述漏极接触过孔结构接触并且在所述第一源极电极和所述第二源极电极之上横向延伸。
示例14是示例12所述的半导体结构，还包括：第一电容器结构，包括电连接到所述第一源极电极的第一源极侧极板；以及第二电容器结构，包括电连接到所述第二源极电极的第二源极侧极板。
示例15是示例14所述的半导体结构，还包括：读出放大器，所述读出放大器包括场效应晶体管并且具有电连接到所述位线的输入节点，其中，所述场效应晶体管位于所述衬底上并且包括含有单晶半导体材料的相应沟道区域。
示例16是一种形成半导体结构的方法，包括：在衬底之上形成字线；在所述字线上形成字线连接过孔结构；在所述字线连接过孔结构之上形成栅极电极；在所述栅极电极之上形成层堆叠的二维阵列，所述层堆叠中的每一个包括栅极电介质和有源层，其中，所述有源层中的每一个有源层具有与以下项重叠并且在以下项上面的区域：相应两个栅极电极的集合、相应两个字线的集合以及相应两个附加字线的集合，所述相应两个字线的集合电连接到所述相应两个栅极电极的集合，并且所述相应两个附加字线的集合与所述相应两个栅极电极的集合电隔离；以及在所述有源层中的每一个有源层上形成两个源极电极的集合和漏极电极。
示例17是示例16所述的方法，还包括：在所述两个源极电极的集合上形成源极接触过孔结构，并且在所述漏极电极上形成漏极接触过孔结构；以及在所述漏极电极上形成位线，其中，所述位线中的每一个位线沿着与所述字线的长度方向垂直的水平方向横向延伸。
示例18是示例17所述的方法，还包括：在包括所述位线的顶表面的水平平面之上形成电容器结构，其中，所述电容器结构中的每一个电容器结构包括电连接到所述源极电极中的相应一个源极电极的节点。
示例19是示例16所述的方法，还包括：在所述栅极电极之上沉积栅极电介质层和半导体材料层；将所述半导体材料层和所述栅极电介质层图案化为所述层堆叠的二维阵列，其中，所述有源层中的每一个有源层包括平行于所述字线的长度方向的两个侧壁以及垂直于所述字线的长度方向的两个附加侧壁。
示例20是示例16所述的方法，还包括：在所述栅极电极之上沉积栅极电介质层和半导体材料层；将所述半导体材料层和所述栅极电介质层图案化为所述层堆叠的二维阵列，其中，所述有源层中的每一个有源层包括不垂直于且不平行于所述字线的长度方向的两个侧壁以及垂直于所述两个侧壁的两个附加侧壁。

Claims (10)

1.一种半导体结构，包括在衬底上面的单位单元结构的二维阵列，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括：
有源层，包括半导体材料；
栅极电介质，在所述有源层下面；
第一栅极电极，在所述栅极电介质的第一部分下面；
第二栅极电极，在所述栅极电介质的第二部分下面；
第一源极电极，与所述有源层的第一端部部分接触；
第二源极电极，与所述有源层的第二端部部分接触；以及
漏极电极，与所述有源层的中间部分接触；
其中，所述半导体结构还包括在所述有源层下面的字线，所述字线沿着第一水平方向横向间隔开并且沿着第二水平方向横向延伸，
其中，所述单位单元结构的二维阵列内的每个单位单元结构包括从所述字线中选择的相应四个字线的集合的一些部分，并且所述相应四个字线的集合包括电连接到所述第一栅极电极或所述第二栅极电极的两个字线以及与所述第一栅极电极和所述第二栅极电极电隔离的两个附加字线。
2.根据权利要求1所述的半导体结构，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括：
第一字线连接过孔结构，与所述第一栅极电极的底表面和所述两个字线中的一个字线的顶表面接触；以及
第二字线连接过孔结构，与所述第二栅极电极的底表面和所述两个字线中的另一个字线的顶表面接触。
3.根据权利要求1所述的半导体结构，其中：
所述第一栅极电极和所述第二栅极电极中的每一者具有沿着所述第一源极电极和所述第二源极电极之间的分隔方向的宽度；并且
所述第一栅极电极和所述第二栅极电极中的每一者的宽度比所述字线中的每个字线的沿着所述第一水平方向的宽度大两倍。
4.根据权利要求3所述的半导体结构，其中，所述第一源极电极与所述第二源极电极之间的分隔方向与所述第一水平方向相同。
5.根据权利要求3所述的半导体结构，其中，所述第一源极电极与所述第二源极电极之间的分隔方向不平行于所述第一水平方向并且不平行于所述第二水平方向。
6.根据权利要求1所述的半导体结构，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括：
第一电容器结构，包括电连接到所述第一源极电极的第一源极侧极板；以及
第二电容器结构，包括电连接到所述第二源极电极的第二源极侧极板。
7.根据权利要求6所述的半导体结构，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括：
第一源极侧金属互连结构，包括至少一个第一导电过孔结构并且提供所述第一源极电极与所述第一源极侧极板之间的电连接；以及
第二源极侧金属互连结构，包括至少一个第二导电过孔结构并且提供所述第二源极电极与所述第二源极侧极板之间的电连接。
8.根据权利要求1所述的半导体结构，还包括：沿着不同于所述第二水平方向的水平方向横向延伸的位线，其中，所述单位单元结构的二维阵列内的每个单位单元结构包括位线接触结构，所述位线接触结构与所述漏极电极的顶表面接触并且与所述位线中的相应一个位线的底表面接触。
9.一种半导体结构，包括：
有源层，包括半导体材料并且在衬底上面；
栅极电介质，在所述有源层下面；
第一栅极电极，在所述栅极电介质的第一部分下面；
第二栅极电极，在所述栅极电介质的第二部分下面并且与所述第一栅极电极横向间隔开；
第一源极电极，与所述有源层的第一端部部分接触；
第二源极电极，与所述有源层的第二端部部分接触；
漏极电极，与所述有源层的中间部分接触；以及
至少四个字线，所述至少四个字线在平面图中具有与所述有源层重叠并且在所述有源层下面的区域，其中，选自所述至少四个字线的第一字线电连接到所述第一栅极电极，选自所述至少四个字线的第二字线电连接到所述第二栅极电极，并且选自所述至少四个字线的除所述第一字线和所述第二字线之外的所有字线与所述第一栅极电极和所述第二栅极电极电隔离。
10.一种形成半导体结构的方法，包括：
在衬底之上形成字线；
在所述字线上形成字线连接过孔结构；
在所述字线连接过孔结构之上形成栅极电极；
在所述栅极电极之上形成层堆叠的二维阵列，所述层堆叠中的每一个包括栅极电介质和有源层，其中，所述有源层中的每一个有源层具有与以下项重叠并且在以下项上面的区域：相应两个栅极电极的集合、相应两个字线的集合以及相应两个附加字线的集合，所述相应两个字线的集合电连接到所述相应两个栅极电极的集合，并且所述相应两个附加字线的集合与所述相应两个栅极电极的集合电隔离；以及
在所述有源层中的每一个有源层上形成两个源极电极的集合和漏极电极。
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KR101933044B1 (ko) 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
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