TWI820562B - 半導體器件及其形成方法 - Google Patents

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陳海清
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林佑明
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Abstract

一種半導體器件包括嵌入有閘極並上覆於基底的絕緣 層、上覆於閘極的頂部表面的包含閘極介電材料的閘極介電質、包含介電擴散阻障材料的介電擴散阻障襯層和主動層的堆疊結構，以及接觸主動層的頂部表面的相應部分的源極和汲極。介電擴散阻障材料不同於閘極介電材料，選自介電金屬氧化物材料和矽的介電化合物，且抑制後續退火製程中金屬元素的損失。

Description

半導體器件及其形成方法
本發明的實施例是有關於半導體器件及其形成方法。
由氧化物半導體製成的薄膜電晶體(thin film transistor，TFT)是後端(back-end-of-line，BEOL)整合的有吸引力的選擇，因為TFT可以在低溫下加工，因此不會損壞先前製造的器件。例如，製造條件和技術可能不會損壞先前製造的前端(front-end-of-line，FEOL)器件和中端(middle end-of-line，MEOL)器件。
本發明實施例的一種半導體器件，包括絕緣層，嵌入有閘極並上覆於基底；上覆於所述閘極的頂部表面的包含閘極介電材料的閘極介電質、包含介電擴散阻障材料並上覆於所述閘極介電質的介電擴散阻障襯層以及主動層的堆疊結構，其中所述介電擴散阻障材料不同於所述閘極介電材料，並且選自介電金屬氧化 物材料和矽的介電化合物；以及源極和汲極，接觸所述主動層的頂部表面的相應部分。
本發明實施例的一種半導體器件，絕緣層，嵌入有底部閘極並上覆於基底；上覆於所述底部閘極的頂部表面的包含第一閘極介電材料的底部閘極介電質、包含介電擴散阻障材料並上覆於所述底部閘極介電質的介電擴散阻障襯層以及主動層的第一堆疊結構，其中所述介電擴散阻障材料不同於所述第一閘極介電材料並且是選自介電金屬氧化物材料和矽的介電化合物；頂部閘極介電質和頂部閘極的第二堆疊結構，上覆於所述底部閘極並在平面圖中具有與所述底部閘極重疊的區域；以及源極和汲極，接觸所述主動層的頂部表面的相應部分。
本發明實施例的一種形成半導體器件的方法，包括在上覆於基底的絕緣層內形成閘極；在所述閘極和所述絕緣層之上形成包含閘極介電材料的閘極介電質、包含介電擴散阻障材料的介電擴散阻障襯層以及主動層的堆疊結構，其中所述介電擴散阻障材料不同於所述閘極介電材料並且選自介電金屬氧化物材料和矽的介電化合物；以及在所述主動層的多個端部部分上形成源極和汲極。
8:基底
9:半導體材料層
10:底部閘極介電質
10C:連續的底部閘極介電層
11:凹陷區
12:介電擴散阻障襯層
12C:連續的介電擴散阻障襯層
15:底部閘極
16:底部閘極接觸金屬襯層
17:底部閘極接觸金屬填充材料部分
18:背側電極接觸通孔結構
19:底部閘極接觸通孔凹槽
20:主動層
20C:連續的主動層
22:罩蓋介電擴散阻障襯層
30:頂部閘極介電質
35:頂部閘極
40:薄膜電晶體層級介電層
42:絕緣層
48:介電層
51:源極凹槽
52、732:源極
53:源極金屬襯層
54:源極金屬填充材料部分
56、738:汲極
57:汲極金屬襯層
58:汲極金屬填充材料部分
59:汲極凹槽
126:第一電極
128:金屬晶種層
140:合成反鐵磁結構
146:穿隧阻障層
148:自由磁化層
150:記憶胞
158:第二電極
601:第一介電層
610:第一內連層級介電層
612:器件接觸通孔結構
618:第一金屬線結構
620:第二內連層級介電層
622:第一金屬通孔結構
628:第二金屬線結構
632:第二金屬通孔結構
635:絕緣間隙壁層
636:蝕刻終止介電層
637:第三線層級介電層
638:第三金屬線結構
640:第四內連層級介電層
648:第四金屬線
650:第五內連層級介電層
652:第四金屬通孔結構
658:第五金屬線結構
700:CMOS電路
701:場效電晶體
720:淺溝渠隔離結構
735:半導體通道
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
752:閘極介電層
754:閘極
756:介電閘極間隙壁
758:閘極罩蓋介電質
2710、2720、2730:步驟
hd1:第一水平方向
hd2:第二水平方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露。需要強調的是，根據本行業中的標準慣例，各種特徵並非按比例繪 製且僅用於例示目的。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本公開的一實施例在形成互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體、在低層級介電層中形成的第一金屬互連結構、絕緣間隙壁層和可選蝕刻終止介電層之後的第一示例性結構的垂直截面圖。
圖2A是根據本公開的第一實施例在形成絕緣層之後的第一示例性結構的一部分的俯視圖。
圖2B是沿圖2A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖2C是沿圖2A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖3A是根據本公開的第一實施例在絕緣層中形成凹陷區之後的第一示例性結構的區域的俯視圖。
圖3B是沿圖3A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖3C是沿圖3A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖4A是根據本公開的第一實施例在形成底部閘極之後的第一示例性結構的區域的俯視圖。
圖4B是沿圖4A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖4C是沿圖4A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖5A是根據本公開的第一實施例在形成連續的底部閘極介電層、連續的介電擴散阻障襯層(dielectric diffusion barrier liner)和連續的主動層之後的第一示例性結構的區域的俯視圖。
圖5B是沿圖5A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖5C是沿圖5A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖6A是根據本公開的第一實施例在形成底部閘極介電質、介電擴散阻障襯層和主動層之後的第一示例性結構的區域的俯視圖。
圖6B是沿圖6A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖6C是沿圖6A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖7A是根據本公開的第一實施例的在形成罩蓋介電擴散阻障襯層(capping dielectric diffusion barrier liner)和頂部閘極介電質之後的第一示例性結構的區域的俯視圖。
圖7B是沿圖7A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖7C是沿圖7A的垂直平面C-C'的第一示例性結構的垂直截 面圖。
圖8A是根據本公開的第一實施例在形成頂部閘極之後的第一示例性結構的區域的俯視圖。
圖8B是沿圖8A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖8C是沿圖8A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖9A是根據本公開的第一實施例在形成介電層之後的第一示例性結構的區域的俯視圖。
圖9B是沿圖9A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖9C是沿圖9A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖10A是根據本公開的第一實施例在形成源極凹槽、汲極凹槽和底部閘極接觸通孔凹槽(bottom gate contact via cavity)之後的第一示例性結構的區域的俯視圖。
圖10B是沿圖10A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖10C是沿圖10A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖11A是根據本公開的第一實施例在形成源極、汲極和背側電極接觸通孔結構之後的第一示例性結構的區域的俯視圖。
圖11B是沿圖11A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖11C是沿圖11A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖12A是根據本公開的第一實施例在形成源極、汲極和背側電極接觸通孔結構之後的第一示例性結構的第一替代配置的區域的俯視圖。
圖12B是沿圖12A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖12C是沿圖12A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖13A是根據本公開的第一實施例在形成源極、汲極和背側電極接觸通孔結構之後的第一示例性結構的第二替代配置的區域的俯視圖。
圖13B是沿圖13A的垂直平面B-B'的第一示例性結構的垂直截面圖。
圖13C是沿圖13A的垂直平面C-C'的第一示例性結構的垂直截面圖。
圖14A是根據本公開的第二實施例在形成頂部閘極介電質之後的第二示例性結構的區域的俯視圖。
圖14B是沿圖14A的垂直平面B-B'的第二示例性結構的垂直截面圖。
圖14C是沿圖14A的垂直平面C-C'的第二示例性結構的垂直截面圖。
圖15A是根據本公開的第二實施例在形成頂部閘極之後的第二示例性結構的區域的俯視圖。
圖15B是沿圖15A的垂直平面B-B'的第二示例性結構的垂直截面圖。
圖15C是沿圖15A的垂直平面C-C'的第二示例性結構的垂直截面圖。
圖16A是根據本公開的第二實施例在形成介電層之後的第二示例性結構的區域的俯視圖。
圖16B是沿圖16A的垂直平面B-B'的第二示例性結構的垂直截面圖。
圖16C是沿圖16A的垂直平面C-C'的第二示例性結構的垂直截面圖。
圖17A是根據本公開的第二實施例在形成源極凹槽、汲極凹槽、閘極凹槽和底部閘極接觸通孔凹槽之後的第二示例性結構的區域的俯視圖。
圖17B是沿圖17A的垂直平面B-B'的第二示例性結構的垂直截面圖。
圖17C是沿圖17A的垂直平面C-C'的第二示例性結構的垂直截面圖。
圖18A是根據本公開的第二實施例在形成源極、汲極和背側 電極接觸通孔結構之後的第二示例性結構的區域的俯視圖。
圖18B是沿圖18A的垂直平面B-B'的第二示例性結構的垂直截面圖。
圖18C是沿圖18A的垂直平面C-C'的第二示例性結構的垂直截面圖。
圖19A是根據本公開的第二實施例在形成源極、汲極和背側電極接觸通孔結構之後的第二示例性結構的第一替代配置的區域的俯視圖。
圖19B是沿圖19A的垂直平面B-B'的第二示例性結構的垂直截面圖。
圖19C是沿圖19A的垂直平面C-C'的第二示例性結構的垂直截面圖。
圖20A是根據本公開的第三實施例在形成罩蓋介電擴散阻障襯層之後的第三示例性結構的區域的俯視圖。
圖20B是沿圖20A的垂直平面B-B'的第三示例性結構的垂直截面圖。
圖20C是沿圖20A的垂直平面C-C'的第二示例性結構的垂直截面圖。
圖21A是根據本公開的第三實施例在形成介電層和源極凹槽、汲極凹槽、閘極凹槽和底部閘極接觸通孔凹槽之後的第三示例性結構的區域的俯視圖。
圖21B是沿圖21A的垂直平面B-B'的第三示例性結構的垂直 截面圖。
圖21C是沿圖21A的垂直平面C-C'的第三示例性結構的垂直截面圖。
圖22A是根據本公開的第三實施例在形成源極、汲極和背側電極接觸通孔結構之後的第三示例性結構的區域的俯視圖。
圖22B是沿圖22A的垂直平面B-B'的第三示例性結構的垂直截面圖。
圖22C是沿圖22A的垂直平面C-C'的第三示例性結構的垂直截面圖。
圖23A是根據本公開的第四實施例在形成介電層之後的第四示例性結構的區域的俯視圖。
圖23B是沿圖23A的垂直平面B-B'的第四示例性結構的垂直截面圖。
圖23C是沿圖23A的垂直平面C-C'的第四示例性結構的垂直截面圖。
圖24A是根據本公開的第四實施例在形成源極凹槽、汲極凹槽、閘極凹槽和底部閘極接觸通孔凹槽之後的第四示例性結構的區域的俯視圖。
圖24B是沿圖24A的垂直平面B-B'的第四示例性結構的垂直截面圖。
圖24C是沿圖24A的垂直平面C-C'的第四示例性結構的垂直截面圖。
圖25A是根據本公開的第四實施例在形成源極、汲極和背側電極接觸通孔結構之後的第四示例性結構的區域的俯視圖。
圖25B是沿圖25A的垂直平面B-B'的第四示例性結構的垂直截面圖。
圖25C是沿圖25A的垂直平面C-C'的第四示例性結構的垂直截面圖。
圖26是根據本公開的一實施例在形成多個記憶胞(memory cell)之後的示例性結構的垂直截面圖。
圖27是說明用於製造本公開的半導體器件的一般處理步驟的流程圖。
以下公開提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件和佈置的具體實例以簡化本公開。當然，這些僅是實例且並不意圖為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵之上或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可以不直接接觸的實施例。此外，本公開可在各種實例中重複附圖標號和/或字母。此重複是出於簡化和清晰的目的，且本身並不規定所論述的各種實施例和/或配置之間的關係。
另外，為易於描述，可使用例如「在......之下」、「在...... 下方」、「下部」、「在......上方」、「上部」以及類似物的空間相對性術語，以描述如圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖中所描繪的定向外，空間相對性術語意圖涵蓋器件在使用或操作中的不同定向。設備可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對性描述詞同樣可相應地進行解釋。具有相同附圖標號的元件指的是相同的元件，除非另有明確說明，否則被認為具有相同的材料成分和相同的厚度範圍。
一般而言，本公開的結構和方法可用於形成包括至少一個薄膜電晶體(例如多個薄膜電晶體)的半導體結構。多個薄膜電晶體可以形成在任何基底之上，其可以是絕緣基底、導電基底或半導體基底。在利用導電基底或半導體基底的實施例中，至少一絕緣層可用於在多個薄膜電晶體和下伏的基底之間提供電隔離。在使用諸如單晶矽基底的半導體基底的實施例中，可以在半導體基底上形成使用半導體基底的多個部分作為多個半導體通道的多個場效電晶體，並且可以在多個場效電晶體上形成嵌入多個內連線層級介電層(interconnect-level dielectric layer)中的多個金屬互連結構。多個薄膜電晶體可以形成在包括多個單晶半導體通道的多個場效電晶體之上和多個金屬互連結構之上，所述多個金屬互連結構在本文中被稱為多個低層級金屬互連結構。
根據本公開的一方面，可以在每個主動層的底側上形成介電擴散阻障襯層，所述主動層包括相應薄膜電晶體的多晶半導 體通道。具體地，可以在每個薄膜電晶體的底部閘極介電質和主動層之間形成介電擴散阻障襯層。可選地，可以在多個主動層之上形成罩蓋介電擴散阻障襯層。介電擴散阻障襯層和可選的罩蓋介電擴散阻障襯層防止金屬元素在隨後的退火製程中從主動層中擴散出來，因此防止了主動層內材料成分的變化和薄膜電晶體的電晶體特性的有害特性(deleterious property)。現在詳細描述本公開的實施例的各個方面。
參考圖1，其示出了根據本公開的第一實施例的第一示例性結構。第一示例性結構包括基底8，其可以是半導體基底，例如市售矽基底。基底8可以至少在其上部包括半導體材料層9。半導體材料層9可以是塊狀半導體基底(bulk semiconductor substrate)的表面部分，或者可以是絕緣體上半導體(semiconductor-on-insulator，SOI)基底的頂部半導體層。在一實施例中，半導體材料層9包括諸如單晶矽的單晶半導體材料。在一實施例中，基底8可以包括包含單晶矽材料的單晶矽基底。
可以在半導體材料層9的上部部分中形成包括諸如氧化矽的介電材料的多個淺溝渠隔離結構(shallow trench isolation structure)720。合適的多個摻雜半導體阱，例如p型阱和n型阱，可以形成在由多個淺溝渠隔離結構720的一部分橫向包圍的每個區域內。多個場效電晶體701可以形成在半導體材料層9的頂部表面之上。例如，每個場效電晶體701可以包括源極732、汲極738、包括在源極732和汲極738之間延伸的基底8的表面部分的 半導體通道735和閘極結構750。半導體通道735可以包括單晶半導體材料。每個閘極結構750可以包括閘極介電層752、閘極754、閘極罩蓋介電質758和介電閘極間隙壁756。源極側金屬半導體合金區742可以形成在每個源極732上，並且汲極側金屬半導體合金區748可以形成在每個汲極738上。
在隨後可以在介電層的層級形成記憶胞陣列的實施例中，多個場效電晶體701可以包括提供操作記憶胞陣列的功能的電路。具體地，周邊區域中的多個器件可以被配置為控制記憶胞陣列的程式化操作(programming operation)、抹除操作(erase operation)和感測(讀取)操作。例如，周邊區域中的多個器件可以包括感測電路和/或程式化電路。在半導體材料層9的頂部表面上形成的多個器件可以包括多個互補金屬氧化物半導體(CMOS)電晶體和可選的多個附加半導體器件(例如電阻器、二極體、電容器等)，並且統稱為CMOS電路700。
CMOS電路700中的一個或多個場效電晶體701中的一者或多者可以包括包含基底8中的半導體材料層9的一部分的半導體通道735。如果半導體材料層9包括諸如單晶矽的單晶半導體材料，則CMOS電路700中的每個場效電晶體701的半導體通道735可以包括諸如單晶矽通道的單晶半導體通道。在一實施例中，CMOS電路700中的多個場效電晶體701可以包括相應的節點，該節點隨後電連接到隨後將形成的相應鐵電記憶胞的節點。例如，CMOS電路700中的多個場效電晶體701可以包括相應的源極732 或相應的汲極738，其隨後電連接到隨後將形成的相應鐵電記憶胞的節點。
在一實施例中，CMOS電路700可以包括程式化控制電路，其被配置為控制用於對相應的鐵電記憶胞進行程式化的一組場效電晶體701的閘極電壓，並控制隨後將形成的多個薄膜電晶體的閘極電壓。在該實施例中，程式化控制電路可以被配置為提供第一程式化脈衝，該脈衝將所選鐵電記憶胞中的相應鐵電介電層程式化為第一極化狀態，其中鐵電介電層中的電極化(electrical polarization)指向所選鐵電記憶胞的第一電極，並且提供第二程式化脈衝，該脈衝將所選鐵電記憶胞中的鐵電介電層程式化為第二極化狀態，其中鐵電介電層中的電極化指向所選鐵電記憶胞的第二電極。
在一實施例中，基底8可以包括單晶矽基底，並且多個場效電晶體701可以包括作為半導體通道的單晶矽基底的相應部分。如本文所用，「半導體(semiconducting)」元件是指具有1.0x10-6S/cm至1.0x105S/cm範圍內的電導率的元件。如本文所用，，「半導體材料」是指在其中不存在電摻雜劑的情況下具有1.0x10-6S/cm至1.0x105S/cm範圍內的電導率的材料，並且能夠產生在適當摻雜電摻雜劑後具有1.0S/cm至1.0x105S/cm範圍內的電導率的經摻雜材料。
根據本公開的一方面，多個場效電晶體701可以隨後電連接到包括將形成在多個場效電晶體701之上的多個主動層的多 個存取電晶體(access transistor)的多個汲極和多個閘極。在一實施例中，多個場效電晶體701的子集可以隨後電連接到所述多個汲極和所述多個閘極中的至少一個。例如，多個場效電晶體701可以包括多個第一字元線驅動器，其被配置為通過隨後形成的多個低層級金屬互連結構的第一子集向多條第一字元線施加第一閘極電壓，以及多個第二字元線驅動器，其被配置為通過多個低層級金屬互連結構的第二子集向多條第二字元線施加第二閘極電壓。此外，多個場效電晶體701可以包括多個位元線驅動器，其被配置為將位元線偏置電壓施加到隨後形成的多條位元線，以及多個感測放大器，其被配置為在讀取操作期間檢測流經多條位元線的電流。
在多個介電層內形成的各種金屬互連結構可以隨後形成在基底8和其上的多個半導體器件(例如場效電晶體701)之上。在說明性示例中，多個介電層可以包括例如可以是圍繞連接到源極和汲極的接觸結構的層的第一介電層601(有時稱為接觸層級介電層601)、第一內連層級介電層610和第二內連層級介電層620。多個金屬互連結構可以包括形成在第一介電層601中並接觸CMOS電路700的相應組件的多個器件接觸通孔結構612、形成在第一內連層級介電層610中的多個第一金屬線結構618、形成在第二內連層級介電層620下部部分中的多個第一金屬通孔結構622以及形成在第二內連層級介電層620上部部分中的多個第二金屬線結構628。
多個介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)中的每一個可包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳(amorphous fluorinated carbon)、其多孔變體或其組合。多個金屬互連結構(例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)中的每一個可以包括至少一種導電材料，其可以是金屬襯層(例如金屬氮化物或金屬碳化物)和金屬填充材料的組合。每個金屬襯層可以包括TiN、TaN、WN、TiC、TaC和WC，並且每個金屬填充材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。也可以使用在本公開的預期範圍內的其他合適的金屬襯層和金屬填充材料。在一實施例中，多個第一金屬通孔結構622和多個第二金屬線結構628可以通過雙鑲嵌製程形成為多個一體成形的線和通孔結構。多個介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)在本文中被稱為多個低層級介電層。在多個低層級介電層中形成的多個金屬互連結構(例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)在本文中被稱為多個低層級金屬互連結構。
雖然使用其中可以在第二內連層級介電層620之上形成多個薄膜電晶體的實施例來描述本公開，但是在本文中明確設想了其中可以在不同金屬互連層級處形成記憶胞陣列的其他實施例。 此外，雖然使用半導體基底用作基底8的實施例描述了本公開，但在本文中明確預期其中絕緣基底或導電基底用作基底8的實施例。
在形成薄膜電晶體陣列或鐵電記憶胞陣列之前形成的所有介電層的集合統稱為多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)。在多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)內形成的所有金屬互連結構的集合在本文中被稱為多個第一金屬互連結構(例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)。通常，形成在至少一個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)內的多個第一金屬互連結構(例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)可以形成在位於基底8中的半導體材料層9之上。
根據本公開的一方面，多個薄膜電晶體(TFT)可以隨後形成在金屬互連層級中，該金屬互連層級上覆於包含多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)和多個第一金屬互連結構(例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)的多個金屬互連層級。在一實施例中，可以在多個低層級介電層(例如第一介電層601、第一內連層級介電層610、 第二內連層級介電層620)之上形成具有均勻厚度的平面介電層。平面介電層在本文中被稱為絕緣間隙壁層635。絕緣間隙壁層635包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，並且可以通過化學氣相沉積來沉積。絕緣間隙壁層635的厚度可以在從20nm到300nm的範圍內，但也可以使用更小和更大的厚度。
通常，其中包含多個金屬互連結構(例如多個第一金屬互連結構(例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628))的多個內連層級介電層(例如低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620))可以形成在多個半導體器件之上。絕緣間隙壁層635可以形成在多個內連層級介電層之上。
在一實施例中，基底8可以包括單晶矽基底，並且嵌入多個低層級金屬互連結構(例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)的多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)可以位於單晶矽基底上方。包括作為通道的單晶矽基底的相應部分的多個場效電晶體701可以嵌入在多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)內。多個場效電晶體可隨後電連接至隨後形成的多個薄膜電晶體中的一個或多個或每一個的閘極、源極和汲極中的至少一個。
蝕刻終止介電層636可以選擇性地形成在絕緣間隙壁層635之上。蝕刻終止介電層636包括蝕刻終止介電材料，其在隨後的非等向性蝕刻製程期間為蝕刻化學提供更高的蝕刻耐受性，該非等向性蝕刻製程蝕刻隨後將沉積在蝕刻終止介電層636之上的介電材料。例如，蝕刻終止介電層636可以包括碳氮化矽、氮化矽、氧氮化矽或諸如氧化鋁的介電金屬氧化物。蝕刻終止介電層636的厚度可以在從2nm到40nm的範圍內，例如從4nm到20nm，但是也可以使用更小和更大的厚度。
參考圖2A-2C，示出了第一示例性結構的區域，其對應於隨後將形成薄膜電晶體的區域。儘管使用薄膜電晶體的單個實例描述了本公開，但是應當理解，在本公開的示例性結構中的任一個中可以同時形成薄膜電晶體的多個實例。
絕緣層42可以形成在絕緣間隙壁層635和可選的蝕刻終止介電層636之上。絕緣層42包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，並且可以通過化學氣相沉積來沉積。絕緣層42的厚度可以在從20nm到300nm的範圍內，但也可以使用更小和更大的厚度。隨後可以在絕緣層42之上形成多個薄膜電晶體。在一實施例中，多個薄膜電晶體可以沿著第一水平方向hd1和第二水平方向hd2排列，第二水平方向hd2可以垂直於第一水平方向hd1。
參考圖3A-3C，光阻層(未示出)可以塗覆在絕緣層42的頂部表面之上，並且可以被微影圖案化以在所示區域內形成開 口。在一實施例中，開口可以是具有一對沿第一水平方向hd1的橫向側壁(widthwise sidewall)和一對沿第二水平方向hd2的縱向側壁(lengthwise sidewall)的矩形開口。可以執行非等向性蝕刻製程以將光阻層中的多個開口的圖案轉移到絕緣層42的上部部分。凹陷區11可以形成在絕緣層42的上部部分。凹陷區11也稱為底部閘極溝渠。
在一實施例中，凹陷區11沿第一水平方向hd1的寬度可以在從20nm到300nm的範圍內，但是也可以使用更小和更大的寬度。在一實施例中，凹陷區11沿第二水平方向hd2的長度可以在從30nm到3,000nm的範圍內，但是也可以使用更小和更大的長度。凹陷區11的深度可以與絕緣層42的厚度相同。因此，可選的蝕刻終止介電層636的頂部表面或絕緣間隙壁層635的頂部表面(在不使用蝕刻終止介電層636的實施例中)被暴露出。隨後可以例如通過灰化去除光阻層。
參考圖4A-4C，至少一種導電材料可以沉積在凹陷區11中。至少一種導電材料可以包括例如金屬阻障襯層材料(例如TiN、TaN和/或WN)和金屬填充材料(例如Cu、W、Mo、Co、Ru等)。也可以使用在本公開的預期範圍內的其他合適的金屬襯層和金屬填充材料。可以通過平坦化製程從包括絕緣層42的頂部表面的水平面上方去除至少一種導電材料的多餘部分，該平坦化製程可以包括化學機械拋光(chemical mechanical polishing，CMP)製程和/或凹陷蝕刻製程(recess etch process)。平坦化製程可以使用化學 機械拋光製程或凹陷蝕刻製程。底部閘極15可以形成在凹陷區11中。底部閘極15可以是隨後形成的薄膜電晶體的唯一電極，或者在隨後形成頂部閘極的實施例中可以是薄膜電晶體的兩個閘極之一。底部閘極15的頂部表面可以與絕緣層42的頂部表面位於同一水平面內。
參考圖5A-5C，連續的底部閘極介電層10C、連續的介電擴散阻障襯層12C和連續的主動層20C可以作為多個連續的材料層依序沉積在絕緣層42和底部閘極15之上。連續的底部閘極介電層10C可以通過沉積至少一種閘極介電材料來形成。閘極介電材料可以包括但不限於氧化矽、氮氧化矽、介電金屬氧化物(例如氧化鋁、氧化鉿、氧化釔、氧化鑭等)或其疊層。其他合適的介電材料在本公開的預期範圍內。閘極介電材料可以通過原子層沉積或化學氣相沉積來沉積。連續的底部閘極介電層10C的厚度可以在從1nm到12nm的範圍內，例如從2nm到6nm，但是也可以使用更小和更大的厚度。連續的底部閘極介電層10C可以在升高的溫度下進行退火以增強電性能，例如表面狀態的降低。升高的溫度可以在從300攝氏度到700攝氏度的範圍內，例如從350攝氏度到600攝氏度，和/或從400攝氏度到500攝氏度。在一實施例中，升高的溫度可高於400攝氏度。退火製程的持續時間可以在從10分鐘到240分鐘的範圍內，例如從20分鐘到120分鐘，但是也可以使用更短和更長的持續時間。與低於400攝氏度的退火製程相比，在400攝氏度或更高的溫度下的退火製程可以提供 連續的底部閘極介電層10C的材料的增強的結晶化。
連續的介電擴散阻障襯層12C包括可以阻止連續的主動層20C內的金屬元素向外擴散的介電材料。例如，連續的主動層20C可以包括半導體金屬氧化物材料，該材料包括至少兩種金屬元素，例如氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦、經摻雜的氧化鎘和由此衍生的各種其他經摻雜變體。在該實施例中，連續的主動層20C的半導體金屬氧化物材料中的至少一種金屬元素(例如銦)可以具有高的主體擴散速率(bulk diffusion rate)，並且在可以在形成連續的主動層20C之後執行的退火製程期間，可以比連續的主動層20C中的其他金屬元素以更快的向外擴散速率(out-diffusion rate)向外擴散。連續的介電擴散阻障襯層12C的介電材料可以抑制具有高本體擴散速率的至少一種金屬元素的向外擴散，並在整個退火製程中保持連續的主動層20C內的半導體金屬氧化物材料的化學計量(stoichiometry)。在一實施例中，連續的介電擴散阻障襯層12C可以形成為具有垂直成分梯度的成分漸變材料層，和/或可以形成為包括至少兩個具有不同材料成分的介電層的多層疊堆。
連續的主動層20C可以沉積在連續的介電擴散阻障襯層12C之上。在一實施例中，半導體材料包括在適當摻雜電摻雜劑(其可以是p型摻雜劑或n型摻雜劑)後提供1.0S/m至1.0×105S/m範圍內的電導率的材料。可用於連續的主動層的示例性半導 體材料包括但不限於氧化銦鎵鋅(IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦、經摻雜的氧化鎘和由此衍生的各種其他經摻雜變體。其他合適的半導體材料在本公開的預期範圍內。在一實施例中，連續的主動層20C的半導體材料可包括氧化銦鎵鋅。
連續的主動層20C可包括多晶半導體材料，或可隨後進行退火成具有更大平均晶粒尺寸的多晶半導體材料的非晶半導體材料。儘管可以使用其他合適的沉積製程，但是可以通過物理氣相沉積來沉積連續的主動層20C。連續的主動層20C的厚度可以在從1nm到100nm的範圍內，例如從2nm到50nm和/或從4nm到15nm，但是也可以使用更小和更大的厚度。連續的主動層20C可以在升高的溫度下進行退火以增強電性能，例如，通過降低表面狀態和增加平均晶粒尺寸。升高的溫度可以在從250攝氏度到400攝氏度的範圍內，例如從300攝氏度到375攝氏度。在一實施例中，升高的溫度可低於350攝氏度。退火製程的持續時間可以在從10分鐘到240分鐘的範圍內，例如從20分鐘到120分鐘，但是也可以使用更短和更長的持續時間。通常，對連續的底部閘極介電層10C的材料和連續的主動層20C的材料執行兩個獨立的退火製程允許例如在高於400攝氏度的溫度下，在沉積連續的主動層20C之前增強連續的底部閘極介電層10C的材料的電性能(因此，沒有通過連續的主動層20C的材料的擴散而強加的溫度限制)，同時將連續的主動層20C的材料的退火溫度限制在不會引起顯著 銦向外擴散的溫度(例如退火溫度低於350攝氏度)。在一實施例中，用於在沉積連續的主動層20C之前對連續的底部閘極介電層10C進行退火的第一退火製程可以在高於400攝氏度的第一溫度下進行，並且用於對連續的主動層20C進行退火的第二退火製程可以進行在低於350攝氏度的第二退火溫度下進行。
根據本公開的一個方面，可以選擇連續的介電擴散阻障襯層12C的材料以對連續的主動層20C內的金屬元素提供有效的擴散阻擋。在一實施例中，連續的主動層20C包括包含至少兩種金屬元素和氧的化合物半導體材料，和/或基本上由包含至少兩種金屬元素和氧的化合物半導體材料組成。在一實施例中，連續的介電擴散阻障襯層12C可以通過沉積氧化物材料形成，該氧化物材料包括選自所述至少兩種金屬元素中的至少一種金屬元素。
在一實施例中，連續的主動層20C包括含銦的半導體金屬氧化物材料，並且連續的介電擴散阻障襯層12C包括不含銦的介電材料，和/或基本上由不含銦的介電材料組成，即包括原子濃度低於百萬分之十，例如低於百萬分之一的銦。
在一實施例中，連續的主動層20C包括含銦的半導體金屬氧化物材料，並且連續的介電擴散阻障襯層12C包括選自不包括銦並且包括不同於銦和存在於連續的主動層20C的含銦半導體金屬氧化物材料中的至少一種金屬的金屬氧化物材料的材料，和/或基本上由選自不包括銦並且包括至少一種不同於銦和存在於連續的主動層20C的含銦半導體金屬氧化物材料中的金屬的金屬氧 化物材料的材料組成。在一實施例中，連續的介電擴散阻障襯層12C包括選自氧化鎵、氧化鋅和氧化鎵鋅的材料，和/或基本上由選自氧化鎵、氧化鋅和氧化鎵鋅的材料組成。
在一實施例中，連續的主動層20C包括含銦的半導體金屬氧化物材料，並且連續的介電擴散阻障襯層12C包括鹼土金屬的金屬氧化物，和/或基本上由鹼土金屬的金屬氧化物組成。例如，連續的介電擴散阻障襯層12C包括CaO或SrO，和/或基本上由CaO或SrO組成。
在一實施例中，連續主動層20C包括含銦的半導體金屬氧化物材料，並且連續介電擴散阻障襯層12C包括過渡金屬的介電氧化物或氧化鋁，和/或基本上由過渡金屬的介電氧化物或氧化鋁組成。例如，連續的介電擴散阻障襯層12C包括氧化鋁、氧化鉻、氧化鈦、氧化釔、氧化鋯、氧化鑭、氧化鉿、氧化鉭、其化合物、其均質混合物和其層堆疊，和/或基本上由氧化鋁、氧化鉻、氧化鈦、氧化釔、氧化鋯、氧化鑭、氧化鉿、氧化鉭、其化合物、其均質混合物和其層堆疊組成。
在一實施例中，連續的主動層20C包括含銦的半導體金屬氧化物材料，並且連續的介電擴散阻障襯層12C包括選自氮化矽和氧化矽的材料，和/或基本上由選自氮化矽和氧化矽的材料組成。
通常，連續的介電擴散阻障襯層12C的材料可以通過原子層沉積、物理氣相沉積、化學氣相沉積或其組合來沉積。在一 實施例中，連續的介電擴散阻障襯層12C可包括用於連續的介電擴散阻障襯層12C的以上所列材料中的任何兩種或更多種的疊層。連續的介電擴散阻障襯層12C的厚度可以在從0.5nm到30nm的範圍內，例如從3nm到10nm，但是也可以使用更小和更大的厚度。
參考圖6A-6C，光阻層(未示出)可以塗覆在連續的主動層20C上，並且可以被微影圖案化以形成沿著第一水平方向hd1跨越相應底部閘極15的離散的圖案化光阻材料部分。在一實施例中，光阻層的每一圖案化部分可具有矩形或圓角矩形的水平截面形狀。光阻層中的圖案可以通過執行非等向性蝕刻製程而轉移至連續的主動層20C、連續的介電擴散阻障襯層12C和連續的底部閘極介電層10C。連續的主動層20C的每個圖案化部分包括主動層20。連續的介電擴散阻障襯層12C的每個圖案化部分包括介電擴散阻障襯層12。連續的底部閘極介電層10C的每個圖案化部分包括底部閘極介電質10。
在一實施例中，每個主動層20可以具有矩形或圓角矩形的水平截面形狀。在一實施例中，每個主動層20沿著第一水平方向hd1可以具有在60nm到1,000nm範圍內的橫向尺寸，例如從100nm到300nm，但是也可以使用更小和更大的橫向尺寸。在一實施例中，每個主動層20沿第二水平方向hd2可具有在從20nm到500nm的範圍內的橫向尺寸，例如從40nm到250nm，但是也可以使用更小和更大的橫向尺寸。在每個主動層20中沿第一水平 方向hd1的橫向尺寸與沿第二水平方向hd2的橫向尺寸的比率可以在0.5到4的範圍內，例如從1到2，但是也可以使用更小和更大的比率。通常，底部閘極15、底部閘極介電質10、介電擴散阻障襯層12和主動層20的垂直堆疊可以形成在上覆於基底8的多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)之上。底部閘極介電質10、介電擴散阻障襯層12和主動層20的側壁可以垂直重合，即可以位於相同的垂直平面內。隨後可以例如通過灰化去除光阻層。
參考圖7A-7C，可以在底部閘極介電質10、介電擴散阻障襯層12和主動層20的每個層堆疊之上形成可選的罩蓋介電擴散阻障襯層22和頂部閘極介電質30。
可選的罩蓋介電擴散阻障襯層22(如果存在)包括可用於罩蓋介電擴散阻障襯層22的任何材料，和/或基本上由可用於罩蓋介電擴散阻障襯層22的任何材料組成。罩蓋介電擴散阻障襯層22的材料可以與介電擴散阻障襯層12的材料相同或不同。罩蓋介電擴散阻障襯層22的介電材料在本文中被稱為罩蓋介電金屬氧化物材料。
根據本公開的一個方面，可以選擇罩蓋介電擴散阻障襯層22的材料以對主動層20內的金屬元素提供有效的擴散阻擋。在一實施例中，主動層20包括包含至少兩種金屬元素和氧的化合物半導體材料，和/或基本上由包含至少兩種金屬元素和氧的化合物半導體材料組成。在一實施例中，罩蓋介電擴散阻障襯層22可 以通過沉積氧化物材料形成，該氧化物材料包括選自所述至少兩種金屬元素中的至少一種金屬元素。罩蓋介電擴散阻障襯層22包括與上覆於底部閘極15的主動層20的頂部表面的一部分接觸的罩蓋介電金屬氧化物材料，和/或基本上由與上覆於底部閘極15的主動層20的頂部表面的一部分接觸的罩蓋介電金屬氧化物材料組成。主動層20的每個表面可以與選自介電擴散阻障襯層12的頂部表面和罩蓋介電擴散阻障襯層22的多個表面的相應表面接觸。
在一實施例中，主動層20包括含銦的半導體金屬氧化物材料，並且罩蓋介電擴散阻障襯層22包括不含銦的介電材料，和/或基本上由不含銦的介電材料組成，即包括原子濃度小於百萬分之10，例如小於百萬分之一的銦。
在一實施例中，主動層20包括含銦的半導體金屬氧化物材料，並且罩蓋介電擴散阻障襯層22包括選自不包括銦並且包括不同於銦和存在於主動層20的含銦半導體金屬氧化物材料中的至少一種金屬的金屬氧化物材料的材料，和/或基本上由選自不包括銦並且包括不同於銦和存在於主動層20的含銦半導體金屬氧化物材料中的至少一種金屬的金屬氧化物材料的材料組成。在一實施例中，罩蓋介電擴散阻障襯層22包括選自氧化鎵、氧化鋅和氧化鎵鋅的材料，和/或基本上由選自氧化鎵、氧化鋅和氧化鎵鋅的材料組成。
在一實施例中，主動層20包括含銦的半導體金屬氧化 物材料，並且罩蓋介電擴散阻障襯層22包括鹼土金屬的金屬氧化物，和/或基本上由鹼土金屬的金屬氧化物組成。例如，罩蓋介電擴散阻障襯層22包括CaO或SrO，和/或基本上由CaO或SrO組成。
在一實施例中，主動層20包括含銦的半導體金屬氧化物材料，並且罩蓋介電擴散阻障襯層22包括過渡金屬的介電氧化物或氧化鋁，和/或基本上由過渡金屬的介電氧化物或氧化鋁組成。例如，罩蓋介電擴散阻障襯層22包括氧化鋁、氧化鉻、氧化鈦、氧化釔、氧化鋯、氧化鑭、氧化鉿、氧化鉭、其化合物、其均質混合物和其層堆疊，和/或基本上由氧化鋁、氧化鉻、氧化鈦、氧化釔、氧化鋯、氧化鑭、氧化鉿、氧化鉭、其化合物、其均質混合物和其層堆疊組成。
在一實施例中，主動層20包括含銦的半導體金屬氧化物材料，並且罩蓋介電擴散阻障襯層22包括選自氮化矽和氧化矽的材料，和/或基本上由選自氮化矽和氧化矽的材料組成。
通常，罩蓋介電擴散阻障襯層22的材料可以通過原子層沉積、物理氣相沉積、化學氣相沉積或其組合來沉積。罩蓋介電擴散阻障襯層22的厚度可以在從0.5nm到30nm的範圍內，例如從3nm到10nm，但是也可以使用更小和更大的厚度。
頂部閘極介電質30可以通過沉積至少一種頂部閘極介電材料來形成。至少一種頂部閘極介電材料可以包括但不限於氧化矽、氮化矽、氮氧化矽、介電金屬氧化物(例如氧化鋁、氧化 鉿、氧化釔、氧化鑭等)，或其堆疊。其他合適的介電材料在本公開的預期範圍內。可以通過原子層沉積或化學氣相沉積來沉積至少一種頂部閘極介電材料。頂部閘極介電質30的厚度可以在從1nm到12nm的範圍內，例如從2nm到6nm，但是也可以使用更小和更大的厚度。在執行退火製程以對頂部閘極介電質30的材料進行退火的情況下，退火製程的升高溫度可以低於350攝氏度以限制來自主動層20的銦的擴散。
參考圖8A-8C，至少一導電材料層可以沉積在頂部閘極介電質30之上。至少一導電材料層可包括至少一種金屬材料和/或至少一種重摻雜半導體材料(例如重摻雜多晶矽)。光阻層(未示出)可以塗覆在至少一導電材料層之上，並且可以被微影圖案化以形成離散的光阻材料部分。可以通過執行非等向性蝕刻製程將多個光阻材料部分中的圖案轉移至至少一導電材料層。在一實施例中，非等向性蝕刻製程可以對頂部閘極介電質30的材料具有選擇性。至少一導電材料層的每一圖案化部分構成頂部閘極35。隨後可以例如通過灰化去除光阻層。頂部閘極35沿著第二水平方向hd2跨越主動層20。頂部閘極35的高度(如在頂部閘極35的底部表面和頂部表面之間的上覆於主動層20的區域中測量的)可以在從50nm到300nm的範圍內，例如從100nm到200nm，儘管也可以使用更小和更大的高度。
參考圖9A-9C，可以在頂部閘極35和頂部閘極介電質30之上沉積介電層48。介電層48也稱為電極層級的介電層。介 電層48包括介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或其疊層。可選地，介電層48可以被平面化以提供平坦的頂部表面。介電層48的介電材料可以被平坦化，使得介電層48的經平坦化的水平頂部表面形成在包括頂部閘極35的頂部表面的水平面內。絕緣層42和介電層48的集合在此稱為薄膜電晶體層級(TFT-level)介電層40，即位於薄膜電晶體層級處的介電層。
參考圖10A-10C，光阻層(未示出)可以塗覆在TFT層級介電層40上，並且可以被微影圖案化以在其中形成離散的開口。光阻層中離散的開口的圖案可以通過至少一種蝕刻製程而轉移至介電層48、頂部閘極介電質30和罩蓋介電擴散阻障襯層22以形成源極凹槽51、汲極凹槽59和底部閘極接觸通孔凹槽19。至少一種蝕刻製程可以包括相對於頂部閘極介電質30的材料對介電層48的材料具有蝕刻選擇性的第一非等向性蝕刻製程、相對於罩蓋介電擴散阻障襯層22的材料對頂部閘極介電質30的材料具有蝕刻選擇性的等向性蝕刻製程或第二非等向性蝕刻製程，並且相對於主動層20的材料對罩蓋介電擴散阻障襯層22的材料具有蝕刻選擇性的等向性蝕刻製程或第三非等向性蝕刻製程。
源極凹槽51和汲極凹槽59可以形成在主動層20的相對端部，並且可以沿著第一水平方向hd1橫向地彼此間隔開。在一實施例中，沿第二水平方向hd2橫向延伸的主動層20的端部側壁和沿第一水平方向hd1橫向延伸的主動層20的一對側壁段可以 在源極凹槽51和汲極凹槽59中的每一個的底部處被實體地(physically)暴露出。主動層20的頂部表面的矩形部分可以在源極凹槽51和汲極凹槽59中的每一個的底部處被實體地暴露出。底部閘極15的頂部表面可以在底部閘極接觸通孔凹槽19的底部處被實體地暴露出。隨後可以例如通過灰化去除光阻層。
參考圖11A-11C，至少一種導電材料可以沉積在多個凹槽(例如源極凹槽51、汲極凹槽59和底部閘極接觸通孔凹槽19)中和在TFT層級介電層40之上。至少一種導電材料可以包括金屬襯層材料和金屬填充材料。金屬襯層材料可以包括導電金屬氮化物或導電金屬碳化物，例如TiN、TaN、WN、TiC、TaC和/或WC。金屬填充材料可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。也可以使用在公開的預期範圍內的其他合適的材料。
可以通過平坦化製程從包括TFT層級介電層40的頂部表面的水平面上方去除至少一種導電材料的多餘部分，該平坦化製程可以使用CMP製程和/或凹陷蝕刻製程。可以使用其他合適的平坦化製程。填充源極凹槽51的至少一種導電材料的每個剩餘部分構成源極52。填充汲極凹槽59的至少一種導電材料的每個剩餘部分構成汲極56。填充底部閘極接觸通孔凹槽19的至少一種導電材料的每個剩餘部分構成背側電極接觸通孔結構18，其接觸底部閘極15的頂部表面。
在一實施例中，每個源極52可以包括為金屬襯層材料 的剩餘部分的源極金屬襯層53和為金屬填充材料的剩餘部分的源極金屬填充材料部分54。每個汲極56可以包括為金屬襯層材料的剩餘部分的汲極金屬襯層57和為金屬填充材料的剩餘部分的汲極金屬填充材料部分58。每個背側電極接觸通孔結構18可以包括為金屬襯層材料的剩餘部分的底部閘極接觸金屬襯層16和為金屬填充材料的剩餘部分的底部閘極接觸金屬填充材料部分17。
主動層20和多個電極結構(例如源極52、底部閘極15、頂部閘極35、汲極56)的集合可以形成在TFT層級介電層40內。源極52、汲極56、頂部閘極35和背側電極接觸通孔結構18的頂部表面可以位於包括TFT層級介電層40的頂部表面的水平面內(即，可以共面)。
通常，源極52和汲極56可以通過罩蓋介電擴散阻障襯層22直接地形成在主動層20的多個端部部分上。罩蓋介電擴散阻障襯層22可以接觸底部閘極介電質10的多個側壁、介電擴散阻障襯層12的多個側壁和介電擴散阻障襯層12的頂部表面。
參考圖12A-12C，通過在圖8A-8C的處理步驟處圖案化頂部閘極35之後去除頂部閘極介電質30的未掩蔽部分，第一示例性結構的第一替代配置可以從圖11A-11C中所示的第一示例性結構導出。相對於罩蓋介電擴散阻障襯層22的材料，可以選擇性地去除頂部閘極介電質30的未掩蔽部分。隨後可以去除光阻層，並且可以隨後執行圖9A-11C的處理步驟以提供圖12A-12C中所示的第一示例性結構的第一替代配置。
參考圖13A-13C，通過在圖8A-8C的處理步驟處圖案化頂部閘極35之後去除頂部閘極介電質30的未掩蔽部分和罩蓋介電擴散阻障襯層22的未掩蔽部分，可以從圖11A-11C中所示的第一示例性結構導出第一示例性結構的第二替代配置。相對於罩蓋介電擴散阻障襯層22的材料，可以選擇性地去除頂部閘極介電質30的未掩蔽部分。相對於主動層20的材料，可以選擇性地去除罩蓋介電擴散阻障襯層22的未掩蔽部分。隨後可以去除光阻層，並且可以隨後執行圖9A-11C的處理步驟以提供圖12A-12C中所示的第一示例性結構的第二替代配置。
參考圖14A-14C，通過不形成可選的罩蓋介電擴散阻障襯層22的情況下執行圖7A-7C的處理步驟來形成頂部閘極介電質30，可以從圖6A-6C的第一示例性結構導出根據本公開的第二實施例的第二示例性結構。因此，頂部閘極介電質30可以直接地形成在主動層20的多個經實體地暴露的表面、介電擴散阻障襯層12的多個側壁、底部閘極介電質10的多個側壁、以及底部閘極15和絕緣層42的多個頂部表面上。
參考圖15A-15C，可以執行圖8A-8C的處理步驟以在每個主動層20以上及頂部閘極介電質30的頂部表面上形成頂部閘極35。
參考圖16A-16C，可以執行圖9A-9C的處理步驟以形成具有在包括頂部閘極35的頂部表面的水平面內的介電層48。絕緣層42和介電層48的集合在此稱為薄膜電晶體層級(TFT-level) 介電層40，即位於薄膜電晶體層級處的介電層。
參考圖17A-17C，可以執行圖10A-10C的處理步驟以穿過介電層48和頂部閘極介電質30形成源極凹槽51、汲極凹槽59和底部閘極接觸通孔凹槽19。
參考圖18A-18C，可以執行圖11A-11C的處理步驟以形成源極52、汲極56和背側電極接觸通孔結構18。
參考圖19A-19C，通過在圖15A-15C的處理步驟處圖案化頂部閘極35之後去除頂部閘極介電質30的未掩蔽部分，可以從圖18A-18C所示的第二示例性結構導出第二示例性結構的替代配置。相對於主動層20的材料，可以選擇性地去除頂部閘極介電質30的未掩蔽部分。隨後可以去除光阻層，並且可以隨後執行圖16A-18C的處理步驟以提供圖19A-19C中所示的第二示例性結構的替代配置。
參考圖20A-20C，示出了根據本公開的第三實施例的第三示例性結構。通過使用圖7A-7C的處理步驟沉積罩蓋介電擴散阻障襯層22，並通過使用圖9A-9C的處理步驟形成介電層48，第三示例性結構可以從圖6A-6C中所示的第一示例性結構導出。省略了頂部閘極介電質或頂部閘極的形成。
參考圖21A-21C，可以執行圖10A-10C的處理步驟以形成穿過介電層48和罩蓋介電擴散阻障襯層22的源極凹槽51、汲極凹槽59和底部閘極接觸通孔凹槽19。
參考圖22A-22C，可以執行圖11A-11C的處理步驟以形 成源極52、汲極56和背側電極接觸通孔結構18。
參考圖23A-23C，示出了根據本公開的第四實施例的第四示例性結構。通過使用圖9A-9C的處理步驟形成介電層48，第四示例性結構可以從圖6A-6C中所示的第一示例性結構導出。省略了圖7A-7C和8A-8C的處理步驟。換言之，不形成罩蓋介電擴散阻障襯層或頂部閘極介電質。
參考圖24A-24C，可以執行圖10A-10C的處理步驟以穿過介電層48形成源極凹槽51、汲極凹槽59和底部閘極接觸通孔凹槽。
參考圖25A-25C，可以執行圖11A-11C的處理步驟以形成源極52、汲極56和背側電極接觸通孔結構18。
參考圖26，示出了在形成多個薄膜電晶體之後的示例性結構。示例性結構可以源自圖11A-13C中所示的第一示例性結構、圖18A-19C中所示的第二示例性結構、圖22A-22C中所示的第三示例性結構或圖25A-25C中所示的第四示例性結構。例如，在形成多個源極52、多個汲極56、多個可選的頂部閘極35和多個背側電極接觸通孔結構18的同時、之前或之後，可穿過TFT層級介電層40和絕緣間隙壁層635在第二金屬線結構628中的相應的一者上形成多個第二金屬通孔結構632。
介電層(這裡稱為第三線層級介電層637)可以沉積在TFT層級介電層40之上。多個第三金屬線結構638可以形成在嵌入TFT層級介電層40內的多個金屬結構(例如源極52、汲極56、 頂部閘極35、背側電極接觸通孔結構18)中相應的一者上的第三線層級介電層637中。
嵌入多個附加介電層中的多個附加金屬互連結構可以隨後形成在多個薄膜電晶體和第三線層級介電層637之上。在說明性示例中，多個介電層可以包括例如第四內連層級介電層640、第五內連層級介電層650等。多個附加金屬互連結構可以包括嵌入第四內連層級介電層640中的多個第三金屬通孔結構(未示出)和多條第四金屬線648、嵌入第五內連層級介電層650中的多個第四金屬通孔結構652和多個第五金屬線結構658等。
可選地，多個記憶胞150可以形成在多個薄膜電晶體的下方、上方或同一層級上。在多個薄膜電晶體形成為二維周期陣列的實施例中，多個記憶胞150可以形成為記憶胞150的二維周期陣列。每個記憶胞150可以包括磁隧道接面(magnetic tunnel junction)、鐵電隧道接面(ferroelectric tunnel junction)、相變記憶材料(phase change memory material)或空位調製導電氧化物材料部分(vacancy-modulated conductive oxide material portion)。此外，每個記憶胞150可以包括包含金屬材料的第一電極126和包含金屬材料並保護記憶胞150的下伏資料存儲部分的第二電極158。在第一電極126(即底部電極)和第二電極158(即頂部電極)之間提供記憶元件。
在說明性示例中，在其中記憶胞150包括磁性隧道接面的實施例中，記憶胞150可以包括層堆疊，其從底部到頂部包括 第一電極126、促進上覆材料層晶體生長的金屬晶種層128、合成反鐵磁(synthetic antiferromagnet，SAF)結構140、穿隧阻障層(tunneling barrier layer)146、自由磁化層(free magnetization layer)148和第二電極158。雖然使用薄膜電晶體用作記憶胞150的存取電晶體的實施例描述了本公開，但在此明確預期其中薄膜電晶體用作邏輯器件、作為存儲器陣列或任何其他半導體電路的周邊電路的組件的實施例。
在一實施例中，基底8包括單晶矽基底。嵌入有多個低層級金屬互連結構(例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)的多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)可以位於單晶矽基底和絕緣層42之間。包括作為通道的單晶矽基底的相應部分的多個場效電晶體701可以嵌入多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)內，並且可以電連接到多個閘極(例如底部閘極15、頂部閘極35)、多個源極52和多個汲極56中的至少一個。
圖27是說明用於製造本公開的半導體器件的一般處理步驟的流程圖。參考步驟2710和圖1-4C、12A-13C、14A-14C、19A-19C、20A-20C和23A-23C，閘極(例如底部閘極15)可以形成在上覆於基底8的絕緣層42內。參考步驟2720和圖5A-6C、12A-13C、14A-14C、19A-19C、20A-20C和23A-23C，包括閘極 介電材料的閘極介電質(例如底部閘極介電質10)、包括介電擴散阻障材料的介電擴散阻障襯層12以及主動層20的堆疊結構可以形成在閘極(例如底部閘極15)和絕緣層42之上。介電擴散阻障材料不同於閘極介電材料，且選自介電金屬氧化物材料和矽的介電化合物。參考步驟2730和圖7A-11C、12A-13C、15A-18C、19A-19C、20A-22C和23A-25C，源極52和汲極56可以形成在主動層20的多個端部部分上。
參考所有附圖並根據本公開的各種實施例，一種包括薄膜電晶體的半導體器件。薄膜電晶體包括：絕緣層42，嵌入有閘極(如底部閘極15)且上覆於基底8；包含閘極介電材料的閘極介電質(例如底部閘極介電質10)、包含介電擴散阻障材料且上覆於閘極介電質的介電擴散阻障襯層12以及上覆於閘極(例如底部閘極15)的頂部表面的主動層20的堆疊結構，其中介電擴散阻障材料不同於閘極介電材料，且選自介電金屬氧化物材料和矽的介電化合物；以及源極52和汲極56，接觸主動層20的頂部表面的相應部分。
在一實施例中，閘極介電質(例如底部閘極介電質10)的多個側壁、介電擴散阻障襯層12的多個側壁和主動層20的多個側壁彼此垂直重合，即位於共同垂直平面內。
在一實施例中，主動層20包括包含至少兩種金屬元素和氧的化合物半導體材料；並且介電擴散阻障襯層12包括氧化物材料，該氧化物材料包含選自至少兩種金屬元素中的至少一種金 屬元素。
在一實施例中，主動層20包括含銦半導體金屬氧化物材料；並且介電擴散阻障襯層12包括不含銦的介電材料，即，包括原子濃度小於百萬分之10，例如小於百萬分之1的銦。
在一實施例中，主動層20包含氧化銦鎵鋅；並且介電擴散阻障襯層12包括選自氧化鎵、氧化鋅和氧化鎵鋅中的材料。
在一實施例中，介電擴散阻障襯層12包含鹼土金屬的金屬氧化物。在一實施例中，介電擴散阻障襯層12包括過渡金屬的介電氧化物或氧化鋁。在一實施例中，介電擴散阻障襯層12包括選自氮化矽和氧化矽的材料。
在一實施例中，半導體器件包括罩蓋介電擴散阻障襯層22，該罩蓋介電擴散阻障襯層22包括罩蓋介電金屬氧化物材料並且接觸上覆於閘極(例如底部閘極15)的主動層20的頂部表面的一部分。在一實施例中，主動層20的每個表面可以與選自介電擴散阻障襯層12的頂部表面、源極52的表面、汲極56的表面和罩蓋介電擴散阻障襯層22的多個表面的相應表面接觸。
在一實施例中，罩蓋介電擴散阻障襯層接觸閘極介電質的多個側壁、介電擴散阻障襯層的多個側壁和介電擴散阻障襯層的頂部表面。在一實施例中，源極52接觸閘極介電質(例如底部閘極介電質10)的第一側壁和介電擴散阻障襯層12的第一側壁；並且汲極56接觸閘極介電質的第二側壁和介電擴散阻障襯層12的第二側壁。
在一實施例中，基底8包括單晶矽基底；以及嵌入有多個低層級金屬互連結構(例如器件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)的多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)位於單晶矽基底和絕緣層42之間。包括作為通道的單晶矽基底的相應部分的多個場效電晶體701可以嵌入在多個低層級介電層(例如第一介電層601、第一內連層級介電層610、第二內連層級介電層620)內。多個場效電晶體701可以電連接到閘極(例如底部閘極15或頂部閘極35)、源極52和汲極56中的至少一個。
根據本公開的一個方面，一種半導體器件可以包括：絕緣層42，嵌入有底部閘極15並上覆於基底8；上覆於底部閘極15的頂部表面的包含第一閘極介電材料的底部閘極介電質10、包含介電擴散阻障材料並上覆於底部閘極介電質的介電擴散阻障襯層12和主動層20的第一堆疊結構，其中介電擴散阻障材料不同於第一閘極介電材料並選自介電金屬氧化物材料和矽的介電化合物；頂部閘極介電質30和頂部閘極35的第二堆疊結構上覆於底部閘極15並在平面圖(即，沿垂直於基底8的頂部表面的垂直方向的透視圖)中具有與底部閘極重疊的區域；以及源極52和汲極56，接觸主動層20的頂部表面的相應部分。
在一實施例中，半導體器件包括罩蓋介電擴散阻障襯層22，罩蓋介電擴散阻障襯層22包括罩蓋介電金屬氧化物材料並接 觸位於源極52和汲極56之間的主動層20的頂部表面，其中主動層20的每個表面與選自以下的相應表面接觸：介電擴散阻障襯層12的頂部表面、源極52的表面、汲極56的表面和罩蓋介電擴散阻障襯層22的多個表面。
在一實施例中，半導體器件包括：橫向圍繞底部閘極介電質10和主動層20的第一堆疊結構的介電層(例如介電層48)；以及與底部閘極15的頂部表面接觸的背側電極接觸通孔結構18，其中源極52的頂部表面、汲極56的頂部表面、頂部閘極35的頂部表面和背側接觸通孔結構18的頂部表面位於包括介電層的頂部表面的水平面內。
根據本公開的一方面，提供了一種形成半導體器件的方法。該方法可以包括以下操作：在上覆於基底的絕緣層內形成閘極；在閘極和絕緣層之上形成包含閘極介電材料的閘極介電質、包含介電擴散阻障材料的介電擴散阻障襯層以及主動層的堆疊結構，其中介電擴散阻障材料不同於閘極介電材料並且選自介電金屬氧化物材料和矽的介電化合物；在主動層的多個端部部分上形成源極和汲極。
在一實施例中，該方法可以更包括以下操作：在高於400攝氏度的第一退火溫度下對介電擴散阻障襯層進行退火；以及在低於350攝氏度的第二退火溫度下對主動層進行退火。
在一實施例中，主動層可以通過沉積和圖案化包括至少兩種金屬元素和氧的化合物半導體材料而形成；並且介電擴散阻 障襯層可以通過沉積和圖案化包括選自所述至少兩種金屬元素中的至少一種金屬元素的氧化物材料而形成。
在一個實施例中，主動層可以包括含銦半導體金屬氧化物材料；以及介電擴散阻障襯層可以包括不含銦的介電材料。
在一實施例中，該方法可以更包括在主動層的頂部表表面上形成可包括罩蓋介電金屬氧化物材料的罩蓋介電擴散阻障襯層的操作，其中源極和汲極穿過罩蓋介電擴散阻障襯層直接地形成在主動層上。
本公開的各種實施例可用於通過提供抗金屬擴散阻障結構(metal-diffusion-resistant barrier structure)或通過提供至少一個金屬源結構(例如銦源)來減少金屬元素(例如銦)從主動層20向外擴散。抗金屬擴散阻障層結構或至少一種金屬源結構可以包括介電擴散阻障襯層12、可選的罩蓋介電擴散阻障襯層22、源極52、汲極56和可選的頂部閘極35。阻擋金屬從主動層20向外擴散防止了主動層20內的成分變化，因此有助於在薄膜電晶體的整個工作壽命期間保持薄膜電晶體的器件特性恆定。
前述內容概述了若干實施例的特徵，以使此項技術中具有通常知識者可更佳地理解本揭露的各態樣。此項技術中具有通常知識者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。此項技術中具有通常知識者亦應認識到，此種等效構造並不背離本揭露的精神及範圍， 而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、替換及變更。
8:基底
9:半導體材料層
10:底部閘極介電質
12:介電擴散阻障襯層
15:底部閘極
20:主動層
22:罩蓋介電擴散阻障襯層
30:頂部閘極介電質
35:頂部閘極
40:薄膜電晶體層級介電層
42:絕緣層
48:介電層
52、732:源極
56、738:汲極
126:第一電極
128:金屬晶種層
140:合成反鐵磁結構
146:穿隧阻障層
148:自由磁化層
150:記憶胞
158:第二電極
601:第一介電層
610:第一內連層級介電層
612:器件接觸通孔結構
618:第一金屬線結構
620:第二內連層級介電層
622:第一金屬通孔結構
628:第二金屬線結構
632:第二金屬通孔結構
635:絕緣間隙壁層
636:蝕刻終止介電層
637:第三線層級介電層
638:第三金屬線結構
640:第四內連層級介電層
648:第四金屬線
650:第五內連層級介電層
652:第四金屬通孔結構
658:第五金屬線結構
700:CMOS電路
701:場效電晶體
720:淺溝渠隔離結構
735:半導體通道
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
752:閘極介電層
754:閘極
756:介電閘極間隙壁
758:閘極罩蓋介電質

Claims (10)

  1. 一種半導體器件，包括：絕緣層，嵌入有閘極並上覆於基底；上覆於所述閘極的頂部表面的包含閘極介電材料的閘極介電質、包含介電擴散阻障材料並上覆於所述閘極介電質的介電擴散阻障襯層以及主動層的堆疊結構，其中所述介電擴散阻障材料不同於所述閘極介電材料，並且選自介電金屬氧化物材料和矽的介電化合物，且所述閘極介電質位於所述閘極以及所述介電擴散阻障襯層之間；以及源極和汲極，接觸所述主動層的頂部表面的相應部分。
  2. 如請求項1所述的半導體器件，其中所述閘極介電質的多個側壁、所述介電擴散阻障襯層的多個側壁和所述主動層的多個側壁彼此垂直重合。
  3. 如請求項1所述的所述半導體器件，其中：所述主動層包括包含至少兩種金屬元素和氧的化合物半導體材料；以及所述介電擴散阻障襯層包括氧化物材料，所述氧化物材料包含選自所述至少兩種金屬元素的至少一種金屬元素。
  4. 如請求項1所述的半導體器件，其中所述介電擴散阻障襯層包括鹼土金屬的金屬氧化物。
  5. 如請求項1所述的半導體器件，其中所述介電擴散阻障襯層包括過渡金屬的介電氧化物或氧化鋁。
  6. 如請求項1所述的半導體器件，其中所述介電擴散阻障襯層包括選自氮化矽和氧化矽的材料。
  7. 一種半導體器件，包括：絕緣層，嵌入有底部閘極並上覆於基底；上覆於所述底部閘極的頂部表面的包含第一閘極介電材料的底部閘極介電質、包含介電擴散阻障材料並上覆於所述底部閘極介電質的介電擴散阻障襯層以及主動層的第一堆疊結構，其中所述介電擴散阻障材料不同於所述第一閘極介電材料並且是選自介電金屬氧化物材料和矽的介電化合物；頂部閘極介電質和頂部閘極的第二堆疊結構，上覆於所述底部閘極並在平面圖中具有與所述底部閘極重疊的區域；以及源極和汲極，接觸所述主動層的頂部表面的相應部分。
  8. 如請求項7所述的半導體器件，更包括罩蓋介電擴散阻障襯層，所述罩蓋介電擴散阻障襯層包括罩蓋介電金屬氧化物材料並且接觸位於所述源極和所述汲極之間的所述主動層的頂部表面，其中所述主動層的每個表面與選自所述介電擴散阻障襯層的頂部表面、所述源極的表面、所述汲極的表面和所述罩蓋介電擴散阻障襯層的多個表面的相應表面接觸。
  9. 一種形成半導體器件的方法，包括：在上覆於基底的絕緣層內形成閘極；在所述閘極和所述絕緣層之上形成包含閘極介電材料的閘極介電質、包含介電擴散阻障材料的介電擴散阻障襯層以及主動層 的堆疊結構，其中所述介電擴散阻障材料不同於所述閘極介電材料並且選自介電金屬氧化物材料和矽的介電化合物，且所述閘極介電質位於所述閘極以及所述介電擴散阻障襯層之間；以及在所述主動層的多個端部部分上形成源極和汲極。
  10. 如請求項9所述的形成半導體器件的方法，更包括：在高於400攝氏度的第一退火溫度下對所述介電擴散阻障襯層進行退火；以及在低於350攝氏度的第二退火溫度下對所述主動層進行退火。
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