CN218004873U - 晶体管 - Google Patents

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马可·范·达尔
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Abstract

一种晶体管，包括垂直堆叠物，且以从下到上或从上到下的顺序，所述垂直堆叠物包括栅极电极、栅极介电层及有源层，且所述垂直堆叠物位于基板上方。有源层包括非晶半导体材料。包括结晶半导体材料的第一部分的结晶源极区域覆盖有源层的第一端部且电性连接至有源层的第一端部。包括结晶半导体材料的第二部分的结晶漏极区域覆盖有源层的第二端部，且电性连接至有源层的第二端部。

Description

晶体管
技术领域
本实用新型实施例涉及晶体管及其形成方法，尤其涉及包括突出于有源区域的结晶(crystalline raised active regions)的晶体管及其形成方法。
背景技术
已经开发了多种晶体管结构以满足各种设计标准。因为薄膜晶体管(thin filmtransistors，TFT)可以在低温下加工，因此不会损坏先前制造的装置，所以由氧化物半导体(oxide semiconductors)形成的薄膜晶体管是后段(back-end-of-line，BEOL)集成的有吸引力的选择。举例而言，制造条件及技术不会损坏先前制造的前段(front-end-of-line，FEOL)及中段(middle end-of-line，MEOL)装置。
实用新型内容
本实用新型的目的在于提出一种晶体管，以解决上述至少一个问题。
本实用新型实施例是关于一种晶体管。所述晶体管包括垂直堆叠物(stack)、结晶源极区域(crystalline source region)及结晶漏极区域(crystalline drain region)。垂直堆叠物以从下到上(from bottom to top)或从上到下(from top to bottom)的顺序包括栅极电极、栅极电介质及有源层，且位于基板上方。其中，有源层包括非晶(amorphous)半导体材料。结晶源极区域包括结晶半导体材料的第一部分，且覆盖(overlying)并电性连接到有源层的第一端部(end portion)。结晶漏极区域包括结晶半导体材料的第二部分，且覆盖并电性连接到有源层的第二端部。
根据本实用新型其中的一个实施方式，该栅极电介质接触该栅极电极的一顶表面及该有源层的一底表面。
根据本实用新型其中的一个实施方式，该栅极电介质接触该栅极电极的一底表面及该有源层的一中间部分的一顶表面，且该有源层的该中间部分的该顶表面位于介于该第一部分及该第二部分之间。
根据本实用新型其中的一个实施方式，还包括横向围绕该有源层、该结晶源极区域及该结晶漏极区域的一介电层，其中：该结晶源极区域位于从该介电层的一顶表面垂直延伸至该有源层的一顶表面的一第一导孔中；及该结晶漏极区域位于从该介电层的该顶表面垂直延伸至该有源层的该顶表面的一第二导孔中。
根据本实用新型其中的一个实施方式，还包括：一金属源极电极，与该结晶源极区域的一顶表面接触；及一金属漏极电极，与该结晶漏极区域的一顶表面接触。
根据本实用新型其中的一个实施方式，该结晶源极区域包括一管状部分及一底板部分，该管状部分接触该金属源极电极的一外侧壁，且该底板部分邻近该管状部分的一底端并位于该金属源极电极下层。
根据本实用新型其中的一个实施方式，还包括：一模板结晶源极区域，与该结晶源极区域的一底表面接触；及一模板结晶漏极区域，与该结晶漏极区域的一底表面接触。
根据本实用新型其中的一个实施方式，该结晶源极区域接触该有源层的该第一端部的一顶表面；及该结晶漏极区域接触该有源层的该第二端部的一顶表面。
本实用新型实施例是关于一种晶体管。所述晶体管包括垂直堆叠物、介电层、第一堆叠物及第二堆叠物。垂直堆叠物以从下到上或从上到下的顺序包括栅极电极、栅极电介质及有源层，且位于基板上方。其中，有源层包括非晶半导体材料。介电层横向围绕(laterally surrounding)有源层，且具有覆盖(overlies)有源层的顶表面的顶表面。第一堆叠物包括结晶源极区域及位于介电层中的金属(metallic)源极电极。结晶源极区域包括结晶半导体材料(crystalline semiconductor material)的第一部分。第二堆叠物包括结晶漏极区域及位于介电层中的金属漏极电极。结晶漏极区域包括结晶半导体材料的第二部分。
根据本实用新型其中的一个实施方式，还包括：一模板结晶源极区域，包括不同于该结晶半导体材料的一结晶氧化物材料的一第一部分，且接触该结晶源极区域的一底表面；及一模板结晶漏极区域，包括该结晶氧化物材料的一第二部分，且接触该结晶漏极区域的一底表面。
附图说明
根据以下的详细说明并配合所附附图阅读，能够最好的理解本实用新型实施例的方式。在此强调的是，根据本产业的标准作业，各种部件未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
在以图号(figure numeral)及字母后缀词(alphabetical suffix)的组合来标记的附图中，具有相同的图号的附图对应于相同的工艺步骤。在具有图号范围为2至34的附图中，以图号及字母后缀词“A”的组合来标记的附图为俯视图(top-down views)。在具有图号范围为2至34的附图中，以图号及字母后缀词“B”或“C”的组合来标记的附图分别为如以具有相同图号且字母后缀词为“A”来标记的附图中所示的结构的沿着垂直平面B-B’或C-C’的垂直剖面图。在具有图号范围为2至34的附图中，垂直剖面B-B’及C-C’以各种俯视图显示。
图1是根据本实用新型实施例，在形成互补式金属氧化物半导体(omplementarymetal-oxide-semiconductor，CMOS)晶体管、位于下层(lower-level)介电材料层中的下层金属互连结构及隔离介电层之后的第一例示性结构的垂直剖面图。
图2A至图2C是根据本实用新型实施例，在形成有源层之后的第一例示性结构的一区域的各种视图。
图3A至图3C是根据本实用新型实施例，在形成栅极电介质之后的第一例示性结构的一区域的各种视图。
图4A至图4C是根据本实用新型实施例，在形成介电层及栅极电极之后的第一例示性结构的一区域的各种视图。
图5A至图5C是根据本实用新型实施例，在形成可选的(optional)介电盖层、源极侧导孔开口及漏极侧导孔开口之后的第一例示性结构的一区域的各种视图。
图6A至图6C是根据本实用新型实施例，在形成模板结晶氧化物层、结晶半导体层、金属衬层及金属填充材料层之后的第一例示性结构的一区域的各种视图。
图7A至图7C是根据本实用新型实施例，在形成模板结晶源极区域、结晶源极区域、模板结晶漏极区域、结晶漏极区域、金属源极电极及金属漏极电极之后的第一例示性结构的一区域的各种视图。
图8A至图8C是根据本实用新型实施例，在形成结晶源极区域、结晶漏极区域、金属源极电极及金属漏极电极之后的第二例示性结构的一区域的各种视图。
图9A至图9C是根据本实用新型实施例，在形成模板结晶源极区域、结晶源极区域、模板结晶漏极区域、结晶漏极区域、金属衬层及金属填充材料层之后的第三例示性结构的一区域的各种视图。
图10A至图10C是根据本实用新型实施例，在形成金属源极电极及金属漏极电极之后的第三例示性结构的一区域的各种视图。
图11A至图11C是根据本实用新型实施例，在形成结晶源极区域、结晶漏极区域、金属源极电极及金属漏极电极之后的第四例示性结构的区域的各种视图。
图12A至图12C是根据本实用新型实施例，在形成模板结晶源极导孔结构及模板结晶漏极导孔结构之后的第五例示性结构的一区域的各种视图。
图13A至图13C是根据本实用新型实施例，在形成模板结晶源极区域及模板结晶漏极区域之后的第五例示性结构的一区域的各种视图。
图14A至图14C是根据本实用新型实施例，在形成结晶源极导孔结构及结晶漏极导孔结构之后的第五例示性结构的一区域的各种视图。
图15A至图15C是根据本实用新型实施例，在形成结晶源极区域及结晶漏极区域之后的第五例示性结构的一区域的各种视图。
图16A至图16C是根据本实用新型实施例，在形成金属衬层及金属填充材料层之后的第五例示性结构的一区域的各种视图。
图17A至图17C是根据本实用新型实施例，在形成金属源极电极及金属漏极电极之后的第五例示性结构的一区域的各种视图。
图18A至图18C是根据本实用新型实施例，在形成结晶源极区域、结晶漏极区域、金属源极电极及金属漏极电极之后的第六例示性结构的一区域的各种视图。
图19A至图19C是根据本实用新型实施例，在形成绝缘层及栅极电极之后的第七例示性结构的一区域的各种视图。
图20A至图20C是根据本实用新型实施例，在形成栅极电介质及有源层之后的第七例示性结构的一区域的各种视图。
图21A至图21C是根据本实用新型实施例，在形成介电层、源极侧导孔开口及漏极侧导孔开口之后的第七例示性结构的一区域的各种视图。
图22A至图22C是根据本实用新型实施例，在形成模板结晶氧化物层、结晶半导体层、金属衬层及金属填充材料层之后的第七例示性结构的一区域的各种视图。
图23A至图23C是根据本实用新型实施例，在形成模板结晶源极区域、结晶源极区域、模板结晶漏极区域、结晶漏极区域、金属源极电极及金属漏极电极之后的第七例示性结构的一区域的各种视图。
图24A至图24C是根据本实用新型实施例，在形成结晶源极区域、结晶漏极区域、金属源极电极及金属漏极电极之后的第八例示性结构的一区域的各种视图。
图25A至图25C是根据本实用新型实施例，在形成模板结晶源极区域、结晶源极区域、模板结晶漏极区域、结晶漏极区域、金属衬层及金属填充材料层之后的第九例示性结构的一区域的各种视图。
图26A至图26C是根据本实用新型实施例，在形成金属源极电极及金属漏极电极之后的第九例示性结构的一区域的各种视图。
图27A至图27C是根据本实用新型实施例，在形成结晶源极区域、结晶漏极区域、金属源极电极及金属漏极电极之后的第十例示性结构的一区域的各种视图。
图28A至图28C是根据本实用新型实施例，在形成模板结晶源极导孔结构及模板结晶漏极导孔结构之后的第十一例示性结构的一区域的各种视图。
图29A至图29C是根据本实用新型实施例，在形成模板结晶源极区域及模板结晶漏极区域之后的第十一例示性结构的一区域的各种视图。
图30A至图30C是根据本实用新型实施例，在形成结晶源极导孔结构及结晶漏极导孔结构之后的第十一例示性结构的一区域的各种视图。
图31A至图31C是根据本实用新型实施例，在形成结晶源极区域及结晶漏极区域之后的第十一例示性结构的一区域的各种视图。
图32A至图32C是根据本实用新型实施例，在形成金属衬层及金属填充材料层之后的第十一例示性结构的一区域的各种视图。
图33A至图33C是根据本实用新型实施例，在形成金属源极电极及金属漏极电极之后的第十一例示性结构的一区域的各种视图。
图34A至图34C是根据本实用新型实施例，在形成结晶源极区域、结晶漏极区域、金属源极电极及金属漏极电极之后的第十二例示性结构的一区域的各种视图。
图35是根据本实用新型实施例，在形成存储器阵列及位于上层(upper-level)介电材料层中的上层金属互连结构之后的例示性结构的垂直剖面图。
图36是根据本实用新型实施例显示出的可用于形成上述任何例示性结构的工艺步骤组的流程图。
附图标记如下：
10,30:栅极电介质
15,35,754:栅极电极
100:存储器阵列区域
126:第一电极
128:种晶层
142:合成反铁磁体结构
146:穿隧阻挡层
148:自由磁化层
150:存储器单元
158:第二电极
20:有源层
200:周边区域
20E1:第一端部
20E2:第二端部
3610,3620,3630:步骤
40:薄膜晶体管层介电层
42:绝缘层
48:介电层
49:介电盖层
51:源极侧导孔开口
52:源极电极
53:源极金属衬层
53L:金属衬层
54:源极金属填充材料部分
54L:金属填充材料层
56:漏极电极
57:漏极金属衬层
58:漏极金属填充材料部分
59:漏极侧导孔开口
601:第一介电材料层
610:第一互连层介电材料层
612:装置接触导孔结构
618:第一金属线结构
620:第二互连层介电材料层
622:第一金属导孔结构
628:第二金属线结构
632,632’:第二金属导孔结构
635:绝缘基质层
637:第三线层介电层
638:第三金属线结构
640:第四互连层介电层
648:第四金属线
650:第五互连层介电层
652:第四金属导孔结构
658:第五金属线结构
70:模板结晶氧化区域
70D:模板结晶漏极区域
70D’:模板结晶漏极导孔结构
70L:模板结晶氧化层
70S:模板结晶源极区域
70S’:模板结晶源极导孔结构
70ST,72ST:管状部分
70SP,72SP:底板部分
700:互补式金属氧化物半导体电路
701:场效晶体管
72:结晶源极/漏极区域
72D:结晶漏极区域
72D’:结晶漏极导孔结构
72L:结晶半导体层
72S:结晶源极区域
72S’:结晶源极导孔结构
720:浅沟槽隔离结构
732:源极区域
735:半导体通道
738:漏极区域
742:源极侧金属半导体合金区域
748:漏极侧金属半导体合金区域
750:栅极结构
752:栅极介电层
756:介电栅极间隔物
758:栅极盖层电介质
8:基板
9:半导体材料层
hd1:第一水平方向
hd2:第二水平方向
PD,PS:周边
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的发明标的的不同的部件。以下叙述组件及排列方式的特定范例，以简化本实用新型实施例。当然，这些特定的范例仅为范例，而非用以限定。举例而言，若是本实用新型实施例叙述了将第一部件形成于第二部件上方(over)或上(on)，即表示其可能包括前述第一部件与前述第二部件是以直接接触(in direct contact)的方式来形成的实施例，且亦可能包括了将其他部件形成于介于前述第一部件与前述第二部件之间，而使前述第一部件与前述第二部件可能未直接接触的实施例。另外，在各种范例中，本实用新型实施例可能重复使用元件符号及/或标记。这些重复是为了简化与明确的目的，并非用以限定在此所讨论的各种实施例及/或配置之间有特定的关系。
再者，本文所用的空间相关用语，诸如“之下(beneath)”、“下方(below)”、“较低(lower)”、“之上(above)”、“较高(upper)”及其类似用语是用于简化描述，以说明如图所示的一元件/部件与另一(些)元件/部件的关系。除了如图所示的方位之外，这些空间相关用语旨在涵盖使用中或操作中的装置的不同方位。设备可以以其他方式来定向(旋转90度或以其他方向来定向)，且本文所用的空间相关用语同样可以相应地解释。除非另有明确说明，具有相同元件符号的元件表示相同的元件，并且假定具有相同的材料组成及相同的厚度范围。
一般而言，包括非晶(amorphous)半导体金属氧化物有源层及金属接触物(contacts)的薄膜晶体管(thin film transistors，TFT)遭受介于金属接触物及非晶半导体金属氧化物有源层之间的高接触电阻(contact resistance)。导致介于金属接触物及非晶半导体金属氧化物有源层之间的高接触电阻的因素可包括在介于金属接触物及非晶半导体金属氧化物有源层之间的界面(interface)处(at)的高萧特基势垒高度(Schottkybarrier height)、与金属接触物接触的非晶半导体金属氧化物有源层的一部分内的电掺质浓度(electrical dopant concentration)不足、以及由于氧(oxygen)从非晶半导体金属氧化物有源层扩散到金属接触物中而使靠近(proximity)非晶半导体金属氧化物有源层的金属接触物的一部分氧化(oxidation)。
本实用新型实施例通过在介于有源层的非晶半导体金属氧化物材料及金属接触电极之间形成结晶半导体金属氧化物部分，来降低介于有源层的非晶半导体金属氧化物材料及金属接触电极之间的接触电阻。现在参照本申请的所附附图来描述本实用新型实施例的各个方式。
参照图1，显示出了根据本实用新型的第一实施例的第一例示性结构。第一例示性结构包括基板8，其可以是半导体基板，诸如市售的(commercially available)硅(silicon)基板。基板8可以包括至少在其上部处(at least at an upper portionthereof)的半导体材料层9。半导体材料层9可为块材(bulk)半导体基板的表面部分，或可为绝缘体上覆半导体(semiconductor-on-insulator，SOI)基板的顶部半导体层。在一(one)实施例中，半导体材料层9包括单晶(single crystalline)半导体材料，诸如单晶硅(single crystalline silicon)。在一实施例中，基板8可以包括单晶硅基板，所述单晶硅基板包括单晶硅材料。
可以形成包括诸如氧化硅(silicon oxide)的介电材料的浅沟槽隔离(shallowtrench isolation)结构720在半导体材料层9的上部中。可以形成诸如p型井区及n型井区的合适的掺杂(doped)半导体井区(well)在每个区域内，所述每个区域受到浅沟槽隔离结构720的一部分横向包围(enclosed)。可以形成场效晶体管(field effect transistors)701在半导体材料层9的顶表面上方。举例而言，每个场效晶体管701可以包括源极区域732、漏极区域738、包括在介于源极区域732及漏极区域738之间延伸的基板8的表面部分的半导体通道(channel)735、以及栅极结构750。半导体通道735可以包括单晶半导体材料。每个栅极结构750可以包括栅极介电层752、栅极电极754、栅极盖层电介质(gate capdielectric)758及介电栅极间隔物(spacer)756。可以形成源极侧(source-side)金属半导体合金区域742在每个源极区域732上，并且可以形成漏极侧(drain-side)金属半导体合金区域748在每个漏极区域738上。
第一例示性结构可以包括存储器阵列(memory array)区域100，在存储器阵列区域100中可以随后形成存储器单元(memory cells)的阵列。第一例示性结构还可以包括周边区域200，在周边区域200中提供用于存储器装置阵列的金属布线。一般而言，在互补式金属氧化物半导体(omplementary metal-oxide-semiconductor，CMOS)电路700中的场效晶体管701可以通过相应的金属互连结构组(set of metal interconnect structures)电性连接到相应的存储器单元的电极。
在周边区域200中的装置(诸如，场效晶体管701)可以提供操作随后形成的存储器单元阵列的功能。具体地，可以配置在周边区域中的装置，以控制存储器单元阵列的编程(programming)操作、擦除(erase)操作及感测(读取)(sensing(read))操作。举例而言，在周边区域中的装置可以包括感测电路及/或编程电路。形成在半导体材料层9的顶表面上的装置可以包括互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)晶体管及可选的(optionally)额外的(additional)半导体装置(诸如电阻器(resistors)、二极管(diodes)、电容器(capacitors)等)，且统称为CMOS电路700。
在CMOS电路700中的一或多个场效晶体管701可以包括半导体通道735，所述半导体通道735包括在基板8中的半导体材料层9的一部分。如果半导体材料层9包括单晶半导体材料，诸如单晶硅，则在CMOS电路700中的每个场效晶体管701的半导体通道735可以包括单晶半导体通道，诸如单晶硅通道。在一实施例中，在CMOS电路700中的多个场效晶体管701可以包括相应的节点(node)，所述节点随后电性连接到随后要形成的相应的存储器单元的节点。举例而言，在CMOS电路700中的多个场效晶体管701可以包括相应的源极区域732或相应的漏极区域738，且所述相应的源极区域732或相应的漏极区域738随后电性连接到随后要形成的相应的存储器单元的节点。
在一实施例中，CMOS电路700可以包括编程控制电路，配置所述编程控制电路以控制场效晶体管701组(a set of)的栅极电压，场效晶体管701组是用于对相应的存储器单元进行编程，并控制随后形成的薄膜晶体管的栅极电压。在此实施例中，可以配置编程控制电路以提供第一编程脉冲(programming pulse)及提供第二编程脉冲，且所述第一编程脉冲使得在所选择的存储器单元中的相应介电材料层编程为第一极化状态(polarizationstate)，其中在介电材料层中的电性极化(electrical polarization)指向(pointstoward)所选择的存储器单元的第一电极，且所述第二编程脉冲使得在所选择的存储器单元中的介电材料层编程为第二极化状态，其中在介电材料层中的电性极化指向所选择的存储器单元的第二电极。
在一实施例中，基板8可以包括单晶硅基板，并且场效晶体管701可以包括作为半导体通道的单晶硅基板的相应部分。如本文所用，“半导体(semiconducting)”元件是指具有在1.0×10-6西门子/公分(S/cm)至1.0×105S/cm的范围内的导电率(electricalconductivity)的元件。如本文所用，“半导体材料(semiconductor material)”是指在其中不存在(absence of)电掺质的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的导电率，并且一旦以电掺质适当的掺杂，能够产生具有1.0S/cm至10×105S/cm的范围内的导电率的掺杂材料。
在一实施例中，场效晶体管701可以随后电性连接到包括半导体金属氧化物板的储存晶体管(access transistors)的漏极电极及栅极电极，以形成在场效晶体管701上方。在一实施例中，可以随后电性连接场效晶体管701的子集(subset)到漏极电极及栅极电极中的至少一个。举例而言，场效晶体管701可以包括第一字元线(word line)驱动器(drivers)及第二字元线驱动器，配置所述第一字元线驱动器以通过(through)将在随后形成的下层(lower-level)金属互连结构的第一子集向第一字元线施加第一栅极电压，配置所述第二字元线驱动器以通过下层金属互连结构的第二子集向第二字元线施加第二栅极电压。此外，场效晶体管701可以包括位元线(bit line)驱动器及感测放大器(senseamplifiers)，且配置所述字元线驱动器以向随后形成的位元线施加位元线偏置电压(biasvoltage)，且配置感测放大器以检测在读取操作(read operation)期间中流过(flowsthrough)位元线的电流。
形成在介电材料层内的各种金属互连结构可以随后形成在基板8及其上的半导体装置(诸如，场效晶体管701)上方。在说明性范例中，介电材料层可以包括举例而言，第一介电材料层601，所述第一介电材料层601可以是围绕连接到源极及漏极的接触结构的层(有时称为接触层(contact-level)介电材料层601)；第一互连层(interconnect-level)介电材料层610；及第二互连层介电材料层620。金属互连结构可以包括形成在第一介电材料层601中并接触CMOS电路700的相应组件的装置接触导孔(device contact via)结构612、形成在第一互连层介电材料层610中的第一金属线结构618、形成在第二互连层介电材料层620的下部(lower portion)的第一金属导孔结构622、以及形成在第二互连层介电材料层620的上部(upper portion)中的第二金属线结构628。
每个介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620)可以包括介电材料，诸如未掺杂的硅酸盐玻璃(undoped silicate glass)、掺杂的硅酸盐玻璃(doped silicate glass)、有机硅酸盐玻璃(organosilicate glass)、非晶氟化碳(amorphous fluorinated carbon)、其多孔变体(porous variants)或其组合。每个金属互连结构(装置接触导孔结构612、第一金属线结构618、第一金属导孔结构622、第二金属线结构628)可以包括至少一种导电材料，所述导电材料可以是金属衬层(诸如金属氮化物(metallic nitride)或金属碳化物(metallic carbide))及金属填充材料的组合。每个金属衬层可以包括TiN、TaN、WN、TiC、TaC及WC，并且每个金属填充材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其组合。也可以使用在预期的公开范围(contemplatescope of disclosure)内的其他合适的金属衬层及金属填充材料。在一实施例中，可以通过双镶嵌(dual damascene)工艺使第一金属导孔结构622及第二金属线结构628形成为集成的(integrated)线及导孔结构。介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620)在本文中被称为下-下层(lower-lower-level)介电材料层。在下层(lower-level)介电材料层中形成的金属互连结构(装置接触导孔结构612、第一金属线结构618、第一金属导孔结构622、第二金属线结构628)在本文中被称为下层金属互连结构。
虽然使用其中存储器单元阵列可以形成在第二线-导孔层(line-and-via-level)介电材料层(第二互连层介电材料层)620上方的实施例来描述本实用新型实施例，但是本文明确设想(expressly contemplate)了在其中可以形成存储器单元阵列在不同的金属互连层(level)的实施例。
随后可以沉积晶体管(例如，薄膜晶体管)阵列及存储器单元阵列在其中已经形成金属互连结构(装置接触导孔结构612、第一金属线结构618、第一金属导孔结构622、第二金属线结构628)的介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620)上方。在形成晶体管阵列或存储器单元阵列之前形成的所有介电材料层的集合(set)被统称为下层介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620)。在下层介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620)中形成的所有金属互连结构的集合在本文中被称为第一金属互连结构(装置接触导孔结构612、第一金属线结构618、第一金属导孔结构622、第二金属线结构628)。一般而言，形成在至少一个下层介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620)中的第一金属互连结构(装置接触导孔结构612、第一金属线结构618、第一金属导孔结构622、第二金属线结构628)可以形成在位于基板8中的半导体材料层9上方。
根据本实用新型实施例的一方式，晶体管(例如，薄膜晶体管(TFT))可以随后形成在金属互连层(level)中，且所述金属互连层覆盖(overlies)包括下层介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620)及第一金属互连结构(装置接触导孔结构612、第一金属线结构618、第一金属导孔结构622、第二金属线结构628)的金属互连层。在一实施例中，可以形成具有均匀厚度的平面(planar)介电材料层在下层介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620)上方。平面介电材料层在本文中被称为绝缘基质(insulating matrix)层635。绝缘基质层635包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔(porous)介电材料，并且可以通过化学气相沉积(chemical vapor deposition)来沉积。虽然也可以使用更小及更大的厚度，绝缘基质层635的厚度可以在从20nm到300nm的范围内。
一般而言，其中包括金属互连结构(诸如，第一金属互连结构(装置接触导孔结构612、第一金属线结构618、第一金属导孔结构622、第二金属线结构628))的互连层(interconnect-level)介电层(诸如，下层介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620))可以形成在半导体装置上。可以形成绝缘基质层635在下层介电材料层(第一介电材料层601、第一互连层介电材料层610、第二互连层介电材料层620)上方。
参照图2A至图2C，显示出了第一例示性结构的一区域内的单位装置区域(unitdevice area)。单位装置区域对应于其中可以随后形成晶体管的区域。可以沉积绝缘层42在绝缘基质层635上方。绝缘层42包括绝缘材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、氧氮化硅(silicon oxynitride)、氮化硅(silicon nitride)、碳氮化硅(siliconcarbide nitride)、有机硅酸盐玻璃、或其组合或其堆叠物。虽然也可以使用更小及更大的厚度，绝缘层42的厚度可以在从10nm到300nm的范围内，诸如从30nm到100nm。
可以沉积包括半导体材料的连续有源层(continuous active layer)在绝缘层42上方。在一实施例中，半导体材料包括一旦以电掺质(其可以是p型掺质或n型掺质)适当的掺杂，而能提供在1.0S/cm至10×105S/cm的范围内的导电率的材料。可用于连续有源层的例示性半导体材料包括但不限于氧化铟镓锌(indium gallium zinc oxide，IGZO)、硅掺杂的IGZO(silicon-doped IGZO)、氧化铟钨(indium tungsten oxide)、氧化铟锌(indiumzinc oxide)、氧化铟锡(indium tin oxide)、氧化锡锗(tin germanium oxide)、氧化镓(gallium oxide)、氧化铟(indium oxide)、掺杂的氧化锌(doped zinc oxide)、掺杂的氧化铟(doped indium oxide)(诸如，钨掺杂的氧化铟(tungsten-doped indium oxide))、掺杂的氧化镉(doped cadmium oxide)、氧化镍(nickel oxide)、氧化锡(tin oxide)、氧化铜(copper oxide)及衍生自其的各种其他掺杂变体(various other doped variantsderived therefrom)。其他合适的半导体材料是在预期的公开范围内。在一实施例中，连续有源层的半导体材料可以包括氧化铟镓锌。
在一实施例中，整个(entirety)连续有源层可以包括非晶半导体材料及/或可以实质上由(consist essentially of)非晶半导体材料组成。虽然可以使用其他合适的沉积工艺，但是可以通过物理气相沉积(physical vapor deposition)来沉积连续的有源层。虽然也可以使用更小及更大的厚度，连续有源层的厚度可以在从1nm到100nm的范围内，诸如从2nm到50nm及/或从3nm到20nm。
可以施加光刻胶层(未显示出)在连续有源层上方，并且可以使光刻胶层光刻图案化(lithographically patterned)，以形成离散的(discrete)图案化光刻胶材料部分。光刻胶层的每个图案化部分可以位于相应的一个单元装置区域的区域内。光刻胶层的每个图案化部分的区域限定了随后从连续有源层图案化的半导体金属氧化物部分的区域。在一实施例中，光刻胶层的每个图案化部分可以具有矩形(rectangle)或弧角矩形(roundedrectangle)的水平剖面形状。
通过执行各向异性蚀刻工艺，使在光刻胶层中的图案转移至(transferredthrough)连续有源层。连续有源层的图案化部分包括有源层20，其可以包括具有整体(throughout)均匀厚度的半导体金属氧化物板。随后可以举例而言，通过灰化来移除光刻胶层。
在一实施例中，每个有源层20可以具有矩形或弧角矩形的水平剖面形状。在一实施例中，每个有源层20可以具有沿着第一水平方向hd1的横向尺寸，虽然也可以使用更小及更大的横向尺寸，但是所述横向尺寸在从60nm到1,000nm的范围内，诸如从100nm到300nm的范围内。在一实施例中，每个有源层20可以具有沿着第二水平方向hd2的横向尺寸，虽然也可以使用更小及更大的横向尺寸，但是所述横向尺寸在从20nm到500nm的范围内，诸如从40nm到250nm的范围内。在每个有源层20中，虽然也可以使用更小及更大的横向尺寸，沿着第一水平方向hd1的横向尺寸与沿着第二水平方向hd2的横向尺寸的比值可以在从0.5到4的范围内，诸如从1到2。
参照图3A至图3C，可以通过沉积至少一种栅极介电材料来形成栅极电介质30在有源层20上方。至少一种栅极介电材料可以包括但不限于氧化硅(silicon oxide)、氮氧化硅(silicon oxynitride)、高介电常数(高k，high dielectric constant，high-k)介电金属氧化物(诸如氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铪锆(hafniumzirconium oxide)、氧化钛(titanium oxide)、氧化钽(tantalum oxide)、氧化钇(yttriumoxide)、氧化镧(lanthanum oxide)、氧化铝(aluminum oxide)等)或其堆叠物。其他合适的介电材料是在预期的公开范围内。虽然可以使用其他合适的沉积工艺，但可以通过原子层沉积(atomic layer deposition，ALD)或化学气相沉积来沉积至少一种栅极介电材料。虽然也可以使用更小及更大的厚度，栅极电介质30的厚度可以在从1nm到15nm的范围内，诸如从2nm到6nm。在替代(alternative)实施例中，可以沉积栅极电介质30在连续有源层的顶表面上(也就是说，在使连续有源层图案化为有源层20之前)，并且可以施加光刻胶层在栅极电介质30上方，并使光刻胶层图案化为有源层20的形状。举例而言，通过执行各向异性蚀刻工艺，可以使光刻胶层中的图案转移至栅极电介质30及连续有源层。连续有源层的每个图案化部分构成(constitutes)有源层20。随后可以举例而言，通过灰化来移除光刻胶层。
参照图4A至图4C，可以沉积介电层48在栅极电介质30上方。介电层48也称为电极层(electrode-level)介电层。介电层48包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、氧氮化硅、氧氮化硅或其堆叠物。可选地，可以平坦化(planarized)介电层48，以提供平坦的顶表面。绝缘层42及介电层48的集合在此称为薄膜晶体管层(TFT-level)介电层40，亦即位于薄膜晶体管的层(level)的介电层。介电层48可以包括与绝缘层42的介电材料相同的介电材料，或者可以包括与绝缘层42的介电材料不同的介电材料。虽然也可以使用更小及更大的厚度，但是从栅极电介质30上方测量的介电层48的厚度可以在从1nm到1,000nm的范围中，诸如从10nm到500nm及/或从100nm到300nm。
可以通过使覆盖(overlie)在每个单元装置区域内的有源层20的中间部分(middle portion)的介电层48的一部分凹入(recessing)，来形成栅极腔(gate cavity)。举例而言，可以施加光刻胶层(未显示出)在介电层48上方，并且可以使光刻胶层光刻图案化以形成开口，且所述开口沿着第二水平方向hd2覆盖(overlies)并跨越(straddles)在每个单位装置区域的有源层20的中间部分。可以执行各向异性蚀刻工艺，以蚀刻位于光刻胶层中的开口下层(underlie)的介电层48的一部分。举例而言，在其中介电层48包括氧化硅，且栅极电介质30包括介电金属氧化物材料的实施例中，各向异性蚀刻工艺可以蚀刻对栅极电介质30的介电金属氧化物材料具选择性(selective to)的氧化硅。可以形成栅极腔在光刻胶层中的每个开口下方(underneath)。可以物理上地暴露栅极电介质30的顶表面在每个栅极腔的底部。随后可以举例而言，通过灰化来移除光刻胶层。
可以沉积至少一种导电材料在栅极腔的体积中及在介电层48上方。至少一种导电材料可以包括可选的(optional)金属衬层材料及金属填充材料。如果金属衬层材料存在的话，可选的金属衬层材料可以包括导电金属氮化物(metallic nitride)或导电金属碳化物(metallic carbide)，诸如TiN、TaN、WN、TiC、TaC及/或WC。其他合适的导电金属氮化物或导电金属碳化物材料是在预期的公开范围内。虽然也可以使用更小及更大的厚度，金属衬层的厚度可以在从1nm到100nm的范围内，诸如从3nm到10nm。金属填充材料可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiAl、Pt、TiN、TaN、本领域已知的其他高功函数(work function)金属、其合金及/或其组合。其他合适的金属填充材料是在预期的公开范围内。
可以通过平坦化工艺移除覆盖包括介电层48的顶表面的水平平面的至少一种导电材料的一部分，所述平坦化工艺可以使用化学机械研磨(chemical mechanicalpolishing，CMP)工艺及/或凹入(recess)蚀刻工艺。可以使用其他合适的平坦化工艺。填充栅极腔的至少一种导电材料的每个剩余部分构成栅极电极35。
一般而言，可以以正向顺序(forward order)或反向顺序(reverse order)形成垂直堆叠物(vertical stack)在基板8上方，所述垂直堆叠物包括栅极电极、栅极电介质及包括非晶半导体材料的有源层20。在第一实施例中，栅极电介质30接触栅极电极35的顶表面及有源层20的中间部分的底表面，所述有源层20的中间部分可以位于介于第一端部20E1及第二端部20E2之间，且所述第一端部20E1及第二端部20E2可以沿着第一水平方向hd1横向间隔开(laterally spaced apart)。
参照图5A至图5C，可以沉积可选的介电盖层(dielectric cap layer)49在介电层48上方。可选的介电盖层49可以包括介电材料，且随后在平坦化工艺期间中移除所述介电材料。举例而言，可选的介电盖层49可以包括未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。虽然也可以使用更小及更大的厚度，可选的介电盖层49的厚度可以在从5nm到100nm的范围内，诸如从10nm到30nm。
可以施加光刻胶层(未显示出)在TFT层介电层40及可选的介电盖层49上方，并且可以使光刻胶层光刻图案化，以在其中形成离散的开口。在光刻胶层中的开口的图案包括覆盖有源层20的端部的一对(a pair of)开口。在光刻胶层中的离散开口的图案可以通过各向异性蚀刻工艺，转移至可选的介电盖层49、介电层48及栅极电介质30，以形成位于有源层20的第一端部20E1上方的第一导孔开口及位于有源层20的第二端部20E2上方的第二导孔开口。第一导孔开口在本文称为源极侧导孔开口(source-side via opening)51，且第二导孔开口在本文中称为漏极侧导孔开口(drain-side via opening)59。各向异性蚀刻工艺可以对有源层20的材料为选择性(selective)。然而，由于用于形成源极侧导孔开口51及漏极侧导孔开口59的各向异性蚀刻工艺的有限的选择性(finite selectivity)，可以垂直凹入有源层20的表面至源极侧导孔开口51及漏极侧导孔开口59下方。虽然也可以使用更小及更大的垂直凹入距离，垂直凹入距离(vertical recess distance)可以在0.1nm到6nm的范围内，诸如0.3nm到3nm。随后可以举例而言，通过灰化来移除光刻胶层。
参照图6A至图6C，可以顺序地沉积模板结晶氧化物(template crystallineoxide)层70L、结晶半导体(crystalline semiconductor)层72L、金属衬层53L及金属填充材料层54L在源极侧导孔开口51及漏极侧导孔开口59中以及在介电盖层49的表表面上方(及/或在介电层48的顶表面上方)。
模板结晶氧化物层70L包括结晶氧化物材料及/或实质上由结晶氧化物材料组成，所述结晶氧化物材料诸如多晶金属氧化物(polycrystalline metal oxide)材料。模板结晶氧化物层70L可以包括结晶氧化物材料，其可以比结晶半导体层72L的材料更容易结晶(crystallize more easily)(举例而言，在较低的沉积温度下)。换句话说，模板结晶氧化物层70L可以包括不需要(does not need)结晶模板层(也就是说，结晶籽晶(crystallineseed)层)来形成多晶金属氧化物材料的多晶金属氧化物材料。换句话说，无论(irrespective of)模板结晶氧化物层70L从其生长的下层表面的结晶度(crystallinity)，沉积模板结晶氧化物层70L为多晶。多晶金属氧化物材料随后可用作结晶半导体层72L的结晶半导体材料的结晶模板，使得结晶半导体层72L可以沉积为结晶材料层。换句话说，即使结晶半导体层72L可以仅在下层结晶材料的存在下作为结晶材料来生长，模板结晶氧化物层70L的多晶金属氧化物材料的存在使得作为多晶材料层的结晶半导体层能够生长72L。
一般而言，模板结晶氧化物层70L的结晶氧化物材料可以包括金属氧化物材料，所述金属氧化物材料可以在不会让有源层20的非晶半导体金属氧化物材料转换(convert)为多晶材料的沉积温度下沉积为多晶材料层。换句话说，可以选择模板结晶氧化物层70L的金属氧化物材料，使得模板结晶氧化物层70L的金属氧化物材料可以沉积为多晶金属氧化物材料层，且使有源层20保持非晶。在一实施例中，模板结晶氧化物层70L包括氧化镁(magnesium oxide，MgO)；尖晶石(spinel)材料，诸如MgAl2O4、ZnAl2O4、SiMg2O4、SiZn2O4、MgGa2O4及MgO的掺杂衍生物(doped derivatives therefrom MgO)；及半导体金属氧化物材料(诸如，掺杂的铟镓锌氧化物(doped indium gallium zinc oxide，doped IGZO))，所述半导体金属氧化物材料允许在不够高的生长温度下形成结晶半导体金属氧化物层，以将有源层20的非晶半导体金属氧化物材料转换为多晶材料及/或实质上由氧化镁；尖晶石材料，诸如MgAl2O4、ZnAl2O4、SiMg2O4、SiZn2O4、MgGa2O4及MgO的掺杂衍生物；及半导体金属氧化物材料(诸如，掺杂的铟镓锌氧化物)，且所述半导体金属氧化物材料允许在不够高的生长温度下形成结晶半导体金属氧化物层，以将有源层20的非晶半导体金属氧化物材料转换为多晶材料来组成。在一实施例中，模板结晶氧化物层70L包括多晶半导体金属氧化物材料，且所述多晶半导体金属氧化物材料具有低于有源层20的非晶半导体金属氧化物材料的结晶生长温度。
在一实施例中，可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)及分子束沉积(molecular beam deposition)，来沉积模板结晶氧化物层70L。模板结晶氧化物层70L的材料的结晶度取决于用于沉积模板结晶氧化物层70L的沉积条件，诸如在沉积期间中的生长温度及氧气压力(oxygen pressure)。实验观察到的是，通过物理气相沉积所沉积的金属氧化物材料(诸如，氧化铟镓锌)的结晶度与物理气相沉积工艺期间中的氧气流率(flow rate)呈正相关(positive correlation)。
一般而言，模板结晶氧化物层70L的生长温度越高，在模板结晶氧化物层70L中的材料的结晶度越高。此外，用于沉积模板结晶氧化物层70L的气体的流速(诸如，氧气(oxygen)的流速)越高，在模板结晶氧化物层70L中的材料的结晶度越高。一般而言，在给定的(given)生长温度下，可以通过在半导体金属氧化物材料的沉积期间中增加氧气流速，来增加半导体金属氧化物材料的结晶度。
在一实施例中，与有源层20的顶表面直接接触的模板结晶氧化物层70L的厚度可以尽可能薄(as thin as possible)，以降低模板结晶氧化物层70L的额外电阻(electrical resistance)，但与有源层20的顶表面直接接触的模板结晶氧化物层70L的厚度可以足够厚，以允许在有源层20内形成结晶结构。举例而言，与有源层20接触的模板结晶氧化物层70L的水平部分的厚度可以在从0.1nm到5nm的范围内，诸如从0.2nm到3nm及/或从0.4nm至2nm。
结晶半导体层72L可以包括具有与模板结晶氧化物层70L不同的材料组分(material composition)的半导体材料。在一实施例中，结晶半导体层72L可以包括半导体金属氧化物材料或导电金属氧化物材料，所述导电金属氧化物材料可以通过增加掺质原子的原子浓度而从半导体金属氧化物材料衍生。结晶半导体层72L可以包括掺杂的结晶半导体材料，所述掺杂的结晶半导体材料具有与在有源层20中的掺杂相反的掺杂类型。在一实施例中，有源层20具有第一导电类型的掺杂，并且结晶半导体层72L具有与第一导电类型相反的第二导电类型的掺杂。举例而言，有源层20可以具有p型掺杂，且结晶半导体层72L可以具有n型掺杂，反之亦然。在一实施例中，在有源层20中的掺质浓度可以在从1.0×1012/cm3到1.0×1018/cm3的范围内，且在结晶半导体层72L中的掺质浓度可以在从1.0x1018/cm3至3.0x1021/cm3的范围内。在一实施例中，结晶半导体层72L可以包括重掺杂(heavily doped)金属氧化物材料，诸如重掺杂半导体金属氧化物或衍生自氧化铟镓锌(IGZO)、硅掺杂的IGZO、氧化铟钨、氧化铟锌、氧化铟锡、氧化锡锗、氧化镓、氧化铟、掺杂的氧化锌、掺杂的氧化铟(诸如，钨掺杂的氧化铟)、掺杂的氧化镉、氧化镍、氧化锡或氧化铜的重掺杂导电金属氧化物。
可以通过顺应性(conformal)沉积工艺来沉积结晶半导体层72L，所述顺应性沉积工艺诸如化学气相沉积工艺或原子层沉积工艺。可替代地(alternatively)，可以通过非顺应性(non-conformal)沉积工艺来沉积结晶半导体层72L，所述非顺应性沉积工艺诸如物理气相沉积或分子束沉积。虽然也可以使用更小及更大的厚度，在源极侧导孔开口及漏极侧导孔开口内的结晶半导体层72L的水平延伸(horizontally-extending)部分的厚度可以在从0.1nm到10nm的范围内，诸如从0.2nm到6nm及/或从0.4nm到4nm。
根据本实用新型实施例的一个方式，可以生长结晶半导体层72L为与模板结晶氧化物层70L的多裸片(polycrystalline grains)具有结晶登记(crystallographicregistry)(也就是说，外延(epitaxy))的多晶半导体层。因此，模板结晶氧化物层70L可以用作促进结晶半导体层72L的材料作为多晶材料的沉积的多晶模板。
金属衬层53L包括导电金属氮化物或导电金属碳化物，诸如TiN、TaN、WN、MoN、TiC、TaC及/或WC。虽然也可以使用更小及更大的厚度，金属衬层53L的厚度可以在从1nm到100nm的范围内，诸如从3nm到30nm。
金属填充材料层54L包括金属填充材料，诸如W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其组合。可选择金属填充材料层54L的厚度，使得源极侧导孔开口51及漏极侧导孔开口59的所有剩余体积以金属填充材料层54L来填充。
结晶材料具有明确定义的结晶结构(crystallographic structures)，且结晶材料对于在其中的几乎所有(almost all)元素具有完整数量(full number)的原子键(atomic bonds)。因此，在模板结晶氧化物层70L及结晶半导体层72L中的几乎所有氧原子(atoms)与各自的至少一个金属原子组(set of at least one metal atom)结合(bonded)，并且相较于在非晶材料中的氧原子，在模板结晶氧化物层70L及结晶半导体层72L中的几乎所有氧原子在各自能量上有利的(energetically favorable)原子位置(atomic position)内。其结果是，相较于在非晶半导体材料内的氧原子，由于模板结晶氧化物层70L及结晶半导体层72L的材料的结晶性质(crystalline nature)，在模板结晶氧化物层70L及结晶半导体层72L中的氧原子不容易扩散到金属衬层53L的材料中。因此，结晶半导体层72L不会使大量的(significant amount)氧原子扩散到金属衬层53L中，并且金属衬层53L的材料特性不会由于与结晶半导体层72L接触而劣化。因此，本实用新型实施例可以提供低接触电阻(low-contact-resistance)结构。
参照图7A至图7C，通过平坦化工艺，从包括介电层48的顶表面的水平平面上方，可以移除金属填充材料层54L(如图6A至图6C所示)、金属衬层53L、结晶半导体层72L、模板结晶氧化物层70L及介电盖层49(如果存在的话)的一部分。平坦化工艺可以使用化学机械研磨(CMP)工艺及/或凹入蚀刻工艺。
保留(remains)在源极侧导孔开口51中的模板结晶氧化物层70L的剩余部分(remaining portion)构成(constitutes)模板结晶源极区域70S。保留在漏极侧导孔开口59中的模板结晶氧化物层70L的剩余部分构成模板结晶漏极区域70D。模板结晶源极区域70S及模板结晶漏极区域70D统称为模板结晶氧化物区域70。模板结晶源极区域70S及模板结晶漏极区域70D可以穿过(through)栅极电介质30形成在有源层20的相应的表面段(surface segment)上。
保留在源极侧导孔开口51(如在图5B的工艺步骤中形成的)中的结晶半导体层72L(如在图6A至图6C的工艺步骤中形成的)的剩余部分构成结晶源极区域72S。保留在漏极侧导孔开口59(如在图5B的工艺步骤中形成的)中的结晶半导体层72L(如在图6A至图6C的工艺步骤中形成的)的剩余部分构成结晶漏极区域72D。结晶源极区域72S及结晶漏极区域72D统称为结晶源极/漏极区域72。
保留在源极侧导孔开口51的金属衬层53L的剩余部分构成源极金属衬层53。保留在漏极侧导孔开口59中的金属衬层53L的剩余部分构成漏极金属衬层57。源极金属衬层53及漏极金属衬层57统称为金属衬层(源极金属衬层53、漏极金属衬层57)。
保留在源极侧导孔开口51中的金属填充材料层54L的剩余部分构成源极金属填充材料部分54。保留在漏极侧导孔开口59中的金属填充材料层54L的剩余部分构成漏极金属填充材料部分58。源极金属填充材料部分54及漏极金属填充材料部分58统称为金属填充材料部分(源极金属填充材料部分54、漏极金属填充材料部分58)。虽然也可以使用更小或更大的高度，但是源极金属填充材料部分54及漏极金属填充材料部分58的高度可以在从1nm到1,000nm的范围内，诸如从10nm到300nm及/或从30nm到100nm。
源极金属衬层53及源极金属填充材料部分54的连续组合(contiguouscombination)构成金属源极电极52。漏极金属衬层57及漏极金属填充材料部分58的连续组合构成金属漏极电极56。可以形成金属源极电极52及金属漏极电极56在有源层20的端部上方，并且金属源极电极52及金属漏极电极56通过栅极电极35彼此横向间隔开(laterallyspaced)。源极电极52电性连接到有源层20的第一端部20E1，且漏极电极56电性连接到有源层20的第二端部20E2。
在一实施例中，模板结晶源极区域70S与结晶源极区域72S的底表面接触，并且包括不同于结晶源极区域72S及结晶漏极区域72D的半导体氧化物材料的结晶金属氧化物材料的第一部分。模板结晶漏极区域70D与结晶漏极区域72D的底表面接触，并且包括结晶金属氧化物材料的第二部分。
在一实施例中，模板结晶源极区域70S包括管状(tubular)部分70ST底板(bottomplate)部分70SP，管状部分与结晶源极区域72S的外侧壁接触，且底板部分70SP邻近模板结晶源极区域70S的管状部分70ST的底端并在结晶源极区域72S下层(underlying)。在一实施例中，模板结晶源极区域70S的管状部分70ST具有与结晶源极区域72S及金属源极电极52的顶表面在相同的水平平面中的顶表面。
在一实施例中，模板结晶漏极区域70D包括管状部分与底板部分，管状部分与结晶漏极区域72D的外侧壁接触，且底板部分邻近与模板结晶漏极区域70D的管状部分的底端并位于结晶漏极区域72D下层。在一实施例中，模板结晶漏极区域70D的管状部分具有在与结晶漏极区域72D及金属漏极电极56的顶表面在相同的水平平面中的顶表面。
在一实施例中，模板结晶源极区域70S与有源层20的第一端部20E1的顶表面接触，且模板结晶漏极区域70D与有源层20的第二端部20E2的顶表面接触。
一般而言，可以形成包括结晶氧化物材料的第一部分的模板结晶源极区域70S在源极侧导孔开口51的底部处的有源层20的第一非晶表面上。可以形成包括结晶半导体材料的第一部分的结晶源极区域72S在有源层20的第一端部20E1上方。可以形成结晶源极区域72S在模板结晶源极区域70S的顶表面上。结晶源极区域72S电性连接到有源层20的第一端部20E1。
可以形成包括结晶氧化物材料的第二部分的模板结晶漏极区域70D在漏极侧导孔开口59的底部处的有源层20的第二非晶表面上。可以形成包括结晶半导体材料的第二部分的结晶漏极区域72D在有源层20的第二端部20E2上方。可以形成结晶漏极区域72D在模板结晶漏极区域70D的顶表面上。结晶漏极区域72D电性连接到有源层20的第二端部20E2。
结晶源极区域72S可以位于从介电层48的顶表面垂直延伸至有源层20的顶表面的第一导孔开口(诸如，源极侧导孔开口51)中。结晶漏极区域72D可以位于从介电层48的顶表面垂直延伸到有源层20的顶表面的第二导孔开口(诸如，漏极侧导孔开口59)中。
在一实施例中，结晶源极区域72S包括管状部分72ST与底板部分72SP，管状部分72ST与金属源极电极52的外侧壁接触，且底板部分72SP邻近管状部分72ST的底端，且在金属源极电极52下层。在一实施例中，结晶源极区域72S的管状部分72ST的顶表面位于与金属源极电极52的顶表面相同的水平平面中。
在一实施例中，结晶漏极区域72D包括管状部分与底板部分，管状部分与金属漏极电极56的外侧壁接触，且底板部分邻近管状部分的底端并位于金属漏极电极56下层。在一实施例中，结晶漏极区域72D的管状部分的顶表面位于与金属漏极电极56的顶表面相同的水平平面内。
可以形成金属源极电极52在源极侧导孔开口51中的结晶源极区域72S上。可以形成金属漏极电极56在漏极侧导孔开口59中的结晶漏极区域72D上。介电层48横向围绕有源层20、结晶源极区域72S及结晶漏极区域72D。在一实施例中，金属源极电极52与结晶源极区域72S的顶表面接触，且金属漏极电极56与结晶漏极区域72D的顶表面接触。
在一实施例中，包括结晶源极区域72S及金属源极电极52的第一堆叠物可以位于源极侧导孔开口51内，且结晶源极区域72S包括结晶半导体材料的第一部分。包括结晶漏极区域72D及金属漏极电极56的第二堆叠物可以位于漏极侧导孔开口59内，且结晶漏极区域72D包括结晶半导体材料的第二部分。在一实施例中，模板结晶源极区域70S包括结晶氧化物材料的第一部分，且第一部分不同于可以接触结晶源极区域72S的底表面的结晶半导体材料，且包括结晶氧化物材料的第二部分的模板结晶漏极区域70D可以接触结晶漏极区域72D的底表面。
参照图8A至图8C，显示出了在形成结晶源极区域72S、结晶漏极区域72D、金属源极52及金属漏极电极56之后的第二例示性结构。通过省略形成模板结晶氧化物层70L，第二例示性结构可以衍生自第一例示性结构。因此，模板结晶源极区域70S及模板结晶漏极区域70D不存在于第二例示性结构中。在本实施例中，选择结晶半导体层72L的材料及形成结晶半导体层72L的沉积工艺，使得结晶半导体层72L沉积为结晶材料层。因此，在此实施例中，可以选择一材料来作为结晶半导体层72L的材料，所述材料可以直接沉积在非晶表面(诸如，有源层20的非晶材料的物理上地暴露的表面)上作为结晶材料层。在第二例示性结构中，结晶源极区域72S接触有源层20的第一端部20E1的顶表面，且结晶漏极区域72D接触有源层20的第二端部20E2的顶表面。
参照图9A至图9C，可以通过使用选择性沉积工艺形成模板结晶源极区域70S、模板结晶漏极区域70D、结晶源极区域72S及结晶漏极区域72D，从第一例示性结构衍生获得第三例示性结构。选择性沉积工艺是指在其中沉积材料仅从第一类型的表面生长而不从第二类型的表面生长的工艺。
具体地，可以执行第一选择性沉积工艺，所述第一选择性沉积工艺直接从有源层20的物理上地暴露的表面生长结晶氧化物材料，而不(without)从介电层48或介电盖层49的表面生长结晶氧化物材料，以形成模板结晶源极区域70S及模板晶漏极区域70D。模板结晶源极区域70S及模板结晶漏极区域70D的厚度及材料组分可以与第一例示性结构中的相同。
可以执行第二选择性沉积工艺，所述第二选择性沉积工艺直接从模板结晶源极区域70S及模板结晶漏极区域70D的物理上地暴露的表面生长结晶半导体材料，而不从介电层48或介电盖层49的表面生长结晶氧化物材料，以形成结晶源极区域72S及结晶漏极区域72D。在一实施例中，介电层48及介电盖层49包括氧化硅材料，并且可以通过选择性半导体沉积工艺形成结晶源极区域72S及结晶漏极区域72D，所述选择性半导体沉积工艺沉积结晶半导体材料在结晶金属氧化物的表面上，同时抑制结晶半导体材料从氧化硅表面的生长。
结晶源极区域72S及结晶漏极区域72D的厚度及材料组分可以与在第一例示性结构及第二例示性结构中的相同。金属衬层53L及金属填充材料层54L可以以与在图6A至图6C的工艺步骤相同的方式来移除(desisted)。
参照图10A至图10C，可以执行平坦化工艺，以移除金属衬层53L及金属填充材料层54L的一部分，所述部分覆盖包括介电层48的顶表面的水平平面。位于源极侧导孔开口51中的金属衬层53L及金属填充材料层54L的连续剩余部分构成金属源极电极52，且位于漏极侧导孔开口59中的金属衬层53L及金属填充材料层54L的连续剩余部分构成金属漏极电极56。
金属源极电极52与结晶源极区域72S的顶表面接触，且金属漏极电极56与结晶漏极区域72D的顶表面接触。金属源极52及金属漏极电极56位于介电层48内。结晶源极区域72S的顶表面的周边PS与金属源极52的底表面的周边重合(coincides)，并与介电层48接触。结晶漏极区域72D的顶表面的周边PD与金属漏极56的底表面的周边重合，并与介电层48接触。
参照图11A至图11C，显示出了在形成结晶源极区域72S、结晶漏极区域72D、金属源极电极52及金属漏极电极56之后的第四例示性结构。通过省略形成模板结晶源极区域70S及模板结晶漏极区域70D，第四例示性结构可以衍生自第三例示性结构。因此，在第四例示性结构中不存在模板结晶源极区域70S及模板结晶漏极区域70D。在本实施例中，选择结晶源极区域72S及结晶漏极区域72D的材料以及形成结晶源极区域72S及结晶漏极区域72D的选择性沉积工艺，使得结晶源极区域72S及结晶漏极区域72D沉积为结晶材料部分。因此，在此实施例中，可以选择一材料来作为结晶源极区域72S及结晶漏极区域72D的材料，所述材料可以直接选择性地生长在非晶表面(诸如，有源层20的非晶材料的物理上地暴露的表面)上作为结晶材料层。在一实施例中，介电层48及介电盖层49包括氧化硅材料，且可以通过选择性半导体沉积工艺来形成结晶源极区域72S及结晶漏极区域72D，所述选择性半导体沉积工艺沉积结晶半导体材料在非晶半导体表面上，同时抑制结晶半导体材料从氧化硅表面的生长。在第四例示性结构中，结晶源极区域72S接触有源层20的第一端部20E1的顶表面，且结晶漏极区域72D接触有源层20的第二端部20E2的顶表面。
参照图12A至图12C，通过沉积结晶氧化物材料在源极侧导孔开口51及漏极侧导孔开口59中，使得源极侧导孔开口51及漏极侧导孔开口59以结晶氧化物材料填充，第五例示性结构可以衍生自图5A至图5C的第一例示性结构。填充源极侧导孔开口51及漏极侧导孔开口59中的结晶氧化物材料可以是可用于前述例示性结构中的模板结晶源极区域70S及模板结晶漏极区域70D的任何材料。可以执行诸如化学机械研磨(CMP)工艺的平坦化工艺，以移除形成在包括电介质盖层49的顶表面的水平平面上方的结晶氧化物材料的一部分。填充源极侧导孔开口51的结晶氧化物材料的剩余部分构成模板结晶源极导孔结构70S’。填充漏极侧导孔开口59的结晶氧化物材料的剩余部分构成模板结晶漏极导孔结构70D’。模板结晶源极导孔结构70S’及模板结晶漏极导孔结构70D’统称为模板结晶导孔结构(模板结晶源极导孔结构70S’、模板结晶漏极导孔结构70D’)。
参照图13A至图13C，通过凹入蚀刻工艺，模板结晶导孔结构(模板结晶源极导孔结构70S’、模板结晶漏极导孔结构70D’)选择性地垂直凹入至介电盖层49及介电层48的材料。凹入蚀刻工艺可以包括干式蚀刻(dry etch)工艺(诸如，反应离子蚀刻(reactive ionetch)工艺或化学干式蚀刻(chemical dry etch)工艺)或湿式蚀刻(wet etch)工艺。在一实施例中，凹入蚀刻工艺可以包括定时(timed)干式蚀刻工艺。在凹入蚀刻工艺之后的模板结晶导孔结构(模板结晶源极导孔结构70S’、模板结晶漏极导孔结构70D’)的剩余部分包括模板结晶源极导孔结构70S及模板结晶漏极导孔结构70D。第五例示性结构的模板结晶源极导孔结构70S及模板结晶漏极导孔结构70D可以具有与第一例示性结构的模板结晶源极导孔结构70S及模板结晶漏极导孔结构70D相同的材料组分及相同的厚度范围。虽然也可以使用更小及更大的厚度，可以选择凹入蚀刻工艺的持续时间(duration)，使得模板结晶源极导孔结构70S及模板结晶漏极导孔结构70D的厚度在从0.1nm至5nm的范围内，诸如0.2nm至3nm及/或从0.4nm到2nm。
参照图14A至图14C，可以沉积结晶半导体材料在源极侧导孔开口51及漏极侧导孔开口59的剩余体积中，使得源极侧导孔开口51及漏极侧导孔开口59可以以结晶半导体材料填充。填充源极侧导孔开口51及漏极侧导孔开口59中的结晶半导体材料可以是可用于前述例示性结构中的结晶源极区域72S及结晶漏极区域72D的任何材料。可以执行诸如化学机械研磨(CMP)工艺的平坦化工艺，以移除形成在包括介电盖层49的顶表面的水平平面上方的结晶半导体材料的一部分。填充源极侧导孔开口51的结晶半导体材料的剩余部分构成结晶源极导孔结构72S’。填充漏极侧导孔开口59的结晶半导体材料的剩余部分构成结晶漏极导孔结构72D’。结晶源极导孔结构72S’及结晶漏极导孔结构72D’统称为结晶导孔结构(结晶源极导孔结构72S’、结晶漏极导孔结构72D’)。
参照图15A至图15C，通过凹入蚀刻工艺，垂直凹入对介电盖层49及介电层48的材料具有选择性的结晶导孔结构(结晶源极导孔结构72S’、结晶漏极导孔结构72D’)。凹入蚀刻工艺可以包括干式蚀刻工艺(诸如，反应离子蚀刻工艺或化学干式蚀刻工艺)或湿式蚀刻工艺。在一实施例中，凹入蚀刻工艺可以包括定时干式蚀刻工艺。在凹入蚀刻工艺之后的结晶导孔结构(结晶源极导孔结构72S’、结晶漏极导孔结构72D’)的剩余部分包括结晶源极区域72S及结晶漏极区域72D。第五例示性结构的结晶源极区域72S及结晶漏极区域72D可以具有与第一例示性结构的结晶源极区域72S及结晶漏极区域72D相同的材料组分及相同的厚度范围。虽然也可以使用更小及更大的厚度，可以选择凹入蚀刻工艺的持续时间，使得结晶源极区域72S及结晶漏极区域72D的厚度在0.1nm到10nm的范围内，诸如从0.2nm到6nm及/或从0.4nm到4nm。
参照图16A至图16C所示，可以以与图6A至图6C的工艺步骤相同的方式移除金属衬层53L及金属填充材料层54L。
参照图17A至图17C，可以执行平坦化工艺，以移除金属衬层53L及金属填充材料层54L的一部分，所述部分覆盖包括介电层48的顶表面的水平平面。第五例示性结构可以实质上相同于图10A至图10C所示的第三例示性结构。位于源极侧导孔开口51中的金属衬层53L及金属填充材料层54L的连续剩余部分构成金属源极电极52，且位于漏极侧导孔开口59的金属衬层53L及金属填充材料层54L的连续剩余部分构成金属漏极电极56。
金属源极电极52与结晶源极区域72S的顶表面接触，且金属漏极电极56与结晶漏极区域72D的顶表面接触。金属源极52及金属漏极电极56位于介电层48内。结晶源极区域72S的顶表面的周边PS与金属源极52的底表面的周边重合，且与介电层48接触。结晶漏极区域72D的顶表面的周边PD与金属漏极电极56的底表面的周边重合，且与介电层48接触。
参照图18A至图18C，显示出了在形成结晶源极区域72S、结晶漏极区域72D、金属源极电极52及金属漏极电极56之后的第六例示性结构。通过省略图12A至图12C及图13A至图13C的工艺步骤，第六例示性结构可以衍生自第五例示性结构，并且可以与图11A至图11C所示的第四例示性结构实质上相同。因此，在第六例示性结构中不存在(no present)模板结晶源极区域70S及模板结晶漏极区域70D。在此实施例中，选择结晶源极导孔结构72S’及结晶漏极导孔结构72D’的材料以及形成结晶源极导孔结构72S’及结晶漏极导孔结构72D’的沉积工艺，使得结晶源极导孔结构72S’及结晶漏极导孔结构72D’沉积为结晶材料部分。因此，在本实施例中，选择可以在非晶表面(诸如，有源层20的非晶材料的物理上地暴露的表面)上直接生长为结晶材料层的材料作为结晶源极导孔结构72S’的材料及结晶源极导孔结构72S’的材料(且因此，作为结晶源极区域72S及结晶漏极区域72D的材料)。在一实施例中，介电层48及介电盖层49包括氧化硅材料，并且可以通过沉积结晶半导体材料在非晶半导体表面上的半导体沉积工艺，来形成结晶源极导孔结构72S’及结晶漏极导孔结构72D’。在第六例示性结构中，结晶源极区域72S接触有源层20的第一端部20E1的顶表面，且结晶漏极区域72D接触有源层20的第二端部20E2的顶表面。
参照图19A至图19C，第七例示性结构可以衍生自图1的第一例示性结构。在此实施例中，诸如金属线结构或金属导孔结构的金属互连(interconnect)结构可以位于绝缘基质层635的一区域内，且将随后形成薄膜晶体管的栅极电极在所述区域上方。在说明性范例中，第二金属导孔结构632可以位于绝缘基质层635内。
可以沉积绝缘层42在绝缘基质层635上方。绝缘层42包括绝缘材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、氮氧化硅、氮化硅、碳氮化硅、有机硅酸盐玻璃、或其组合或其堆叠物。虽然也可以使用更小及更大的厚度，绝缘层42的厚度可以在从10nm到300nm的范围内，诸如从30nm到100nm。
可以形成凹入区域(recess region)在绝缘层42的一部分中，且将随后形成栅极电极在绝缘层42的所述部分中。举例而言，可以施加光刻胶层(未显示出)在绝缘层42的顶表面上，并且可以使光刻胶层光刻图案化，以在随后将形成栅极电极的区域中形成开口，且可以执行各向异性蚀刻，以穿过(through)绝缘层42转移在光刻胶层中的开口图案，从而形成凹入区域。可以物理上地暴露金属互连结构的顶表面(诸如，第二金属导孔结构632的顶表面)在凹入区域的底部处。随后可以举例而言，通过灰化来移除光刻胶层。
可以以至少一种金属材料填充凹入区域，以形成栅极电极15。在一实施例中，至少一种金属填充材料可以包括金属衬层及金属填充材料层的组合，其中所述金属衬层包括金属阻挡(metallic barrier)材料，且所述金属填充材料层包括金属填充材料。金属衬层可以包括金属阻挡材料，诸如TiN、TaN、WN、TiC、TaC、WC或其堆叠物，并且可以通过化学气相沉积的物理气相沉积来沉积。虽然也可以使用更小及更大的厚度，金属衬层的厚度可以在从1nm到30nm的范围内。金属填充材料层可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiN、TaN、其合金及/或其组合。可以执行平坦化工艺，诸如化学机械研磨(CMP)工艺，以移除覆盖包括绝缘层42的顶表面的水平平面的金属衬层及金属填充材料层的一部分。至少一种金属材料的每个剩余部分包括栅极电极15。栅极电极15的顶表面可以在与绝缘层42的顶表面相同的平面内。
参照图20A至图20C，通过沉积至少一种栅极介电材料，可以形成栅极电介质10在绝缘层42及栅极电极15上方。至少一种栅极介电材料可以包括但不限于氧化硅、氮氧化硅、高k介电金属氧化物(诸如氧化铪、氧化锆、氧化铪锆、氧化钛、氧化钽、氧化钇、氧化镧、氧化铝等)或其堆叠物。其他合适的介电材料在预期的公开范围内。虽然可以使用其他合适的沉积工艺，但可以通过原子层沉积或化学气相沉积来沉积至少一种栅极介电材料。虽然也可以使用更小及更大的厚度，栅极电介质10的厚度可以在从1nm到15nm的范围内，诸如从2nm到6nm。
沉积包括半导体材料的连续有源层在栅极电介质10上方。连续有源层可以包括可以用于在第一例示性结构的制造期间中的图2A至图2C的工艺步骤处形成的连续有源层的任何材料。在一实施例中，整个(entirety)连续有源层可以包括非晶半导体材料及/或可以实质上由非晶半导体材料组成。虽然可以使用其他合适的沉积工艺，但是可以通过物理气相沉积来沉积连续的有源层。虽然也可以使用更小及更大的厚度，连续有源层的厚度可以在从1nm到100nm的范围内，诸如从2nm到50nm及/或从3nm到20nm。
可以施加光刻胶层(未显示出)在连续有源层上方，并且可以使光刻胶层光刻图案化，以形成离散的图案化光刻胶材料部分。光刻胶层的每个图案化部分可以位于相应的一个单元装置区域的区域内。光刻胶层的每个图案化部分的区域限定了将随后从连续有源层图案化的半导体金属氧化物部分的区域。在一实施例中，光刻胶层的每个图案化部分可以具有矩形或弧角矩形的水平剖面形状。
通过执行各向异性蚀刻工艺，使在光刻胶层中的图案转移至连续有源层。连续有源层的图案化部分包括有源层20，其可以包括具有整体均匀厚度的半导体金属氧化物板。随后可以举例而言，通过灰化来移除光刻胶层。
在一实施例中，每个有源层20可以具有矩形或弧角矩形的水平剖面形状。在一实施例中，每个有源层20可以具有沿着第一水平方向hd1的横向尺寸，虽然也可以使用更小及更大的横向尺寸，但是所述横向尺寸在从60nm到1,000nm的范围内，诸如从100nm到300nm的范围内。在一实施例中，每个有源层20可以具有沿着第二水平方向hd2的横向尺寸，虽然也可以使用更小及更大的横向尺寸，但是所述横向尺寸在从20nm到500nm的范围内，诸如从40nm到250nm的范围内。在每个有源层20中，虽然也可以使用更小及更大的横向尺寸，沿着第一水平方向hd1的横向尺寸与沿着第二水平方向hd2的横向尺寸的比值(ratio)可以在从0.5到4的范围内，诸如从1到2。
一般而言，形成垂直堆叠物，所述垂直堆叠物以从下到上或从上到下的顺序包括栅极电极、栅极介质及包括非晶半导体材料的有源层20。在一实施例中，栅极电介质10接触栅极电极15的顶表面及有源层20的中间部分的底表面。
参照图21A至图21C，可以沉积介电层48在栅极电介质30上方。介电层48也称为电极层(electrode-level)介电层。介电层48包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、氧氮化硅、氧氮化硅或其堆叠物。可选择地，可以平坦化介电层48以提供平坦(flat)的顶表面。绝缘层42及介电层48的集合(set)在此称为薄膜晶体管层(TFT-level)介电层40，亦即位于薄膜晶体管层的介电层。介电层48可以包括与绝缘层42的介电材料相同的介电材料，或者可以包括与绝缘层42的介电材料不同的介电材料。虽然也可以使用更小及更大的厚度，从栅极电介质30上方(above)测量的介电层48的厚度可以在从1nm到1,000nm2的范围内，诸如从10nm到500nm及/或从100nm到300nm。
可以施加光刻胶层(未显示出)在TFT层介电层40上方，并且可以使光刻胶层光刻图案化，以在光刻胶层中形成离散的开口。在光刻胶层中的开口的图案包括一对开口，所述一对开口覆盖有源层20的端部。在光刻胶层中的离散开口的图案可以通过各向异性蚀刻工艺，转移至介电层48，以形成位于有源层20的第一端部20E1上方的第一导孔开口及位于有源层20的第二端部20E2上方的第二导孔开口。第一导孔开口在本文称为源极侧导孔开口51，且第二导孔开口在本文中称为漏极侧导孔开口59。各向异性蚀刻工艺可以对有源层20的材料为选择性。然而，由于用于形成源极侧导孔开口51及漏极侧导孔开口59的各向异性蚀刻工艺的有限的选择性，可以垂直凹入有源层20的表面至源极侧导孔开口51及漏极侧导孔开口59下方(underneath)。虽然也可以使用更小及更大的垂直凹入距离，但是所述垂直凹入距离可以在0.1nm到6nm的范围内，诸如0.3nm到3nm。随后可以举例而言，通过灰化来移除光刻胶层
参照图22A至图22C，可以执行图6A至图6C的工艺步骤，以形成模板结晶氧化物层70L、结晶半导体层72L、金属衬层53L及金属填充材料层54L。
参照图23A至图23C，可以执行图7A至图7C的工艺步骤，以形成模板结晶源极区域70S、结晶源极区域72S、模板结晶漏极区域70D、结晶漏极区域72D、金属源极电极52及金属漏极电极56。
参照图24A至图24C，显示出了在形成结晶源极区域72S、结晶漏极区域72D、金属源极电极52及金属漏极电极56之后的第八例示性结构。通过省略形成模板结晶氧化物层70L，第八例示性结构可以衍生自第七例示性结构。因此，在第八例示性结构中不存在模板结晶源极区域70S及模板结晶漏极区域70D。在本实施例中，选择结晶半导体层72L的材料及形成结晶半导体层72L的沉积工艺，使得结晶半导体层72L沉积为结晶材料层。因此，在本实施例中，选择可以直接沉积在非晶表面(诸如，有源层20的非晶材料的物理上地暴露的表面)上作为结晶材料层的材料作为结晶半导体层72L的材料。在第八例示性结构中，结晶源极区域72S接触有源层20的第一端部20E1的顶表面，且结晶漏极区域72D接触有源层20的第二端部20E2的顶表面。
参照图25A至图25C，显示出了第九例示性结构，通过执行用于形成在图9A至图9C所示的第三例示性结构的工艺步骤组，所述第九例示性结构衍生自图21A至图21C的第七例示性结构。可以形成模板结晶源极区域70S、结晶源极区域72S、模板结晶漏极区域70D、结晶漏极区域72D、金属衬层53L及金属填充材料层54L。
参照图26A至图26C，可以执行图10A至图10C的工艺步骤，以形成金属源极电极52及金属漏极电极56。
参照图27A至图27C，通过省略形成模板结晶源极区域70S及模板结晶漏极区域70D，第十例示性结构可以衍生自第九例示性结构。因此，在第十例示性结构中不存在模板结晶源极区域70S及模板结晶漏极区域70D。在本实施例中，选择结晶源极区域72S及结晶漏极区域72D的材料以及形成结晶源极区域72S及结晶漏极区域72D的选择性沉积工艺，使得结晶源极区域72S及结晶漏极区域72D沉积为结晶材料部分。因此，在此实施例中，选择可以在非晶表面(诸如，有源层20的非晶材料的物理上地暴露的表面)上直接选择性地生长为结晶材料层的材料作为结晶源极区域72S及结晶漏极区域72D的材料。在一实施例中，介电层48及介电盖层49包括氧化硅材料，并且可以通过选择性半导体沉积工艺来形成结晶源极区域72S及结晶漏极区域72D，且所述选择性半导体沉积工艺沉积结晶半导体材料在非晶半导体表面上，同时抑制结晶半导体从氧化硅表面的生长。在第十例示性结构中，结晶源极区域72S接触有源层20的第一端部20E1的顶表面，且结晶漏极区域72D接触有源层20的第二端部20E2的顶表面。
参照图28A至图28C，通过执行图12A至图12C的工艺步骤，第十一例示性结构可以衍生自图21A至图21C的第七例示性结构。可以形成模板结晶源极导孔结构70S’及模板结晶漏极导孔结构70D’。
参照图29A至图29C，可以执行图13A至图13C的工艺步骤，以形成模板结晶源极区域70S及模板结晶漏极区域70D。
参照图30A至图30C，可以执行图14A至图14C的工艺步骤，以形成结晶源极导孔结构72S’及结晶漏极导孔结构72D’。
参照图31A至图31C，可以执行图15A至图15C的工艺步骤，以形成结晶源极区域72S及结晶漏极区域72D。
参照图32A至图32C，可以执行图16A至图16C的工艺步骤，以形成金属衬层53L及金属填充材料层54L。
参照图33A至图33C，可以执行图17A至图17C的工艺步骤，以形成金属源极电极52及金属漏极电极56。在此工艺步骤中的第十一例示性结构可以具有与图26A至图26C所示的第九例示性结构实质上相同的结构。
参照图34A至图34C，显示出了在形成结晶源极区域72S、结晶漏极区域72D、金属源极电极52及金属漏极电极56之后的第十二例示性结构。通过省略图28A至图28C及图29A至图29C的工艺步骤，第十二例示性结构可以衍生自第十一例示性结构，并且可以与图27A至图27C所示的第十例示性结构实质上相同。因此，在第十一例示性结构中不存在模板结晶源极区域70S及模板结晶漏极区域70D。在此实施例中，选择结晶源极导孔结构72S’及结晶漏极导孔结构72D’的材料以及形成结晶源极导孔结构72S’及结晶漏极导孔结构72D’的沉积工艺，使得结晶源极导孔结构72S’及结晶漏极导孔结构72D’沉积为结晶材料部分。因此，在本实施例中，选择可以直接在非晶表面(诸如，有源层20的非晶材料的物理上地暴露的表面)上生长为结晶材料层的材料作为结晶源极导孔结构72S’及结晶源极导孔结构72S’的材料(因此，作为结晶源极区域72S及结晶漏极区域72D的材料)。在一实施例中，介电层48及介电盖层49包括氧化硅材料，且可以通过将结晶半导体材料沉积在非晶半导体表面上的半导体沉积工艺，来形成结晶源极导孔结构72S’及结晶漏极导孔结构72D’。在第十一例示性结构中，结晶源极区域72S接触有源层20的第一端部20E1的顶表面，且结晶漏极区域72D接触有源层20的第二端部20E2的顶表面。
参照图35，显示出了例示性结构，所述例示性结构可以通过随后在其上形成额外(additional)结构而衍生自任何先前描述的例示性结构。举例而言，在形成金属源极电极52及金属漏极电极56的同时(concurrent with)、之前(before)或之后(after)，可以形成穿过(through)TFT层介电层40及绝缘间隔物(insulating spacer)层(绝缘基质层)635的额外的第二金属导孔结构632’在相应的第二金属线结构628上。
可以沉积在本文中称为第三线层(line-level)介电层637的介电层在TFT层介电层40上方。可以形成第三金属线结构638在第三线层介电层637中，且在嵌入(embeddedwithin)在TFT层介电层40内的金属结构(金属源极电极52、金属漏极电极56、栅极电极35、栅极电极15)中的相应一个上。
可以随后形成嵌入在额外介电层中的额外金属互连结构在薄膜晶体管及第三线层介电层637上方。在说明性范例中，介电层可包括，举例而言，第四互连层(interconnect-level)介电层640、第五互连层介电层650等。额外金属互连结构可以包括嵌入在第四互连层介电层640中的第三金属导孔结构(未显示出)及第四金属线648、嵌入在第五互连层介电层650中的第四金属导孔结构652及第五金属线结构658等
可选地，可以形成存储器单元150在薄膜晶体管的下方(below)、上方(above)或与薄膜晶体管相同的水平(same level)处。在晶体管形成为二维周期性阵列(two-dimensional periodic array)的实施例中，可以形成存储器单元150为存储器单元150的二维周期性阵列。每个存储器单元150可以包括磁穿隧接面(magnetic tunnel junction)、铁电穿隧接面(ferroelectric tunnel junction)、相变化存储器材料(phase changememory material)或空位调制(vacancy-modulated)导电氧化物材料部分。此外，每个存储器单元150可以包括第一电极126及第二电极158，第一电极126包括金属材料，第二电极158包括金属材料并保护存储器单元150的下层数据储存(data-storing)部分。存储器元件设置在介于第一电极126(也就是说，底部电极)及第二电极158(也就是说，顶部电极)之间。
在说明性范例中，在其中存储器单元150包括磁穿隧接面的实施例中，存储器单元150可以包括层叠(layer stack)，所述层叠从底部到顶部包括第一电极126、促进上层材料层的结晶生长的金属种晶层128、合成反铁磁体(synthetic antiferromagnet，SAF)结构142、穿隧阻挡(tunneling barrier)层146、自由磁化(free magnetization)层148及第二电极158。虽然使用薄膜晶体管用作存储器单元150的读取晶体管(access transistor)的实施例来描述本实用新型实施例，然而本文明确设想了其中薄膜晶体管用作逻辑装置(logic devices)、用作存储器阵列的外围电路的组件或用于任何其他半导体电路的实施例。
共同参照图1、图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A至图13C、图14A至图14C、图15A至图15C、图16A至图16C、图17A至图17C、图18A至图18C、图19A至图19C、图20A至图20C、图21A至图21C、图22A至图22C、图23A至图23C、图24A至图24C、图25A至图25C、图26A至图26C、图27A至图27C、图28A至图28C、图29A至图29C、图30A至图30C、图31A至图31C、图32A至图32C、图33A至图33C、图34A至图34C及图35，且根据本实用新型实施例的一个方式，提供了诸如薄膜晶体管的晶体管。所述晶体管可以包括垂直堆叠物，所述垂直堆叠物以从下到上或从上到下的顺序包括栅极电极(栅极电极15或栅极电极35)、栅极电介质(栅极电介质10或栅极电介质30)及有源层208，且所述垂直堆叠物位于基板8上方，其中有源层20可以包括非晶半导体材料；结晶源极区域72S可以包括结晶半导体材料的第一部分并且覆盖并电性连接到有源层20的第一端部20E1；且结晶漏极区域72D可以包括结晶半导体材料的第二部分并且覆盖并电性连接到有源层20的第二端部20E2。
共同参照图1、图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A至图13C、图14A至图14C、图15A至图15C、图16A至图16C、图17A至图17C、图18A至图18C、图19A至图19C、图20A至图20C、图21A至图21C、图22A至图22C、图23A至图23C、图24A至图24C、图25A至图25C、图26A至图26C、图27A至图27C、图28A至图28C、图29A至图29C、图30A至图30C、图31A至图31C、图32A至图32C、图33A至图33C、图34A至图34C及图35，且根据本实用新型实施例的一个方式，提供了诸如薄膜晶体管的晶体管。所述晶体管可以包括垂直堆叠物，所述垂直堆叠物以从下到上或从上到下的顺序包括栅极电极(栅极电极15或栅极电极35)、栅极电介质(栅极电介质10或栅极电介质30)及有源层208，且所述垂直堆叠物位于基板8上方，其中有源层20可以包括非晶半导体材料；介电层48横向围绕有源层20并且具有覆盖有源层20的顶表面的顶表面；第一堆叠物包括结晶源极区域72S，所述结晶源极区域72S包括结晶半导体材料的第一部分及位于介电层48内的金属源极电极52；且第二堆叠物包括结晶漏极区域72D，所述结晶漏极区域72D包括结晶半导体材料的第二部分及位于介电层48内的金属漏极电极56。
参照图36，显示出了一系列工艺步骤的流程图，其可用于形成本实用新型实施例的例示性结构。
参照步骤骤3610及图1、图2A至图2C、图3A至图3C、图4A至图4C、图19A至图19C及图20A至图20C，可以以正向或反向的顺序，形成栅极电极(栅极电极15或栅极电极35)、栅极电介质(栅极电介质10或栅极电介质30)及可以包括非晶半导体材料的有源层20在基板8上方。
参照步骤3620及图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A至图13C、图14A至图14C、图15A至图15C、图16A至图16C、图17A至图17C、图18A至图18C、图21A至图21C、图22A至图22C、图23A至图23C、图24A至图24C、图25A至图25C、图26A至图26C、图27A至图27C、图28A至图28C、图29A至图29C、图30A至图30C、图31A至图31C、图32A至图32C、图33A至图33C、图34A至图34C及图35，可以形成结晶源极区域72S在有源层20的第一端部20E1上方，所述结晶源极区域72S可以包括结晶半导体材料的第一部分，其中结晶源极区域72S电性连接到有源层20的第一端部20E1。
参照步骤3630及图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A至图13C、图14A至图14C、图15A至图15C、图16A至图16C、图17A至图17C、图18A至图18C、图21A至图21C、图22A至图22C、图23A至图23C、图24A至图24C、图25A至图25C、图26A至图26C、图27A至图27C、图28A至图28C、图29A至图29C、图30A至图30C、图31A至图31C、图32A至图32C、图33A至图33C、图34A至图34C及图35，可以形成结晶漏极区域72D在有源层20的第二端部20E2上方，所述结晶漏极区域72D可以包括结晶半导体材料的第二部分，其中结晶漏极区域72D电性连接至有源层20的第二端部20E2。
在本实用新型实施例的装置内的结晶材料具有各自明确定义(respective welldefined)的结构，其中所有元素(elements)(包括氧原子)具有能量上有利的位置，因此不易(not prone)向外扩散。因此，本实用新型实施例的薄膜晶体管提供的益处是，在模板结晶源极区域70S及模板结晶漏极区域70D的结晶氧化物材料中的氧原子以及在结晶源极区域72S及漏极区域72D的结晶半导体材料中的氧原子不容易扩散到金属源极电极52或到金属漏极电极56中。
因此，相较于现有技术的薄膜晶体管，本实用新型的各种实施例可用于提供对金属源极电极52及金属漏极电极56具有较低接触电阻的薄膜晶体管。通过两种机制(by twomechanisms)，可以降低本实用新型实施例的装置的金属-半导体界面(metal-semiconductor interfaces)处(也就是说，介于结晶源极区域72S及金属源极52之间及介于结晶漏极区域72D及金属漏极电极56之间)的接触电阻。由于减少氧扩散到金属源极电极52及金属漏极电极56中，可以降低本实用新型实施例的装置的跨越(across)金属-半导体界面的萧特基势垒高度。此外，可以增加在结晶源极区域72S及结晶漏极区域72D中的电掺杂，而不影响在有源层20中的总(overall)掺杂浓度。本实用新型实施例的装置的金属-结晶氧化物界面(metal-crystalline oxide interfaces)可以降低本实用新型实施例的金属源极电极52及金属漏极电极56的接触电阻。
在现有技术的薄膜晶体管中，在半导体通道中的半导体金属氧化物材料与接触金属源极电极及金属漏极电极的半导体金属氧化物材料相同。通过改变与金属源极电极及金属漏极电极接触的半导体金属氧化物材料的一部分中的掺质浓度，来降低接触电阻的尝试，会导致在现有技术的薄膜晶体管的半导体通道中的掺质浓度的附带变化(collateralchange)。
根据本实用新型实施例的另一方式，在本实用新型实施例的装置中，可以独立(independently)控制结晶源极区域72S及结晶漏极区域72D的掺杂以及有源层20的掺杂。非晶及结晶半导体金属氧化物材料具有不同的氧空位(oxygen vacancy)浓度，因此可能具有不同的掺杂。在有源层20的形成期间中以及在结晶源极区域72S及结晶漏极区域72D的形成期间中，可以通过独立控制沉积参数，来独立地调节氧空位浓度以及因此产生的掺质浓度。此外，沉积后(post-deposition)工艺参数，诸如沉积后退火(anneal)工艺的工艺参数，可用于进一步最佳化本实用新型实施例的薄膜晶体管的电性特性。
根据一些实施例，提供一种晶体管。所述晶体管包括垂直堆叠物(stack)、结晶源极区域(crystalline source region)及结晶漏极区域(crystalline drain region)。垂直堆叠物以从下到上(from bottom to top)或从上到下(from top to bottom)的顺序包括栅极电极、栅极电介质及有源层，且位于基板上方。其中，有源层包括非晶(amorphous)半导体材料。结晶源极区域包括结晶半导体材料的第一部分，且覆盖(overlying)并电性连接到有源层的第一端部(end portion)。结晶漏极区域包括结晶半导体材料的第二部分，且覆盖并电性连接到有源层的第二端部。
在一些实施例中，栅极电介质接触栅极电极的顶表面及有源层的底表面。在一些实施例中，栅极电介质接触栅极电极的底表面及有源层的中间部分的顶表面，且有源层的中间部分的顶表面位于介于第一部分及第二部分之间。在一些实施例中，所述晶体管还包括横向围绕(laterally surrounding)有源层、结晶源极区域及结晶漏极区域的介电层。结晶源极区域位于从介电层的顶表面垂直延伸(vertically extending)至有源层的顶表面的第一导孔中。结晶漏极区域位于从介电层的顶表面垂直延伸至有源层的顶表面的第二导孔中。在一些实施例中，所述晶体管，还包括金属源极电极及金属漏极电极。金属源极电极与结晶源极区域的顶表面接触。金属漏极电极与结晶漏极区域的顶表面接触。在一些实施例中，其中结晶源极区域包括管状(tubular)部分及底板(bottom plate)部分，管状部分接触金属源极电极的外侧壁(outer sidewall)，且底板部分邻近(adjoined)管状部分的底端(bottom end)并位于金属源极电极下层(underlying)。在一些实施例中，其中结晶源极区域的管状部分的顶表面位于与金属源极电极的顶表面相同的水平平面(same horizontalplane)中。在一些实施例中，金属源极电极及金属漏极电极位于介电层中。结晶源极区域的顶表面的周边(periphery)与金属源极电极的底表面的周边重合(coincides)，且结晶源极区域的顶表面的周边与介电层接触。在一些实施例中，所述晶体管还包括模板结晶源极区域(template crystalline source region)及模板结晶漏极区域(template crystallinedrain region)。模板结晶源极区域与结晶源极区域的底表面接触。模板结晶漏极区域与结晶漏极区域的底表面接触。在一些实施例中，模板结晶源极区域包括管状部分及底板部分。管状部分接触结晶源极区域的外侧壁，且底板部分邻近模板结晶源极区域的管状部分的底端并位于结晶源极区域下层。在一些实施例中，模板结晶源极区域的管状部分具有顶表面。管状部分的顶表面与结晶源极区域及金属源极电极的顶表面在相同的水平平面中。在一些实施例中，模板结晶源极区域与有源层的第一端部的顶表面接触。模板结晶漏极区域与有源层的第二端部的顶表面接触。在一些实施例中，结晶源极区域接触有源层的第一端部的顶表面。结晶漏极区域接触有源层的第二端部的顶表面。
根据一些实施例，提供一种晶体管。所述晶体管包括垂直堆叠物、介电层、第一堆叠物及第二堆叠物。垂直堆叠物以从下到上或从上到下的顺序包括栅极电极、栅极电介质及有源层，且位于基板上方。其中，有源层包括非晶半导体材料。介电层横向围绕(laterally surrounding)有源层，且具有覆盖(overlies)有源层的顶表面的顶表面。第一堆叠物包括结晶源极区域及位于介电层中的金属(metallic)源极电极。结晶源极区域包括结晶半导体材料(crystalline semiconductor material)的第一部分。第二堆叠物包括结晶漏极区域及位于介电层中的金属漏极电极。结晶漏极区域包括结晶半导体材料的第二部分。
在一些实施例中，所述晶体管还包括模板结晶源极区域及模板结晶漏极区域。模板结晶源极区域包括不同于结晶半导体材料的结晶氧化物材料(crystalline oxidematerial)的第一部分，且接触结晶源极区域的底表面。模板结晶漏极区域包括结晶氧化物材料的第二部分，且接触结晶漏极区域的底表面。
根据一些实施例，提供一种晶体管的形成方法。所述晶体管的形成方法包括以正向(forward order)或反向(reverse order)的顺序，形成栅极电极、栅极电介质及包括非晶半导体材料的有源层在基板上方。形成结晶源极区域。结晶源极区域包括在有源层的第一端部上方的结晶半导体材料的第一部分，其中结晶源极区域电性连接至有源层的第一端部。形成结晶漏极区域。结晶漏极区域包括在有源层的第二端部上方的结晶半导体材料的第二部分，其中结晶漏极区域电性连接至有源层的第二端部。
在一些实施例中，所述形成方法还包括形成介电层在有源层上方。形成穿过(through)介电层的源极侧导孔开口及漏极侧导孔开口。其中结晶源极区域及结晶漏极区域分别形成在源极侧导孔开口及漏极侧导孔开口中。在一些实施例中，所述形成方法还包括形成金属源极电极在位于源极侧导孔开口中的结晶源极区域上。形成金属漏极电极在位于漏极侧导孔开口中的结晶漏极区域上。在一些实施例中，所述形成方法还包括形成包括结晶氧化物材料的第一部分的模板结晶源极区域在源极侧导孔开口的底部处的有源层的第一表面上。其中，结晶源极区域形成在模板结晶源极区域的顶表面上。形成包括结晶氧化物材料的第二部分的模板结晶漏极区域在漏极侧导孔开口的底部处的有源层的第二表面上。其中，结晶漏极区域形成在模板结晶漏极区域的顶表面上。在一些实施例中，通过选择性(selective)半导体沉积工艺来形成结晶源极区域及结晶漏极区域，所述选择性半导体沉积工艺沉积结晶半导体材料在半导体表面(semiconductor surfaces)或结晶金属氧化物表面(crystalline metal oxide surfaces)上，同时抑制(suppressing)结晶半导体材料从氧化硅表面(silicon oxide surfaces)生长。
前述内文概述了各种实施例的部件，使所属技术领域中技术人员可以更佳地了解本实用新型实施例的方式。所属技术领域中技术人员应可理解的是，他们可轻易地以本实用新型实施例为基础来设计或修饰其他工艺及结构，并以此达到与在本文中介绍的实施例相同的目的及/或达到相同的优点。所属技术领域中技术人员也应理解的是，这些等效的构型并未脱离本实用新型实施例的精神与范围，且在不脱离本实用新型实施例的精神与范围的情况下，可对本实用新型实施例进行各种改变、取代或替代。

Claims (10)

1.一种晶体管，其特征在于，包括：
一垂直堆叠物，以从下到上或从上到下的顺序包括一栅极电极、一栅极电介质及一有源层，且位于一基板上方，其中该有源层包括一非晶半导体材料；
一结晶源极区域，包括一结晶半导体材料的一第一部分，且覆盖并电性连接到该有源层的一第一端部；及
一结晶漏极区域，包括该结晶半导体材料的一第二部分，且覆盖并电性连接到该有源层的一第二端部。
2.如权利要求1所述的晶体管，其特征在于，该栅极电介质接触该栅极电极的一顶表面及该有源层的一底表面。
3.如权利要求1所述的晶体管，其特征在于，该栅极电介质接触该栅极电极的一底表面及该有源层的一中间部分的一顶表面，且该有源层的该中间部分的该顶表面位于介于该第一部分及该第二部分之间。
4.如权利要求1所述的晶体管，其特征在于，还包括横向围绕该有源层、该结晶源极区域及该结晶漏极区域的一介电层，其中：
该结晶源极区域位于从该介电层的一顶表面垂直延伸至该有源层的一顶表面的一第一导孔中；及
该结晶漏极区域位于从该介电层的该顶表面垂直延伸至该有源层的该顶表面的一第二导孔中。
5.如权利要求1所述的晶体管，其特征在于，还包括：
一金属源极电极，与该结晶源极区域的一顶表面接触；及
一金属漏极电极，与该结晶漏极区域的一顶表面接触。
6.如权利要求5所述的晶体管，其特征在于，该结晶源极区域包括一管状部分及一底板部分，该管状部分接触该金属源极电极的一外侧壁，且该底板部分邻近该管状部分的一底端并位于该金属源极电极下层。
7.如权利要求1所述的晶体管，其特征在于，还包括：
一模板结晶源极区域，与该结晶源极区域的一底表面接触；及
一模板结晶漏极区域，与该结晶漏极区域的一底表面接触。
8.如权利要求1所述的晶体管，其特征在于，
该结晶源极区域接触该有源层的该第一端部的一顶表面；及
该结晶漏极区域接触该有源层的该第二端部的一顶表面。
9.一种晶体管，其特征在于，包括：
一垂直堆叠物，以从下到上或从上到下的顺序包括一栅极电极、一栅极电介质及一有源层，且位于一基板上方，其中该有源层包括一非晶半导体材料；
一介电层，横向围绕该有源层，且具有覆盖该有源层的一顶表面的一顶表面；
一第一堆叠物，包括一结晶源极区域及位于该介电层中的一金属源极电极，且该结晶源极区域包括一结晶半导体材料的一第一部分；及
一第二堆叠物，包括一结晶漏极区域及位于该介电层中的一金属漏极电极，且该结晶漏极区域包括该结晶半导体材料的一第二部分。
10.如权利要求9所述的晶体管，其特征在于，还包括：
一模板结晶源极区域，包括不同于该结晶半导体材料的一结晶氧化物材料的一第一部分，且接触该结晶源极区域的一底表面；及
一模板结晶漏极区域，包括该结晶氧化物材料的一第二部分，且接触该结晶漏极区域的一底表面。
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